DE4345413C2 - Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet ist - Google Patents
Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet istInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Herstellungs
verfahren für eine Halbleitervorrichtung.
Insbesondere bezieht sich die Erfindung auf Halbleitervorrich
tungen mit einer Isolierschicht, in der ein Kontaktloch gebil
det ist.
Das Verlangen nach Halbleitervorrichtungen steigt rapide gemäß
der großen Ausbreitung von Informationsverarbeitungsgeräten
wie Computer an. Halbleitervorrichtungen weisen eine große
funktionale Speicherkapazität auf und sie sollen bei hohen Ge
schwindigkeiten betreibbar sein. Als Reaktion darauf ist die
technische Entwicklung vorangeschritten, was die Erhöhung der
Integrationstechnik, die Hochgeschwindigkeitsreaktion und die
Zuverlässigkeit angeht.
Eine Halbleitervorrichtung mit einer Vielschichtstruktur, bei
der Elemente und Verbindungen in einer Mehrzahl von Schichten
über Zwischenschichtisolierfilmen gebildet sind, ist als Mit
tel zur Erhöhung der Integrationsdichte einer Halbleitervor
richtung entwickelt. Bei solch einer Halbleitervorrichtung mit
einer Vielschichtstruktur muß ein kleines Kontaktloch in dem
Zwischenisolierfilm zum Erzielen eines elektrischen Kontaktes
zwischen verschiedenen Schichten gebildet werden. Es ist not
wendig geworden, dieses Kontaktloch mit einer kleinen Abmes
sung und einer hohen Genauigkeit in einem engen Raum zwischen
benachbarten Elementen zu bilden, damit der Forderung nach er
höhter Integration der Halbleitervorrichtungen nachgekommen
werden kann.
Aus der EP 0 010 596 A1 ist ein Verfahren zur Herstellung ei
ner Halbleitervorrichtung bekannt. Dabei wird ein erster Film
auf einem Halbleitersubstrat gebildet. Eine Ätzmaske wird auf
dem ersten Film mit einer Öffnung, die teilweise eine Oberflä
che des ersten Filmes freiläßt, gebildet. Ein erstes Loch mit
einer Seitenwand in dem ersten Film und einer Bodenwand wird
durch selektives Ätzen des ersten Filmes unter Benutzung der
Ätzmaske gebildet. Die Ätzmaske wird entfernt. Ein zweites
Loch wird mit einer Seitenwand und einer Bodenwand in einem
zweiten Film gebildet. Das zweite Loch weist einen Durchmesser
kleiner als der des ersten Loches auf. Dabei wird der zweite
Film auf dem ersten Film, auf der Seitenwand und der Bodenwand
des ersten Loches gebildet. Der zweite Film wird schließlich
so geätzt, daß das Loch die Oberfläche des Substrates frei
legt.
Aus der EP 0 265 638 A2 ist ein Verfahren zur Herstellung ei
ner Halbleitervorrichtung bekannt, bei dem ein erster Film mit
einem Loch gebildet wird. Ein zweites Loch wird gebildet, in
dem ein zweiter Film auf dem ersten Film und in dem Loch ge
bildet wird. Der zweite Film und das Substrat werden zurückge
ätzt.
Aus der EP 0 147 322 A2 ist ein Verfahren zur Herstellung ei
ner Halbleitervorrichtung bekannt, bei dem Löcher gebildet
werden, die schräge Seitenwände aufweisen. Ein zweiter Film
wird auf der Schicht gebildet, in der das Loch gebildet wurde,
und auf den Seiten- und Bodenwänden des Loches selbst. der
zweite Film wird zurückgeätzt.
EP 0 010 596 A1 offenbart ein Verfahren zum Herstellen einer
Halbleitervorrichtung durch herkömmliches Bilden von Gräben in
der Oberfläche, Aufbringen einer Schicht auf der gesamten
Oberfläche und Unterziehen der Schicht einer REE derart, daß
hauptsächlich die horizontalen Bereiche der Schicht entfernt
werden und die verbleibenden vertikalen Bereiche der Schicht
bleiben, um mindestens einen Bereich vorzusehen, welcher eine
verringerte Linienbreite im Vergleich zu den ursprünglichen
Gräben besitzt.
Es ist Aufgabe der vorliegenden Erfindung ein verbessertes
Herstellungsverfahren für eine Halbleitervorrichtung mit einem
Kontaktloch eines Öffnungsdurchmessers vorzusehen, der kleiner
als die minimale Abmessung ist, die mit Photolithographietech
nik erreicht werden kann.
Diese Aufgabe wird gelöst durch ein Herstellungsverfahren für
eine Halbleitervorrichtung mit den Merkmalen des Patentanspru
ches 1.
Bevorzugte Ausgestaltungen ergeben sich jeweils aus den jewei
ligen Unteransprüchen.
Zusammenfassend läßt sich also sagen, daß eine Halbleitervor
richtung gebildet werden kann, bei der ein Kontaktloch mit ei
ner verbesserten Steuerung des Öffnungsdurchmessers gebildet
werden kann. Ein Kurzschluß zwischen einer Elektrode eines
Kondensators und einer Wortleitung kann verhindert werden,
selbst wenn die Speicherzellengröße verringert wird bei der
Erhöhung der Integrationsdichte. Daher kann ein stabiler Be
trieb eines DRAMs sichergestellt werden, wodurch die Zuverläs
sigkeit erhöht wird, selbst wenn die Speicherzellengröße auf
grund erhöhter Integrationsdichte verkleinert wird. Schließ
lich kann der Kurzschluß zwischen Kondensatoren verhindert
werden, so daß zuverlässiges Datenspeichern und Löschen mög
lich ist.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren in den begleitenden Zeichnungen.
Von den Figuren zeigen:
Fig. 1 bis 8 sind Schnittansichten einer Halbleitervorrich
tung gemäß einer ersten Ausführungsform der vorlie
genden Erfindung zum Beschreiben ihrer Herstellungs
schritte in der Reihenfolge;
Fig. 9 bis 11 sind Schnittansichten einer Halbleiterspei
chervorrichtung zum Beschreiben des Bildens einer
polykristallinen Siliziummaske unter Anwendung der
ersten Ausführungsform der vorliegenden Erfindung,
wenn es einen konvexen Abschnitt an der Oberfläche
des polykristallinen Siliziumfilmes gibt;
Fig. 12 zeigt schematisch eine Schnittansicht einer Halblei
terspeichervorrichtung gemäß der ersten Ausführungs
form der vorliegenden Erfindung zum Beschreiben des
Falles, bei dem der Sputter-Effekt groß ist;
Fig. 13 ist eine Schnittansicht einer Halbleiterspeichervor
richtung gemäß der ersten Ausführungsform der vor
liegenden Erfindung zum Beschreiben des Falles, bei
dem der Öffnungsdurchmesser des Kontaktloches ver
größert ist;
Fig. 14 bis 20 sind Schnittansichten einer Halbleiterspei
chervorrichtung gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung zum Beschreiben ihrer
Herstellungsschritte in der Reihenfolge;
Fig. 21 bis 26 sind Schnittansichten einer Halbleiterspei
chervorrichtung gemäß einer dritten Ausführungsform
der vorliegenden Erfindung zum Beschreiben ihrer
Herstellungsschritte in der Reihenfolge;
Fig. 27 bis 30 sind Schnittansichten einer Halbleitervor
richtung gemäß einer vierten Ausführungsform der
vorliegenden Erfindung zum Beschreiben ihrer Her
stellungsschritte in der Reihenfolge;
Fig. 31 bis 35 sind Schnittansichten einer Halbleitervor
richtung gemäß einer fünften Ausführungsform der
vorliegenden Erfindung zum Beschreiben ihrer Her
stellungsschritte in der Reihenfolge.
Ausführungsformen der vorliegenden Erfindung werden jetzt un
ter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Zuerst wird die Bildung eines Kontaktloches als ein Verfahren
zum Herstellen einer Halbleitervorrichtung gemäß einer ersten
Ausführungsform der vorliegenden Erfindung beschrieben.
Fig. 1 bis 6 sind Schnittansichten einer Halbleitervorrich
tung zum Beschreiben einer ersten Ausführungsform des Herstel
lungsverfahrens der vorliegenden Erfindung.
Es wird Bezug genommen auf Fig. 1, ein Isolationsoxidfilm 32
wird unter Benutzung eines LOCOS-Verfahrens an einem vorbe
stimmten Bereich auf der Hauptoberfläche eines Halbleitersub
strates 31 gebildet. Eine Gateelektrode 34a aus polykristalli
nem Siliziumfilm wird an einem vorbestimmten Bereich auf der
Hauptoberfläche des Halbleitersubstrates 31 mit einem Ga
teoxidfilm 33a darunter umgeben von dem Feldoxidfilm 32 gebil
det. Durch Ausführen einer Ionenimplantation unter Benutzung
der Gateelektrode 34a als Maske wird ein dotierter Bereich 36
gebildet, der der Source-/Drainbereich wird. Dann wird ein
Zwischenisolierfilm 37a gebildet, der die gesamte Oberfläche
bedeckt und eine Oberfläche eines planarisierten Oxidfilmes
aufweist. Eine Polysilizium-Siliziumschicht 42 vorbestimmter
Dicke wird an der Oberfläche des Zwischenisolierfilmes 37a
durch CVD gebildet. Dann wird ein Siliziumoxidfilm 43 einer
vorbestimmten Dicke auf der polykristalinen Siliziumschicht 42
durch CVD gebildet. Der Zwischenisolierfilm 37, der polykri
stalline Siliziumfilm 42 und der Siliziumoxidfilm 43 der vor
liegenden Ausführungsform bilden den ersten Film, den zweiten
Film bzw. den dritten Film.
Es wird Bezug genommen auf Fig. 2, ein Resistfilm 44 wird an
einem vorbestimmten Bereich auf dem Siliziumoxidfilm 43 durch
Photolithographie gebildet. Dann wird durch anisotropes Ätzen
des Siliziumoxidfilmes 43 unter Benutzung des Resistfilmes 44
als Maske ein erstes Loch 45 eines Öffnungsdurchmessers D2 ge
bildet, woraufhin der Resistfilm 44 entfernt wird.
Es wird Bezug genommen auf Fig. 3, ein Siliziumoxidfilm 46 ei
ner vorbestimmten Dicke, der der vierte Film der vorliegenden
Erfindung ist, wird auf der Oberfläche des Siliziumoxidfilms
43 einschließlich der inneren Umfangsseitenwand des ersten Lo
ches 45 durch CVD gebildet.
Indem der Siliziumoxidfilm 46 überall anisotrop geätzt wird,
wird ein seitenwandabstandshalterartiger Rahmen 46a an der in
neren Umfangsseitenwand des ersten Loches 45 gebildet, wie in
Fig. 4 gezeigt ist.
Es wird Bezug genommen auf Fig. 5, der polykristalline Silizi
umfilm 42 wird anisotrop unter Benutzung des Siliziumoxidfil
mes 43 und des seitenwandabstandshalterartigen Rahmens 46a als
Maske geätzt. Als Resultat wird ein zweites Loch 47 in dem po
lykristallinen Siliziumfilm 42 gebildet.
Es wird Bezug genommen auf Fig. 6, der Zwischenisolierfilm 37a
wird anisotrop unter Benutzung des polykristallinen Silizium
filmes 42 mit dem zweiten Loch 47 als Maske geätzt. Als Resul
tat wird ein Kontaktloch 48, das die Oberfläche des dotierten
Bereiches 36 erreicht, gebildet. Der Siliziumoxidfilm 43 und
der Rahmen 46a werden gleichzeitig durch dieses Ätzen ent
fernt.
Der Öffnungsdurchmesser D3 des Kontaktloches 48 ist kleiner
als der Öffnungsdurchmesser D2 des ersten Loches 45 (vgl. Fig.
2), das in dem Siliziumoxidfilm 43 gebildet ist, um 2 × die
Breite des abstandshalterartigen Rahmens 46a. Wenn daher der
Öffnungsdurchmesser D2 des ersten Loches 45 auf die minimale
Abmessung gebildet wird, die gebildet werden kann unter der
Konstruktionsregel, kann das Kontaktloch mit einem Durchmesser
kleiner als diese minimale Abmessung gebildet werden.
Wenn eine leitende Schicht, die elektrisch mit dem dotierten
Bereich 36 über das Kontaktloch 47 verbunden ist zu bilden
ist, sind die folgenden Schritte notwendig.
Es wird Bezug genommen auf Fig. 7, ein leitender Film 49 aus
polykristallinem Silizium mit Dotiermaterial wie Phosphor wird
gebildet. Ein Resistfilm 50 mit einem vorbestimmten Muster
wird an der Oberfläche des leitenden Filmes 49 durch Photoli
thographie gebildet. Der leitende Film 49 und der polykristal
line Siliziumfilm 52 werden anisotrop unter Benutzung des Re
sistfilmes 50 als eine Maske geätzt.
Als Resultat werden ein leitender Verbindungsfilm 49a und ein
polykristalliner Siliziumfilm 42a mit einem vorbestimmten Mu
ster, wie in Fig. 8 gezeigt ist, gebildet.
Bei der vorliegenden Ausführungsform wird ein seitenabstands
halterartiger Rahmen 46a an der inneren Umfangsseitenwand in
dem ersten Loch 45 aus dem Siliziumoxidfilm 43 gebildet, so
daß es möglich ist, auf selbstausgerichtete Weise ein Kontakt
loch 48 zu bilden, daß einen Öffnungsdurchmesser kleiner als
der des ersten Loches 45 aufweist, das mit der minimalen Ab
messung gebildet ist, die durch die Konstruktionsregel defi
niert ist.
Die Seitenwandschicht 46a enthält einen Siliziumoxidfilm. Es
gibt keine Korngrenze, da der Siliziumoxidfilm keine polykri
stalline Struktur hat. Daher treten die Probleme, die unter
Bezugnahme auf Fig. 77 und 78 beschrieben sind, nicht auf,
wenn der Rahmen 46a aus Siliziumoxidfilm gebildet wird.
Die Abmessung des Öffnungsdurchmessers eines Kontaktloches
wird nicht beeinflußt, selbst wenn ein konvexer Abschnitt auf
grund einer Korngrenze an der Oberfläche der polykristallinen
Siliziumschicht 42 erzeugt wird, wie im folgenden beschrieben
wird.
Fig. 9 bis 11 sind Schnittansichten einer Halbleitervor
richtung zum Beschreiben ihrer Herstellungsschritte gemäß ei
ner ersten Ausführungsform der vorliegenden Erfindung mit ver
besserter Steuerung der Bildung eines Kontaktloches.
Es wird Bezug genommen auf Fig. 9, ein konvexer Abschnitt 42a
aufgrund einer Korngrenze ist an der Oberfläche der polykri
stallinen Siliziumschicht 42 erzeugt.
Es wird Bezuggenommen auf Fig. 10, ein Siliziumoxidfilm 43 und
ein Rahmen 46a, der die Seitenwandschicht ist, werden auf der
polykristallinen Siliziumschicht 42 gemäß dem Herstellungsver
fahren einer Halbleitervorrichtung gebildet. Der Rahmen 46a
wird auf dem konvexen Abschnitt 42a gebildet.
Es wird Bezug genommen auf Fig. 11, die polykristalline Sili
ziumschicht 42 wird selektiv geätzt unter Benutzung des Sili
ziumoxidfilms 43 und der Seitenwandschicht 46a zum Bilden ei
nes zweiten Loches 47. Es ist erkennbar, daß es keinen Einfluß
auf den Öffnungsdurchmesser des zweiten Loches 47 gibt, selbst
wenn es einen konvexen Abschnitt 42a in der polykristallinen
Siliziumschicht 42 gibt. Daher kann ein Kontaktloch gesteuert
gebildet werden, ohne daß der Öffnungsdurchmesser beeinflußt
wird, selbst wenn ein konvexer Abschnitt 42a gebildet ist.
Obwohl das Kontaktloch 47 unter Benutzung der polykristallinen
Siliziumschicht als Maske in den herstellungsschritten der
Fig. 5 und 6 bei der vorliegenden Ausführungsform gebildet
wird, ist das Material der Maske nicht auf polykristallines
Silizium beschränkt. Insbesondere kann amorphes Silizium (a-
Si), TiN, ein Silizid wie TiSi2 und Wsi2, ein hochwärmefestes
Metall wie Ti, W und Mo oder ein geschichteter Film daraus an
stelle von polykristallinem Silizium benutzt werden.
Der in dem in Fig. 7 gezeigten Schritt gebildete leitende Film
49 ist nicht auf polykristallines Silizium beschränkt und kann
ein leitendes Material aus den oben beschriebenen Materialien
sein.
Die vorliegenden Ausführungsformen sind nicht auf einen Sili
ziumoxidfilm zur Benutzung für den Rahmen 46a der Seitenwan
danordnung beschränkt, die in den Verfahrensschritten der
Fig. 3 und 4 der vorliegenden Ausführungsform gebildet ist.
Insbesondere kann TiN, ein Silizid wie TiSi2 und WSi2, ein
hochwäremfestes Metall wie Ti, W und Mo, amorphes Silizium
(a-Si) oder ein geschichteter Film daraus als das Material des
Rahmens 46a anstelle des Siliziumoxidfilmes benutzt werden.
Ein Rahmen 46a aus dem oben erwähnten Silizid oder Hochwärme
festmetall kann zum Beispiel durch CVD erzeugt werden.
Bei der ersten Ausführungsform weist die leitende Schicht, die
mit dem dotierten Bereich 36 über ein Kontaktloch 47 in Ver
bindung steht, wie in Fig. 8 gezeigt ist, eine Zweischicht
struktur auf der Zwischenisolierschicht 37a auf. Daher wird
die Dicke (Höhe) K0 der leitenden Schichten 42a und 49a über
dem Zwischenisolierfilm 37a die Summe der Dicken der zwei
Schichten. Die Dicke der polykristallinen Siliziumschicht 42a
beträgt ungefähr 300 nm (3000 Å) und kann nicht leicht verrin
gert werden, wenn die Zunahme der Integrationsdichte bedacht
wird. Das wird im folgenden im einzelnen erläutert.
Im allgemeinen ist ein Kontaktloch 47, das durch die Schritte
der Fig. 5 und 6 gebildet wird, bevorzugt senkrecht zu der
Hauptoberfläche des Siliziumsubstrates 31 gebildet. Wenn das
Kontaktloch 47 in einer nach vorne angeschrägten Konfiguration
gebildet wird, gibt es die Möglichkeit, daß der vordere Kan
tenabschnitt des Kontaktloches 47 endet, bevor die Hauptober
fläche des Siliziumsubstrates 31 erreicht ist, was in einer
fehlerhaften Öffnung resultiert. Damit das Kontaktloch 47
senkrecht gebildet wird, muß der Gasdruck zu dem Zeitpunkt des
Ätzens gesenkt werden. Das Verringern des Gasdruckes erhöht
jedoch den Sputtereffekt während des Ätzens. Eine Erhöhung im
Sputtereffekt entfernt den Eckenabschnitt W des polykristalli
nen Siliziumfilmes 42, wie durch die gestrichelte Linie in
Fig. 12 gezeigt ist. Als Resultat wird die Öffnung des poly
kristallinen Siliziumfilmes 42 in die Richtung des Pfeiles T
vergrößert. Ein Ätzschritt, der in einem solchen Zustand fort
gesetzt wird, resultiert in der in Fig. 13 gezeigten Struktur.
Es wird Bezug genommen auf Fig. 13, eine vergrößerte Öffnung
des polykristallinen Siliziumfilmes 42 resultiert in einem
Öffnungsdurchmesser des Kontaktloches 47, das in dem Zwische
nisolierfilm 37a gebildet ist, der von D3 auf D5 erhöht ist.
Der vergrößerte Öffnungsdurchmesser des Kontaktloches 47 er
zeugt das oben beschriebene Problem des Kurzschlusses zwischen
einer Bitleitung oder einem Kondensator und einer Wortleitung.
Damit verhindert wird, daß sich der Öffnungsdurchmesser des
Kontaktloches 47 erhöht, muß die Dicke des polykristallinen
Siliziumfilmes 42 erhöht werden. Durch Erhöhen der Dicke des
polykristallinen Siliziumfilmes 42 wird sich der Öffnungs
durchmesser in dem polykristallinen Siliziumfilm 42 nicht
leicht erhöhen, selbst wenn die Ecken des polykristallinen Si
liziumfilmes 42 entfernt werden. Daher beträgt die Dicke des
polykristallinen Siliziumfilmes 42 ungefähr die oben beschrie
benen 300 nm (3000 Å).
Wenn das Ätzen durchgeführt wird zum Entfernen des polykri
stallinen Siliziumfilmes 42 in dem in Fig. 6 gezeigten Zu
stand, kann die Oberfläche des dotierten Bereiches 36, der in
dem Kontaktloch 47 offenliegt, durch den Ätzvorgang beschädigt
werden.
Wenn daher die Dicke K0 der leitenden Schicht 42a und 49a groß
ist, wird das gewünschte Bemustern einer Verbindungsschicht an
der oberen Schicht nicht leicht erzielt werden.
Eine Verbesserung der ersten Ausführungsform wird im folgenden
unter Bezugnahme auf die zweite bis fünfte Ausführungsform be
schrieben.
Fig. 14 bis 20 sind Schnittansichten einer Halbleitervor
richtung zum Beschreiben einer zweiten Ausführungsform des
Herstellungsverfahrens der vorliegenden Erfindung. Bei der
vorliegenden Ausführungsform werden die in Fig. 1 bis 6 der
ersten Ausführungsform gezeigten Schritte ausgeführt. Dann
wird ein Resist 52 über der gesamten Oberfläche des Halblei
tersubstrats 31 gebildet, wie in Fig. 14 gezeigt ist. Ein Kon
taktloch 48 wird mit dem Resist 52 aufgefüllt.
Es wird Bezug genommen auf Fig. 15, das Resist 52 wird zum
Freilegen der Oberfläche des polykristallinen Siliziumfilmes
42 geätzt.
Es wird Bezug genommen auf Fig. 16, anisotropes Ätzen wird au
geführt zum Entfernen des polykristallinen Siliziumfilmes 42.
Das Kontaktloch 48 ist mit dem Resist 52 gefüllt. Daher unter
liegt der dotierte Bereich 36 nicht der Beschädigung durch das
anisotrope Ätzen.
Es wird Bezug genommen auf Fig. 17, das Resist 52, das das
Kontaktloch 48 füllt, wird durch Veraschen entfernt.
Es wird Bezug genommen auf Fig. 18, ein polykristalliner Sili
ziumfilm 53 wird durch CVD auf der gesamten Oberfläche des
Halbleitersubstrates 31 gebildet.
Es wird Bezug genommen auf Fig. 19, ein Resist 54 wird auf dem
polykristallinen Siliziumfilm 53 gebildet. Das Resist 54 wird
einem vorbestimmten Bemustern unterworfen.
Es wird Bezug genommen auf Fig. 20, der polykristalline Sili
ziumfilm 53 wird selektiv unter Benutzung des Resists 54 als
eine Maske zum Bilden eines leitenden Verbindungsfilmes 53a
geätzt. Der leitende Verbindungsfilm 53a ist elektrisch dem
dotierten Bereich 36 verbunden. Bei der ersten Ausführungsform
verbleibt der polykristalline Siliziumfilm 42a unter dem lei
tenden Verbindungsfilm 49a, wie in Fig. 8 gezeigt ist. Dieses
wird die Ursache der Erhöhung des gestuften Abschnitt eines
Zwischenisolierfilmes, der darauf folgend gebildet wird.
Dieser gestufte Abschnitt kann verringert werden, indem der
polykristalline Siliziumfilm 42 durch anisotropes Ätzen in dem
in Fig. 6 der dritten Ausführungsform gezeigten Stufe. Jedoch
wird der dotierte Bereich 36 durch das Ätzen beschädigt. Bei
der zweiten Ausführungsform kann der polykristalline Silizium
film 42 ohne Beschädigen des dotierten Bereiches entfernt wer
den.
Fig. 21 bis 26 sind Schnittansichten einer Halbleitervor
richtung zum Beschreiben der dritten Ausführungsform des Her
stellungsverfahrens der vorliegenden Erfindung. Zuerst werden
die in Fig. 1 bis 6 der ersten Ausführungsform gezeigten
Schritte ausgeführt. Es wird Bezug genommen auf Fig. 21, ein
polykristalliner Siliziumfilm 55 wird durch CVD auf der gesam
ten Oberfläche des Halbleitersubstrates 31 gebildet. Ein Kon
taktloch 48 wird mit dem polykristallinen Siliziumfilm 55 ge
füllt.
Es wird Bezug genommen auf Fig. 22, der polykristalline Sili
ziumfilm 55 wird überall durch anisotropes Ätzen geätzt.
Es wird Bezug genommen auf Fig. 23, das Ätzen wird weiter
fortgesetzt, so daß vollständig der unterliegende polykristal
line Siliziumfilm 42 entfernt wird.
Es wird Bezug genommen auf Fig. 24, ein polykristalliner Sili
ziumfilm 56 wird durch CVD auf dem Zwischenisolierfilm 37a ge
bildet.
Es wird Bezug genommen auf Fig. 25, ein Resist 57 wird auf dem
polykristallinen Siliziumfilm 56 gebildet. Dann wird das Re
sist 57 einem vorbestimmten Bemustern unterworfen.
Es wird Bezug genommen auf Fig. 26, der polykristalline Sili
ziumfilm 56 wird selektiv unter Benutzung des Resists 57 als
Maske zum bilden eines leitenden Verbindungsfilmes 56a geätzt.
Ähnlich wie bei der zweiten Ausführungsform kann bei der drit
ten Ausführungsform der polykristalline Siliziumfilm 42 ohne
Beschädigen des dotierten Bereiches 36 entfernt werden. Da der
polykristalline Siliziumfilm 42 entfernt werden kann, kann ei
ne Verringerung des gestuften Bereiches erreicht werden.
Fig. 27 bis 30 sind Schnittansichten einer Halbleitervor
richtung zum Beschreiben der vierten Ausführungsform des Her
stellungsverfahrens der vorliegenden Erfindung. Zuerst werden
die in Fig. 1 bis 6 der ersten Ausführungsform gezeigten
Schritte durchgeführt. Dann wird, es wird Bezug genommen auf
Fig. 27, ein polykristalliner Siliziumfilm 58 durch CVD auf
der gesamten Oberfläche des Halbleitersubstrates 31 gebildet.
Ein Kontaktloch 48 wird in dem polykristallinen Siliziumfilm
58 gebildet.
Es wird Bezug genommen auf Fig. 28, der polykristalline Sili
ziumfilm 58 wird durch anisotropes Ätzen geätzt. Dieser Ätz
vorgang wird angehalten, wenn der polykristalline Siliziumfilm
42 freiliegt.
Es wird Bezug genommen auf Fig. 29, ein Resist 59 wird gebil
det, das einem vorbestimmten bemustern unterworfen wird.
Es wird Bezug genommen auf Fig. 30, der polykristalline Sili
ziumfilm 42 wird selektiv geätzt unter Benutzung des Resists
59 als Maske zum Bilden eines leitenden Verbindungsfilmes 42a.
Der gestufte Abschnitt kann verringert werden bei der vorlie
genden Ausführungsform, da der polykristalline Siliziumfilm 42
als leitender Verbindungsfilm benutzt wird. Beim Bemustern des
polykristallinen Siliziumfilmes 42 als leitender Verbindungs
film wird der dotierte Bereich 36 nicht beschädigt, da das
Kontaktloch 58 mit dem polykristallinen Siliziumfilm 58 ge
füllt ist.
Fig. 31 bis 35 sind Schnittansichten einer Halbleitervor
richtung zum Beschreiben der fünften Ausführungsform des Her
stellungsverfahrens der vorliegenden Erfindung. Zuerst werden
die in Fig. 1 bis 6 gezeigten Schritte der ersten Ausfüh
rungsform durchgeführt. Dann wird, es wird Bezug genommen auf
Fig. 31, ein amorpher Siliziumfilm 60 durch CVD auf der gesam
ten Oberfläche des Halbleitersubstrates 31 gebildet. Das Kon
taktloch 48 wird mit dem amorphen Siliziumfilm 60 gefüllt.
Es wird Bezug genommen auf Fig. 32, der amorphe Siliziumfilm
60 wird einer thermischen Oxidation bei einer Temperatur von
800°C bis 900°C während 15 bis 300 Minuten unterworfen. Die
Oxidation wird in dem oberen Abschnitt des amorphen Silizium
filmes 60 erleichtert, wodurch der amorphe Siliziumfilm 60 auf
dem polykristallinen Siliziumfilm 42 ein Siliziumoxidfilm 60a
wird. Der untere Abschnitt des amorphen Siliziumfilmes in Kon
takt mit dem Loch 48 wird ein polykristalliner Siliziumfilm
60b, da er nicht der Atmosphäre ausgesetzt ist. Dotiermaterial
kann in den amorphen Siliziumfilm 60 zum Aktivieren der Oxida
tion dotiert werden.
Es wird Bezug genommen auf Fig. 33, der Siliziumoxidfilm 60a
wird überall anisotrop oder isotrop geätzt.
Es wird Bezug genommen auf Fig. 34, der polykristalline Sili
ziumfilm 42 wird durch anisotropes Ätzen entfernt.
Es wird Bezug genommen auf Fig. 35, ein polykristalliner Sili
ziumfilm wird auf dem Zwischenisolierfilm 37a gebildet. Dieser
polykristalline Siliziumfilm wird einem vorbestimmten Bemu
stern unterworfen, so daß ein leitender Verbindungsfilm 61 re
sultiert. Ähnlich zu der zweiten Ausführungsform kann der po
lykristalline Siliziumfilm 42 ohne Beschädigung des dotierten
Bereiches 36 bei der vorliegenden Ausführungsform entfernt
werden. Da der polykristalline Siliziumfilm 42 entfernt werden
kann, kann der gestufte Abschnitt verringert werden.
Claims (9)
1. Verfahren zur Herstellung einer Halbleitervorrichtung mit den
Schritten:
- a) Bilden eines Isolierfilmes (37a) so, daß er in Kontakt mit einer Hauptoberfläche eines Halbleitersubstrates (31) steht;
- b) Bilden eines ersten Filmes (42) auf dem Isolierfilm (37a) aus einem Material, das eine Ätzselektivität unterschiedlich von der des Isolierfilmes (37a) aufweist;
- c) Bilden eines zweiten Filmes (43) auf dem ersten Film (42) aus einem Material, das eine Ätzselektivität unterschiedlich von der des ersten Filmes (42) aufweist;
- d) Bilden eines ersten Loches (45), das die Oberfläche des ersten Filmes (42) freilegt und dessen Seitenwand den zweiten Film (43) aufweist, durch selektives Ätzen des zweiten Filmes (43);
- e) Bilden eines dritten Filmes (46) auf dem zweiten Film (43) und der Seitenwand des ersten Loches (45) aus einem Material, das eine Ätzselektivität gleich der des zweiten Filmes (43) aufweist;
- f) Bilden einer Seitenwandschicht (46a) auf der Seitenwand des ersten Loches (46) durch anisotropes Ätzen des dritten Filmes (46);
- g) Bilden eines zweiten Loches (47), das die Oberfläche des Isolierfilmes (37a) freilegt und einen Durchmesser kleiner als der des ersten Loches (45) aufweist, durch anisotropes Ätzen des ersten Filmes (42) mit dem zweiten Film (43) und der Seitenwand schicht (46a) als Maske; und
- h) Bilden eines dritten Loches (48) in dem Isolierfilm (37a), das mit dem zweiten Loch (47) in Verbindung steht und die Hauptober fläche des Halbleitersubstrates erreicht, durch anisotropes Ätzen des Isolierfilmes (37a) unter Benutzung des ersten Filmes (42) als Maske, wobei der zweite Film (43) und die Seitenwandschicht (46a) entfernt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das auf
die Schritte des Bildens des dritten Loches (48) die Schritte
folgen:
- 1. Bilden eines Resists (52) auf dem ersten Film (42) zum Füllen des dritten Loches mit dem Resist (52);
- 2. Ätzen des Resists (52) zum Freilegen des ersten Filmes (42), wobei das in das dritte Loch (48) gefüllte Resist (52) verbleibt;
- 3. Entfernen des ersten Filmes (42) durch Ätzen unter Benutzung des in das dritte Loch (48) gefüllte Resist (52) als Maske; und
- 4. Entfernen des Resists.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf den
Schritt des Bildens des dritten Loches (46) die folgenden Schritte
folgen:
- 1. Bilden eines leitenden Filmes (55) auf dem ersten Film (42) zum Füllen des dritten Loches (48) mit dem leitenden Film (55);
- 2. Ätzen des leitenden Filmes (55) und des ersten Filmes (42), zum Freilegen des Isolierfilmes (37a), wobei der in das dritte Loch (48) gefüllte leitende Film (55) belassen wird; und
- 3. Bilden eines Verbindungsfilmes (56a) auf dem Isolierfilm (37a) und in Verbindung mit dem in das dritte Loch (48) gefüllten leitenden Film (55).
4. Verfahren nach Anspruch 1, bei dem nach dem Schritt des Bildens
des dritten Loches (48) die folgenden Schritte durchgeführt
werden:
- 1. Bilden eines leitenden Filmes (58) auf dem ersten Film (42) so, daß das dritte Loch (48) mit dem leitenden Film (58) gefüllt ist;
- 2. Ätzen des leitenden Filmes (58) zum Freilegen des ersten Filmes (42), wobei der in das dritte Loch (48) gefüllte leitende Film (58) belassen wird; und
- 3. Bilden eines Verbindungsfilmes (42a) durch Bemustern des freiliegenden ersten Filmes (42).
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf das
Bilden des dritten Loches (48) die folgenden Schritte durchgeführt
werden:
- 1. Bilden eines amorphen Siliziumfilmes (60) auf dem ersten Film (42) so, daß das dritte Loch (48) mit dem amorphen Silizium film (60) gefüllt ist;
- 2. Unterwerfen des amorphen Siliziumfilmes (60) einer ther mischen Oxidation zum Ändern des amorphen Siliziumfilmes (60) auf dem ersten Film (42) in einen Siliziumoxidfilm (60a) und zum Än dern des amorphen Siliziumfilmes (60), der in das dritte Loch (48) gefüllt ist, in einen polykristallinen Siliziumfilm (60b);
- 3. Entfernen des Siliziumoxidfilmes (60a) und dann des ersten Filmes (42) durch Ätzen unter Benutzung des polykristallinen Siliziumfilm (60b), der in das dritte Loch (48) gefüllt ist, als Maske; und
- 4. Bilden eines Verbindungsfilmes (61) auf dem Isolierfilm (37a) in Verbindung mit dem in das dritte Loch (48) gefüllten polykristallinen Siliziumfilm (60b).
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekenn
zeichnet, daß der Isolierfilm (37a), der zweite Film (43) und der
dritte Film (26) durch Siliziumoxidfilme gebildet werden und daß
der erste Film (42) mit polykristallinen Siliziumfilm gebildet
wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem nach dem
Schritt des Bildens des dritten Loches (48) die Schritte durchge
führt werden:
- 1. Bilden eines leitenden Filmes (49) auf dem ersten Film (42) und in dem dritten Loch (48); und
- 2. Bilden eines Verbindungsfilmes (42a, 49a) mit einer ge schichteten Struktur aus dem ersten Film (42) und dem leitenden Film (49) durch Bemustern des ersten Filmes (42) und des leitenden Filmes (49).
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekenn
zeichnet, daß der Öffnungsdurchmesser (D2) des ersten Loches (45)
mit der minimalen Abmessung gebildet wird, die durch Photolitho
graphie möglich ist.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn
zeichnet, daß der erste Film (42) aus der Gruppe gewählt wird, die
aus polykristallinem Siliziumfilm, Silizid und hochwärmefestem Me
tall gebildet wird.
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DE4345413A Expired - Fee Related DE4345413C2 (de) | 1992-11-27 | 1993-11-26 | Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet ist |
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---|---|
DE (1) | DE4345413C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005024944B3 (de) * | 2005-05-31 | 2006-12-28 | Infineon Technologies Ag | Kontaktstruktur für einen Stack-DRAM-Speicherkondensator |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0010596A1 (de) * | 1978-11-03 | 1980-05-14 | International Business Machines Corporation | Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen |
EP0265638A2 (de) * | 1986-10-28 | 1988-05-04 | International Business Machines Corporation | Verringerung der Grösse eines lithografischen Bildes |
JPS63119299A (ja) * | 1986-11-07 | 1988-05-23 | 株式会社東芝 | 画像形成装置 |
EP0449000A2 (de) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Schichtstruktur mit Kontaktierungsöffnung für flossenförmige Kondensatoren in DRAMS und Methode zur Herstellung desselben |
-
1993
- 1993-11-26 DE DE4345413A patent/DE4345413C2/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0010596A1 (de) * | 1978-11-03 | 1980-05-14 | International Business Machines Corporation | Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen |
EP0265638A2 (de) * | 1986-10-28 | 1988-05-04 | International Business Machines Corporation | Verringerung der Grösse eines lithografischen Bildes |
JPS63119299A (ja) * | 1986-11-07 | 1988-05-23 | 株式会社東芝 | 画像形成装置 |
EP0449000A2 (de) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Schichtstruktur mit Kontaktierungsöffnung für flossenförmige Kondensatoren in DRAMS und Methode zur Herstellung desselben |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005024944B3 (de) * | 2005-05-31 | 2006-12-28 | Infineon Technologies Ag | Kontaktstruktur für einen Stack-DRAM-Speicherkondensator |
US7439125B2 (en) | 2005-05-31 | 2008-10-21 | Infineon Technologies Ag | Contact structure for a stack DRAM storage capacitor |
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