JPS594137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594137A JPS594137A JP11317682A JP11317682A JPS594137A JP S594137 A JPS594137 A JP S594137A JP 11317682 A JP11317682 A JP 11317682A JP 11317682 A JP11317682 A JP 11317682A JP S594137 A JPS594137 A JP S594137A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（」）発明の技術分野
本発明は半導体装置の製造方法、特に選択酸化による素
子分離膜を形成する方法に関する。
子分離膜を形成する方法に関する。
（２）技術の背景
現在、大規模集積回路（ＬＳＩ ）製造工程における素
子分離は窒化ｌ模（Ｓｉ３ｔｂ ）を利用したＬＯＧＯ
５（１，ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃａｎ）法が広く用いられ、この方法においては５ｉ
ａＮ＋＋ Ｂ＊が酸素を通さない性質を利用して、シリ
コン基板の素子分！ＩＩ４領域に選択的に酸化膜（フィ
ールド酸化膜）を成長さく２） せる。
子分離は窒化ｌ模（Ｓｉ３ｔｂ ）を利用したＬＯＧＯ
５（１，ｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌ
ｉｃａｎ）法が広く用いられ、この方法においては５ｉ
ａＮ＋＋ Ｂ＊が酸素を通さない性質を利用して、シリ
コン基板の素子分！ＩＩ４領域に選択的に酸化膜（フィ
ールド酸化膜）を成長さく２） せる。
第１図は１．０ＣＯ５法を用いて形成されたＭＯＳ ｌ
’ｌミＴの要部断面図で、同図において１はＰ形シリコ
ン基板、２は二酸化シリコン（５ｉＯ２）の素子分離の
ための酸化膜、３はＮ１形拡散層、４はケー）・酸化膜
（５ｉＯ２１ｊ４） 、５は多結晶（ポリ）シリコンケ
−１・である。
’ｌミＴの要部断面図で、同図において１はＰ形シリコ
ン基板、２は二酸化シリコン（５ｉＯ２）の素子分離の
ための酸化膜、３はＮ１形拡散層、４はケー）・酸化膜
（５ｉＯ２１ｊ４） 、５は多結晶（ポリ）シリコンケ
−１・である。
上述したＭＯＳ ＰＥＴにおいて、素子分ｉ１ｉ Ｓｉ
Ｏ２膜２が十分厚いため寄生チャネル効果が少なく、ま
たリート線の取出し７が基板に対する容量増加をまね（
ことなく行なえる利点のあることが知られている。
Ｏ２膜２が十分厚いため寄生チャネル効果が少なく、ま
たリート線の取出し７が基板に対する容量増加をまね（
ことなく行なえる利点のあることが知られている。
（３）従来技術と問題点
第２図は従来のＬＯＣＯ５法における素子分離」二相を
説明するための図で、同図を参照すると、先ずシリコン
載板２１上に５００人の厚さのパッド酸化膜（５ｉＯ２
） ２２を形成し、次いで化学気相成長（ＣＶＤ ）法
により５ｉ３ＮＩＬ 股２”を厚さ１００（１人に形成
する。次いで前記”’３ Ｎｂ ＩＩ史２３を素子形成
領域上にのみ残してエツチング除去（バターニング）す
る（（３） 同図４８１ ）。
説明するための図で、同図を参照すると、先ずシリコン
載板２１上に５００人の厚さのパッド酸化膜（５ｉＯ２
） ２２を形成し、次いで化学気相成長（ＣＶＤ ）法
により５ｉ３ＮＩＬ 股２”を厚さ１００（１人に形成
する。次いで前記”’３ Ｎｂ ＩＩ史２３を素子形成
領域上にのみ残してエツチング除去（バターニング）す
る（（３） 同図４８１ ）。
なお」二記パッド酸化映２２ば、窒化膜２３をＩｎ接シ
リコン基扱２１−にに形成した場合、この領域にダメー
ジ層と呼ばれる素子特性劣化をまねく層が形成されるこ
とを防止する目的で形成される。
リコン基扱２１−にに形成した場合、この領域にダメー
ジ層と呼ばれる素子特性劣化をまねく層が形成されるこ
とを防止する目的で形成される。
次に同図（ｂｌに示す如く、選択酸化により素子分離領
域に５ｉ０２Ｉ＋９２４を成長した後、窒化膜２３をエ
ツチング除去する（同図（Ｃ））。これ以後は素子形成
領域２５に通常の１程で素子を形成し、第１図に示す如
き半導体装置を完成する。
域に５ｉ０２Ｉ＋９２４を成長した後、窒化膜２３をエ
ツチング除去する（同図（Ｃ））。これ以後は素子形成
領域２５に通常の１程で素子を形成し、第１図に示す如
き半導体装置を完成する。
とごろで、選択酸化により ＳｉＯ２！Ｉ襲２４を成長
させる場合、バッド酸化膜２２を介して窒化膜２３の下
まで酸化が進み、バーズ・ピークと呼ばれる鳥の１腎形
状の酸化１１！１ｉ２６がごの５ｉ０２膜２４の端に形
成されることが知られている。
させる場合、バッド酸化膜２２を介して窒化膜２３の下
まで酸化が進み、バーズ・ピークと呼ばれる鳥の１腎形
状の酸化１１！１ｉ２６がごの５ｉ０２膜２４の端に形
成されることが知られている。
第２図Ｆｄｌは上記ＳｉＯ２膜２４の端が窒化膜２３と
接する部分を示す断面図で、符号２６で示ず部分が」−
記バーズ・ピークである。このバーズ・ピークの長さＢ
は、 ｓ＋ｏ２１１灸２４の厚さｔに対する比（Ｂ／１
）に換算して約１であり、しかもこの部分は（４） ｄｅａｄ ５ｐａｃｅと呼ばれる素子形成に不適当な
領域である。このようなバーズ・ピークが形成されるこ
とば上述した従来技術では避けることができず、半導体
装置の高密度化の障害となっている。
接する部分を示す断面図で、符号２６で示ず部分が」−
記バーズ・ピークである。このバーズ・ピークの長さＢ
は、 ｓ＋ｏ２１１灸２４の厚さｔに対する比（Ｂ／１
）に換算して約１であり、しかもこの部分は（４） ｄｅａｄ ５ｐａｃｅと呼ばれる素子形成に不適当な
領域である。このようなバーズ・ピークが形成されるこ
とば上述した従来技術では避けることができず、半導体
装置の高密度化の障害となっている。
（４）発明の目的
本発明は上記従来の問題点に鑑み、バーズ・ピークのな
い素子分離酸化膜の形成方法の提供を目的とする。
い素子分離酸化膜の形成方法の提供を目的とする。
（５）発明の構成
そしてこの目的は本発明の方法によれば、シリコン基板
にＮ＋形不純物を高濃度に注入した場合、不純物注入領
域の酸化速度が注入しない領域に比べて大になる事実を
利用して、素子分離領域にＮ形高濃度不純物注入を行な
った後、高圧低温酸化により不純物注入領域に選択的に
厚い酸化膜を成長し、次いで素子形成領域に成長した薄
い酸化膜を除去することにより十分な厚さの素子分離酸
化膜をもった半導体装置を製造することを特徴とする素
子分離方法を提供することによって達成される。更に、
本発明においては、前記の如く膜（５） 厚の異なった酸化膜を形成した後に塩酸添加高圧酸化に
よりさらに酸化膜を成長させ、しかる後に薄い酸化１模
を除去する素子分離方法が提供される。
にＮ＋形不純物を高濃度に注入した場合、不純物注入領
域の酸化速度が注入しない領域に比べて大になる事実を
利用して、素子分離領域にＮ形高濃度不純物注入を行な
った後、高圧低温酸化により不純物注入領域に選択的に
厚い酸化膜を成長し、次いで素子形成領域に成長した薄
い酸化膜を除去することにより十分な厚さの素子分離酸
化膜をもった半導体装置を製造することを特徴とする素
子分離方法を提供することによって達成される。更に、
本発明においては、前記の如く膜（５） 厚の異なった酸化膜を形成した後に塩酸添加高圧酸化に
よりさらに酸化膜を成長させ、しかる後に薄い酸化１模
を除去する素子分離方法が提供される。
（６）発明の実施例
以下本発明の実施例を図面により詳述する。
第３図はＰチャネルの集積回路（ＩＣ）における本発明
の１つの実施例を説明するための当該ＩＣの要部断面図
で、同図を参照すると、先ずＮ形シリコン基扱３１を全
面酸化して酸化膜（５ｉＯ２） ３２を７０００人の厚
さに成長した後、素子分離領域を通常の方法で窓開けす
る。次いで例えば砒素（Ａｓ）の如きＮ形不純物を高濃
度で、加速エネルギー１８０ ＫｅＶ、ドーズ量ｌＸ１
０ｃｍ−２で上記窓開きした部分にイオン注入する（同
図（ａ））。
の１つの実施例を説明するための当該ＩＣの要部断面図
で、同図を参照すると、先ずＮ形シリコン基扱３１を全
面酸化して酸化膜（５ｉＯ２） ３２を７０００人の厚
さに成長した後、素子分離領域を通常の方法で窓開けす
る。次いで例えば砒素（Ａｓ）の如きＮ形不純物を高濃
度で、加速エネルギー１８０ ＫｅＶ、ドーズ量ｌＸ１
０ｃｍ−２で上記窓開きした部分にイオン注入する（同
図（ａ））。
次いでマスク酸化膜３２を全面エツチングにより除去し
た後、９００℃で３０分アニールして拡散層３４を形成
しく同図（ｂｌ）、次いで高圧低温酸化（スチーム圧力
１０ｋｇ／ ｃｍ ２以上、温度８００℃程度で２００
分）により酸化膜３２ａを成長させ、チャネルカットが
必要な場合には高温アニールにより再分（６） 布でチャネルカット屓３３を形成する（同図（Ｃ））。
た後、９００℃で３０分アニールして拡散層３４を形成
しく同図（ｂｌ）、次いで高圧低温酸化（スチーム圧力
１０ｋｇ／ ｃｍ ２以上、温度８００℃程度で２００
分）により酸化膜３２ａを成長させ、チャネルカットが
必要な場合には高温アニールにより再分（６） 布でチャネルカット屓３３を形成する（同図（Ｃ））。
なお上記高圧低温酸化において、酸化膜３２ａば酸化速
度の差により不純物注入領域で厚く （１，１０００人
）、伯の部分では薄＜ （４０００人）形成される。
度の差により不純物注入領域で厚く （１，１０００人
）、伯の部分では薄＜ （４０００人）形成される。
この厚さの差（段差）は素子分離を行うためには０．５
ｐｍ〜１．０μｍ程度にすることが必要である。
ｐｍ〜１．０μｍ程度にすることが必要である。
最後に同図（ｄｌに示す如く、素子形成領域の薄い酸化
膜をフン酸（ｉｌＦ）によりエツチング除去して素子分
離酸化１１Ｈ２ｂ （厚さ約５０００人）を形成する
。これ以後は通常の工程で素子形成領域にトランジスタ
等の素子を形成する。
膜をフン酸（ｉｌＦ）によりエツチング除去して素子分
離酸化１１Ｈ２ｂ （厚さ約５０００人）を形成する
。これ以後は通常の工程で素子形成領域にトランジスタ
等の素子を形成する。
同図＋ｅ＋は上述した方法によって形成される素子分離
酸化膜の一端の形状を示す断面図で、同図を参照すると
選択酸化によって形成された酸化膜３２ａは、」二連し
た素子形成領域の薄い酸化膜のエツチングにより斜線部
３２ｂで示す形状になる。このとき酸化膜３２ｂの膜厚
の薄い部分の長さＮと膜厚ｔ１との比は、素子形成領域
に成長した薄い酸化膜の厚さをＬ２として、ｔｌ＝ １
１００人、Ｔ２＝ ４０００人の（７） ときＮ／１ｌ＝１．０、ｔｌ＝７００ＯＡ、−ｔ２＝１
０００人のときＮ／目・０．６であり、また従来技術に
おｉＪるｄｅａｄ ５ｐａｃｅが半Ｍされていること
力く確鱈忍された。
酸化膜の一端の形状を示す断面図で、同図を参照すると
選択酸化によって形成された酸化膜３２ａは、」二連し
た素子形成領域の薄い酸化膜のエツチングにより斜線部
３２ｂで示す形状になる。このとき酸化膜３２ｂの膜厚
の薄い部分の長さＮと膜厚ｔ１との比は、素子形成領域
に成長した薄い酸化膜の厚さをＬ２として、ｔｌ＝ １
１００人、Ｔ２＝ ４０００人の（７） ときＮ／１ｌ＝１．０、ｔｌ＝７００ＯＡ、−ｔ２＝１
０００人のときＮ／目・０．６であり、また従来技術に
おｉＪるｄｅａｄ ５ｐａｃｅが半Ｍされていること
力く確鱈忍された。
また」二記形状においてＲで示す断面がなめらかに形成
されるごとも本発明の特徴の１つで、その上に形成され
る配線の切断等防止するに効果的である。
されるごとも本発明の特徴の１つで、その上に形成され
る配線の切断等防止するに効果的である。
ところで、上記実施例において注入された不純物は、後
の工程の高圧低温酸化で成長する酸化膜内にすべて取り
込まれるものではなく、基板内に少し残る傾向にある（
基板と酸化１模内の不純物濃度ば偏析係数で表される）
。このことは分離酸化膜とシリコン基板界面近傍にきわ
めて浅い不純物拡散層が形成されることを意味し、不純
物力（Ａｓの如きＮ形の場合にはＮ＋形拡散層が形成さ
れる。
の工程の高圧低温酸化で成長する酸化膜内にすべて取り
込まれるものではなく、基板内に少し残る傾向にある（
基板と酸化１模内の不純物濃度ば偏析係数で表される）
。このことは分離酸化膜とシリコン基板界面近傍にきわ
めて浅い不純物拡散層が形成されることを意味し、不純
物力（Ａｓの如きＮ形の場合にはＮ＋形拡散層が形成さ
れる。
従って前記拡散層をもつ分離酸化膜はＰチャネルのＩＣ
の形成には拡散層がチャネルカットとして働くため有効
であるが、ＮチャネルのＩＣに対しては拡散ｊ−がチャ
ネルとなりブレークダウンの原因となる危険性がある。
の形成には拡散層がチャネルカットとして働くため有効
であるが、ＮチャネルのＩＣに対しては拡散ｊ−がチャ
ネルとなりブレークダウンの原因となる危険性がある。
（８）
第４図は本発明の他の実施例を説明するためのＩＣ要部
の断面図で、本実施例は上記分ｔｉｌｔ酸化股下に残る
不純物拡散層をなくしてＮチャネルｒｃに対しても応用
可能なものである。
の断面図で、本実施例は上記分ｔｉｌｔ酸化股下に残る
不純物拡散層をなくしてＮチャネルｒｃに対しても応用
可能なものである。
先ず第１の実施例と同様にＳｉＯ２映のマスクを形成し
た後砒素をイオン注入し、次いで上記マスクを除去して
アニールを行う（第３（ａ）、（ｂｌ参照）。
た後砒素をイオン注入し、次いで上記マスクを除去して
アニールを行う（第３（ａ）、（ｂｌ参照）。
次に第４図に示す如くスチーム圧力３〜１０気圧、温度
７００〜７５０℃で高圧スチーム酸化を行い素子分離領
域での厚さが０．７μｍ程度になるように酸化膜４２を
成長させた後、スチームに５％の塩酸（ＩＣ７りを添加
して上記高圧スチーム酸化を引続き行い、さらに０．２
μｍ程度酸化膜を成長させる。かかる方法をとることに
より注入された不純物がすべて酸化膜内に取り込まれ、
Ｎ＋形拡散層が残存することを防止する。なお同図にお
いて４１はシリコン基板である。
７００〜７５０℃で高圧スチーム酸化を行い素子分離領
域での厚さが０．７μｍ程度になるように酸化膜４２を
成長させた後、スチームに５％の塩酸（ＩＣ７りを添加
して上記高圧スチーム酸化を引続き行い、さらに０．２
μｍ程度酸化膜を成長させる。かかる方法をとることに
より注入された不純物がすべて酸化膜内に取り込まれ、
Ｎ＋形拡散層が残存することを防止する。なお同図にお
いて４１はシリコン基板である。
なおこれ以降の工程は、第１の実施例の場合と同様に素
子形成領域の薄い酸化膜を除去した後、（９） ｉ１ｎ常の工程で素子を形成する。
子形成領域の薄い酸化膜を除去した後、（９） ｉ１ｎ常の工程で素子を形成する。
第５図は第２の実施例により形成される素子分離酸化膜
を用いて形成されたＮチャネル ＭＯＳＦＥＴの要部断
面図で、同図において５１はＰ形シリコン基板、５２は
素子分離酸化膜、５３はゲート酸化膜、５４はポリシリ
コンゲート層、５５ａ 、５５ｂはソース・ドレインＮ
＋形拡散層である。
を用いて形成されたＮチャネル ＭＯＳＦＥＴの要部断
面図で、同図において５１はＰ形シリコン基板、５２は
素子分離酸化膜、５３はゲート酸化膜、５４はポリシリ
コンゲート層、５５ａ 、５５ｂはソース・ドレインＮ
＋形拡散層である。
上記ＮチャネルＭＯ５ＦＥＴにおいて、第１の実施例の
方法による分離酸化膜を使用すると分ＭＩ酸化欣５２と
基板５１との界面にＮ＋形拡散層が残存するため、Ｎ＋
拡散層５５ａと５５ｂとが導通状態になる可能性がある
が、第２の実施例の方法ではこの拡散層が残ることなく
、素子分離を確実に行いうる。
方法による分離酸化膜を使用すると分ＭＩ酸化欣５２と
基板５１との界面にＮ＋形拡散層が残存するため、Ｎ＋
拡散層５５ａと５５ｂとが導通状態になる可能性がある
が、第２の実施例の方法ではこの拡散層が残ることなく
、素子分離を確実に行いうる。
なお上述した実施例における高圧低温酸化における処理
温度は不純物注入領域と注入しない領域の酸化速度の差
が最も大きくなる温度（７００〜８００℃）に選定し、
注入する不純物はできるだけ拡散係数の小なるものを適
宜選択する。
温度は不純物注入領域と注入しない領域の酸化速度の差
が最も大きくなる温度（７００〜８００℃）に選定し、
注入する不純物はできるだけ拡散係数の小なるものを適
宜選択する。
（７）発明の効果
（１０）
以−１込詳細に説明したように本発明の方法によれは、
パース・ヒータのない素子分離酸化膜を形成することが
でき、しかもこの分１ｉｊｌ［＃化成の形）成力法ばＮ
チャネルのＪＣおよびＰチャネルのＩＧのいずれの素子
形成にも使用することができるばかりでなく、本発明に
よって形成される素子分１１１ｔ＠化膜はｃｌｅａｄ
５ｐａｃｅが従来の半分であるため、半導体装置の妬密
度化に効果大であり、またかかる酸化膜端部の形状が球
面状になだらかであるので、その上に形成される配線断
線等防止にも効果的であり、半導体装置の信頼性向上に
効果大である。
パース・ヒータのない素子分離酸化膜を形成することが
でき、しかもこの分１ｉｊｌ［＃化成の形）成力法ばＮ
チャネルのＪＣおよびＰチャネルのＩＧのいずれの素子
形成にも使用することができるばかりでなく、本発明に
よって形成される素子分１１１ｔ＠化膜はｃｌｅａｄ
５ｐａｃｅが従来の半分であるため、半導体装置の妬密
度化に効果大であり、またかかる酸化膜端部の形状が球
面状になだらかであるので、その上に形成される配線断
線等防止にも効果的であり、半導体装置の信頼性向上に
効果大である。
第１図は従来技術による素子分離酸化膜を用いたＭＯＳ
ｌ’ｌＥ１”の要部断面図、第２図は従来技術による
素子分離酸化ＩＩＩ’の形成を説明するための図、第３
図および第４図は本発明の詳細な説明するための図、第
５図は本発明を応用したＮチャネルＭＯ５ＦＥＴの要部
断面図である。 １．２１．３１．４１．５１− シリコン基板、２．４
．２２．２４．２４ａ、３２．３２ａ 、 ３２ｂ、（
１１） ４２．５２．５３−酸化膜、３．５５ａ 、 ５５ｈ
−Ｎ″−ソース・ドレイン拡散層、５．５４−ケートポ
リシリコン層、２３−窒化膜、３３−チャネルカット層
、３４−不純物拡散層（１２） 、ＯＵ
ｌ’ｌＥ１”の要部断面図、第２図は従来技術による
素子分離酸化ＩＩＩ’の形成を説明するための図、第３
図および第４図は本発明の詳細な説明するための図、第
５図は本発明を応用したＮチャネルＭＯ５ＦＥＴの要部
断面図である。 １．２１．３１．４１．５１− シリコン基板、２．４
．２２．２４．２４ａ、３２．３２ａ 、 ３２ｂ、（
１１） ４２．５２．５３−酸化膜、３．５５ａ 、 ５５ｈ
−Ｎ″−ソース・ドレイン拡散層、５．５４−ケートポ
リシリコン層、２３−窒化膜、３３−チャネルカット層
、３４−不純物拡散層（１２） 、ＯＵ
Claims (3)
- （１）選択酸化による素子分離方法にして、全面酸化に
より半導体基板表面に酸化膜を形成した後当該酸化膜を
窓開けする工程、イオン注入法によりＮ形高濃度不純物
をイオン注入する工程、上記酸化膜を除去してアニール
をした後、８００℃以下で低温高圧酸化によりイオン注
入をした領域としない領域にそれぞれ異なった膜厚の酸
化１模を形成する工程で、およびイオン注入をなさない
領域上の酸化膜を除去して素子分１ｉｉＩｔ酸化膜を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - （２）上記高圧低温酸化により酸化膜成長を行なった後
、高温アニールによるチャネルカット層の形成を行うこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）選択酸化による素子分離方法にして、全面・酸化
により半導体）Ａ：板表面に酸化膜を形成した接当（１
） 該酸化膜を窓開けする工程、イオン注入法によりＮ形高
濃度不純物をイオン注入する工程、」二記酸化膜を除去
してアニールをした後、８００℃以下で低温高圧酸化に
よりイオン注入をした領域としない領域にそれぞれ異な
った膜厚の酸化膜を形成する工程、次いで塩酸添加高圧
酸化によりさらに酸化膜を成長させる工程、およびイオ
ン注入をなさない領域」―の酸化膜を除去する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11317682A JPS594137A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11317682A JPS594137A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594137A true JPS594137A (ja) | 1984-01-10 |
Family
ID=14605474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11317682A Pending JPS594137A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912062A (en) * | 1988-05-20 | 1990-03-27 | Motorola, Inc. | Method of eliminating bird's beaks when forming field oxide without nitride mask |
| US4957873A (en) * | 1987-10-07 | 1990-09-18 | Stc Plc | Process for forming isolation trenches in silicon semiconductor bodies |
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1982
- 1982-06-30 JP JP11317682A patent/JPS594137A/ja active Pending
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