KR20050059633A - 리플로우 공정을 이용하여 형성된 엘리베이티드소스/드레인(ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ/ｄｒａｉｎ)을 갖는 ＳＯＩ 모스펫 소자의 제조 방법 - Google Patents
리플로우 공정을 이용하여 형성된 엘리베이티드소스/드레인(ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ/ｄｒａｉｎ)을 갖는 ＳＯＩ 모스펫 소자의 제조 방법 Download PDFInfo
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Abstract
SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.
Description
본 발명은 모스펫((elevated source/drain)(silicon on insulator)
일반적으로, 반도체 소자는 저전력화, 고집적화, 초고속 동작 특성을 얻기 위하여 크기가 감소되고 있다. 특히, 반도체 소자의 대부분을 차지하고 있는 모스펫 소자는 채널 길이의 단축, 소스/드레인 접합 깊이의 감소, 및 게이트 절연막 두께의 감소가 필수적이다. 또한, 모스펫 소자는 동일 크기의 소자에서도 구동 전류의 증가와 누설전류의 감소를 통한 소자 특성의 고성능화를 달성해야 한다. 그러나, 반도체 소자의 크기가 감소하면서 단채널 효과(short channel effect)가 나타나게 되어 소자의 턴온(turn-on) 속도가 감소하고, 문턱치 전압의 조절이 어렵다. 결과적으로, 종래의 제조 공정으로 고성능 및 초미세의 모스펫 소자를 제작하기에는 많은 제약이 따른다.
이러한 문제를 해결하기 위해서 매몰 산화막(buried oxide) 위에 매우 얇은 두께의 단결정 실리콘막을 채널로 이용하는 SOI 모스펫 소자가 제안되고 있다. 그러나 초박막의 단결정 실리콘막에서의 소스/드레인 형성 기술은 얕은 접합 형성에는 용이하나, 얇은 접합 두께로 인하여 면 저항(sheet resistance)이 매우 높다. 또한 이온주입법이나 플라즈마 도핑법에 의한 소스/드레인 형성 기술은 이온주입에 따른 기판의 결함이 발생되므로 소자의 특성이 열화되며, 고가의 접합 형성 장비가 필요하다.
이를 해결하기 위해 에피택셜 성장법(epitaxial growth)에 의해 형성되는 엘리베이티드 소스/드레인(elevated source/drain, ESD)을 갖는 SOI 모스펫 소자가 제안되고 있다. 이러한 엘리베이티드 소스/드레인을 갖는 SOI 모스펫 소자는 제조 단가가 매우 비싸고, 기판 전체의 균일성 확보에 어려움이 있으며, 후속 불순물 주입 공정이 필요한 단점이 있다. 따라서, 이와 같은 문제들을 해결하고 고집적도 및 고성능의 집적 회로를 실현하기 위한 새로운 제조 공정이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결하여, 낮은 소스/드레인 면저항을 가져 저전력 및 고속 동작이 가능한 SOI 모스펫 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 SOI 기판의 단결정 실리콘막 상에 게이트 스택을 형성한 후, 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 것을 포함한다. 상기 게이트 스페이서, 게이트 스택 및 단결정 실리콘막 상에 도전막을 형성한 후, 상기 게이트 스택의 양측의 단결정 실리콘막에 소스/드레인을 형성한다. 상기 도전막 상에 HSQ막을 형성한 후, 상기 HSQ막을 리플로우하여 상기 게이트 스택 상의 도전막의 상부 표면을 노출시키는 평탄화층을 형성한다. 상기 게이트 스택의 상부 표면 및 게이트 스페이서 상에 형성된 도전막을 선택적으로 식각하여 홀을 형성함과 아울러 상기 소스/드레인 상에 엘리베이티드 소스/드레인을 형성한다. 상기 홀을 채우면서 상기 게이트 스택, 게이트 스페이서 및 평탄화층 상에 층간 절연막을 형성한다.
이상과 같이 본 발명은 리플로우 공정, 게이트 스택과 소스/드레인의 높이차를 이용한 평탄화 공정 및 도전막의 선택적 식각 공정을 통하여 소스/드레인 상에 엘리베이티드 소스/드레인을 형성함으로써 소스/드레인의 면저항을 최소화하여 저전력 및 고속 동작의 SOI 모스펫을 제조할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 16은 본 발명에 의한 SOI 모스펫 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
도 1은 SOI 기판(16)을 준비하는 단계를 나타낸다.
구체적으로, 기판 재료로서 하부 단결정 실리콘막(10) 상에 매몰 산화막(12)과 매우 얇은 두께의 단결정 실리콘막(14)으로 이루어진 SOI 기판(16)을 준비한다. 상기 단결정 실리콘막(14)을 얇은 두께로 만드는 방법은 산화 공정을 이용하여 상기 단결정 실리콘막(14)의 일부를 산화시킨 후, 산화 공정에 의하여 형성된 산화막을 식각하여 만들 수 있다. 또는, 실리콘 식각 용액을 이용하거나 플라즈마 건식 식각 방법을 이용하여 상기 단결정 실리콘막(14)의 일부를 제거하여 상기 단결정 실리콘막(14)을 얇게 할 수 있다.
도 2는 제1 절연막(18)을 형성하는 단계를 나타낸다.
구체적으로, 상기 SOI 기판(16)의 얇은 단결정 실리콘막(14) 상에 전기적으로 매우 얇은 두께로 제1 절연막(18)을 형성한다. 상기 제1 절연막(18)은 후에 게이트 절연막이 된다. 상기 제1 절연막(18)은 두께가 2nm 이하의 실리콘 산화막, 질화막 또는 고유전율을 가지는 절연막으로 형성한다. 상기 제1 절연막(18)은 열산화 방법, CVD법, 스퍼터법, ALD법 등의 다양한 박막 형성 방법을 이용하여 형성한다.
도 3은 제1 도전막(20)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 절연막(18) 상에 제1 도전막(20)을 형성한다. 상기 제1 도전막(20)은 후에 게이트 전극이 된다. 상기 제1 도전막(20)은 불순물을 포함하는 실리콘막 또는 금속막을 이용하여 형성할 수 있다. 상기 제1 도전막(20)은 트랜지스터의 문턱치 전압을 조절하기 위해, n-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 큰 재료, 즉 일함수가 4.4 내지 5.2eV인 재료를 이용하고, p-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 작은 재료, 즉 일함수가 4.1 내지 4.8eV인 재료가 바람직하다. 상기 제1 도전막(20)은 CVD법, 스퍼터법, ALD법, MBE법 등의 다양한 박막 형성 방법을 이용하여 형성한다.
도 4는 하드 마스크(22)를 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 도전막(20) 상에 하드 마스크(22)를 형성한다. 상기 하드 마스크(22)는 후에 게이트 스택을 형성할 때 게이트 식각 마스크로 작용한다. 상기 하드 마스크(22)는 실리콘 산화막,실리콘 질화막 또는 금속 산화막을 이용하여 형성한다. 상기 하드 마스크(22)는 열산화법, CVD법, 스퍼터법, 스핀 코터법 등의 다양한 박막 형성 방법을 이용하여 형성한다.
도 5는 게이트 스택(24)을 형성하는 단계를 나타낸다.
구체적으로, 상기 하드 마스크(22) 상에 게이트 전극 형성을 위한 게이트 마스크 패턴(미도시)을 형성한다. 이어서, 상기 게이트 마스크 패턴을 식각 마스크로 상기 하드 마스크(22)와 제1 도전막(20) 및 제1 절연막(18)을 차례로 식각한다. 이렇게 되면, 단결정 실리콘층(14) 상에 게이트 절연막(18a), 게이트 전극(20a) 및 하드 마스크 패턴(22a)으로 이루어진 게이트 스택(24)이 형성된다. 상기 하드 마스크(22), 제1 도전막(20) 및 제1 절연막(18)의 식각은 건식 식각 방법을 이용하여 수행한다. 상기 게이트 마스크 패턴은 유기물 레지스터 또는 무기물 레지스터를 사용할 수 있고, DUV, EUV 또는 전자선 리소그래피 장비를 사용하여 형성한다. 상기 게이트 마스크 패턴을 전자선 리소그래피를 이용하여 형성할 경우 무기물 레지스터로 HSQ를 사용 가능하며, 이때에는 상기 하드 마스크는 필요치 않을 수 있다.
도 6은 제2 절연막(26)을 형성하는 단계를 나타낸다.
구체적으로, 상기 게이트 스택(24)이 형성된 SOI 기판(16))의 전면에 제2 절연막(26)을 형성한다. 상기 제2 절연막(26)의 게이트 스택(24)의 표면 및 측벽과, 상기 단결정 실리콘막(14) 상에 형성된다. 상기 제2 절연막은 실리콘 산화막 또는 실리콘 질화막을 이용하여 형성한다. 상기 제2 절연막은 ALD법, MOALD법, CVD법, MOCVD법 등과 같은 박막 형성 방법을 이용하여 형성한다.
도 7은 게이트 스페이서(26a)를 형성하는 단계를 나타낸다.
구체적으로, 상기 제2 절연막(26)을 이방성 식각하여 상기 게이트 스택(24)의 양측벽에 게이트 스페이서(26a)를 형성한다. 즉, 상기 제2 절연막(26)을 이방성 식각 장치로 단결정 실리콘막(14)이 드러나도록 식각한다. 이렇게 되면, 게이트 스택(26)의 양측벽에 게이트 스페이서(26a)가 형성된다.
도 8은 제2 도전막(28)을 형성하는 단계를 나타낸다.
구체적으로, 상기 게이트 스택(24) 및 게이트 스페이서(26a)가 형성된 SOI 기판(16)의 전면에 제2 도전막(28)을 형성한다. 즉, 단결정 실리콘막(14)의 표면, 게이트 스택의 표면, 및 상기 게이트 스페이서 상에 제2 도전막(28)을 형성한다. 상기 제2 도전막(28)은 인시츄(in-situ)로 불순물이 포함된 실리콘막, 실리콘-게르마늄 합금 또는 게르마늄막을 이용하여 형성한다. 상기 제2 도전막(28)에 포함되는 불순물은 n형 모스펫 소자일 경우에는 인 또는 비소를, p형 모스펫 소자일 경우에는 불소 또는 인듐이 포함된다. 상기 제2 도전막(28)은 30 내지 50nm의 두께로 형성한다. 상기 제2 도전막(28)은 CVD법, 스퍼터법, ALD법, MBE법 등과 같은 박막 형성 방법을 이용하여 형성한다. 상기 제2 도전막(28)은 증착시 미세구조가 비정질 혹은 다결정질 상태이며, 후에 소스/드레인과 게이트 오버랩 전기 용량과 소스/드레인의 면저항을 줄이기 위해 30 내지 50 nm의 두께로 형성한다.
도 9는 소스/드레인(30)을 형성하는 단계를 나타낸다.
구체적으로, 제2 도전막(28)의 하부의 단결정 실리콘막(14)에 불순물을 도입하여 전기적으로 전도성의 소스/드레인(30)을 형성한다. 즉, 상기 게이트 스택(24)을 중심으로 양측의 단결정 실리콘막(14)에 불순물을 도입하여 소스/드레인(30)을 형성한다. 상기 소스/드레인용 불순물 도입은 상기 제2 도전막(28)에 포함된 불순물을 열적으로 확산시키는 열확산 방법을 이용하여 수행한다.
도 10 내지 도 12는 제2 도전막 패턴(28a) 및 HSQ(hydrogen silsesquioxane, 32)막을 형성하는 단계를 나타낸다.
구체적으로, 도 10은 도 9까지 제조된 모스펫 소자의 평면 레이아웃도이다. 도 10을 살펴보면, SOI 기판(16) 상에 제2 도전막(28)이 형성되어 있다. 도 11를 참조하면, 제2 도전막(28) 상에 엘리베이티드 소스/드레인을 형성하기 위한 마스크 패턴(미도시)을 형성한 다음, 상기 제2 도전막(28) 및 단결정 실리콘막(14)를 차례로 식각하여 제2 도전막 패턴(28a)을 형성한 상태의 평면 레이아웃도이다. 상기 제2 도전막(28)과 단결정 실리콘막(14)의 식각은 상기 게이트 스페이서(26a)와 하드 마스크 패턴(22a)와 의 선택적 건식 식각 방법으로 실시한다. 도 11에 도시한 바와 같이 제2 도전막 패턴(28a)은 가로 방향으로 형성되며, 하드 마스크 패턴(22a), 게이트 스페이서(26a) 및 매몰 산화층(12)이 형성되어 있다. 이어서, 도 12에 도시한 바와 같이 상기 제2 도전막 패턴(28a) 상에 HSQ막(32)을 형성한다. 상기 HSQ막(32)는 스핀 코터를 이용하여 형성한다.
도 13은 평탄화층(32a)을 형성하는 단계를 나타낸다.
구체적으로, 상기 하드 마스크 패턴(22a) 상의 제2 도전막 패턴(28a) 상부에 형성되어 있는 HSQ막(32)를 상기 게이트 스택과 소스/드레인(30)간의 의 높이차를 이용하여 게이트 스페이서(26a)쪽으로 리플로우(reflow)시켜 평탄화층(32a)을 형성한다. 상기 하드 마스크 패턴(22a) 상부의 HSQ막(32)을 리플로우 공정으로 열처리하여 리플로우시킴으로써 평탄화층(32a)을 형성한다. 상기 리플로우 공정은 스핀 코터로 증착된 HSQ막을 질소 분위기에서 300 내지 500도에서 수 분간 열처리하여 수행한다. 이렇게 되면, 상기 게이트 스택(24) 상부의 제2 도전막 패턴(28a)의 표면의 외부로 노출된다.
도 14는 하드 마스크 패턴(22a) 상의 제2 도전막 패턴(28a)을 식각하는 단계를 나타낸다.
구체적으로, 상기 하드 마스크 패턴(22a) 상에서 표면이 노출된 제2 도전막 패턴(28)을 선택적으로 식각한다. 이때, 상기 게이트 스페이서(26a)의 측벽 상에 형성된 제2 도전막 패턴(28a)도 선택적으로 식각되어 상기 게이트 스페이서(26a)를 따라 홀(33)이 형성된다. 이렇게 되면, 소스/드레인(30)과 게이트 스택(24) 사이가 단락되며, 상기 소스/드레인(30) 상에 엘리베이티드 소스/드레인(34)이 형성된다. 상기 엘리베이티드 소스/드레인의 형성으로 인해 소스/드레인의 면저항을 낮출 수 있기 때문에 단채널 효과를 억제할 수 있고 구동 능력을 향상시킬 수 있는 극소 채널 길이를 갖는 SOI 모스펫 소자를 제조할 수 있다.
상기 제2 도전막 패턴(28a)의 선택적 식각은 상기 하드 마스크 패턴(22a)과 제2 도전막 패턴(28a)간의 식각 선택비를 이용하여 건식 식각 또는 습식 식각 방법을 이용하여 수행한다. 이때, 식각 용액 또는 식각 가스는 등방성 식각 특성을 물질을 이용하여 수행하기 때문에 상기 게이트 스페이서(26a)의 측벽 상에 형성된 제2 도전막 패턴(28a)도 식각되어 상기 게이트 스페이서를 따라 홀(33)이 형성된다. 다시 말해, 상기 제2 도전막 패턴(28a)의 선택적 식각은 상기 평탄화층(32a)과 게이트 스택(24)을 구성하는 하드 마스크 패턴(22a)과 식각 선택비를 갖고 상기 제2 도전막 패턴(28a)을 등방성 식각할 수 있는 식각 용액 또는 식각 가스를 사용하여 수행한다.
도 15는 층간 절연막(36)을 형성하는 단계를 나타낸다.
구체적으로, 상기 게이트 스택(24) 및 엘리베이티드 소스/드레인(34)이 형성된 SOI 기판(16)의 전면에 층간 절연막(36)을 형성한다. 즉, 상기 층간 절연막(36)은 상기 홀(33)을 채우면서 상기 평탄화층(32a) 상에 형성한다. 상기 층간 절연막(36)은 HSQ막을 이용하거나, 다양한 방법으로 증착되는 산화막 또는 질화막 등을 이용하여 형성할 수 있다. 상기 층간 절연막(36)을 HSQ막으로 이용할 경우에는 상기 평탄화층(32a) 상에 HSQ막을 더 형성하게 된다.
도 16은 전극들(44, 46, 48)을 형성하는 단계를 나타낸다.
구체적으로, 상기 엘리베이티드 소스/드레인(34) 상의 층간 절연막(36)과, 상기 게이트 전극(20a) 상의 하드 마스크 패턴(22a) 및 층간 절연막(36)에 전기적 배선을 위하여 컨택홀들(38, 40, 42)을 형성한다. 컨택홀(38, 40,42)에 배선재료로서 전극들(44, 46, 48)을 형성함으로써 초미세 채널을 가지는 초박막의 SOI MOSFET 소자가 완성된다.
상술한 바와 같이 본 발명은 리플로우 공정, 게이트 스택과 소스/드레인의 높이차를 이용한 평탄화 공정 및 제2 도전막 패턴의 선택적 식각 공정을 통하여 소스/드레인 상에 엘리베이티드 소스/드레인을 형성한다. 따라서, 본 발명은 종래와 비교하여 고비용의 에피택셜 성장법에 의한 엘리베이티드 소스/드레인을 형성할 필요 없이 소스/드레인의 면저항을 최소화하여 단채널 효과가 억제되고 구동 능력이 향상된 SOI 모스펫 소자를 제조할 수 있다.
본 발명은 불순물이 포함된 실리콘막, 실리콘-게르마늄 합금막 또는 게르마늄막으로 이루어진 제2 도전막을 박막 증착 중에 인시츄로 형성시킬 수 있기 때문에, 별도의 불순물 주입 공정 없이 고상 확산법에 의해서 엘리베이티드 소소/드레인을 형성할 수 있다. 따라서 이온 주입에 따른 SOI 기판의 결함이 발생되지 않으므로 접합을 통한 누설 전류를 줄일 수 있다.
본 발명은 엘리베이티드 소스/드레인 상에 HSQ막으로 이루어진 층간 절연막은 저유전율 절연막으로써 소자의 기생 전기 용량에 의한 RC 지연(delay)을 막아 초고속 동작의 SOI 모스펫 소자를 제조할 수 있다.
본 발명은 저전력 및 고속 동작이 필요한 저저항의 엘리베이티드 소스/드레인 및 소스/드레인을 형성할 수 있어, 고성능 및 고집적의 극소 채널을 가진 SOI 모스펫 소자를 제조할 수 있다.
도 1 내지 도 16은 본 발명에 의한 SOI 모스펫 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
Claims (10)
- SOI 기판의 단결정 실리콘막 상에 게이트 스택을 형성하는 단계;상기 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 단계;상기 게이트 스페이서, 게이트 스택 및 단결정 실리콘막 상에 도전막을 형성하는 단계;상기 게이트 스택의 양측의 단결정 실리콘막에 소스/드레인을 형성하는 단계;상기 도전막 상에 HSQ막을 형성하는 단계;상기 HSQ막을 리플로우하여 상기 게이트 스택 상의 도전막의 상부 표면을 노출시키는 평탄화층을 형성하는 단계;상기 게이트 스택의 상부 표면 및 게이트 스페이서 상에 형성된 도전막을 선택적으로 식각하여 홀을 형성함과 아울러 상기 소스/드레인 상에 엘리베이티드 소스/드레인을 형성하는 단계; 및상기 홀을 채우면서 상기 게이트 스택, 게이트 스페이서 및 평탄화층 상에 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 스택은 SOI 기판의 단결정 실리콘막 상에 게이트 절연막, 게이트 전극 및 하드 마스크 패턴이 순차적으로 형성하여 마련된 것을 특징으로 하는 SOI 모스펫 소자의 제조 방법.
- 제2항에 있어서, 상기 게이트 전극을 구성하는 도전막은 불순물을 포함하는 실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제3항에 있어서, 상기 게이트 전극을 구성하는 도전막은 n-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 큰 재료로 형성하고, p-형 모스펫 소자에 대해서는 일함수가 실리콘 채널층보다 작은 재료로 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 도전막은 인시츄(in-situ)로 불순물이 포함된 실리콘막, 실리콘-게르마늄 합금 또는 게르마늄막을 이용하여 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 소스/드레인은 상기 도전막에 포함된 불순물을 열확산시켜 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 HSQ막의 리플로우는 300 내지 500도의 질소분위기에서 수 분간 열처리하여 수행하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 도전막의 선택적 식각은 상기 평탄화층과 게이트 스택을 구성하는 하드 마스크 패턴과 식각 선택비를 갖고 상기 도전막을 등방성 식각할 수 있는 식각 용액 또는 식각 가스를 사용하여 수행하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 엘리베이티드 소스/드레인 및 게이트 스택 상의 층간 절연막에 컨택홀들을 형성하고, 상기 컨택홀들에 전극을 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
- 제1항에 있어서, 상기 층간 절연막은 HSQ막, 산화막 또는 질화막을 이용하여 형성하는 것을 특징으로 하는 SOI 모스펫 소자의 제조방법.
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| US8202782B2 (en) | 2007-09-05 | 2012-06-19 | Nxp B.V. | Method of manufacturing transistor |
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