CN107293532A - 半导体结构及其制造方法 - Google Patents
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- CN107293532A CN107293532A CN201610221577.4A CN201610221577A CN107293532A CN 107293532 A CN107293532 A CN 107293532A CN 201610221577 A CN201610221577 A CN 201610221577A CN 107293532 A CN107293532 A CN 107293532A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 68
- 238000010276 construction Methods 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- 238000009413 insulation Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- FAUIDPFKEVQLLR-UHFFFAOYSA-N [O-2].[Zr+4].[Si+4].[O-2].[O-2].[O-2] Chemical compound [O-2].[Zr+4].[Si+4].[O-2].[O-2].[O-2] FAUIDPFKEVQLLR-UHFFFAOYSA-N 0.000 claims description 7
- PDKGWPFVRLGFBG-UHFFFAOYSA-N hafnium(4+) oxygen(2-) silicon(4+) Chemical compound [O-2].[Hf+4].[Si+4].[O-2].[O-2].[O-2] PDKGWPFVRLGFBG-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000000395 magnesium oxide Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 7
- 230000012447 hatching Effects 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910016909 AlxOy Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000167 hafnon Inorganic materials 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 229910052845 zircon Inorganic materials 0.000 description 2
- OGCUFLJVTVIUPC-UHFFFAOYSA-N [O].[Si].[Hf] Chemical compound [O].[Si].[Hf] OGCUFLJVTVIUPC-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical class [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
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Abstract
本发明公开了一种半导体结构及其制造方法。半导体结构包括一叠层结构、一刻蚀停止层以及一导电结构。叠层结构包括多个导电层及多个绝缘层，导电层与绝缘层系交错叠层设置(interlaced)。刻蚀停止层形成于叠层结构的一侧壁上，刻蚀停止层的一能带宽度(energy gap)系为大于6电子伏特(eV)。导电结构电性连接于此些导电层的至少其中之一。
Description
技术领域
本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种三维半导体结构及其制造方法。
背景技术
近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置系使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度及具有小尺寸的存储装置。
当元件密度增高时，半导体元件的结构则具有较多的叠层平面，因而造成导电接触结构的制作难度提高，进而影响制成的结构的稳定性。因此，设计者们无不致力于开发一种三维半导体装置，不但具有许多叠层平面，具有更微小的尺寸，同时具备良好的稳定性。
发明内容
本发明是有关于一种半导体结构及其制造方法。实施例中，半导体结构中，刻蚀停止层的能带宽度(energy gap)系为大于6电子伏特(eV)，如此一来可以降低电场，提高刻蚀停止层的隧穿长度，提高电子隧穿通过刻蚀停止层的难度，而可以降低隧穿电流并且更有效地电性隔绝不同的导电层。
根据本发明的一实施例，系提出一种半导体结构。半导体结构包括一叠层结构、一刻蚀停止层以及一导电结构。叠层结构包括多个导电层及多个绝缘层，导电层与绝缘层系交错叠层设置(interlaced)。刻蚀停止层形成于叠层结构的一侧壁上，刻蚀停止层的一能带宽度(energy gap)系为大于6电子伏特(eV)。导电结构电性连接于此些导电层的至少其中之一。
根据本发明的另一实施例，系提出一种半导体结构的制造方法。半导体结构的制造方法包括以下步骤：形成一叠层结构，包括：形成多个导电层及形成多个绝缘层，导电层与绝缘层系交错叠层设置(interlaced)；形成一刻蚀停止层于叠层结构的一侧壁上，其中刻蚀停止层的一能带宽度(energy gap)系为大于6电子伏特(eV)；以及形成一导电结构，导电结构电性连接于此些导电层的至少其中之一。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1A绘示本发明的一实施例的半导体结构的示意图。
图1B绘示沿图1A的剖面线1B-1B’的剖面示意图。
图2绘示本发明的另一实施例的半导体结构的示意图。
图3A绘示本发明的又一实施例的半导体结构的示意图。
图3B绘示沿图3A的剖面线3B-3B’的剖面示意图。
图4A～图4B绘示本发明的一些实施例的半导体结构的剖面示意图。
图5绘示本发明的又再一实施例的半导体结构的剖面示意图。
图6绘示本发明的又更一实施例的半导体结构的剖面示意图。
图7A～图7B绘示本发明的另一些实施例的半导体结构的剖面示意图。
图8A～图8D绘示依照本发明的一些实施例的施加电压相对于不同刻蚀停止层的厚度的曲线图。
图9A～图11B绘示依照本发明的一些实施例的半导体结构的制造方法示意图。
图12A～图12C绘示依照本发明的另一实施例的一种半导体结构的制造方法示意图。
【符号说明】
10、20、30、40A、40B、50、60、70A、70B：半导体结构
100：叠层结构
100a：侧壁
100b：侧面
110：导电层
110a：氧化层
120：绝缘层
200：刻蚀停止层
200h：水平段
200v：垂直段
210：第一停止层
220：第二停止层
300：导电结构
400：介电层
1B-1B’、3B-3B’、4-4’、11I-11I’、11K-11K’：剖面线
L1～L4：隧穿长度
具体实施方式
在此发明的实施例中，系提出一种半导体结构及其制造方法。实施例中，半导体结构中，刻蚀停止层的能带宽度(energy gap)系为大于6电子伏特(eV)，如此一来可以降低电场，提高刻蚀停止层的隧穿长度，提高电子隧穿通过刻蚀停止层的难度，而可以降低隧穿电流并且更有效地电性隔绝不同的导电层。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式系省略部份要的元件，以清楚显示本发明的技术特点。
图1A绘示本发明的一实施例的半导体结构的示意图，图1B绘示沿图1A的剖面线1B-1B’的剖面示意图。如第1A～1B图所示，半导体结构10包括一叠层结构100、一刻蚀停止层200以及一导电结构300。叠层结构100包括多个导电层110及多个绝缘层120，导电层110与绝缘层120系交错叠层设置(interlaced)。刻蚀停止层200形成于叠层结构100的一侧壁100a上，刻蚀停止层200的能带宽度(energy gap)系为大于6电子伏特(eV)。导电结构300电性连接于此些导电层110的至少其中之一。
实施例中，刻蚀停止层200的能带宽度(energy gap)系为大于6电子伏特(eV)，如此一来可以降低电场，提高刻蚀停止层200的隧穿长度，提高电子隧穿通过刻蚀停止层200的难度，而可以降低隧穿电流并且更有效地电性隔绝不同的导电层110。
实施例中，刻蚀停止层200的材料可包括氧化铝(AlxOy，例如Al2O3)、氧化镁(MgO)、硅锆氧化物(ZrxSiyOz，例如ZrSiO4)、硅铪氧化物(HfxSiyOz，例如HfSiO4)或上述的组合。
如图1A～图1B所示，实施例中，刻蚀停止层200位于导电结构300和叠层结构100的侧壁100a之间。
如图1A～图1B所示，实施例中，刻蚀停止层200具有彼此相连接的一垂直段200v以及一水平段200h，垂直段200v位于侧壁100a上，且导电结构300穿过水平段200h以电性连接于至少一个导电层110。
如图1B所示，半导体结构10更包括一介电层400(于图1A省略未绘示)，介电层400形成于刻蚀停止层200上。实施例中，介电层400例如是氧化硅层。
图2绘示本发明的另一实施例的半导体结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。如图2所示的半导体结构20例如可应用于三维垂直信道NAND存储装置。
如图2所示，半导体结构20可包括多个导电结构300，此些导电结构300分别电性连接于各个导电层110。
图3A绘示本发明的又一实施例的半导体结构的示意图，图3B绘示沿图3A的剖面线3B-3B’的剖面示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。如图3A～图3B所示的半导体结构30例如可应用于三维垂直信道NAND存储装置。
如图3A～图3B所示，半导体结构30中，导电结构300可邻接刻蚀停止层200的垂直段200v。实施例中，有可能是因为工艺的对位偏移而造成导电结构300邻接刻蚀停止层200的垂直段200v，使得导电结构300与导电层110仅相隔一个刻蚀停止层200的厚度。
实施例中，即使针对如图3A～图3B所示的半导体结构30，由于刻蚀停止层200的能带宽度(energy gap)系为大于6电子伏特(eV)，相对于典型常用的停止层材料，例如氮化硅(SiN，其能带宽度为4.7～5eV)具有较高的能障及较长的隧穿距离，因此刻蚀停止层200的能带宽度系为大于6电子伏特(eV)可提高电子隧穿通过刻蚀停止层200的难度，而可以降低隧穿电流并且更有效地电性隔绝不同的导电层110。
图4A～图4B绘示本发明的一些实施例的半导体结构的剖面示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图4A所示的半导体结构40A系以沿X-Z平面的剖面示意图呈现，可以视作如图2所示的半导体结构20的变化例，而以沿图2的剖面线4-4’的剖面所呈现。
如图4A所示，各个导电结构300分别电性连接于不同的各个导电层110。并且，如图4A所示的实施例中，刻蚀停止层200形成于各个绝缘层120的表面上，导电结构300穿过刻蚀停止层200和绝缘层120而电性连接于对应的导电层110。
如图4B所示的半导体结构40B系以沿X-Z平面的剖面示意图呈现，可以视作如图4A所示的半导体结构40A的变化例。如图4B所示的实施例中，刻蚀停止层200形成于各个导电层110的表面上，导电结构300穿过刻蚀停止层200而电性连接于对应的导电层110。
图5绘示本发明的又再一实施例的半导体结构的剖面示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图5所示的半导体结构50系以沿Y-Z平面的剖面示意图呈现。如图5所示，半导体结构50中，刻蚀停止层200可包括一第一停止层210以及一第二停止层220。第二停止层220形成于第一停止层210上。第一停止层210形成于叠层结构100的侧壁100a上，且第一停止层210的能带宽度系为大于6电子伏特。
实施例中，第一停止层210的能带宽度例如是大于第二停止层220的能带宽度。
如图5所示，第一停止层210形成于第二停止层220和叠层结构100的侧壁100a之间。实施例中，第一停止层210实质上共形于第二停止层210。
如图5所示，一实施例中，导电结构300可邻接第二停止层220。其他实施例中，导电结构300和第二停止层220亦可以经由介电层400而隔开(未绘示)。
实施例中，第一停止层210的材料可包括氧化硅(SiO2)、氧化铝(AlxOy，例如Al2O3)、氧化镁(MgO)、硅锆氧化物(ZrxSiyOz，例如ZrSiO4)、硅铪氧化物(HfxSiyOz，例如HfSiO4)或上述的组合，第二停止层220的材料可包括氮化硅(SiN)、氧化铝、氧化镁、硅锆氧化物、硅铪氧化物或上述的组合，且第一停止层210不同于第二停止层220。
图6绘示本发明的又更一实施例的半导体结构的剖面示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图6所示的半导体结构60系以沿Y-Z平面的剖面示意图呈现。如图6所示，实施例中，第一停止层210只形成于第二停止层220和叠层结构100的侧壁100a之间。导电结构300仅穿过第二停止层220而电性连接于对应的导电层110。
图7A～图7B绘示本发明的另一些实施例的半导体结构的剖面示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。如图7A～图7B所示的半导体结构70A和70B系以沿X-Z平面的剖面示意图呈现。
如图7A所示的实施例中，第一停止层210形成于各个绝缘层120的表面上，第二停止层220形成于第一停止层210上，导电结构300穿过第一停止层210、第二停止层220和绝缘层120而电性连接于对应的导电层110。
如图7B所示的实施例中，第一停止层210形成于各个导电层110的表面上，第二停止层220形成于第一停止层210上，导电结构300穿过第一停止层210、第二停止层220而电性连接于对应的导电层110。
图8A～图8D绘示依照本发明的一些实施例的施加电压相对于不同刻蚀停止层的厚度的曲线图。图8A～图8D所示的实施例中，施加电压为13伏特(V)，刻蚀停止层的总厚度为本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
图8A绘示以氮化硅作为单层刻蚀停止层200时的施加电压相对于刻蚀停止层的厚度的曲线图，其中氮化硅层具有隧穿长度L1，而图8B绘示以氧化铝作为单层刻蚀停止层200时的施加电压相对于刻蚀停止层的厚度的曲线图，其中氧化铝层具有隧穿长度L2，且可以明显看出隧穿长度L2大于隧穿长度L1。
根据本发明的实施例，由于氧化铝的能带宽度大于6eV，而氮化硅的能带宽度大约为4.7～5eV，因此具有大于6eV的能带宽度的刻蚀停止层200可以提供较大的隧穿长度，使得不同导电层110之间较不易经由电子隧穿通过刻蚀停止层200而导致彼此导通造成短路，进而可以避免破坏半导体装置的操作效能，提高半导体装置的稳定性。
图8C绘示以氧化硅作为第一停止层210而氮化硅作为第二停止层220时的施加电压相对于整体刻蚀停止层220的厚度的曲线图，其中此氧化硅-氮化硅复合层具有隧穿长度L3，且可以明显看出隧穿长度L3大于如图8A所示的隧穿长度L1。
根据本发明的实施例，由于第一停止层210的氧化硅的能带宽度大于6eV，即使搭配氮化硅作为第二停止层220，仍可以有效提供较大的隧穿长度，使得不同导电层110之间较不易经由电子隧穿通过刻蚀停止层200而导致彼此导通造成短路，进而可以提高半导体装置的稳定性。
图8D绘示以氧化硅作为第一停止层210而氧化铝作为第二停止层220时的施加电压相对于整体刻蚀停止层220的厚度的曲线图，其中此氧化硅-氧化铝复合层具有隧穿长度L4，且可以明显看出隧穿长度L4大于如图8A所示的隧穿长度L1。
根据本发明的实施例，由于第一停止层210的氧化硅的能带宽度大于6eV，进一步搭配同样具有能带宽度大于6eV的氧化铝作为第二停止层220，可以更加有效提供较大的隧穿长度，使得不同导电层110之间较不易经由电子隧穿通过刻蚀停止层200而导致彼此导通造成短路，进而可以提高半导体装置的稳定性。
图9A～图11B绘示依照本发明的一些实施例的半导体结构的制造方法示意图。图9A、图10A和图11A以及图9B、图10B和图11B分别绘示如图4A和图4B所示的半导体结构的制造方法。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图9A、图9B所示，形成叠层结构100，此步骤包括形成多个导电层110和多个绝缘层120，导电层110与绝缘层120系交错叠层设置(interlaced)。如图9A、图9B所示，叠层结构100具有阶梯结构，分别以绝缘层120和导电层110作为阶梯的表面。
如图10A、图10B所示，形成刻蚀停止层200于叠层结构100上，例如可参照图1A～图1B，刻蚀停止层200形成于叠层结构100的侧壁100a上，且刻蚀停止层200采用具有能带宽度(energy gap)系为大于6电子伏特(eV)的材料。如图10A、图10B所示，刻蚀停止层200分别形成于绝缘层120的表面和导电层110的表面上，且形成于叠层结构100的阶梯的侧面100b。
接着，如图11A、图11B所示，形成导电结构300，一个导电结构300电性连接于此些导电层110的至少其中之一，以及形成介电层400于刻蚀停止层200上。如图11A、图11B所示，各个导电结构300电性连接至对应的各个导电层110。至此，形成如图4A和图4B所示的半导体结构40A和40B。
如图1A～图1B、图2、图3A～图3B所示的半导体结构的制造方法与前述方式类似，差别在于导电结构300的数量、导电结构300与刻蚀停止层200的垂直段200v是否彼此邻接。
如图5所示的半导体结构的制造方法与前述方式亦类似，差别仅在于将形成刻蚀停止层200的步骤分为先形成第一停止层210再形成第二停止层220的两个步骤。
图12A～图12C绘示依照本发明的另一实施例的一种半导体结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图12A所示，形成叠层结构100，此步骤包括形成多个导电层110和多个绝缘层120，导电层110与绝缘层120系交错叠层设置(interlaced)。叠层结构100具有侧壁100a。
如图12B所示，从侧壁100a方向对导电层110进行氧化，以沿着侧壁100a形成多个氧化层110a。氧化层110a与其邻近的绝缘层120部分彼此相连接，实际上可以视作刻蚀停止层的第一停止层。
如图12C所示，形成第二停止层220于叠层结构100的侧壁100a上，形成导电结构300，以及形成介电层400。第二停止层220形成于叠层结构100的侧壁100a上并且直接接触绝缘层120的部分与氧化层110a构成的第一停止层。至此，形成如图6(图12C)所示的半导体结构60。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (10)
1.一种半导体结构，包括：
一叠层结构，包括：
多个导电层；及
多个绝缘层，这些导电层与这些绝缘层系交错叠层设置(interlaced)；
一刻蚀停止层，形成于该叠层结构的一侧壁上，其中该刻蚀停止层的一能带宽度(energy gap)系为大于6电子伏特(eV)；以及
一导电结构，电性连接于这些导电层的至少其中之一。
2.根据权利要求1所述的半导体结构，其中该刻蚀停止层位于该导电结构和该侧壁之间。
3.根据权利要求1所述的半导体结构，更包括：
多个该导电结构，这些导电结构分别电性连接于各个这些导电层。
4.根据权利要求1所述的半导体结构，其中该刻蚀停止层具有彼此相连接的一垂直段以及一水平段，该垂直段位于该侧壁上，该导电结构穿过该水平段以电性连接于该至少其中之一个导电层，且该导电结构邻接该刻蚀停止层的该垂直段。
5.根据权利要求1所述的半导体结构，其中该刻蚀停止层包括：
一第一停止层，形成于该叠层结构的该侧壁上，该第一停止层的一能带宽度系为大于6电子伏特；以及
一第二停止层，形成于该第一停止层上；
其中该第一停止层形成于该第二停止层和该叠层结构的该侧壁之间，该导电结构邻接该第二停止层，该第一停止层的材料包括氧化硅、氧化铝、氧化镁、硅锆氧化物、硅铪氧化物或上述的组合，该第二停止层的材料包括氮化硅、氧化铝、氧化镁、硅锆氧化物、硅铪氧化物或上述的组合，且该第一停止层不同于该第二停止层。
6.一种半导体结构的制造方法，包括：
形成一叠层结构，包括：
形成多个导电层；及
形成多个绝缘层，这些导电层与这些绝缘层系交错叠层设置(interlaced)；
形成一刻蚀停止层于该叠层结构的一侧壁上，其中该刻蚀停止层的一能带宽度(energy gap)系为大于6电子伏特(eV)；以及
形成一导电结构，该导电结构电性连接于这些导电层的至少其中之一。
7.根据权利要求6所述的半导体结构的制造方法，其中该刻蚀停止层位于该导电结构和该侧壁之间。
8.根据权利要求6所述的半导体结构的制造方法，更包括：
形成多个该导电结构，这些导电结构分别电性连接于各个这些导电层。
9.根据权利要求6所述的半导体结构的制造方法，其中该刻蚀停止层具有彼此相连接的一垂直段以及一水平段，该垂直段位于该侧壁上，该导电结构穿过该水平段以电性连接于该至少其中之一个导电层，且该导电结构邻接该刻蚀停止层的该垂直段。
10.根据权利要求6所述的半导体结构的制造方法，其中形成该刻蚀停止层包括：
形成一第一停止层于该叠层结构的该侧壁上，该第一停止层的一能带宽度系为大于6电子伏特；以及
形成一第二停止层于该第一停止层上；
其中该第一停止层形成于该第二停止层和该叠层结构的该侧壁之间，该导电结构邻接该第二停止层，该第一停止层的材料包括氧化硅、氧化铝、氧化镁、硅锆氧化物、硅铪氧化物或上述的组合，该第二停止层的材料包括氮化硅、氧化铝、氧化镁、硅锆氧化物、硅铪氧化物或上述的组合，且该第一停止层不同于该第二停止层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610221577.4A CN107293532B (zh) | 2016-04-11 | 2016-04-11 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
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| CN201610221577.4A CN107293532B (zh) | 2016-04-11 | 2016-04-11 | 半导体结构及其制造方法 |
Publications (2)
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|---|---|
| CN107293532A true CN107293532A (zh) | 2017-10-24 |
| CN107293532B CN107293532B (zh) | 2019-12-20 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201610221577.4A Active CN107293532B (zh) | 2016-04-11 | 2016-04-11 | 半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN107293532B (zh) |
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| CN107293532B (zh) | 2019-12-20 |
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