CN220984531U - 半导体装置结构 - Google Patents

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Abstract

一种半导体装置结构，包括基板；以及隔离结构位于基板上以及相邻的两个晶体管之间。隔离结构包括介电结构；以及绝缘材料，位于介电结构之下。绝缘材料包括上侧部分，包括第一侧壁与上表面接触介电结构；以及底部，具有第二侧壁，其中基板围绕并接触第二侧壁。绝缘材料还包括中间部分，具有第三侧壁位于第一侧壁与第二侧壁之间。半导体装置结构亦包括介电材料，接触介电结构、第一侧壁、第三侧壁、与基板。

Description

半导体装置结构
技术领域
本实用新型实施例涉及半导体装置结构，尤其涉及隔离结构。
背景技术
随着半导体产业进展到纳米技术工艺节点以求更高的装置密度、更高效能、与更低成本，发展多栅极装置如鳍状场效晶体管与全绕式栅极晶体管在制作与设计上面临挑战。为了持续缩小先进技术节点中的多栅极装置的尺寸并增加其密度，必须持续缩小栅极间距。多种方案如扩散边缘上多晶(poly on diffusion edge，PODE)以及扩散边缘上连续多晶(continuous poly on diffusion edge，CPODE)用于缩小栅极间距，并避免晶体管之间的漏电流。然而这些方案无法提供大幅缩小的电路与装置所需的装置密度等级、单位隔离、以及装置效能。
因此目前亟需改善集成电路的处理与制造方法。
实用新型内容
本实用新型的目的在于提出一种半导体装置结构，以解决上述至少一个问题。
一实施例为半导体装置结构，其包括：基板；以及隔离结构，位于基板上以及相邻的两个晶体管之间。隔离结构包括介电结构；以及绝缘材料，位于介电结构之下。绝缘材料包括上侧部分，包括第一侧壁与上表面接触介电结构；以及底部，具有第二侧壁，其中基板围绕并接触第二侧壁。绝缘材料还包括中间部分，具有第三侧壁位于第一侧壁与第二侧壁之间。半导体装置结构亦包括介电材料，接触介电结构、第一侧壁、第三侧壁、与基板。
根据本实用新型其中的一个实施方式，该上侧部分的直径沿着远离该介电结构的方向逐渐增加。
根据本实用新型其中的一个实施方式，该中间部分的直径沿着远离该介电结构的方向逐渐减少。
根据本实用新型其中的一个实施方式，该介电材料与该基板所定义的一界面的最低点低于该底部的下表面。
根据本实用新型其中的一个实施方式，该第一侧壁的曲率半径小于该第三侧壁的曲率半径。
另一实施例为半导体装置结构。半导体装置结构包括第一源极/漏极外延结构，形成于基板上；第二源极/漏极外延结构，形成于基板上并与第一源极/漏极结构相邻；两个或更多第一半导体层，位于第一源极/漏极外延结构与第二源极/漏极外延结构之间；栅极层，围绕第一半导体层的一个的一部分；以及隔离结构，位于基板上并与第二源极/漏极外延结构相邻。隔离结构包括介电结构；介电材料，接触介电结构的露出表面；以及浅沟槽隔离，位于介电结构之下。浅沟槽隔离亦包括第一部分，与介电结构相邻，且介电材料围绕并接触第一部分。浅沟槽隔离亦包括第二部分位于第一部分之下，且基板围绕并接触第二部分。
根据本实用新型其中的一个实施方式，还包括：一第三源极/漏极外延结构，形成于该基板上；一第四源极/漏极外延结构，形成于该基板上并与该第三源极/漏极外延结构相邻；以及两个或更多第二半导体层，位于该第三源极/漏极结构与该第四源极/漏极结构之间；其中该栅极层围绕多个所述第二半导体层的一个的一部分，且该第三源极/漏极结构与该第二源极/漏极结构隔有该隔离结构。
根据本实用新型其中的一个实施方式，该浅沟槽隔离的该第一部分具有一第一部件，该第一部分的直径沿着远离该介电结构的方向逐渐增加。
根据本实用新型其中的一个实施方式，该浅沟槽隔离的该第一部分具有一第二部件位于该第一部件之下，且该第二部件的直径沿着远离该介电结构的方向逐渐减少。
根据本实用新型其中的一个实施方式，该浅沟槽隔离的该第一部分具有一弧形表面轮廓。
附图说明
图1至图17为一些实施例中，制造半导体装置结构的多种阶段的透视图。
图18A及图18B至图25A及图25B分别为一些实施例中，制造半导体装置结构的多种阶段沿着图17的剖线A-A及B-B的剖线A-A及B-B的剖视图。
图21C为图21B的半导体装置结构的部分放大图，其显示鳍状物切割工艺(或片状物切割工艺)之后的隔离区的绝缘材料。
附图标记如下：
A-A,B-B:剖线
C:虚线圈
D3:横向直径
H1,H2,H3,H4,H5,H6:高度
W1,W2:宽度
100:半导体装置结构
101:基板
102a,102b:基板部分
104:半导体层堆叠
106:第一半导体层
107:井部
108:第二半导体层
110,1108,1702:掩模结构
112,1110:含氧层
114,1112,1606:含氮层
202a,202b:鳍状物
204,502,806:沟槽
302,304,702:衬垫
402:绝缘材料
402a:上侧部分
402b:中间部分
402c,908,2104:底部
504,802,804,2103:上表面
602:覆层
704:介电核心材料
904:介电盖
906:介电结构
1102:牺牲栅极堆叠
1104:牺牲栅极介电层
1106:牺牲栅极层
1202:间隔物
1204:第一部分
1206:第二部分
1302:间隙
1402:介电间隔物
1502:源极/漏极外延结构
1602:接点蚀刻停止层
1604:层间介电层
1704:掩模层
1704’；图案化的掩模层
1706:光刻胶层
1708:底层
1710:中间层
1712:光敏顶层
1802,2002,2102,2302:开口
1804:隔离区
1806:有源区
2101:空乏区
2105:累积区
2106:下表面
2108,2110,2112:侧壁
2114:最低点
2148,2180:最高点
2150:点
2201:介电材料
2202:隔离结构
2203:界面
2401:置换栅极结构
2402:界面层
2404:栅极介电层
2406:栅极层
2502:硅化物层
2504:自对准接点层
2506:接点
具体实施方式
下述详细描述可搭配附图说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述公开内容提供许多不同实施例或实例以实施本实用新型的不同结构。下述特定构件与排列的实施例用以简化本实用新型而非局限本实用新型。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本实用新型的多个实例可采用重复标号及/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90度或其他角度，因此方向性用语仅用以说明图示中的方向。
虽然本实用新型实施例以纳米片场效晶体管说明，但本实用新型的一些实施例可用于其他工艺及/或其他装置，比如平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管、或其他合适装置。本技术领域中技术人员应理解其他调整亦属本实用新型实施例的范畴。
图1至图25B为一些实施例中，制造半导体装置结构100的例示性工艺。应理解在图1至图25B所示的工艺之前、之中、与之后可提供额外步骤，且方法的额外实施例可置换或省略一些下述步骤。此外，可调换步骤/工艺的顺序。
图1至图17为一些实施例中，制造半导体装置结构100的多种阶段的剖视图。如图1所示，半导体层堆叠104形成于基板101上。基板101可为半导体基板。在一些实施例中，基板101包括单晶半导体层至少位于基板101的表面上。基板101可包括单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铟铝、砷化铟镓、磷化镓锑、砷化镓锑、或磷化铟。在一实施例中，基板101的组成为硅。在一些实施例中，基板101为绝缘层上硅基板，其具有绝缘层(未图示)位于两个硅层之间以增进效能。在一实施例中，绝缘层为含氧层。
基板101可包括掺杂杂质(如具有p型或n型杂质的掺质)的多种区域。举例来说，掺质可为p型场效晶体管所用的硼或n型场效晶体管所用的磷，端视电路设计而定。
半导体层堆叠104包括第一半导体层106与第二半导体层108。第一半导体层106与第二半导体层108的组成为蚀刻选择性及/或氧化速率不同的半导体材料。举例来说，第一半导体层106的组成为硅，而第二半导体层108的组成为硅锗。在一些实施例中，第一半导体层106的组成可为具有第一锗浓度范围的硅锗，第二半导体层108的组成可为具有第二锗浓度范围的硅锗，且第二锗浓度范围小于或大于第一锗浓度范围。在一些实施例中，半导体层堆叠104包括交错的第一半导体层106与第二半导体层108。第一半导体层106或其部分在后续阶段中，可形成半导体装置结构100的纳米片通道。半导体装置结构100可包括纳米片晶体管。此处所述的用语“纳米片”可指纳米尺寸甚至微米尺寸的任何材料部分，其具有伸长形状，不论此部分的剖面形状为何。因此此用语可指圆形与实质上圆形剖面的伸长材料部分，或含有圆柱状或实质上矩形剖面的束状或棒状材料部分。栅极层可围绕半导体装置结构100的纳米片通道。纳米片晶体管可视作纳米线晶体管、全绕式栅极晶体管、多桥通道晶体管、或具有栅极层围绕通道的任何晶体管。采用第一半导体层106定义半导体装置结构100的通道，如下所述。在一些实施例中，第一半导体层106与第二半导体层108可取代为连接至基板101的单一半导体材料，且装置为鳍状场效晶体管。
如下详述，第一半导体层106可作为半导体装置结构100的通道，其厚度选择取决于装置效能考虑。在一些实施例中，第一半导体层106各自的厚度为约6nm至约12nm。最后可移除第二半导体层108，以定义半导体装置结构100所用的相邻通道之间的垂直距离，且第二半导体层108的厚度选择取决于装置效能考虑。在一些实施例中，第二半导体层108各自的厚度为约2nm至约6nm。虽然图1显示三个第一半导体层106与三个第二半导体层108交错配置，但应理解可形成任何数目的第一半导体层106与第二半导体层108于半导体层堆叠104中，端视每一场效晶体管所用的纳米片通道的预定数目而定。举例来说，第一半导体层106的数目(即通道数目)可介于2至8之间。
第一半导体层106与第二半导体层108的形成方法可为任何合适的沉积工艺如外延。举例来说，半导体层堆叠104的层状物的外延成长方法可为分子束外延工艺、有机金属化学气相沉积工艺及/或其他合适的外延成长工艺。
掩模结构110形成于半导体层堆叠104上。掩模结构110可包括含氧层112与含氮层114。含氧层112可为垫氧化物层如氧化硅层。含氮层114可为垫氮化物层如氮化硅。掩模结构110的形成方法可为合适的沉积工艺如化学气相沉积工艺。
在图2中，形成鳍状物202a及202b。在一些实施例中，鳍状物202a及202b各自包括自基板101形成的基板部分102a及102b、半导体层堆叠104的一部分、与掩模结构110的一部分。鳍状物202a及202b亦可各自包括井部107(具有n型或p型掺质)位于或靠近最底部的第二半导体层108与基板部分102a及102b之间的界面。鳍状物202a及202b的制作方法可采用合适工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物或芯之后可用于蚀刻半导体层堆叠104与基板101以图案化鳍状物202a及202b。蚀刻工艺可包括干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。图2显示两个鳍状物，但鳍状物的数目不限于两个。在一些实施例中，沿着X方向配置三个或更多鳍状物，如图18A及图18B至图25A及图25B所示。
在一些实施例中，鳍状物202a及202b的制作方法可采用合适工艺，包括光刻与蚀刻工艺。光刻工艺可包括形成光刻胶层(未图示)于掩模结构110上、曝光光刻胶至一图案、进行曝光后烘烤工艺、以及显影光刻胶以形成图案化的光刻胶。在一些实施例中，图案化光刻胶以形成图案化的光刻胶的方法可采用电子束光刻工艺。图案化的光刻胶之后可用于保护基板101的区域与形成其上的层状物，而蚀刻工艺形成沟槽204于未保护的区域中并穿过掩模结构110与半导体层堆叠104至基板101中，以留下自基板101向上延伸的鳍状物202a及202b。可采用干蚀刻如反应性离子蚀刻、湿蚀刻及/或上述的组合蚀刻沟槽204。
在图3中，衬垫304形成于基板101与鳍状物202a及202b上。在一些实施例中，可先视情况形成衬垫302于基板101与鳍状物202a及202b上，而衬垫304可形成于视情况形成的衬垫302上。衬垫304的组成可为半导体材料如硅。在一些实施例中，衬垫304与基板101的组成为相同材料。在一些实施例中，可视情况形成衬垫302及304。在这些例子中，后续的绝缘材料402直接接触基板部分102a及102b。视情况形成的衬垫302的组成可为含氧材料如氧化物。衬垫304可为顺应层，其形成方法可为顺应性的工艺如原子层沉积工艺。此处所述的用语“顺应性”用于简化说明不同区域上具有实质上相同厚度的层状物。视情况形成的衬垫302可为顺应层，且其形成方法可为顺应性工艺如原子层沉积工艺。
在图4中，绝缘材料402形成于基板101上。绝缘材料402填入沟槽204(图3)。可先形成绝缘材料402于基板101上，使鳍状物202a及202b埋置于绝缘材料402中。接着进行平坦化步骤如化学机械研磨工艺及/或回蚀刻工艺，使鳍状物202a及202b的顶部(如衬垫304)自绝缘材料402露出，如图4所示。绝缘材料402的组成可为含氧材料(如氧化硅或氟硅酸盐玻璃)、含氮材料(如氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅)、低介电常数的介电材料、或任何合适的介电材料。绝缘材料402的形成方法可为任何合适方法，比如低压化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。
在图5中，移除相邻鳍状物202a及202b之间的绝缘材料402的部分，使绝缘材料402凹陷以形成沟槽502。沟槽502的形成方法可为任何合适的移除工艺如干蚀刻或湿蚀刻，其可选择性移除绝缘材料402而不移除衬垫304的半导体材料。凹陷的绝缘材料402可为浅沟槽隔离。绝缘材料402的上表面504可齐平或低于接触基板101的基板部分102a及102b的第二半导体层108的表面。
在图6中，覆层602形成于衬垫304(图5)的露出表面上。可省略视情况形成的衬垫302以求附图清楚。在形成覆层602时，衬垫304可扩散至覆层602中。因此在视情况形成的衬垫302不存在的一些实施例中，覆层602接触半导体层堆叠104，如图6所示。在一些实施例中，覆层602包括半导体材料。覆层602可成长于半导体材料上而不成长于介电材料上。举例来说，覆层602可包括硅锗且成长于衬垫304的硅上，而不成长于绝缘材料402的介电材料上。在一些实施例中，覆层602的形成方法可为先形成半导体层于衬垫304与绝缘材料402上，接着回蚀刻移除绝缘材料402上的半导体层的部分。在一些实施例中，覆层602与第二半导体层108包括相同蚀刻选择性的相同材料。举例来说，覆层602与第二半导体层108均可包括硅锗。之后可移除覆层602与第二半导体层108以产生栅极层所用的空间。
在图7中，衬垫702形成于覆层602与绝缘材料402的上表面504之上。衬垫702可包括低介电常数的介电材料(如介电常数低于7的材料)，比如氧化硅、氮化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。衬垫702的形成方法可为顺应性工艺如原子层沉积工艺。衬垫702的厚度可为约1nm至约6nm。衬垫702可作为壳层，在后续移除覆层602时可保护形成于沟槽502中的可流动的氧化物材料(图6)。
接着形成介电核心材料704于沟槽502(图6)之中以及衬垫702之上，如图7所示。衬垫702围绕并接触介电核心材料704的至少三个表面。介电核心材料704可为可流动的化学气相沉积所形成的含氧材料如氧化物。含氧材料的介电常数可小于约7，比如小于约3。介电核心材料704沿着X方向的宽度，可由沟槽502的宽度与衬垫702的厚度定义。在一些实施例中，介电核心材料704的宽度为约8nm至约30nm。可进行平坦化工艺如化学机械研磨工艺，以移除鳍状物202a及202b上的衬垫702与介电核心材料704的部分。平坦化工艺之后可露出含氮层114上的覆层602的部分。
在图8中，使衬垫702与介电核心材料704的部分凹陷至最顶部的第一半导体层106的高度。举例来说，一些实施例在凹陷工艺之后，介电核心材料704的上表面802可与最顶部的第一半导体层106的上表面804实质上齐平。最顶部的第一半导体层106的上表面804可接触掩模结构110，比如接触含氧层112。衬垫702可凹陷至介电核心材料704的高度。可由任何合适工艺如干蚀刻、湿蚀刻、或上述的组合，使衬垫702与介电核心材料704凹陷。在一些实施例中，可进行第一蚀刻工艺使介电核心材料704凹陷，接着进行第二蚀刻工艺使衬垫702凹陷。蚀刻工艺可为选择性蚀刻工艺，其不移除覆层602的半导体材料。凹陷工艺可形成沟槽806于鳍状物202a及202b之间。
在图9中，介电盖904形成于沟槽806(图8)之中以及介电核心材料704与衬垫702的上表面之上。介电盖904可包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化告、氧化锆铝、氧化铪、或其他合适的介电材料。介电盖904的形成方法可为任何合适工艺，比如化学气相沉积、等离子体辅助化学气相沉积、可流动的化学气相沉积、或原子层沉积等工艺。介电盖904的厚度可为约5nm至约20nm。接着进行平坦化工艺如化学机械研磨，以露出掩模结构110的含氮层114。平坦化工艺可移除掩模结构110上的覆层602与介电盖904的部分。衬垫702、介电核心材料704、与介电盖904可一起视作介电结构(或混合鳍状物)906。介电结构906包括底部908，其具有壳层如衬垫702与核心如介电核心材料704。介电结构可进一步包括顶部如介电盖904。介电结构906可作为介电鳍状物，以分开相邻的源极/漏极外延结构1502(图15)。
在图10中，使覆层602的部分凹陷，并移除掩模结构110。可由任何合适工艺如干蚀刻、湿蚀刻、或上述的组合，使覆层602凹陷。可控制凹陷工艺，使保留的覆层602与半导体层堆叠104中的最顶部的第一半导体层106的上表面804的高度实质上相同。蚀刻工艺可为选择性蚀刻工艺，其不移除介电盖904。移除掩模结构110的步骤可为任何合适工艺，比如干蚀刻、湿蚀刻、或上述的组合。移除掩模结构110可露出半导体层堆叠104中的最顶部的第一半导体层106的上表面804。
移除覆层602与掩模结构110，造成介电结构906的顶部(如介电盖904)具有沿着Z方向的高度H1。高度H1可为约6nm至约25nm。介电盖904延伸高于上表面804所定义的平面一段高度H1，以分开或切开后续形成的相邻栅极层(图25B)。
在图11中，一或多个牺牲栅极堆叠1102形成于半导体装置结构100上。牺牲栅极堆叠1102可包括牺牲栅极介电层1104、牺牲栅极层1106、与掩模结构1108。牺牲栅极介电层1104可包括一或多层的介电材料如氧化硅、氮化硅、高介电常数的介电材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层1104的材料不同于介电盖904的材料。在一些实施例中，牺牲栅极介电层1104的沉积方法可为化学气相沉积工艺、次压化学气相沉积工艺、可流动的化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、或其他合适工艺。牺牲栅极层1106可包括多晶硅。掩模结构1108可包括含氧层1110与含氮层1112。在一些实施例中，牺牲栅极层1106与掩模结构1108的形成方法可为多种层状物沉积工艺，比如化学气相沉积(包括低压化学气相沉积与等离子体辅助化学气相沉积)、物理气相沉积、热氧化、电子束蒸镀、其他合适的沉积技术、或上述的组合。
牺牲栅极堆叠1102的形成方法可为先沉积牺牲栅极介电层1104、牺牲栅极层1106、与掩模结构1108的毯覆层，接着进行图案化与蚀刻工艺。举例来说，图案化工艺包括光刻工艺(如光刻或电子束光刻)，其可进一步包括光刻胶涂布如旋转涂布、软烘烤、对准光掩膜、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包括干蚀刻(如反应性离子蚀刻)、湿蚀刻、其他蚀刻方法及/或上述的组合。通过图案化牺牲栅极堆叠1102，可部分露出牺牲栅极堆叠1102的两侧上的鳍状物202a及202b的半导体层堆叠104。虽然图11显示两个牺牲栅极堆叠，牺牲栅极堆叠1102的数目不限于两个。在一些实施例中，可沿着Y方向配置超过两个牺牲栅极堆叠1102。
在图12中，间隔物1202形成于牺牲栅极堆叠1102的侧壁上。间隔物1202的形成方法可为先沉积顺应层，之后回蚀刻顺应层以形成侧壁间隔物1202。举例来说，间隔物材料层可顺应性地位于半导体装置结构100的露出表面上。顺应性间隔物材料层的形成方法可为原子层沉积工艺。之后可采用反应性离子蚀刻以非等向蚀刻间隔物材料层。在非等向蚀刻工艺时，自水平表面(如鳍状物202a及202b、覆层602、与介电盖904的顶部)移除主要的间隔物材料层，并保留间隔物1202于垂直表面(如牺牲栅极堆叠1102的侧壁)上。间隔物1202的组成可为介电材料如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅及/或上述的组合。在一些实施例中，间隔物1202包括多个层状物，比如主要间隔物墙、衬垫层、与类似物。
接着采用一或多道合适的蚀刻工艺如干蚀刻、湿蚀刻、或上述的组合，选择性地使牺牲栅极堆叠1102与间隔物1202未覆盖的鳍状物202a及202b的露出部分、覆层602的露出部分、介电盖904的露出部分凹陷。在一些实施例中，移除鳍状物202a及202b的半导体层堆叠104的露出部分，以分别露出基板部分102a及102b的部分。如图12所示，鳍状物202a及202b的露出部分可凹陷至或低于绝缘材料402的上表面504(图6)。凹陷工艺可包括蚀刻工艺，其可使鳍状物202a及202b的露出部分与覆层602的露出部分凹陷。
在一些实施例中，蚀刻工艺可使介电结构906其露出的顶部(如介电盖904)的高度自高度H1减少到高度H2，如图12所示。因此牺牲栅极堆叠1102与间隔物1202之下的介电盖904的第一部分1204具有高度H1，而源极/漏极外延结构1502(图15)之间的介电盖904的第二部分1206具有高度H2，且高度H2小于高度H1。
此阶段的牺牲栅极堆叠1102与间隔物1202之下的半导体层堆叠104的末端部分具有实质上平滑表面，其可与对应的间隔物1202齐平。在一些实施例中，可稍微水平蚀刻牺牲栅极堆叠1102与间隔物1202之下的半导体层堆叠104的末端部分。
在图13中，移除第二半导体层108各自的边缘部分与覆层602的边缘部分以形成间隙1302。在一些实施例中，移除第二半导体层108与覆层602的部分的方法可为选择性湿蚀刻工艺，其不移除第一半导体层106。举例来说，在第二半导体层108的组成为硅锗，且第一半导体层106的组成为硅的例子中，可采用含氨与过氧化氢的混合物的选择性湿蚀刻。
在图14中，介电间隔物1402形成于间隙1302(图13)中。在一些实施例中，介电间隔物1402的组成可为低介电常数的介电材料如氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、或氮化硅。在一些实施例中，介电间隔物1402的形成方法可为先采用顺应性沉积工艺如原子层沉积以形成顺应性介电层，接着以非等向蚀刻移除介电间隔物1402以外的顺应性介电层的部分。在非等向蚀刻工艺时，第一半导体层106与间隔物1202可保护介电间隔物1402。在一些实施例中，介电间隔物1402可沿着Z方向与间隔物1202齐平。
在图15中，源极/漏极外延结构1502形成于鳍状物202a及202b的基板部分102a及102b上。源极/漏极外延结构1502可包括一或多层的硅、磷化硅、碳化硅、或碳磷化硅以用于n型场效晶体管，或一或多层的硅、硅锗、或锗以用于p型场效晶体管。源极/漏极外延结构1502可自基板部分102a及102b垂直与水平地成长以形成晶面，其可对应基板部分102a及102b所用的材料的结晶平面。源极/漏极外延结构1502的形成方法可为外延成长法，比如化学气相沉积、原子层沉积、或分子束外延。一旦形成源极/漏极外延结构1502，其接触第一半导体层106与介电间隔物1402(图14)。源极/漏极外延结构1502可表示源极/漏极区。举例来说，一对源极/漏极外延结构1502的一个位于牺牲栅极堆叠1102的一侧上且可为源极区，而一对源极/漏极外延结构1502的另一个位于牺牲栅极堆叠1102的另一侧上且可为漏极区。一对源极/漏极外延结构1502包括以通道(即第一半导体层106)相连的源极外延结构与漏极外延结构。在本实用新型实施例中，用语源极与漏极可交换使用，且其结构实质上相同。
在图16中，接点蚀刻停止层1602可形成于源极/漏极外延结构1502、介电结构906、与相邻的间隔物1202上。接点蚀刻停止层1602可包括含氧材料或含氮材料，比如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、类似物、或上述的组合。接点蚀刻停止层1602的形成方法可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或任何合适的沉积技术。在一些实施例中，接点蚀刻停止层1602为原子层沉积工艺所形成的顺应层。
接着形成层间介电层1604于接点蚀刻停止层1602上。层间介电层1604所用的材料可包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)及/或其他合适的介电材料。层间介电层1604的沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的沉积技术。一些实施例在形成层间介电层1604之后，可对半导体装置结构100进行热工艺以退火层间介电层1604。之后可进行平坦化工艺(如化学机械研磨)以露出牺牲栅极层1106，如图16所示。平坦化工艺移除层间介电层1604与接点蚀刻停止层1602位于牺牲栅极堆叠1102上的的部分。平坦化工艺亦可移除掩模结构1108(图15)。层间介电层1604可凹陷至低于牺牲栅极层1106的上表面，且含氮层1606如氮化硅、碳氮化硅、或氮化钛可形成于凹陷的层间介电层1604上，如图16所示。在后续蚀刻工艺时，含氮层1606可保护层间介电层1604。在平坦化工艺之后，含氮层1606、接点蚀刻停止层1602、间隔物1202、与牺牲栅极层1106的上表面可共平面。
在图17中，掩模结构1702形成于含氮层1606、接点蚀刻停止层1602、间隔物1202、与牺牲栅极层1106的上表面上。掩模结构1702可包括掩模层1704与光刻胶层1706。掩模层1704可为任何合适的掩模材料。在一些实施例中，掩模层1704与含氮层1606的组成可为相同材料。光刻胶层1706可为单层光刻胶或三层光刻胶。例示性的三层光刻胶可包括底层1708、中间层1710位于底层1708上、以及光敏顶层1712位于中间层1710上。底层1708可为底抗反射涂层，中间层1710可为含硅无机聚合物以提供光刻工艺所用的抗反射性及/或硬掩模特性，而光敏顶层1712可为深紫外线光阻、氟化氩光刻胶及紫外线光阻、电子束光刻胶、或离子束光刻胶。
图18A及18B至图25A至图25B分别为一些实施例中，制造半导体装置结构100的多种阶段的一沿着图17的剖线A-A及B-B的侧剖视图。剖线A-A在沿着Y方向的鳍状物(如鳍状物202a)的平面中。剖线B-B在垂直于剖线A-A且沿着X方向的牺牲栅极层1106的平面中。在图18A及图18B至图25A及图25B所示的多种实施例中，多个鳍状物或牺牲栅极堆叠1102分别沿着X方向与Y方向。在图18A及图18B中，图案化光敏顶层1712以形成开口1802。为了简化附图，只显示一个开口1802。在将光敏顶层1712中的图案(即开口1802)转移至中间层1710、底层1708、与掩模层1704的后续工艺如一或多个光刻工艺中，图案化的光敏顶层1712可作为掩模。
开口1802定义后续形成于鳍状物202a及202b的基板部分102a及102b中的隔离区1804。隔离区1804可位于相邻的有源区1806之间。换言之，有源区1806可位于隔离区1804之间。用语“有源区”可视作形成晶体管的区域。如下详述，隔离区1804的形成方法可为进行鳍状物切割工艺(或片状物切割工艺)，并将介电层填入鳍状物切割区(或片状物切割区)。鳍状物切割工艺(或片状物切割工艺)可视作扩散边缘上连续多晶工艺。用语“扩散边缘”等同于有源边缘，其为邻接相邻的有源区的边缘。扩散边缘上连续多晶工艺可用于减少栅极间距，进而增加多栅极装置的密度，并因此增加大幅缩小的电路与装置所需的装置效能。在任何例子中，开口1802配置在后续阶段中可能露出牺牲栅极堆叠1102的一部分的位置。在一些实施例中，开口1802可各自延伸以与单一牺牲栅极堆叠1102重叠。在一些实施例中，开口1802可各自延伸以沿着Y方向与多个牺牲栅极堆叠1102重叠。
在图19A及图19B中，光敏顶层1712中的图案(即开口1802)转移至掩模层1704以形成图案化的掩模层1704’，并移除底层1708、中间层1710、与光敏顶层1712。形成图案化的掩模层1704’的方法可为一或多道光刻工艺。一或多道光刻工艺造成开口1802’形成于图案化的掩模层1704’中，并露出牺牲栅极层1106的一部分。接着在后续移除露出的牺牲栅极堆叠1102与鳍状物切割工艺(或片状物切割工艺)时，采用图案化的掩模层1704’保护有源区1806。
在图20A及图20B中，选择性移除露出的牺牲栅极堆叠1102以形成开口2002。开口2002露出隔离区1804中的牺牲栅极介电层1104。图案化的掩模层1704’保护有源区1806中的牺牲栅极堆叠1102。移除露出的牺牲栅极堆叠1102的方法，可采用任何合适的回蚀刻工艺。回蚀刻工艺可为选择性蚀刻工艺，其移除牺牲栅极堆叠1102，但不移除间隔物1202与牺牲栅极介电层1104。在一些实施例中，亦可移除牺牲栅极介电层1104。
在图21A及图21B中，可进行鳍状物切割工艺(或片状物切割工艺)以移除隔离区1804的露出的牺牲栅极介电层1104、第一半导体层106、与第二半导体层108。鳍状物切割工艺(或片状物切割工艺)采用图案化的掩模层1704’作为蚀刻掩模。鳍状物切割工艺(或片状物切割工艺)可为干蚀刻、反应性离子蚀刻及/或其他合适工艺。进行鳍状物切割工艺(或片状物切割工艺)，以选择性移除露出的牺牲栅极介电层1104、第一半导体层106、与第二半导体层108，而介电结构906维持实质上完整。在一些实施例中，采用反应性离子蚀刻进行鳍状物切割工艺，而偏功率蚀刻工艺的物理轰击可部分移除介电盖904。移除第一半导体层106与第二半导体层108，造成开口2102形成于两个相邻有源区1806之间的隔离区1804的鳍状物202a及202b的基板部分102a及102b中。可将介电材料填入开口2102以形成隔离结构2202(图22A及图22B)。如下详述，隔离结构2202可阻挡有源区1806的相邻晶体管之间的井部107中的漏电流路径。
一些实施例在鳍状物切割工艺之前，可视情况暴露图案化的掩模层1704’至含甲烷与稀释气体(如氩气及/或氮气)的混合气体，以形成保护层(未图示)于图案化的掩模层1704’上。保护层在后续蚀刻工艺时，可保护图案化的掩模层1704’以避免或最小化损伤。在这些例子中，蚀刻工艺采用的蚀刻化学剂可含四氟化碳与氩气，以击穿保护层而进行鳍状物切割工艺。
多种实施例进行鳍状物切割工艺，使开口2102的底部2104低于绝缘材料402(如浅沟槽隔离)的下表面2106。具体而言，隔离区1804的鳍状物202a及202b的基板部分102a及102b凹陷，只保留基板部分102a及102b(如硅)的部分于绝缘材料402的底部侧壁。在一些实施例中，进行鳍状物切割工艺(或片状物切割工艺)，以形成横向凹陷于绝缘材料402的上侧侧壁上。绝缘材料402的横向凹陷可确保完全移除绝缘材料402的上侧侧壁的基板部分102a及102b，以产生较大空间用于使蚀刻化学剂进入开口2102，并移除绝缘材料402的上侧侧壁与底部侧壁之间的绝缘材料402上的基板部分102a及102b。如此一来，只有少部分的基板部分102a及102b保留于或靠近绝缘材料402的底部侧壁。
图21C显示半导体装置结构100的一部分的放大图，其显示鳍状物切割工艺(或片状物切割工艺)之后的隔离区的绝缘材料402。绝缘材料402具有与介电结构相邻的上侧部分402a、延伸至基板部分102a及102b中一段深度并接触基板部分102a及102b的底部402c、以及位于上侧部分402a与底部402c之间的中间部分402b。上侧部分402a的上表面2103接触介电结构906的衬垫702的底部。在一些实施例中，上表面2103具有凹入轮廓。
上侧部分402a、中间部分402b及/或底部402c可具有弧形表面轮廓。在一些实施例中，底部402c的侧壁2112具有曲率R1的第一半径(Rθ)。上侧部分402a的侧壁2108具有曲率R2的第二半径(Rθ)，其大于曲率R1的第一半径。绝缘材料402的中间部分402b具有侧壁2110，其可实质上平滑。如图所示，隔离区1804的上侧部分402a的侧壁2108与中间部分402b的侧壁2110不具有基板部分102a及102b，且基板部分102a及102b围绕并接触底部402c的侧壁2112。侧壁2108及2110接触隔离结构2202的介电材料2201(图22B)。
在一些实施例中，绝缘材料402的上侧部分402a的宽度W1自与介电结构906相邻的一侧朝与中间部分402b相邻的一侧逐渐增加。在一例中，上侧部分402a的宽度W1沿着自上侧部分402a的上表面2103远离的方向逐渐增加。在一些实施例中，中间部分402b的宽度W2自与上侧部分402a相邻的一侧朝与基板部分102a及102b相邻的一侧逐渐减少。在一例中，中间部分402b的宽度W2沿着自介电结构906远离的方向逐渐减少。
在一些实施例中，上侧部分402a具有高度H3，中间部分402b具有高度H4，底部402c具有高度H5，高度H4大于高度H3，且高度H5小于高度H3。高度H3自绝缘材料402的最高点2148，测量到上侧部分402a的侧壁2108接触中间部分402b的侧壁2110的点2150。此处的绝缘材料402的最高点2148可视作未蚀刻的绝缘材料402的最高点，其可由绝缘材料402与衬垫702之间的界面定义(图17)。高度H5可由基板部分102a及102b接触绝缘材料402的最高点2180，测量到绝缘材料402的下表面2106。换言之，绝缘材料402的一部分(如底部402c)的深度在基板部分102a及102b中，且一些实施例中的深度可对应高度H5。在一些实施例中，高度H5可由基板部分102a及102b在底部402c的侧壁上的厚度或横向直径D3为约1.5nm的点，测量到绝缘材料402的下表面2106。高度H4可自点2150测量到基板部分102a及102b接触绝缘材料402的最高点2180。
在一些实施例中，高度H3可为约20nm至约40nm(比如约30nm)，而高度H5可为约5nm至约10nm(比如约6nm)。绝缘材料402的高度H6可由绝缘材料接触介电结构906(如衬垫702)的最高点，测量到绝缘材料402的下表面2106。在多种实施例中，高度H3与高度H4的比例(H3:H4)可为约1:1.5至约1:2.5，比如约1:2。在多种实施例中，高度H5与高度H6的比例(H5:H6)可为约1:10至约1:20，比如约1:15至约1:18。若比例(H5:H6)小于约1:10，则基板部分102a及102b可覆盖中间部分402b的侧壁2110(或者甚至覆盖上侧部分402a的侧壁2108)，因此自源极/漏极外延结构1502扩散至基板部分102a及102b的电荷载子，造成不想要的漏电流路径于后续的空乏区2101中(位于或靠近基板101的井部107的导电区，图25B)。另一方面，若比例(H5:H6)大于约1:20，则可能增加蚀刻剂的用量，而增加外延损伤的风险。
在多种实施例中，鳍状物切割工艺(或片状物切割工艺)包括第一蚀刻方案与第二蚀刻方案。第一蚀刻方案可为等离子体为主的蚀刻工艺，其采用的一或多种蚀刻剂可选择性移除第一半导体层106与第二半导体层108(与图案化的掩模层1704’的部分)，但实质上不移除介电结构906与牺牲栅极层1106。在一些实施例中，第一蚀刻方案可持续到开口2102的深度达到绝缘材料402的上表面。第一蚀刻方案可额外或替代地持续到露出绝缘材料402的侧壁(即上侧部分402a的侧壁2108)。
一旦开口2102达到第一蚀刻方案所需的深度，即进行第二蚀刻方案使开口2102延伸穿过空乏区2101并延伸至累积区2105中的所需深度。此处的累积区2105指的是基板部分102a及102b之中以及空乏区2101之下的非导电区，如图21A及图21B所示。在一些实施例中，进行第二蚀刻方案，使绝缘材料402的底部402c的高度H5小于或等于约10nm。第二蚀刻方案可为干蚀刻工艺，其采用的一或多种蚀刻剂可选择性移除基板部分102a及102b与绝缘材料402的一部分，但实质上不移除介电结构906与牺牲栅极层1106。第一蚀刻方案所用的蚀刻剂可为氯为主的蚀刻化学剂、溴为主的蚀刻化学剂、或氯/溴为主的蚀刻化学剂。氯为主的蚀刻化学剂可有效移除介电盖904。第二蚀刻方案所用的蚀刻剂可为氟为主的蚀刻化学剂、氯为主的蚀刻化学剂、溴为主的蚀刻化学剂、氟/氯为主的蚀刻化学剂、氟/溴为主的蚀刻化学剂、氯/溴为主的蚀刻化学剂、或任何上述的组合。在一例示性的实施例中，第一蚀刻方案采用溴为主的蚀刻化学剂，且第二蚀刻方案采用氟为主的蚀刻化学剂与溴为主的蚀刻化学剂，反之应然。在另一例示性的实施例中，第一蚀刻方案采用溴为主的蚀刻化学剂，且第二蚀刻方案可采用溴为主的蚀刻化学剂。例示性的氯为主的蚀刻化学剂可包括但不限于氯气、氯仿、四氯化碳、三氯化硼、类似物、或上述的组合。例示性的溴为主的蚀刻化学剂可包括但不限于溴化氢、溴气、三溴化硼、类似物、或上述的组合。例示性的含氟气体可包括但不限于四氟化碳、六氟化硫、二氟甲烷、二氟乙烷、氟仿、六氟乙烷、类似物、或上述的组合。
一些实施例在第一蚀刻方案之后与第二蚀刻方案之前，露出的介电结构906与牺牲栅极层1106可暴露至包括含硅前驱物(如四氯化硅)、含溴前驱物(如溴化氢)、与惰气(如氩气)的气体混合物，接着进行氧化工艺以形成氧化硅层于露出的介电结构906与牺牲栅极层1106上。氧化硅层有助于减少开口2102的关键尺寸，使开口2102以适当的关键尺寸延伸至空乏区2101中的基板部分102a及102b中。在这些例子中，蚀刻工艺采用的蚀刻化学剂包括含氟气体(如四氟化碳)与惰气(如氩气)，以击穿氧化硅层。
在一些实施例中，第二蚀刻方案为循环工艺，其可重复等离子体蚀刻工艺与击穿步骤。等离子体蚀刻工艺可采用惰气(如氩气)、含氧气体(如氧气)、与上述第二蚀刻方案提及的任何蚀刻化学剂(如溴化氢)，其设置以移除基板部分102a及102b。击穿步骤可采用惰气(如氩气)及/或上述第二蚀刻方案提及的任何蚀刻化学剂(如四氟化碳)，其设置以移除基板部分102a及102b、绝缘材料402、与任何等离子体蚀刻步骤时形成的碎片/副产物。等离子体蚀刻步骤可历时第一时段(T1)，而击穿步骤可历时第二时段(T2)，且T1:T2的比例可为约3:1至约6:1。循环工艺可重复2至5次循环。在一些实施例中，第二蚀刻工艺还包括循环工艺之后的过蚀刻步骤。过蚀刻步骤可采用惰气(如氩气)、视情况采用的含氧气体(如氧气)、与上述第二蚀刻方案提及的任何蚀刻化学剂(如溴化氢)，其设置以移除基板部分102a及102b的额外部分，并确保绝缘材料402的底部402c的高度H5小于或等于约10nm。在任何例子中，进行第二蚀刻工艺直到隔离区1804的基板部分102a及102b的上表面的最低点2114，低于绝缘材料402的下表面2106。在一些实施例中，基板部分102a及102b与后续形成于基板部分102a及102b上的介电材料2201(图22B)所定义的界面2203(图22B)具有最低点2114，其低于底部402c的下表面2106并位于累积区2105中。
在第一蚀刻方案、移除氧化硅层、第二蚀刻方案的等离子体蚀刻步骤、与过蚀刻步骤时，可输送射频偏功率到半导体装置结构100放置其上的基座，以实施非等向蚀刻。采用射频偏功率亦可弥补移除绝缘材料402与基板部分102a及102b所需的蚀刻选择性。射频偏功率与循环工艺可提供结合的蚀刻效果，使绝缘材料402的上侧部分402a的移除量大于中间部分402b的移除量，造成上侧部分402a的侧壁2108具有曲率半径(相对于中间部分402b的侧壁2110的平直表面)。在一些实施例中，稍微蚀刻中间部分402b的侧壁2110以形成曲率半径，其小于上侧部分402a的侧壁2108的曲率半径。在任何例子中，进行射频偏功率与循环工艺，使中间部分402b的直径自与上侧部分402a相邻的一侧朝与基板部分102a及102b相邻的一侧逐渐减少，如图21C所示。采用射频偏功率与循环工艺，可自绝缘材料402的上侧部分402a与中间部分402b完全移除基板部分102a及102b，只有少量的基板部分102a及102b(即图21C中的虚线圈C所标示的硅角减少)维持接触绝缘材料的底部402c。在一些实施例中，基板部分102a及102b与绝缘材料402交会的最高点2180位于或稍微低于累积区2105的底部(图21A及图21B)。由于保留于底部402c的侧壁2112上的少量基板部分102a及102b不位于井部107所在的空乏区2101中，可避免有源区1806的相邻晶体管之间的井部107中产生漏电流(来自源极/漏极外延结构1502扩散至基板部分102a及102b的电荷载子)。
第二蚀刻方案所用的例示性工艺可采用射频功率产生器所驱动的感应式耦合等离子体/天线等离子体源，其射频功率产生器采用的可调频率为约13.56MHz或约27MHz。工艺腔室的操作压力可为约3mTorr至约150mTorr，且操作温度可为约20℃至约140℃。射频功率产生器提供的源功率可介于约100W至约1500W之间，而射频功率产生器的输出可由脉冲信号控制，且脉冲信号的占空比为约20％至100％。在第二蚀刻方案时，施加至基座的射频偏功率的操作范围为约10W至约600W，且频率为约13MHz或约1.2MHz。第二蚀刻方案为循环工艺，其包含等离子体蚀刻步骤(采用溴化氢、氧气、与氩气)与击穿步骤(采用氩气及/或四氟化碳)。过蚀刻步骤为采用溴化氢、氧气、与氩气的等离子体蚀刻工艺。
由于介电结构906的存在，在移除第一半导体层106、第二半导体层108、基板部分102a及102b、与绝缘材料402时，难以由单一的蚀刻工艺提供高蚀刻选择性而不影响介电结构906的完整性。采用第一蚀刻方案与第二蚀刻方案以及循环工艺，可对不同材料(如半导体材料与氧化物)提供不同的蚀刻选择性，且具有多个单一步骤的蚀刻(如连续蚀刻)工艺的优点如有效移除第一半导体层106、第二半导体层108、基板部分102a及102b、与绝缘材料402，并维持介电结构906的完整性。
在图22A及图22B中，将介电材料2201填入隔离区1804的开口2102。介电材料2201与介电结构906一起形成隔离结构2202。介电材料2201的组成可为含氧材料(如氧化硅)、含氮材料(如氮化硅、氮氧化硅、碳氮氧化硅、或碳氮化硅)、低介电常数的介电材料、或任何合适的介电材料。介电材料2201与绝缘材料402可包括相同或不同的材料，且介电材料2201的形成方法可为任何合适工艺如化学气相沉积、等离子体辅助化学气相沉积、可流动的化学气相沉积、或原子层沉积等工艺。一旦填入开口2102，可进行平坦化工艺如化学机械研磨工艺以移除图案化的掩模层1704’上的介电材料的部分。进行平坦化工艺，直到露出图案化的掩模层1704’的一部分。隔离结构2202延伸穿过空乏区2101并延伸至累积区2105中，以阻挡有源区1806的相邻晶体管之间的井部107中的漏电流路径。
在图23A及图23B中，移除牺牲栅极堆叠1102、牺牲栅极介电层1104、覆层602、与第二半导体层108。移除牺牲栅极堆叠1102与第二半导体层108可形成开口2302于间隔物1202之间以及第一半导体层106之间。在移除工艺时，层间介电层1604与含氮层1606可保护源极/漏极外延结构1502。移除牺牲栅极堆叠1102的方法可采用等离子体干蚀刻及/或湿蚀刻。可先移除牺牲栅极层1106，接着移除牺牲栅极介电层1104，且移除方法可为任何合适工艺如干蚀刻、湿蚀刻、或上述的组合。在一些实施例中，可采用湿蚀刻如氢氧化四甲基铵溶液，以选择性移除牺牲栅极层1106与牺牲栅极介电层1104，而不蚀刻间隔物1202、隔离结构2202、层间介电层1604、与接点蚀刻停止层1602。
在移除牺牲栅极堆叠1102之后，可露出覆层602。移除覆层602与第二半导体层108，以露出介电间隔物1402与第一半导体层106。移除工艺可为任何合适的蚀刻工艺，比如干蚀刻、湿蚀刻、或上述的组合。蚀刻工艺可为选择性蚀刻工艺，其移除覆层602与第二半导体层108，但不移除间隔物1202、层间介电层1604、接点蚀刻停止层1602、隔离结构2202、与第一半导体层106。如此一来，开口2302中露出介电间隔物1402未覆盖的第一半导体层106的一部分。
在图24A及图24B中，形成置换栅极结构2401。置换栅极结构2401可各自包括界面层2402、栅极介电层2404、与栅极层2406。形成界面层2402以围绕第一半导体层106的露出表面。在一些实施例中，界面层2402亦可形成于基板101的井部上。界面层2402可包括或可为含氧材料或含硅材料，比如氧化硅、氮氧化硅、氮氧化物、硅酸铪、或类似物。在一实施例中，界面层2402为氧化硅。界面层2402的形成方法可为化学气相沉积、原子层沉积、清洁工艺、或任何合适工艺。接着形成栅极介电层2404于半导体装置结构100的露出表面上。在一些实施例中，形成栅极介电层2404以包覆并接触界面层2402。栅极介电层2404可包括或可为高介电常数的介电材料，比如氧化铪、硅酸铪、氮氧化铪硅、氧化铪铝、氧化铪镧、氧化铪锆、氧化铪钽、氧化铪钛、氧化镧、氧化铝、氧化铝硅、氧化锆、氧化钛、氧化钽、氧化钇、氮氧化硅、或其他合适的高介电常数的材料。栅极介电层2404可为顺应性工艺如原子层沉积工艺或化学气相沉积工艺所形成的顺应层。
在形成界面层2402与栅极介电层2404之后，形成栅极层2406于栅极介电层2404上。栅极层2406填入开口2302(图23A及图23B)并围绕每一第一半导体层106的一部分。栅极层2406包括一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、碳氮化钨、钛铝、氮化钛钽、氮化钛铝、氮化钽、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。栅极层2406的形成方法可为物理气相沉积、化学气相沉积、原子层沉积、电镀、或其他合适方法。
在图25A及图25B中，可对栅极层2406进行一或多道的金属栅极回蚀刻工艺，使栅极层2406的上表面与栅极介电层2404的上表面凹陷至低于间隔物1202的上表面。在一些实施例中，间隔物1202亦凹陷至低于层间介电层1604的上表面，如图25A所示。自对准接点层2504形成于间隔物1202之间的栅极层2406与栅极介电层2404上。自对准接点层2504可为相对于层间介电层1604具有蚀刻选择性的介电材料。在一些实施例中，自对准接点层2504包括氮化硅。接着可形成栅极接点(未图示)于自对准接点层2504中以接触栅极层2406。
在形成自对准接点层2504之后，移除含氮层1606并形成接点开口穿过层间介电层1604与接点蚀刻停止层1602，以露出源极/漏极外延结构1502。自对准接点层2504在形成接点开口时可保护栅极层2406。接着形成硅化物层2502于源极/漏极外延结构1502上，并形成接点2506于硅化物层2502上的接点开口中。接点2506可包括导电材料如钌、钼、钴、镍、钨、钛、钽、铜、铝、氮化钛、或氮化钽。虽然未图示，但在形成接点2506之前可形成阻挡层(如氮化钛、氮化钽、或类似物)于接点开口的侧壁上。
应理解可对半导体装置结构100进行其他的互补式金属氧化物半导体及/或后段工艺，以形成多种结构如晶体管、接点/通孔、内连线金属层、介电层、钝化层、或类似物。
本实用新型实施例可改良半导体装置结构，通过提供隔离结构于基板的相邻有源区之间的隔离区，以避免相邻晶体管之间的井部中的漏电流。隔离结构延伸穿过基板中的空乏区，并延伸至空乏区之下的累积区中。因此可阻挡由源极/漏极外延结构扩散至基板的电荷载子所造成的任何漏电流穿过相邻晶体管之间的基板。如此一来，可达大幅缩小的电路与装置所需的装置效能。
说明半导体装置结构与其形成方法。一实施例为半导体装置结构，其包括：基板；以及隔离结构，位于基板上以及相邻的两个晶体管之间。隔离结构包括介电结构；以及绝缘材料，位于介电结构之下。绝缘材料包括上侧部分，包括第一侧壁与上表面接触介电结构；以及底部，具有第二侧壁，其中基板围绕并接触第二侧壁。绝缘材料还包括中间部分，具有第三侧壁位于第一侧壁与第二侧壁之间。半导体装置结构亦包括介电材料，接触介电结构、第一侧壁、第三侧壁、与基板。
在一些实施例中，上侧部分的直径沿着远离介电结构的方向逐渐增加。
在一些实施例中，中间部分的直径沿着远离介电结构的方向逐渐减少。
在一些实施例中，底部具有第一高度，绝缘材料具有第二高度，且第一高度与第二高度的比例为约1:10至约1:20。
在一些实施例中，介电材料与基板所定义的界面的最低点低于底部的下表面。
在一些实施例中，第一侧壁的曲率半径小于第三侧壁的曲率半径。
在一些实施例中，介电结构还包括介电核心材料；衬垫，围绕并接触介电核心材料的至少三个表面；以及介电盖，位于介电核心材料与衬垫的上表面之上并接触介电核心材料与衬垫的上表面。
另一实施例为半导体装置结构。半导体装置结构包括第一源极/漏极外延结构，形成于基板上；第二源极/漏极外延结构，形成于基板上并与第一源极/漏极结构相邻；两个或更多第一半导体层，位于第一源极/漏极外延结构与第二源极/漏极外延结构之间；栅极层，围绕第一半导体层的一个的一部分；以及隔离结构，位于基板上并与第二源极/漏极外延结构相邻。隔离结构包括介电结构；介电材料，接触介电结构的露出表面；以及浅沟槽隔离，位于介电结构之下。浅沟槽隔离亦包括第一部分，与介电结构相邻，且介电材料围绕并接触第一部分。浅沟槽隔离亦包括第二部分位于第一部分之下，且基板围绕并接触第二部分。
在一些实施例中，半导体装置结构还包括第三源极/漏极外延结构，形成于基板上；第四源极/漏极外延结构，形成于基板上并与第三源极/漏极外延结构相邻；以及两个或更多第二半导体层，位于第三源极/漏极结构与第四源极/漏极结构之间；其中栅极层围绕第二半导体层的一个的一部分，且第三源极/漏极结构与第二源极/漏极结构隔有隔离结构。
在一些实施例中，第二部分具有第一高度，浅沟槽隔离具有第二高度，且第一高度与第二高度的比例为约1:10至约1:20。
在一些实施例中，浅沟槽隔离的第一部分具有第一部件，第一部分的直径沿着远离介电结构的方向逐渐增加。
在一些实施例中，浅沟槽隔离的第一部分具有第二部件位于第一部件之下，且第二部件的直径沿着远离介电结构的方向逐渐减少。
在一些实施例中，浅沟槽隔离的第一部分具有弧形表面轮廓。
在一些实施例中，第一部件具有第一高度，浅沟槽隔离具有第二高度，且第一高度与第二高度的比例为约1:1.5至约1:2.5。
在一些实施例中，介电材料与基板所定义的界面的最低点低于第二部分的下表面。
其他实施例为半导体装置结构的形成方法。方法包括自基板形成第一鳍状结构、第二鳍状结构、与第三鳍状结构，其中第二鳍状结构位于第一鳍状结构与第三鳍状结构之间，第一鳍状结构、第二鳍状结构、与第三鳍状结构各自包括交错堆叠的多个第一半导体层与多个第二半导体层，且第一鳍状结构、第二鳍状结构、与第三鳍状结构彼此隔有多个沟槽。方法包括形成绝缘材料于沟槽中，以围绕第一鳍状结构、第二鳍状结构、与第三鳍状结构各自的一部分。方法亦包括形成覆层于第一鳍状结构、第二鳍状结构、与第三鳍状结构各自露出的表面上；形成介电结构于沟槽中的绝缘材料上；形成牺牲栅极结构于第一鳍状结构、第二鳍状结构、与第三鳍状结构的一部分上；以及移除牺牲栅极结构未覆盖的第一鳍状结构、第二鳍状结构、与第三鳍状结构的部分。方法亦包括形成源极/漏极结构于牺牲栅极结构的两侧上，其中源极/漏极结构接触第一鳍状结构、第二鳍状结构、与第三鳍状结构的第一半导体层与第二半导体层。方法亦包括形成接点蚀刻停止层与界面层于源极/漏极结构上；以及移除牺牲栅极结构的一部分以露出第二鳍状结构的顶部。方法亦包括形成开口于露出的第二鳍状结构中，其中开口露出介电结构与绝缘材料的第一侧壁部分，且绝缘材料的第二侧壁部维持接触第一鳍状结构、第二鳍状结构、与第三鳍状结构的每一个。方法亦包括将介电材料填入开口，使介电结构与绝缘材料的第一侧壁部分接触介电材料；以及移除覆层与第二半导体层，以露出第一鳍状结构、第二鳍状结构、与第三鳍状结构的第一半导体层的部分。方法还包括形成栅极层以围绕第一鳍状结构、第二鳍状结构、与第三鳍状结构的第一半导体层的一个的至少露出部分。
在一些实施例中，形成该开口于露出的第二鳍状结构中的步骤还包括进行第一蚀刻工艺以移除第二鳍状结构的第一半导体层与第二半导体层；以及一旦露出绝缘材料的第一侧壁部分，即进行第二蚀刻工艺以移除基板的一部分与绝缘材料的一部分。
在一些实施例中，第二蚀刻工艺为循环工艺，其包含重复第一等离子体蚀刻步骤与第二等离子体蚀刻步骤，其中第一等离子体蚀刻步骤采用的第一蚀刻化学剂设置以移除基板，且第二等离子体蚀刻步骤采用的第二蚀刻化学剂设置以移除基板与绝缘材料。
在一些实施例中，方法还包括在循环工艺时施加偏功率。
在一些实施例中，第二蚀刻工艺使绝缘材料的第一侧壁部分具有弧形表面轮廓与直径，且直径沿着远离介电结构的方向逐渐增加。
上述实施例的特征有利于本技术领域中技术人员理解本实用新型。本技术领域中技术人员应理解可采用本实用新型作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (5)

1.一种半导体装置结构，其特征在于，包括：
一基板；以及
一隔离结构，位于该基板上以及相邻的两个晶体管之间，且该隔离结构包括：
一介电结构；
一绝缘材料，位于该介电结构之下，且该绝缘材料包括：
一上侧部分，包括一第一侧壁与一上表面接触该介电结构；
一底部，具有一第二侧壁，其中该基板围绕并接触该第二侧壁；以及
一中间部分，具有一第三侧壁位于该第一侧壁与该第二侧壁之间；以及
一介电材料，接触该介电结构、该第一侧壁、该第三侧壁、与该基板。
2.如权利要求1所述的半导体装置结构，其特征在于，该上侧部分的直径沿着远离该介电结构的方向逐渐增加。
3.如权利要求1或2所述的半导体装置结构，其特征在于，该中间部分的直径沿着远离该介电结构的方向逐渐减少。
4.如权利要求1或2所述的半导体装置结构，其特征在于，该介电材料与该基板所定义的一界面的最低点低于该底部的下表面。
5.如权利要求1或2所述的半导体装置结构，其特征在于，该第一侧壁的曲率半径小于该第三侧壁的曲率半径。
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