KR20060007116A - 트랜지스터의 제조방법 - Google Patents

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KR20060007116A
KR20060007116A KR1020040055859A KR20040055859A KR20060007116A KR 20060007116 A KR20060007116 A KR 20060007116A KR 1020040055859 A KR1020040055859 A KR 1020040055859A KR 20040055859 A KR20040055859 A KR 20040055859A KR 20060007116 A KR20060007116 A KR 20060007116A
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고영건
오창봉
이수용
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삼성전자주식회사
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Abstract

본 발명은 생산성을 증대 또는 극대화할 수 있는 트랜지스터의 제조방법을 개시한다. 그의 방법은, 트랜지스터의 제조방법에 있어서; 반도체 기판 상에 주형막을 형성하는 단계; 상기 게이트 영역 및 스페이스 영역이 선택적으로 노출되도록 상기 주형막을 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 바닥에 도전성 불순물을 소정각도로 이온주입하여 상기 제 1 내지 제 3 불순물 영역을 형성하는 단계; 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출되는 상기 게이트 영역을 포함하는 반도체 기판상기 게이트 절연막 및 게이트 전극을 순차적으로 적층하는 단계를 포함함에 의해 종래의 각 불순물 이온주입 공정을 간소화할 수 있기 때문에 생산성을 향상시킬 수 있다.
불순물(dopent), 결함(defect), 주형막, 스페이서(spacer), 트렌치(trench)

Description

트랜지스터의 제조방법{Method for manufacturing transistor}
도 1a 내지 도 1s는 종래 기술에 따른 트랜지스터의 제조방법을 나타낸 공정단면도.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 나타낸 공정단면도.
※도면의 주요부분에 대한 부호의 설명※
200 : 반도체 기판 202 : 패드 산화막
204 : 패드 폴리 실리콘막 206 : 하드 마스크막
208 : 소자 분리막 212 : 주형 산화막
214 : 반사 방지막 216 : 제 1 불순물 영역
218 : 스페이서 220 : 제 2 불순물 영역
226 : 제 3 불순물 영역 230 : 게이트 절연막
232 : 게이트 전극
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 더미 게이트 전극의 형성에 따른 불순물 영역의 형성공정을 간소화하여 생산성을 향상시킬 수 있는 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인 영역의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하게 된다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인 영역간의 채널 즉 게이트 전극 아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 한다.
이러한 요구에 부응하여 더미 게이트 전극을 사용하여 트랜지스터를 제조하는 방법이 대두되고 있다.
이하, 도면을 참조하여 종래 기술에 따른 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1s는 종래 기술에 따른 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100)의 상부에 패드 산화막(102), 주형 폴리 실리콘막(104) 및 하드 마스크막(106)을 순차적으로 형성한다.
도 1b에 도시된 바와 같이, 상기 하드 마스크막(106) 상에 포토레지스트를 도포하고, 사진 식각 공정을 통해 상기 하드 마스크막(106)이 소정부분 노출되도록 상기 포토레지스트를 패터닝하고, 상기 패터닝에 의해 상기 주형 폴리 실리콘막(104)이 노출되도록 상기 하드 마스크막(106)을 선택적으로 식각하여 활성 영역(A)을 정의한다.
도 1c에 도시된 바와 같이, 상기 하드 마스크막(106)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(104), 패드 산화막(102) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 상기 반도체 기판(100)의 내부에 제 1 트렌치(T1)를 형성한다.
도 1d에 도시된 바와 같이, 상기 하드 마스크막(106)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(104) 및 반도체 기판(100)의 표면을 선택적으로 산화하고, 상기 제 1 트렌치(T1)의 내부에 열산화 공정을 이용하여 상기 소자 분리막(108)을 형성한다. 이때, 상기 소자 분리막(108)을 중심으로 양측을 엔모스(N) 트랜지스터가 형성되는 영역과 피모스(P) 트랜지스터가 형성되는 영역으로 나누고, 각각을 'N','P'라고 표기한다.
도 1e에 도시된 바와 같이, 상기 반도체 기판(100)에 더미 게이트 절연막(110)을 형성하고, 상기 더미 게이트 절연막(110) 상에 더미 게이트 전극(112)을 형성하고, 상기 더미 게이트 전극(112) 상에 더미 게이트 상부 절연막(114)을 형성한다.
도 1f에 도시된 바와 같이, 상기 더미 게이트 상부 절연막(114) 상부에 포토레지스트를 도포하고, 게이트 영역(G)의 상기 더미 게이트 전극(114) 상에 포토레지스트를 패터닝한 후, 상기 포토 레지스트를 식각마스크로 사용하여 상기 더미 게이트 절연막(110)의 일부가 노출되도록 상기 더미 게이트 상부 절연막(114) 및 더미 게이트 전극(112)을 순차적으로 제거한다. 이후, 상기 포토레지스트를 제거한다.
도 1g에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 엔모스(N) 트랜지스터가 형성되는 부분의 상기 더미 게이트 절연막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P)를 이온주입 마스크로 사용하여 상기 엔모스(N) 트랜지스터가 형성되는 소스 및 드레인 영역에 저도저(low dose)의 N형 불순물을 이온주입하여 저농도의 제 1 불순물 영역(116)을 형성하고, 상기 포토레지스트를 제거한다.
도 1h에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 피모스(P) 트랜지스터가 형성되는 부분의 상기 더미 게이트 절연막(110)이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P)를 이온주입 마스크로 사용하여 상기 피모스(P) 트랜지스터가 형성되는 소스/드레인 영역(S/D)에 저도저(low dose)의 P형 불순물을 이온주입하여 저농도의 제 1 불순물 영역(116)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도 1i에 도시된 바와 같이, 상기 더미 게이트 상부 절연막(114)을 포함하는 반도체 기판(100) 상에 소정 두께의 실리콘 산화막을 형성하고, 상기 실리콘 산화 막 상에 포토레지스트를 도포하고, 소스/드레인 영역(S/D) 상부의 상기 실리콘 산화막이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 산화막을 부분적 식각(partial etch)법으로 제거하여 상기 더미 게이트 상부 절연막(114)의 상부와 상기 더미 게이트 전극(112)의 측벽에 스페이서(118)를 형성한다.
도 1j에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 엔모스 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P) 및 상기 코어/페리 영역(Y)의 스페이서(118)를 이온주입 마스크로 사용하여 상기 코어/페리 영역(Y)의 엔모스 트랜지스터가 형성되는 소스/드레인 영역(S/D)에 고도저(high dose)의 N형 불순물을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩하는 고농도의 제 2 불순물 영역(120)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도 1k에 도시된 바와 같이, 상기 반도체 기판(100)의 전면에 포토레지스트(P)를 도포하고, 상기 코어/페리 영역(Y)의 피모스 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝하고, 상기 포토레지스트(P), 스페이서(118) 및 더미 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 피모스 트랜지스터가 형성되는 소스 및 드레인 영역(S/D)에 고도저(high dose)의 P형 불순물을 이온주입하여 저농도의 제1 불순물 영역(116)에 오버랩되는 고농도의 제 2 불순물 영역(120)을 형성하고, 상기 포토레지스트(P)를 제거한다.
도 1l에 도시된 바와 같이, 상기 제 2 불순물 영역(120)이 형성된 반도체 기 판(100) 상에 실리콘 질화막을 사용하여 층간 절연막(122)을 형성하고, 상기 층간 절연막(122)을 화학 기계적 연마 또는 에치백하여 상기 더미 게이트 상부 절연막(114) 또는 스페이서(118)가 노출되도록 상기 반도체 기판(100)을 평탄화한다.
도 1n에 도시된 바와 같이, 상기 스페이서(118) 및 층간 절연막(122)를 식각 마스크로 사용하여 상기 더미 게이트 전극(112)을 습식 또는 건식 방법으로 식각하여 제거한다. 이때, 상기 더미 게이트 전극(112)은 이방성 식각방법을 이용하여 상기 스페이서(118) 및 층간 절연막(122)에 대하여 선택 식각율이 우수한 반응가스 또는 에천트를 사용하여 제거할 수 있다. 여기서, 상기 제1 불순물 영역(116) 및 제 2 불순물 영역(120)의 도전성 불순물의 주입과, 상기 건식 식각에 의해 발생되는 반도체 기판(100)의 표면 결함(defect)을 감소시키기 위해 고온의 열처리 공정을 수행할 수도 있다.
도 1o에 도시된 바와 같이, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 엔모스(N) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 피모스(P) 트랜지스터가 형성되는 부분의 스페이서(118) 및 층간 절연막(122)을 이온주입마스크로 사용하여 자기정렬 방법으로 저도저(low dose)의 P형 불순물을 국부이온주입하여 저농도의 제 3 불순물 영역(126)을 형성한다. 이후, 상기 포토레지스트(P)를 제거한다.
도 1p에 도시된 바와 같이, 상기 반도체 기판(100) 상에 포토레지스트(P)를 도포하고, 상기 피모스(P) 트랜지스터가 형성되는 부분이 노출되도록 상기 포토레지스트(P)를 패터닝한다. 또한, 상기 포토레지스트(P) 및 상기 피모스(P) 트랜지스 터가 형성되는 부분의 스페이서(118) 및 층간 절연막(122)을 이온주입 마스크로 사용하여 자기정렬 방법으로 게이트 영역(G)에 저도저(low dose)의 N형 불순물을 국부이온주입하여 저농도의 제3 불순물 영역(126)을 형성하고, 상기 포토레지스트(P)를 제거한다. 따라서, 상기 셀 영역(X) 및 코어/페리 영역(Y)에 채널 조절용 불순물을 교번하여 순차적으로 이온주입하여 각각의 제 3 불순물 영역(126)을 형성한다.
이후, 상기 제 3 불순물 영역(126)을 안정화하고, 상기 반도체 기판(100)의 표면 격자 결함을 감소시키기 위해 상기 제3 불순물 영역이 형성된 반도체 기판(100)을 약 고온(예컨대 약 800℃정도)에서 열처리하는 공정을 더 추가할 수도 있다.
도 1q에 도시된 바와 같이, 상기 스페이서(118)에 의해 노출된 상기 게이트 영역(G) 상의 더미 게이트 절연막(110)을 건식 또는 습식 식각으로 제거한다.
도 1r에 도시된 바와 같이, 상기 층간 절연막(122), 스페이서(118) 로부터 노출된 게이트 영역(G)의 상기 반도체 기판(100) 상에 게이트 절연막(130)을 형성하고, 상기 게이트 절연막(130)이 형성된 상기 반도체 기판(100) 상에 도전성 금속막 및 도전성 불순물을 포함하는 폴리 실리콘을 이용하여 소정 두께의 게이트 전극(132)을 형성한다.
도 1s에 도시된 바와 같이, 상기 스페이서(118)가 노출되도록 상기 게이트 전극(132) 및 게이트 절연막(130)을 화학 기계적 연마하여 반도체 기판(100)의 전면을 평탄화한다.
따라서, 종래 기술에 따른 트랜지스터의 제조방법은 더미 게이트 전극(112)을 상기 반도체 기판(100)의 게이트 영역(G)에 형성하고, 상기 더미 게이트 전극(112)의 양측에 각각 제 1 및 제 2 불순물 영역을 형성하고, 상기 더미 게이트 전극(112)을 제거한 후 상기 더미 게이트 전극(112)이 제거된 제 3 불순물 영역(126)을 형성하고, 상기 제 3 불순물 영역(126) 상에 게이트 절연막(130) 및 게이트 전극(132)을 형성하여 상기 제 3 불순물 영역(126)에 따른 채널의 길이를 줄일 수 있다.
하지만, 종래 기술의 트랜지스터의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 트랜지스터의 제조방법은, 반도체 기판(100)의 각 활성영역에 더미 게이트 전극(112)을 형성하고, 상기 더미 게이트 전극(112)의 양측에 각각 제 1 및 제 2 불순물을 형성한 후, 상기 더미 게이트 전극(112)을 제거하고 제 3 불순물 영역(126)을 형성하는 것과 같은 다수의 포토레지스트 공정을 요하기 때문에 생산성이 떨어지는 단점이 있었다.
둘째, 종래 기술에 따른 트랜지스터의 제조방법은, 더미 게이트 전극(112)의 습식또는 건식 식각 시 상기 스페이서(118) 하부의 더미 게이트 절연막(110)이 과도하게 식각되어 소자의 성능을 떨어뜨릴 수 있기 때문에 생산 수율이 줄어드는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 더미 게이트 전극을 형성 및 제거와, 제 1 내지 제 3 불순물 영역(116, 120, 126)에 따른 포토레지스트 공정을 단순화시켜 생산성을 증대 또는 극대화할 수 있는 트랜지스터의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 더미 게이트 전극의 식각 시 더미 게이트 절연막이 과도하게 식각되는 것을 방지하여 생산 수율을 증대 또는 극대화할 수 있는 트랜지스터의 제조방법을 제공하는 것이다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명의 트랜지스터의 제조방법은, 반도체 기판 상에 주형막을 형성하는 단계; 소스/드레인 영역의 일부와 게이트 영역이 선택적으로 노출되도록 상기 주형막을 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 바닥에 도전성 불순물을 소정각도로 이온주입하여 상기 제 1 내지 제 3 불순물 영역을 형성하는 단계; 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출되는 상기 게이트 영역을 포함하는 반도체 기판상기 게이트 절연막 및 게이트 전극을 순차적으로 적층하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양상은, 트랜지스터의 제조방법에 있어서; 반도체 기판 상에 주형막을 형성하는 단계; 소스/드레인 영역의 일부와 게이트 영역이 선택적으로 노출되도록 상기 주형막을 제거하여 트렌치를 형성하는 단계; 상기 주형막을 이온 주입마스크로 사용하여 상기 반도체 기판에 수직하도록 제 1 도전성 불순물을 이온주입하여 제 3 불순물 영역을 형성하는 단계; 제 1 도전성 불순물에 반되 되는 제 2 도전성 불순물을 상기 트렌치에 소정의 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 1 불순물 영역을 형성하는 단계; 상기 제 2 도전성 불순물을 상기 트렌치에 상기 제 1 불순물 영역 보다 작은 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 2 불순물 영역을 형성하는 단계; 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출되는 상기 게이트 영역을 포함하는 반도체 기판상기 게이트 절연막 및 게이트 전극을 순차적으로 적층하는 단계를 포함하는 방법이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제3의 층이 존재할 수 있다.
도2a 내지 도2o는 본 발명의 실시예에 의한 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(200)의 상부에 패드 산화막(202), 주형 폴리 실리콘막(204) 및 하드 마스크막(206)을 순차적으로 형성한다. 여기서, 상 기 주형 폴리 실리콘막(204)은 화학기상증착법을 이용하여 형성하고, 상기 하드 마스크막(206)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 상기 주형 폴리 실리콘막(204)의 형성 시 동일 챔버 내에서 인시츄(In-situ)로 상기 반도체 기판(200) 상에 형성한다.
도2b에 도시된 바와 같이, 상기 하드 마스크막(206) 상에 포토레지스트를 도포하고, 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막(206)을 선택적으로 식각함으로써 활성 영역(A)을 정의한다. 이때, 상기 하드 마스크막(206)의 식각 공정은 이방성 식각방법을 이용하여 이루어지고, 상기 하드 마스크막(206)의 식각 공정 시 상기 주형 폴리 실리콘막(204)은 식각 저지층으로서의 역할을 수행한다.
도2c에 도시된 바와 같이, 상기 하드 마스크막(206)을 식각마스크로 사용하여 상기 주형 폴리 실리콘막(204), 패드 산화막(202) 및 반도체 기판(200)의 일부를 순차적으로 제거하여 제 1 트렌치(T1)를 형성한다. 여기서, 상기 주형 폴리 실리콘막(204), 패드 산화막(202) 및 반도체 기판(200)의 식각 공정은 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 따라서, 상기 주형 폴리 실리콘막(204)의 식각 시 상기 패드 산화막(202)은 식각 저지층으로서의 역할을 수행하고, 상기 패드 산화막(202) 및 반도체 기판(200)의 식각 또한 마찬가지로 이루어질 수 있다. 이때, 상기 제 1 트렌치(T1)는 소정 깊이(약 2000Å 내지 5000Å정도)를 갖도록 형성된다.
도2d에 도시된 바와 같이, 상기 반도체 기판(200)에 형성된 상기 제 1 트렌치(T1)의 내부에 필드 산화막을 이용하여 소자 분리막(208)을 형성하고, 상기 하드 마스크막(206)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 주형 폴리 실리콘막(204) 및 반도체 기판(200)의 표면을 선택적으로 산화하여 상기 소자 분리막(208)을 형성한다. 여기서, 상기 주형 폴리 실리콘막(204)은 상기 소자 분리막(208)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시키기 위한 버퍼층으로 작용한다. 또한, 상기 소자 분리막(208)이 형성된 반도체 기판(200)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화는 상기 하드 마스크막(206), 주형 폴리 실리콘막(204) 및 패드 산화막(202)을 모두 제거하여 상기 반도체 기판(200)의 표면이 평탄화되도록 이루어진다.
도2e에 도시된 바와 같이, 상기 반도체 기판(200)에 화학기상증착 또는 열산화 공정으로 일정두께의 주형 산화막(예컨대, 주형막이라 칭함, 212)을 형성하고, 상기 주형 산화막(212) 상에 순차적으로 반사 방지막(214)을 형성한다. 여기서, 상기 주형 산화막(212) 및 반사 방지막(214)은 후속의 소스/드레인 영역(S/D)의 이온주입 공정 시 불순물 이온주입의 입사각을 결정하는 중요한 요소이기 때문에 소정의 두께를 갖도록 형성되어야 한다. 예컨대, 상기 주형 산화막(212)은 약 2000Å 내지 약 6000Å정도의 두께를 갖도록 형성되고, 상기 반사 방지막(214)은 약 500Å 내지 약 2000Å의 두께를 갖도록 형성된다.
도 2f에 도시된 바와 같이, 상기 주형 산화막(212)이 형성된 반도체 기판 (200) 상에 포토레지스트를 도포하고, 소스/드레인 영역(S/D) 상에 상기 포토레지스트를 패터닝한 후, 상기 포토 레지스트를 식각마스크로 반도체 기판(200)의 게이트 영역(G) 및 후속의 스페이서(118) 하부의 소스/드레인 영역(S/D)이 노출되도록 상기 반사 방지막(214) 및 주형 산화막(212)을 제거하여 제 2 트렌치(T2)를 형성한다. 이때, 상기 제 2 트렌치(T2)는 후속에서 형성되는 스페이서(도 2m의 218) 하부의 소스/드레인 영역(S/D) 일부 및 게이트 영역(G)의 반도체 기판(200) 표면이 노출되도록 형성된다. 예컨대,상기 제 2 트렌치(T2)는 상기 게이트 영역(G)이 약 200Å정도의 크기를 갖고, 상기 게이트 영역(G)에 인접하여 형성되는 상기 스페이서(218)가 각각 약 400Å의 두께를 갖도록 형성될 경우, 약 1000Å정도의 폭을 갖도록 형성될 수 있다.
도 2g에 도시된 바와 같이, 상기 반도체 기판(200) 상에 포토레지스트를 도포하고, 엔모스 트랜지스터가 형성되는 반도체 기판(200)의 활성영역이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 반사 방지막(214), 주형 산화막(212) 및 포토레지스트를 이온주입 마스크로 사용하여 상기 게이트 영역(G) 및 상기 스페이서(218) 하부의 소스/드레인 영역(S/D)에 저도즈(low dose)의 P형 불순물(예컨대 보론(boron))을 수직으로 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제 3 불순물 영역(226)을 형성하고, 상기 포토레지스트를 제거한다. 여기서, 상기 P형 불순물의 이온주입 공정은 이온 주입 시 약 5KeV(electron Voltage)정도의 에너지에서 상기 제 3 불순물 영역(226)이 상기 반도체 기판(200)의 표면으로부터 약 1000Å정도까지 형성되도록 이루어질 수 있다. 반면, 전체가 P형 불순물로 도핑된 반도체 기판(200)이 사용될 경우, 상기 엔모스 트랜지스터의 활성영역에 형성되는 제 3 불순물 영역(226) 형성 공정을 생략할 수도 있다.
도 2h에 도시된 바와 같이, 상기 제 2 트렌치(T2)의 측벽 모서리에 형성된 반사 방지막(214) 및 주형 산화막(212)과, 포토레지스트를 이온주입 마스크로 사용하여 저도즈(low dose)의 N형 불순물(예컨대 인(phosphorous) 또는 아세닉(As))을 이온주입하여 상기 엔모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥의 모서리 소스 드레인 영역에 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제 1 불순물 영역(216)을 형성한다. 여기서, 상기 N형 불순물의 이온주입 각도는 상기 제 2 트렌치(T2) 측벽 모서리 부분에서 상기 소스/드레인 영역(S/D)에 각각의 제 1 불순물 영역(216)이 형성될 수 있도록 대칭적으로 결정되며, 이온 주입 공정 시 상기 N형 불순물이 게이트 영역(G)에 이온주입되지 않도록 제어되어야 한다. 예컨대, 상기 제 1 불순물 영역(216)은 약 5KeV 내지 약 10KeV정도의 에너지에서 형성될 수 있고, 상기 제 3 불순물 영역(226)과 같이 상기 반도체 기판(200)의 표면으로부터 약 1000Å정도이내에 형성되어 상기 제 3 불순물 영역(226)과 얕은 접합(junction)을 갖도록 이루어질 수 있다.
도 2i에 도시된 바와 같이, 상기 제 2 트렌치(T2)의 측벽 모서리에 형성된 반사 방지막(214) 및 주형 산화막(212)과, 포토레지스트를 이온주입 마스크로 사용하여 저도즈(low dose)의 N형 불순물(예컨대 인(phosphorous) 또는 아세닉(As))을 이온주입하여 상기 엔모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥의 모서리 소스 드레인 영역에 고농도(예컨대 약 1.0×1018atoms/cm3정도)의 제 2 불순물 영역(220)을 형성하고, 상기 포토레지스트를 제거한다. 여기서, 상기 제 2 불순물 영역(220)은 소스/드레인 영역(S/D)의 각 콘택 전극 이 형성되기 위한 곳으로, 상기 제 1 불순물 영역(216)에 비해 농도가 높은 상기 N형 불순물이 에너지가 높게 이온주입되어야 한다. 또한, 제 2 불순물 영역(220)의 형성 시 상기 N형 불순물의 이온주입 각도는 상기 제 1 불순물 영역(216)에 비해 작은 경사각을 갖고, 상기 제 2 트렌치(T2) 측벽 모서리 부분에서 상기 소스/드레인 영역(S/D)에 각각 대칭적으로 이온주입되도록 상기 제 2 트렌치(T2) 바닥의 각 모서리에 상기 N형 불순물이 집중되도록 결정되어야 한다. 이때, 상기 제 2 트렌치(T2) 바닥의 각 모서리에 이온주입되는 높은 에너지로 상기 N형 불순물이 상기 주형막에 입사되더라도, 소정 두께의 주형막을 통과하여 상기 소스/드레인 영역(S/D)에 이온주입될 수 있다.
따라서, 본 발명에 따른 트랜지스터 제조방법은 엔모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥을 선택적으로 노출시키는 포토레지스트를 패터닝하여 게이트 영역(G) 및 소스/드레인 영역(S/D)에 제 1 내지 제 3 불순물 영역(226)을 형성할 수 있기 때문에 생산성을 향상시킬 수 있다.
도2j에 도시된 바와 같이, 상기 반도체 기판(200) 상에 포토레지스트를 도포하고, 피모스 트랜지스터가 형성되는 반도체 기판(200)의 활성영역이 노출되도록 상기 포토레지스트를 패터닝하고, 상기 반사 방지막(214), 주형 산화막(212) 및 포 토레지스트를 이온주입 마스크로 사용하여 상기 게이트 영역(G) 및 상기 스페이서(218) 하부의 소스/드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인 또는 아세닉)을 수직으로 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제 3 불순물 영역(226)을 형성하고, 상기 포토레지스트를 제거한다. 여기서, 상기 P형 불순물의 이온주입 공정은 이온 주입 시 약 5KeV(electron Voltage)정도의 에너지에서 상기 제 3 불순물 영역(226)이 상기 반도체 기판(200)의 표면으로부터 약 1000Å정도까지 형성되어 질 수 있다.
도 2k에 도시된 바와 같이, 상기 제 2 트렌치(T2)의 측벽 모서리에 형성된 반사 방지막(214) 및 주형 산화막(212)과, 포토레지스트를 이온주입 마스크로 사용하여 저도즈(low dose)의 P형 불순물(예컨대 보론)을 이온주입하여 상기 피모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥의 모서리 소스 드레인 영역에 저농도(예컨대 약 1.0×1016atoms/cm3정도)의 제 1 불순물 영역(216)을 형성한다. 여기서, 상기 N형 불순물의 이온주입 각도는 상기 제 2 트렌치(T2) 측벽 모서리 부분에서 상기 소스/드레인 영역(S/D)에 각각의 제 1 불순물 영역(216)이 형성될 수 있도록 대칭적으로 결정되며, 이온 주입 공정 시 상기 N형 불순물이 게이트 영역(G)에 이온주입되지 않도록 제어되어야 한다. 예컨대, 상기 제 1 불순물 영역(216)은 약 5KeV 내지 약 10KeV정도의 에너지에서 형성될 수 있고, 상기 제 3 불순물 영역(226)과 같이 상기 반도체 기판(200)의 표면으로부터 약 1000Å정도이내에 형성되어 상기 제 3 불순물 영역(226)과 얕은 접합(junction)을 갖도록 이루어질 수 있 다.
도 2l에 도시된 바와 같이, 상기 제 2 트렌치(T2)의 측벽 모서리에 형성된 반사 방지막(214) 및 주형 산화막(212)과, 포토레지스트를 이온주입 마스크로 사용하여 저도즈(low dose)의 P형 불순물(예컨대 보론)을 이온주입하여 상기 피모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥의 모서리 소스 드레인 영역에 고농도(예컨대 약 1.0×1018atoms/cm3정도)의 제 2 불순물 영역(220)을 형성한다. 여기서, 상기 P형 불순물의 이온주입 각도는 상기 제 2 트렌치(T2) 측벽 모서리 부분에서 상기 소스/드레인 영역(S/D)에 각각의 제 2 불순물 영역(220)이 형성될 수 있도록 대칭적으로 결정되며, 이온 주입 공정 시 상기 N형 불순물이 게이트 영역(G)에 이온주입되지 않도록 제어되어야 한다. 예컨대, 상기 제 2 불순물 영역(220)은 약 10KeV 내지 약 20KeV정도의 에너지에서 형성될 수 있다.
따라서, 본 발명에 따른 트랜지스터 제조방법은 피모스 트랜지스터가 형성되는 제 2 트렌치(T2) 바닥을 선택적으로 노출시키는 포토레지스트를 패터닝하여 상기 엔모스 트랜지스터에서와 마찬가지로, 게이트 영역(G) 및 소스/드레인 영역(S/D)에 제 1 내지 제 3 불순물 영역(226)을 형성할 수 있기 때문에 생산성을 향상시킬 수 있다.
도 2m에 도시된 바와 같이, 상기 더미 게이트 상부 절연막(114)을 포함하는 반도체 기판(200) 상에 실리콘 질화막을 형성하고, 비등방성의 건식식각방법을 이용하여 상기 실리콘 질화막을 제거하여 상기 제 2 트렌치(T2) 측벽에 스페이서 (218)를 형성한다. 이때, 상기 스페이서(218)는 채널의 길이를 결정한다.
따라서, 본 발명에 따른 트랜지스터 제조방법은 제 2 트렌치(T2)의 측벽에 스페이서(218)를 형성하여 종래의 더미 게이트 전극 및 더미 게이트 절연막의 과도한 식각에 의해 발생되는 문제점을 극복할 수 있기 때문에 생산 수율을 증가시킬 수 있다.
도 2n에 도시된 바와 같이, 상기 스페이서(218)가 형성된 반도체 기판(200)의 전면에 실리콘 산화막을 사용한 열산화방법 또는 화학기상증착방법으로 게이트 절연막(230)을 형성하고, 상기 게이트 절연막(230) 상에 도전성 불순물로 도핑된 폴리 실리콘 또는 금속막을 이용하여 게이트 전극(232)을 형성한다.
예컨대, 상기 게이트 절연막(230)은 급속열처리방법을 통하여 형성될 수 있으며, 약 50Å정도 이하의 두께를 갖도록 상기 반도체 기판(200)의 전면에 형성될 수 있다. 또한, 상기 게이트 전극(232)은 상기 스페이서(218)가 형성된 상기 제 2 트렌치(T2)의 내부를 메울 수 있도록 형성된다.
도 2o에 도시된 바와 같이, 상기 스페이서(218)가 노출되도록 상기 게이트 전극(232) 및 게이트 절연막(230)을 제거하여 반도체 기판(200)을 평탄화한다. 여기서, 상기 반도체 기판(200)의 평탄화는 화학기계연마(chemical mechanical polishing)방법을 이용하여 상기 스페이서(218)가 노출되도록 이루어질 수 있다.
이후, 도시하지는 않았지만, 실리콘 산화막 또는 실리콘 질화막을 사용한 화학기상증착방법으로 상기 게이트 전극(232) 상에 층간 절연막을 더 형성한다.
따라서, 본 발명에 따른 트렌지스터 제조방법은 제 2 트렌치(T2)가 형성된 주형 산화막(212)을 이용하여 제 1 내지 제 3 불순물 영역(226) 순차적으로 형성하고, 상기 제 2 트렌치(T2) 내에 스페이서(218), 게이트 절연막(230) 및 게이트 전극(232)을 형성하여 종래에 비해 포토레지스트 공정을 단순화하고, 더미 게이트 식각공정에 의한 소자의 특성저하를 방지할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같은 본 발명에 의하면, 소스/드레인 영역의 일부와 게이트 영역이 선택적으로 노출되는 제 2 트렌치가 형성된 주형 산화막을 이온주입 마스크로 사용하여 상기 게이트 영역 및 소스/드레인 영역에 제 1 내지 제 3 불순물 영역을 형성할 수 있기 때문에 생산성을 증대 또는 극대화하는 효과가 있다.
또한, 제 2 트렌치의 측벽에 스페이서를 형성하여 종래의 더미 게이트 전극 및 더미 게이트 절연막의 과도한 식각에 의해 발생되는 문제점을 극복할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (12)

  1. 트랜지스터의 제조방법에 있어서;
    반도체 기판 상에 주형막을 형성하는 단계;
    소스/드레인 영역의 일부와 게이트 영역이 선택적으로 노출되도록 상기 주형막을 제거하여 트렌치를 형성하는 단계;
    상기 트렌치의 바닥에 도전성 불순물을 소정각도로 이온주입하여 상기 제 1 내지 제 3 불순물 영역을 형성하는 단계;
    상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 노출되는 상기 게이트 영역을 포함하는 반도체 기판상기 게이트 절연막 및 게이트 전극을 순차적으로 적층하는 단계를 포함함을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 주형막은 실리콘 산화막을 사용함을 특징으로 하는 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 상기 게이트 전극 및 상기 스페이서가 형성되는 상기 반도체 기판을 선택적으로 노출하도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 약 1000Å정도의 폭을 갖도록 형성함을 특징으로 하는 트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 내지 제 3 불순물 영역을 형성하는 단계는,
    상기 주형막을 이온 주입마스크로 사용하여 상기 반도체 기판에 수직하도록 제 1 도전성 불순물을 이온주입하여 제 3 불순물 영역을 형성하는 단계와,
    제 1 도전성 불순물에 반되되는 제 2 도전성 불순물을 상기 트렌치에 소정의 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 1 불순물 영역을 형성하는 단계와,
    상기 제 2 도전성 불순물을 상기 트렌치에 상기 제 1 불순물 영역 보다 작은 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 2 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 3 불순물 영역은 약 5KeV의 이온주입 에너지를 사용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 1 불순물 영역은 약 10KeV의 이온주입 에너지를 사용하여 형성함을 특징으로 하는
  8. 제 5 항에 있어서,
    상기 제 2 불순물 영역은 약 10KeV 내지 약 20KeV의 이온주입 에너지를 사용하여 형성함을 특징으로 하는
  9. 제 1 항에 있어서,
    상기 스페이서는 실리콘 질화막을 사용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 스페이서는 비등방성 건식식각방법을 사용하여 형성함을 특징으로 하는 트랜지스터의 제조방법.
  11. 제 1 항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 스페이서가 노출되도록 상기 게이트 전극 및 게이트 절연막을 평탄하게 제거하는 단계를 더 포함함을 특징으로 하는 트랜지스터의 제조방법.
  12. 트랜지스터의 제조방법에 있어서;
    반도체 기판 상에 주형막을 형성하는 단계;
    소스/드레인 영역의 일부와 게이트 영역이 선택적으로 노출되도록 상기 주형막을 제거하여 트렌치를 형성하는 단계;
    상기 주형막을 이온 주입마스크로 사용하여 상기 반도체 기판에 수직하도록 제 1 도전성 불순물을 이온주입하여 제 3 불순물 영역을 형성하는 단계;
    제 1 도전성 불순물에 반되되는 제 2 도전성 불순물을 상기 트렌치에 소정의 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 1 불순물 영역을 형성 하는 단계;
    상기 제 2 도전성 불순물을 상기 트렌치에 상기 제 1 불순물 영역 보다 작은 기울기를 갖도록 이온주입하여 상기 소스/드레인 영역에 제 2 불순물 영역을 형성하는 단계;
    상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서에 의해 노출되는 상기 게이트 영역을 포함하는 반도체 기판상기 게이트 절연막 및 게이트 전극을 순차적으로 적층하는 단계를 포함함을 특징으로 하는 방법.
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