KR20020084480A - 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 - Google Patents

셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 Download PDF

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Abstract

셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법이 개시되어 있다. 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 도전층 및 하드 마스크층을 포함한 게이트 전극을 복수개 형성한다. 산화 공정을 실시하여 게이트 전극들의 측면 및 게이트 전극들 사이의 액티브 영역 상에 제1 산화막을 형성한다. 각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성한다. 습식 케미칼을 이용하여 액티브 영역 상의 산화막을 완전히 제거한다. 결과물의 전면에 질화물로 이루어진 식각 저지막 및 산화물로 이루어진 층간 절연막을 차례로 형성한다. 층간 절연막 및 식각 저지막을 식각하여 게이트 전극들 사이의 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성한다. 게이트 스페이서의 식각 후 액티브 영역 상의 산화막을 완전히 제거함으로써 후속의 셀프-얼라인 콘택 식각시 액티브 영역 상의 잔류 산화막 두께의 균일도를 조정하여 실리콘 리세스를 최소화할 수 있다.

Description

셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법{Method of manufacturing semiconductor device using self-aligned contact process}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 다이내믹 랜덤 억세스 메모리(dynamic random access memory : DRAM) 장치에 있어서 셀프-얼라인 콘택(self-aligned contact)의 식각 후 액티브 영역의 실리콘 리세스(recess) 산포를 균일화하여 리프레쉬(refresh) 특성을 개선시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.
DRAM 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열된 메모리 셀 어레이(memory cell array)와, 상기 메모리 셀 어레이의 주변에 형성되어 상기 셀들을 제어하기 위한 주변 회로부(peripheral circuit)로 구성된다. DRAM의 단위 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되는데, 트랜지스터는 캐패시터에 정보 전하를 입·출력시키는 문(gate)의 역할을 하며, 캐패시터는 상기 정보 전하를 저장하는 창고의 역할을 한다.
그러나, 상기 캐패시터에 저장된 정보 전하는 누설 전류에 의해 시간이 지나면서 감소하므로, 일정 시간이 경과한 후 상기 정보 전하를 재충전해야 하는 소위 리프레쉬(refresh)라고 불리는 정보 재생 동작이 필요하며, 상기 정보 전하를 유지할 수 있는 시간을 리프레쉬 시간이라고 한다. 이러한 리프레쉬 특성은 DRAM 제조에 있어서 가장 중요한 요소 중의 하나로서, 리프레쉬 특성을 개선하고자 하는 연구들이 계속되어 왔다.
리프레쉬 특성을 개선하기 위해서는 누설 전류를 감소시켜야 하는데, 특히 메모리 셀 어레이 내의 액티브 영역에 대한 손상(damage)이 누설 전류의 원인으로 작용함에 따라 상기 액티브 영역의 손상을 최소화할 수 있는 방법들이 연구 개발되고 있다.
상기 액티브 영역의 손상과 관련하여 가장 개선이 요구되어지는 공정이 랜딩 패드(landing pad)의 형성을 위한 셀프-얼라인 콘택 공정이다. 이하, 랜딩 패드에 대해 간략하게 설명하고자 한다.
반도체 장치의 집적도가 증가함에 따라 실리콘 기판의 액티브 영역 크기 및 게이트들 사이의 간격(space)이 축소되어 액티브 영역에 상부 도전층을 접속시키기 위한 콘택홀의 형성시 액티브 영역과 게이트에 대한 얼라인먼트 마진이 감소하게 된다. 이에 따라, 상부 도전층을 액티브 영역에 직접 접속시키지 못하게 되어 액티브 영역과 상부 도전층의 사이에 액티브 영역에 집적 접속되어 액티브 영역과 상부 도전층을 접속시키는 콘택을 제공하는 중간 구조물을 형성하게 되었다. 이러한 중간 구조물을 랜딩 패드라 하며, 주로 도프드-폴리실리콘으로 랜딩 패드를 형성한다. 특히, 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조를 갖는 DRAM 장치에 있어서, 액티브 영역과 캐패시터의 스토리지 노드 전극을 접속시키기 위한 매몰 콘택홀의 어스펙트비(aspect ratio)가 커지기 때문에 디자인-룰의 감소에 따라 스토리지 노드 전극과 매몰 콘택홀 간의 미스얼라인 마진이 감소하게 된다. 이에 따라, 트랜지스터의 드레인 영역과 비트라인을 접속시키기 위한 비트라인 콘택홀 및 트랜지스터의 소오스 영역과 스토리지 노드 전극을 접속시키기 위한 매몰 콘택홀을 용이하게 형성하기 위하여, 메모리 셀의 액티브 영역 상부에 랜딩 패드를 형성하여 상기 콘택홀들의 어스펙트비를 감소시키는 방법이 널리 사용되고 있다. 랜딩 패드는 통상의 사진식각 공정으로 형성하기도 하지만, 소자의 디자인-룰이 감소함에 따라 셀프-얼라인 콘택 공정을 이용하여 형성하는 방법이 널리 사용되고 있다. 셀프-얼라인 콘택 공정은 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연층의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택홀을 마스크의 사용 없이 형성할 수 있으므로, 얼라인 마진을 필요로 하지 않으면서 미세 콘택홀을 형성할 수 있다.
도 1a 내지 도 1d는 종래의 셀프-얼라인 콘택 공정을 이용한 DRAM 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 액티브 영역과 필드 영역으로 구분되어진 실리콘 기판(10) 상에 열산화 공정으로 게이트 산화막(12)을 형성한다. 상기 게이트 산화막(12) 상에 폴리실리콘막(14)을 증착하고 통상의 도핑 공정에 의해 상기 폴리실리콘막(14)을 고농도의 N형 불순물로 도핑시킨다. 상기 폴리실리콘막(14) 상에 텅스텐 실리사이드막(16)을 증착한 후, 그 위에 게이트 패터닝을 위한 하드 마스크층으로서 질화막(20) 및 산화막(22)을 차례로 증착한다. 사진식각 공정으로 상기 산화막 및 질화막을 게이트 패턴으로 패터닝하여 상기 산화막(22) 및 질화막(20)으로 이루어진 하드 마스크층(23)을 형성한다. 상기 질화막(20)은 후속의 셀프-얼라인 콘택 식각공정시 게이트 전극을 보호하는 역할을 하며, 상기 산화막(22)은 게이트 전극과 그 위에 형성되어질 도전성 구조물과의 절연을 위해 제공된다.
상기 하드 마스크층(23)을 식각 마스크로 이용하여 상기 텅스텐 실리사이드막(16) 및 폴리실리콘막(14)을 식각함으로써 폴리사이드 구조의 게이트 전극(18)을 형성한다. 이때, 상기 폴리실리콘막(14) 하부의 게이트 산화막(12)이 어느 정도 소모되는데, 웨이퍼(즉, 기판)의 센터와 엣지에서 남아있는 산화막 두께의 산포가 약 10Å이 된다.
이와 같이 게이트 전극(18)을 형성한 후, 상기 게이트 전극(18)을 이온주입 마스크로 이용하여 LDD(lightly doped drain) 이온주입을 실시함으로써 상기 게이트 전극(18) 양측의 기판 표면에 저농도의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 열산화 공정을 실시하여 상기 게이트 전극(18)의 측면 및 상기 저농도의 소오스/드레인 영역 상에 제1 산화막(24)을 형성한다. 상기 제1 산화막(24)은 후속의 질화막 증착 공정시 실리콘 기판(10)과 질화막이 직접 접촉하는 것을 방지하는 벌크층(bulk layer)의 역할을 한다. 또한, 열 사이클(thermal cycle)을 제공하여 상기 저농도의 소오스/드레인 영역을 활성화시키고 하지층의 이온주입 손상을 어느 정도 큐어링한다.
도 1b를 참조하면, 상기 제1 산화막(24)이 형성된 결과물 상에 질화막을 증착한 후 이를 이방성 식각하여 상기 하드 마스크층(23) 및 게이트 전극(18)의 측면에 게이트 스페이서(26)를 형성한다. 상기 식각 공정시 게이트 전극(18)들 사이의 산화막도 어느 정도 식각되며, 남아있는 산화막 두께(t1)의 산포가 약 70Å이 된다. 즉, 웨이퍼의 센터에 남아있는 산화막 두께는 약 100Å이고, 웨이퍼의 엣지에 남아있는 산화막 두께는 약 30Å이다. 따라서, 산화막 두께의 산포가 이전 단계의 게이트 식각 공정에 비해 더욱 커지게 된다. 상기 질화물로 이루어진 게이트 스페이서(26)는 후속하는 셀프-얼라인 콘택 식각시 게이트 전극(18)을 보호하는 역할을 한다.
도 1c를 참조하면, 상기 게이트 전극(18) 및 게이트 스페이서(26)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시함으로써 상기 게이트 스페이서(26) 양측의 기판 표면에 고농도의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 열산화 공정을 실시하여 상기 고농도의 소오스/드레인 영역 상에 제2 산화막(28)을 형성한다. 상기 제2 산화막(28)은 후속의 식각 저지막 증착시 실리콘 기판(10)과 질화막이 직접 접촉하는 것을 방지하는 벌크층의 역할을 한다. 또한, 열 사이클을 제공하여 상기 고농도의 소오스/드레인 영역을 활성화시키고 하지층의 이온주입 손상을 어느 정도 큐어링한다.
이와 같이 제2 산화막(28)을 형성한 후, 결과물의 전면에 질화막을 증착하여 식각 저지막(30)을 형성한다. 상기 식각 저지막(30) 상에 산화막을 증착하여 층간 절연막(32)을 형성한 후, 상기 층간 절연막(32)의 표면을 평탄화시킨다.
도 1d를 참조하면, 사진 공정으로 상기 층간 절연막(32) 상에 셀프-얼라인 콘택 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 질화막에 대한 높은 선택비를 갖는 조건에서 층간 절연막(32)을 식각한다. 상기 식각 공정은 질화막으로 이루어진 식각 저지막(30)에서 종료된다. 이어서, 상기 포토레지스트 패턴을 제거한 후, 노출된 상기 식각 저지막(30) 및 제2 산화막(38)을 에치백하여 게이트 전극(18)들 사이의 액티브 영역(즉, 소오스/드레인 영역)을 노출시키는 셀프-얼라인 콘택홀(34)을 형성한다. 계속해서, 상기 결과물의 전면에 상기 셀프-얼라인 콘택홀(34)을 충분히 매립할 수 있을 정도의 두께로 폴리실리콘막을 증착한 후, 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 층간 절연막(32)의 상부 표면이 노출될 때까지 폴리실리콘막을 식각하여 상기 셀프-얼라인 콘택홀(34)의 내부에 랜딩 패드(도시하지 않음)를 형성한다.
상술한 종래 방법에 의하면, 게이트 전극의 형성 단계부터 셀프-얼라인 콘택의 형성 단계까지 액티브 영역의 실리콘 기판에 2번(게이트 스페이서 식각, 식각 저지막의 식각)의 식각 손상이 가해진다. 특히, 셀프-얼라인 콘택 식각 후 콘택홀 바닥의 식각 저지막 및 산화막을 에치백할 때 액티브 영역에 과다한 실리콘 리세스(도 1d의 “a” 참조)가 발생하게 되며, 웨이퍼 내의 실리콘 리세스 산포가 증가하여 리프레쉬 특성을 저하시키게 된다.
즉, 식각 저지막의 식각 전에 액티브 영역 상에 남아있는 질화막/산화막의 두께 산포가 웨이퍼의 센터 및 엣지에서 80∼90Å 이상의 차이가 발생하기 때문에, 두께가 두꺼운 센터를 기준으로 식각 저지막을 식각하면 웨이퍼의 엣지에서 실리콘 리세스가 과다하게 발생하게 된다. 반대로, 두께가 얇은 엣지를 기준으로 식각 저지막을 식각하면, 웨이퍼의 센터에서 산화막이 잔류하게 되어 셀프-얼라인 콘택홀이 낫-오픈(not open)되는 문제가 발생하게 된다. 셀프-얼라인 콘택홀의 식각 후 액티브 영역 상에 남아있는 질화막(즉, 식각 저지막)의 두께 산포는 20Å 미만으로 미미하지만, 그 하부 산화막의 두께 산포가 60∼70Å 정도로 크게 발생하기 때문에 상기 산화막의 두께 산포가 액티브 영역의 실리콘 리세스를 발생시키는 주 원인이 되고 있다.
이에 따라, 액티브 영역의 실리콘 리세스를 최소화하기 위하여 식각 저지막의 식각 균일성을 향상시키는 방법과, 식각 저지막의 식각시 실리콘에 대한 식각 선택비를 향상시키는 방법이 개발되었다. 전자의 방법은 웨이퍼 내의 식각율(etch rate) 산포를 최소화하여 식각량 감소를 통해 실리콘 리세스를 최소화함으로써 리프레쉬 특성을 향상시키는 장점을 갖지만, 식각량 감소에 따른 콘택홀의 낫-오픈 마진이 감소하는 문제가 있다. 후자의 방법은 포토레지스트막이 없는 상태에서 질화막으로 이루어진 식각 저지막을 에치백할 때 실리콘에 대한 식각 선택비를 높이는데는 한계가 있기 때문에 실리콘 리세스를 최소화할 수 있는 근본적인 대안이 되지 못한다.
따라서, 본 발명의 목적은 셀프-얼라인 콘택의 식각 후 액티브 영역의 실리콘 리세스 산포를 균일화하여 리프레쉬 특성을 개선시킬 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래의 셀프-얼라인 콘택 공정을 이용한 DRAM 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 의한 DRAM 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판102 : 게이트 산화막
104 : 폴리실리콘막 패턴106 : 실리사이드막 패턴
108 : 질화막 마스크110 : 산화막 마스크
111 : 하드 마스크층112 : 제1 산화막
114 : 게이트 스페이서116 : 제2 산화막
118 : 식각 저지막120 : 층간 절연막
122 : 포토레지스트 패턴124 : 셀프-얼라인 콘택홀
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 도전층 및 상기 도전층 상에 적층된 하드 마스크층으로 이루어진 게이트 전극을 복수개 형성하는 단계; 산화 공정을 실시하여 상기 게이트 전극들의 측면 및 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제1 산화막을 형성하는 단계; 각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성하는 단계; 습식 케미칼을 이용하여상기 게이트 전극들 사이의 상기 액티브 영역 상의 산화막을 완전히 제거하는 단계; 상기 게이트 전극, 상기 게이트 스페이서 및 상기 기판 상에 질화물로 이루어진 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 산화물로 이루어진 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 및 상기 식각 저지막을 식각하여 상기 게이트 전극들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명의 상기 목적은 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 도전층 및 상기 도전층 상에 적층된 하드 마스크층으로 이루어진 게이트 전극을 복수개 형성하는 단계; 산화 공정을 실시하여 상기 게이트 전극들의 측면 및 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제1 산화막을 형성하는 단계; 각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성하면서, 상기 게이트 전극들 사이의 상기 액티브 영역 상에 산화막을 잔류시키는 단계; 습식 케미칼을 이용하여 상기 게이트 전극들 사이의 상기 액티브 영역 상에 잔류하는 산화막을 완전히 제거하는 단계; 상기 게이트 전극, 상기 게이트 스페이서 및 상기 기판 상에 질화물로 이루어진 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 산화물로 이루어진 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 및 상기 식각 저지막을 식각하여 상기 게이트 전극들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해 달성될 수도 있다.
본 발명에 의하면, 게이트 스페이서의 식각 후 액티브 영역 상의 산화막을 완전히 제거함으로써 후속의 셀프-얼라인 콘택 식각시 액티브 영역 상의 잔류 산화막 두께의 균일도를 조정한다. 따라서, 셀프-얼라인 콘택 식각시 액티브 영역의 실리콘 리세스를 최소화하고 웨이퍼 내의 실리콘 리세스 산포를 개선하여 리프레쉬 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2i는 본 발명에 의한 DRAM 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에 통상의 소자분리 공정, 예컨대 실리콘 부분산화(local oxidation of silicon; LOCOS) 공정 또는 셸로우 트렌치 소자분리(shallow trench isolation) 공정에 의해 필드 산화막(도시하지 않음)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 열산화 공정을 통해 상기 기판(100)의 액티브 영역 상에 게이트 산화막(102)을 약 70∼80Å, 바람직하게는 75Å의 두께로 형성한다.
상기 게이트 산화막(102) 상에 폴리실리콘막(103)을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 약 1000Å의 두께로 증착하고 통상의 도핑 공정, 예컨대 POCl3침적, 이온주입 또는 인-시튜 도핑 공정에 의해 상기 폴리실리콘막(103)을 고농도의 N형 불순물로 도핑시킨다. 상기 폴리실리콘막(103) 상에 금속 실리사이드막으로서, 예컨대 텅스텐 실리사이드막(105)을 LPCVD 방법에 의해 약 1500Å의 두께로 증착한다. 상기 텅스텐 실리사이드막(105)상에 질화막(107)을 LPCVD 방법에 의해 약 1800Å의 두께로 증착하고, 그 위에 산화막(109)을 약 500Å의 두께로 증착한다.
도 2b를 참조하면, 사진식각 공정으로 상기 산화막(109) 및 질화막(107)을 게이트 패턴으로 패터닝하여 산화막 마스크(110) 및 질화막 마스크(108)로 이루어진 하드 마스크층(111)을 형성한다. 통상적으로 포토레지스트막은 산화막에 대한 식각 선택비가 낮기 때문에 고집적 반도체 장치에서는 게이트 산화막에 대한 높은 식각 선택비를 갖는 하드 마스크층을 사용하여 게이트 전극을 패터닝한다. 여기서, 상기 질화막 마스크(108)는 후속의 셀프-얼라인 콘택 식각시 게이트 전극이 식각되는 것을 방지하는 역할을 한다. 상기 산화막 마스크(110)는 게이트 전극과 그 위에 형성되어질 도전성 구조물과의 절연을 위해 제공되며, 게이트 전극 위의 절연층 두께를 증가시켜 셀프-얼라인 콘택의 숄더 마진(shoulder margin)을 강화시키는 역할을 한다.
이어서, 상기 하드 마스크층(111)을 식각 마스크로 이용하여 상기 텅스텐 실리사이드막(105) 및 폴리실리콘막(103)을 식각함으로써 폴리사이드 구조, 즉 폴리실리콘막 패턴(104) 및 텅스텐 실리사이드막 패턴(106)으로 이루어진 게이트 전극(200)을 형성한다. 상기 폴리실리콘막(103)을 식각할 때 그 하부의 게이트 산화막(102)이 어느 정도 소모되며, 웨이퍼(즉, 기판)의 센터와 엣지에서 남아있는산화막 두께(T1)의 산포가 약 10Å이 된다.
도 2c를 참조하면, 이와 같이 게이트 전극(200)을 형성한 후, 상기 게이트 전극(200)을 이온주입 마스크로 이용하여 LDD(lightly doped drain) 이온주입을 실시함으로써 상기 게이트 전극(200) 양측의 액티브 영역에 저농도의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 열산화 공정을 실시하여 상기 게이트 전극(200)의 측면 및 상기 저농도의 소오스/드레인 영역 상에 제1 산화막(112)을 약 55Å의 두께로 형성한다. 상기 제1 산화막(112)은 후속의 질화막 증착 공정시 실리콘 기판(100)과 질화막이 직접 접촉하는 것을 방지하는 벌크층(bulk layer)의 역할을 한다. 또한, 열 사이클(thermal cycle)을 제공하여 상기 저농도의 소오스/드레인 영역을 활성화시키고 하지층의 이온주입 손상을 어느 정도 큐어링한다.
도 2d를 참조하면, 상기 제1 산화막(112)이 형성된 결과물의 전면에 질화막(113)을 LPCVD 방법에 의해 약 600∼700Å, 바람직하게는 약 650Å의 두께로 증착한다.
도 2e를 참조하면, CF4, CHF3, Ar 및 O2가스를 이용한 이방성 식각 공정으로 상기 질화막(13)을 에치백하여 상기 하드 마스크층(111) 및 게이트 전극(200)의 측면에 게이트 스페이서(114)를 형성한다. 상기 식각 공정시 게이트 전극(200)들 사이의 액티브 영역 상의 산화막이 어느 정도 식각되며, 웨이퍼의 센터와 엣지에서 남아있는 산화막 두께(T2)의 산포가 약 70Å이 된다. 즉, 웨이퍼의 센터에 남아있는 산화막 두께는 약 100Å이고, 웨이퍼의 엣지에 남아있는 산화막 두께는 약 30Å이다. 따라서, 산화막 두께의 산포가 이전 단계의 게이트 식각 공정에 비해 더욱 커지게 된다. 상기 질화물로 이루어진 게이트 스페이서(114)는 후속하는 셀프-얼라인 콘택 식각시 게이트 전극(200)을 보호하는 역할을 한다.
상기 게이트 스페이서(114)를 형성하기 위한 식각 공정시 액티브 영역 상에 잔류하는 산화막의 두께를 증가시키기 위해 산화막에 대한 식각 선택비를 높이는 조건으로 식각을 진행할 수 있고, 게이트 스페이서용 질화막(113)을 증착하기 전에 추가로 산화막을 증착하여 액티브 영역 상의 산화막 두께를 증가시킬 수도 있다.
도 2f를 참조하면, 상기 게이트 전극(200) 및 게이트 스페이서(114)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시함으로써 상기 게이트 스페이서(114) 양측의 액티브 영역에 고농도의 소오스/드레인 영역(도시하지 않음)을 형성한다. 이어서, 습식 케미칼, 예컨대 200:1 희석 불산을 사용한 습식 식각 공정을 약 360초 이상 실시하여 상기 액티브 영역 상에 잔류하고 있는 산화막을 완전히 제거한 후, SC1(standard clean 1)을 사용한 세정 공정을 수행하여 기판의 손상층을 제거한다. 참고로, SC1은 NH4OH, H2O2및 H2O의 혼합물이다. 이때, 상기 희석 불산 대신 다른 희석된 산화막 에천트를 사용할 수도 있다. 본 발명에 의하면, 게이트 스페이서(114)의 형성 후 액티브 영역에 잔류하고 있는 산화막을 완전히 제거하여 웨이퍼 내의 산화막 두께의 산포를 제거할 수 있다.
도 2g를 참조하면, 이와 같이 액티브 영역 상의 잔류 산화막을 완전히 제거한 후, 열산화 공정을 실시하여 상기 액티브 영역(즉, 소오스/드레인 영역) 상에제2 산화막(116)을 약 110Å의 두께로 형성한다. 본 발명에 의하면, 액티브 영역 상의 산화막이 완전히 제거되고 기판(100)의 손상층이 제거된 상태에서 제2 산화막(116)을 형성하기 때문에 상기 제2 산화막(116)이 균일한 두께로 형성된다. 따라서, 후속의 셀프-얼라인 콘택 식각시 잔류 산화막 두께의 산포를 개선할 수 있다.
상기 제2 산화막(116)은 후속의 식각 저지막 증착시 실리콘 기판(100)과 질화막이 직접 접촉하는 것을 방지하는 벌크층의 역할을 한다. 또한, 열 사이클을 제공하여 상기 고농도의 소오스/드레인 영역을 활성화시키고 하지층의 이온주입 손상을 어느 정도 큐어링한다.
이어서, 상기 제2 산화막(116)이 형성된 결과물의 전면에 질화막을 LPCVD 방법에 의해 약 100Å의 두께로 증착하여 식각 저지막(118)을 형성한다.
도 2h를 참조하면, 상기 식각 저지막(118) 상에 산화막, 예컨대 BPSG막을 약 8000Å의 두께로 증착하여 층간 절연막(120)을 형성한다. 이어서, 에치백 또는 화학 기계적 연마(CMP) 공정에 의해 상기 층간 절연막(120)의 표면을 평탄화시킨다.
상기 층간 절연막(120) 상에 포토레지스트막을 도포한 후, 이를 노광 및 현상하여 셀프-얼라인 콘택 영역을 정의하는 포토레지스트 패턴(122)을 형성한다.
도 2i를 참조하면, 상기 포토레지스트 패턴(122)을 식각 마스크로 이용하면서 C5F8, O2및 Ar 가스를 이용하여 질화막에 대한 높은 선택비를 갖는 조건으로 상기 층간 절연막(120)을 식각한다. 상기 식각 공정은 질화막으로 이루어진 식각 저지막(118)에서 종료된다.
이어서, 상기 포토레지스트 패턴(122)을 에싱 및 스트립 공정으로 제거한 후, 셀프-얼라인 콘택 영역 내의 식각 저지막(118) 및 제2 산화막(116)을 에치백 공정으로 제거한다. 그러면, 상기 게이트 전극(200)들 사이의 액티브 영역(즉, 소오스/드레인 영역)을 노출시키는 셀프-얼라인 콘택홀(124)이 형성된다. 종래 방법에 의하면, 식각 저지막의 식각 전에 액티브 영역 상에 남아있는 질화막/산화막의 두께 산포가 웨이퍼의 센터 및 엣지에서 80∼90Å 이상의 차이가 발생하기 때문에, 두께가 두꺼운 센터를 기준으로 식각 저지막을 식각하면 웨이퍼의 센터에서는 실리콘 리세스가 약 95Å의 깊이로 발생하지만 웨이퍼의 엣지에서는 실리콘 리세스가 약 130Å의 깊이로 과다하게 발생하게 된다. 이에 반하여 본 발명에서는 게이트 스페이서(114)의 형성 후 액티브 영역 상에 잔류하고 있는 산화막을 완전히 제거하고 이 상태에서 제2 산화막(116)을 균일하게 성장시키기 때문에, 상기 식각 저지막(118)의 식각 전에 액티브 영역 상에 남아있는 산화막의 두께 산포가 제거된다. 따라서, 액티브 영역 상에 남아있는 질화막(즉, 식각 저지막)의 두께 산포는 20Å 미만으로 미미하기 때문에 상기 식각 저지막의 식각시 액티브 영역의 실리콘 리세스(도 2i의 “b” 참조)를 최소화할 수 있다. 이때, 상기 실리콘 리세스는 웨이퍼의 센터 및 엣지에서 약 60∼70Å의 깊이로 균일하게 발생하게 된다.
이와 같이 셀프-얼라인 콘택홀(124)을 형성한 후, 결과물의 전면에 상기 셀프-얼라인 콘택홀(124)을 충분히 매립할 수 있을 정도의 두께로 도프드 폴리실리콘막을 증착한다. 이어서, 에치백 또는 화학 기계적 연마(CMP) 공정에 의해 상기 층간 절연막(120)의 상부 표면이 노출될 때까지 폴리실리콘막을 식각하여 상기 셀프-얼라인 콘택홀(124)의 내부에 랜딩 패드(도시하지 않음)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 게이트 스페이서의 식각 후 액티브 영역 상의 산화막을 완전히 제거함으로써 후속의 셀프-얼라인 콘택 식각시 액티브 영역 상의 잔류 산화막 두께의 균일도를 조정한다. 따라서, 액티브 영역 상의 산화막 두께의 산포가 제거된 상태에서 셀프-얼라인 콘택 식각을 진행하므로, 액티브 영역의 실리콘 리세스를 최소화할 수 있다. 또한, 웨이퍼 내의 실리콘 리세스 산포를 개선하여 리프레쉬 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 도전층 및 상기 도전층 상에 적층된 하드 마스크층으로 이루어진 게이트 전극을 복수개 형성하는 단계;
    산화 공정을 실시하여 상기 게이트 전극들의 측면 및 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제1 산화막을 형성하는 단계;
    각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성하는 단계;
    습식 케미칼을 이용하여 상기 게이트 전극들 사이의 상기 액티브 영역 상의 산화막을 완전히 제거하는 단계;
    상기 게이트 전극, 상기 게이트 스페이서 및 상기 기판 상에 질화물로 이루어진 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 산화물로 이루어진 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 식각 저지막을 식각하여 상기 게이트 전극들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 도전층은 폴리실리콘막 및 상기 폴리실리콘막 상에 적층된 금속 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 하드 마스크층은 질화막 및 상기 질화막 상에 적층된 산화막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 습식 케미칼은 희석된 불산(HF) 또는 희석된 산화막 에천트를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 식각 저지막을 형성하는 단계 전에, 산화 공정을 실시하여 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제2 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 반도체 기판의 액티브 영역 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 도전층 및 상기 도전층 상에 적층된 하드 마스크층으로 이루어진 게이트 전극을 복수개 형성하는 단계;
    산화 공정을 실시하여 상기 게이트 전극들의 측면 및 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제1 산화막을 형성하는 단계;
    각 게이트 전극의 양 측면 상에 질화물로 이루어진 게이트 스페이서들을 형성하면서, 상기 게이트 전극들 사이의 상기 액티브 영역 상에 산화막을 잔류시키는 단계;
    습식 케미칼을 이용하여 상기 게이트 전극들 사이의 상기 액티브 영역 상에 잔류하는 산화막을 완전히 제거하는 단계;
    상기 게이트 전극, 상기 게이트 스페이서 및 상기 기판 상에 질화물로 이루어진 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 산화물로 이루어진 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 식각 저지막을 식각하여 상기 게이트 전극들 사이의 상기 액티브 영역을 노출시키는 셀프-얼라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 습식 케미칼은 희석된 불산(HF) 또는 희석된 산화막 에천트를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 식각 저지막을 형성하는 단계 전에, 산화 공정을 실시하여 상기 게이트 전극들 사이의 상기 액티브 영역 상에 제2 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제6항에 있어서, 상기 게이트 스페이서를 형성하는 단계에서 산화막에 대한 질화막의 식각 선택비를 증가시켜 상기 게이트 전극들 사이의 상기 액티브 영역 상에 산화막을 잔류시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제6항에 있어서, 상기 게이트 스페이서를 형성하는 단계는,
    상기 게이트 전극, 상기 제1 산화막 및 상기 기판 상에 제3 산화막을 증착하는 단계;
    상기 제3 산화막 상에 질화막을 증착하는 단계; 및
    상기 질화막을 에치백하여 각 게이트 전극의 양 측면 상에 게이트 스페이서들을 형성하면서, 상기 게이트 전극들 사이의 상기 액티브 영역 상에 산화막을 잔류시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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