KR20010005100A - 반도체 메모리 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 자기정렬 방식으로 게이트 전극 및 소오스·드레인 표면에 실리사이드를 형성하는 방법에 있어서, 전체 구조 표면에 잔류하는 불소에 의해 실리사이드가 불균일하게 형성되는 것을 방지할 수 있는 반도체 메모리 소자의 실리사이드 형성 방법에 관한 것으로, 불소를 함유한 가스로 플라즈마 건식식각을 실시하여 게이트 전극 측벽에 사이드월 스페이서를 형성한 다음, 고융점 금속막을 증착하고 습식식각으로 고융점 금속막을 제거하면서 사이드월 스페이서 형성 후 전체 구조 상에 잔류하는 불소를 함께 제거한 후, 고융점 금속막을 재증착하고 열처리하여 불소에 의한 응집작용을 방지함으로써 게이트 전극 및 소오스·드레인 상에 양질의 고융점 금속 실리사이드를 형성하는데 그 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 자기정렬 (self-align) 방법으로 트랜지스터의 게이트 전극 및 소오스·드레인 상에 실리사이드 형성 방법에 관한 것이다.
반도체 소자의 콘택 면적이 감소함에 따라 콘택 저항은 증가하고 또한 소오스·드레인의 접합 면저항도 증가한다. 이러한 접합 면저항 및 폴리실리콘 게이트의 저항을 감소시키기 위해 살리사이드(salicide, self aligned silicide)가 이용된다. 즉, 실리콘 게이트 전극 및 소오스·드레인 형성이 완료된 전체 구조 상에 금속막을 증착하고 열처리하여 실리콘과 금속막이 접하는 계면에 실리사이드를 형성하는 것이다.
이하, 첨부된 도면 도1a 내지 도1e를 참조하여 종래 기술에 따른 게이트 전극 및 소오스·드레인 상부의 살리사이드 형성 방법을 설명한다.
먼저, 도1a에 도시한 바와 같이 소자분리막(11) 형성이 완료된 실리콘 기판(10) 상에 게이트 산화막(12) 및 폴리실리콘막을 증착하고 패터닝하여, 게이트 산화막(12) 패턴 및 폴리실리콘막 게이트 전극(13)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 산화막과 질화막을 순차적으로 증착하고 플라즈마 건식식각으로 전면식각하여 게이트 전극(13) 측벽에 사이드월 스페이서(side wall spacer)(14)를 형성한다. 상기 사이드월 스페이서(14)는 이후 살리사이드 형성을 억제함으로써 게이트 전극(13)과 소오스·드레인 영역이 전기적으로 연결되는 것을 방지한다. 이러한 사이드월 스페이서(14) 형성을 위해 CF4또는 CF3와 같은 식각가스를 이용하여 플라즈마 건식식각을 실시하는데, 이로 인해 전체 구조 표면에 불소(fluorine)(F)가 잔류하게 된다.
다음으로, 도1c에 도시한 바와 같이 실리콘 기판(10)에 불순물을 고농도로 주입하고 RTP(rapid thermal process) 등으로 열처리하여 소오스·드레인(15)을 형성한 다음, 전체 구조 상에 Ti막(16) 등과 같은 고융점 금속(refractory metal)막을 증착한다.
다음으로, 도1d에 도시한 바와 같이 1 단계 또는 2단계 열처리 공정을 실시하여 실리콘이 노출되어 있는 게이트 전극(13)과 소오스·드레인(15) 표면에 Ti 실리사이드(Ti silicide)(16A)를 형성한다.
다음으로, 도1e에 도시한 바와 같이 순수(deionized water), H2O2및 NH4OH 등이 혼합된 식각액으로 Ti 실리사이드(16A)가 되지않은 Ti막(16)을 제거한다.
전술한 바와 같이 게이트 전극 및 소오스·드레인 표면에 살리사이드를 형성하기 위한 종래 방법은, 사이드월 스페이서(14) 형성을 위한 플라즈마 식각 공정에서 CF4또는 CF3에 의해 불소가 전체 구조 상에 잔류하게 되고, 이와 같이 잔류한 불소는 열처리에 의해 Ti막(16)이 실리콘과 반응하여 Ti 실리사이드로 변할 때 응집작용(agglomeration)을 촉진하여 불균일한 Ti 실리사이드를 형성한다. 이로 인해 게이트 전극과 소오스·드레인의 콘택 저항을 증가시키게 되므로 소자의 열화를 가져오는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 자기정렬 방식으로 게이트 전극 및 소오스·드레인 표면에 실리사이드를 형성하는 방법에 있어서, 전체 구조 표면에 잔류하는 불소에 의해 실리사이드가 불균일하게 형성되는 것을 방지할 수 있는 반도체 메모리 소자의 티타늄 실리사이드 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 게이트 전극 및 소오스·드레인 상부의 살리사이드 형성 공정 단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 게이트 전극 및 소오스·드레인 상부의 살리사이드 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
20: 실리콘 기판 23: 게이트 전극
25: 소오스·드레인 26: 제1 Ti막
27: 제2 Ti막 27A: Ti 실리사이드
상기와 같은 목적을 달성하기 위한 본 발명은 폴리실리콘막 게이트 전극 형성이 완료된 실리콘 기판 상에 절연막을 형성하는 제1 단계; 불소를 함유한 가스로 상기 절연막을 플라즈마 식각하여 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제2 단계; 상기 절연막 스페이서 양측의 상기 반도체 기판 내에 소오스 및 드레인을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제1 고융점 금속막을 형성하는 제4 단계; 상기 제1 고융점 금속막을 습식식각으로 제거하면서 상기 플라즈마 식각에 의해 상기 실리콘 기판 상부에 잔류하는 불소를 동시에 제거하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 고융점 금속막을 형성하는 제6 단계; 및 상기 제2 고융점 금속막을 열처리하여 고융점 금속 실리사이드를 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 실리사이드 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 층간절연 및 평탄화를 위한 절연막을 형성하는 제1 단계; 불소를 함유한 가스로 상기 절연막을 플라즈마 식각하여 상기 실리콘 기판을 노출시키는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 고융점 금속막을 형성하는 제3 단계; 상기 제1 고융점 금속막을 습식식각으로 제거하면서 상기 플라즈마 식각에 의해 상기 실리콘 기판 상부에 잔류하는 불소를 동시에 제거하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 제2 고융점 금속막을 형성하는 제5 단계; 상기 제2 고융점 금속막을 열처리하여 고융점 금속 실리사이드를 형성하는 제6 단계; 및 상기 고융점 금속실리사이드가 되지 않은 상기 제2 고융점 금속막을 제거하는 제7 단계를 포함하는 반도체 메모리 소자의 실리사이드 형성 방법을 제공한다.
본 발명은 자기정렬 방식으로 게이트 전극 및 소오스·드레인 표면에 실리사이드를 형성하는 방법에 있어서, 불소를 함유한 가스로 플라즈마 건식식각을 실시하여 게이트 전극 측벽에 사이드월 스페이서를 형성한 다음, 고융점 금속막을 증착하고 습식식각으로 고융점 금속막을 제거하면서 사이드월 스페이서 형성 후 전체 구조 상에 잔류하는 불소를 함께 제거한 다음, 고융점 금속막을 재증착하고 열처리하여 불소에 의한 응집작용을 방지함으로써 게이트 전극 및 소오스·드레인 상에 양질의 고융점 금속 실리사이드를 형성하는데 그 특징이 있다.
이하, 첨부된 도면 도2a 내지 도2f를 참조하여 종래 기술에 따른 게이트 전극 및 소오스·드레인 상부의 살리사이드 형성 방법을 설명한다.
먼저, 도2a에 도시한 바와 같이 소자분리막(21) 형성이 완료된 실리콘 기판(20) 상에 게이트 산화막(22) 및 폴리실리콘막을 증착한다. 이때, 폴리실리콘막은 저압화학기상증착법(low pressure chemical vapor deposition)으로 형성하며 두께는 1000 Å 내지 3000 Å이 되도록 한다. 이후, 폴리실리콘막 및 게이트 산화막(22)을 패터닝하여, 게이트 산화막(22) 패턴 및 폴리실리콘막 게이트 전극(23)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 100 Å 내지 500 Å 두께의 산화막과 300 Å 내지 1000 Å 두께의 질화막을 순차적으로 증착하고 플라즈마 건식식각으로 전면식각하여 게이트 전극(23) 측벽에 사이드월 스페이서(24)를 형성한다. 상기 사이드월 스페이서(24)는 이후 살리사이드 형성을 억제함으로써 게이트 전극(23)과 소오스·드레인 영역이 전기적으로 연결되는 것을 방지한다. 이러한 사이드월 스페이서(24) 형성을 위해 CF4또는 CF3와 같은 식각가스를 이용하여 플라즈마 건식식각을 실시하는데, 이로 인해 전체 구조 표면에 불소(fluorine)(F)가 잔류하게 된다.
다음으로, 도2c에 도시한 바와 같이 실리콘 기판(20)에 불순물을 고농도로 주입하고, 도펀트(dopant)의 활성화와 이온주입으로 형성된 결함(defect) 등을 제거하기 위해 고온에서 노 또는 RTP(rapid thermal process) 등으로 열처리하여 소오스·드레인(25)을 형성한다.
이때, pMOS의 경우 BF2, B 또는 이들의 혼합을 이온주입하여 소오스·드레인을 형성할 수 있다. 도펀트로 BF2를 사용할 때 에너지는 5 KeV 내지 50 KeV, 주입량은 1 × 1015이온/㎠ 내지 1 × 1016이온/㎠이 되도록 하고,11B를 이온주입할 경우에는 1 KeV 내지 10 KeV의 에너지에서 1 × 1015이온/㎠ 내지 1 × 1016이온/㎠의 양을 주입한다. nMOS의 경우는 As 또는 P를 이온주입하여 소오스·드레인을 형성할 수 있다. 도펀트로 As를 사용할 때 에너지는 5 KeV 내지 100 KeV, 주입량은 1 × 1015이온/㎠ 내지 1 × 1016이온/㎠이 되도록 하고, P를 이온주입할 경우에는 2 KeV 내지 40 KeV의 에너지에서 1 × 1015이온/㎠ 내지 1 × 1016이온/㎠의 양을 주입한다.
한편, 노를 이용한 열처리는 800 ℃ 내지 1000 ℃ 온도에서 20분 내지 120 분 동안 실시하고, RTP의 경우는 900 ℃ 내지 1100 ℃ 온도에서 10초 내지 40초 동안 실시하며 이때 승온속도는 초당 50 ℃ 내지 150 ℃, 냉각 속도는 초당 10 ℃ 내지 60 ℃가 되도록 한다.
이어서, 전체 구조 상에 제1 고융점 금속막으로서 100 Å 내지 500 Å 두께의 제1 Ti막(26)을 증착한다.
다음으로, 도2d에 도시한 바와 같이 순수(deionized water), H2O2및 NH4OH이 순수: H2O2: NH4OH=5:1:1로 혼합된 식각액으로 제1 Ti막(26)을 제거하면서 불소(F)를 함께 제거한다.
다음으로, 도2e에 도시한 바와 같이 전체 구조 상에 제2 고융점 금속막으로서 300 Å 내지 1000 Å 두께의 제2 Ti막(27)을 증착한다.
다음으로, 도2f에 도시한 바와 같이 600 ℃ 내지 800 ℃ 온도에서 RTP하여 실리콘이 노출되어 있는 게이트 전극(23)과 소오스·드레인(25) 표면에 Ti 실리사이드(Ti silicide)(27A)를 형성하고, 순수: H2O2: NH4OH=5:1:1로 혼합된 식각액으로 Ti 실리사이드(27A)가 되지 않은 제2 Ti막(27)을 제거한 다음, 900 ℃ 내지 1100 ℃ 온도에서 RTP하여 Ti 실리사이드(27A)의 면저항을 낮추고 Ti 실리사이드상을 안정화시킨다.
전술한 바와 같이 이루어지는 본 발명은, DRAM(dynamic random access memory) 등과 같은 메모리 소자의 금속 콘택 형성시에도 적용할 수 있다. 즉, 소오스·드레인 형성 후 평탄화 및 절연을 위하여 층간절연막을 형성하고 층간절연막을 식각하여 금속배선을 연결하기 위한 콘택홀을 형성하는데, 이때에도 CF4또는 CF3와 같은 식각가스를 이용한 플라즈마 건식식각을 실시함에 따라 불소가 잔류하게 된다. 잔류되는 불소에 의한 응집작용으로 비균일한 실리사이드가 형성되는 것을 방지하기 위해 Ti 등과 같은 고융점 금속막을 증착하고 습식식각을 실시하여 고융점 금속막 및 불소를 동시에 제거한 다음, 고융점 금속막을 재증착하고 열처리하여 고융점 금속 실리사이드를 형성하면, 균일한 양질의 실리사이드가 형성되어 콘택 저항을 낮출 수 있으며 접합누설 전류 또한 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 사이드월 스페이서 형성이 완료된 전체 구조 상에 Ti와 같은 고융점 금속막을 증착하고 습식식각으로 고융점 금속막을 제거하면서, 플라즈마 건식식각에 의해 기판 상부에 잔류하는 불소도 함께 제거함으로써, 재증착된 고융점 금속막이 열처리에 의해 실리콘과 반응하여 실리사이드로 변화할 때 불소가 없기 때문에 양질의 고융점 금속 실리사이드를 형성할 수 있다. 따라서 응집작용을 방지하여 고융점 실리사이드가 균일해지도록 할 수 있다. 이에 따라 게이트 전극의 면저항과 소오스·드레인 콘택 저항을 감소시키게 되어 소자의 열화를 방지할 수 있다.
Claims (6)
- 반도체 메모리 소자의 실리사이드 형성 방법에 있어서,폴리실리콘막 게이트 전극 형성이 완료된 실리콘 기판 상에 절연막을 형성하는 제1 단계;불소를 함유한 가스로 상기 절연막을 플라즈마 식각하여 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제2 단계;상기 절연막 스페이서 양측의 상기 반도체 기판 내에 소오스 및 드레인을 형성하는 제3 단계;상기 제3 단계가 완료된 전체 구조 상에 제1 고융점 금속막을 형성하는 제4 단계;상기 제1 고융점 금속막을 습식식각으로 제거하면서 상기 플라즈마 식각에 의해 상기 실리콘 기판 상부에 잔류하는 불소를 동시에 제거하는 제5 단계;상기 제5 단계가 완료된 전체 구조 상에 제2 고융점 금속막을 형성하는 제6 단계; 및상기 제2 고융점 금속막을 열처리하여 고융점 금속 실리사이드를 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 실리사이드 형성 방법.
- 제 1 항에 있어서,상기 제1 고융점 금속막 및 상기 제2 고융점 금속막을 각각 Ti막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실리사이드 형성 방법.
- 제 2 항에 있어서,상기 제1 고융점 금속막을 100 Å 내지 500 Å 두께로 형성하고,상기 제2 고융점 금속막을 300 Å 내지 1000 Å두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 실리사이드 형성 방법.
- 상기 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제7 단계 후,상기 고융점 금속 실리사이드가 되지 않은 상기 제2 고융점 금속막을 제거하는 제8 단계; 및상기 고융점 금속 실리사이드를 열처리하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 실리사이드 형성 방법.
- 제 4 항에 있어서,상기 제5 단계 및 상기 제8 단계에서 각각,순수: H2O2: NH4OH=5:1:1로 혼합된 식각액 습식식각을 실시하는 것을 특징으로 하는 반도체 메모리 소자의 실리사이드 형성 방법.
- 반도체 메모리 소자의 실리사이드 형성 방법에 있어서,실리콘 기판 상에 층간절연 및 평탄화를 위한 절연막을 형성하는 제1 단계;불소를 함유한 가스로 상기 절연막을 플라즈마 식각하여 상기 실리콘 기판을 노출시키는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제1 고융점 금속막을 형성하는 제3 단계;상기 제1 고융점 금속막을 습식식각으로 제거하면서 상기 플라즈마 식각에 의해 상기 실리콘 기판 상부에 잔류하는 불소를 동시에 제거하는 제4 단계;상기 제4 단계가 완료된 전체 구조 상에 제2 고융점 금속막을 형성하는 제5 단계;상기 제2 고융점 금속막을 열처리하여 고융점 금속 실리사이드를 형성하는 제6 단계; 및상기 고융점 금속실리사이드가 되지 않은 상기 제2 고융점 금속막을 제거하는 제7 단계를 포함하는 반도체 메모리 소자의 실리사이드 형성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019990025895A KR20010005100A (ko) | 1999-06-30 | 1999-06-30 | 반도체 메모리 소자의 실리사이드 형성 방법 |
Applications Claiming Priority (1)
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| KR1019990025895A KR20010005100A (ko) | 1999-06-30 | 1999-06-30 | 반도체 메모리 소자의 실리사이드 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010005100A true KR20010005100A (ko) | 2001-01-15 |
Family
ID=19597903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025895A KR20010005100A (ko) | 1999-06-30 | 1999-06-30 | 반도체 메모리 소자의 실리사이드 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20010005100A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100647481B1 (ko) * | 2001-05-02 | 2006-11-17 | 삼성전자주식회사 | 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 |
-
1999
- 1999-06-30 KR KR1019990025895A patent/KR20010005100A/ko not_active Application Discontinuation
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| KR100647481B1 (ko) * | 2001-05-02 | 2006-11-17 | 삼성전자주식회사 | 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 |
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