KR20010019012A - 반도체 장치용 자기 정렬 콘택 패드 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치용 자기 정렬 콘택 패드의 제조 방법에 관한 것으로, 특히 콘택 크기가 미세하고 종횡비가 큰 자기 정렬 콘택(self-aligned contact; SAC) 패드(pad)를 형성하는 방법을 제공한다.
본 발명은 게이트 구조물 상부에 게이트 스페이서용 질화막 및 층간 절연막을 도포한 후, 자기 정렬 콘택을 위한 상기 층간 절연막 식각 공정을 수행한 이후에 게이트 스페이서를 형성함으로써, 게이트 측벽의 게이트 스페이서 질화막 프로파일을 수직으로 하고, 게이트 상부의 스페이서 질화막을 평탄화할 수 있으며, 활성 영역 상부에 비교적 두꺼운 질화막층을 확보할 수 있다.
그 결과, 본 발명은 콘택 패드와 게이트 사이의 단락 문제를 해결하고, 자기 정렬 콘택 식각 단계에서 반응 가스의 침투로 인하여 실리콘 질화막이 들뜨는 문제, 콘택 패드 확장을 위한 습식 식각 공정 단계에서의 소자 분리 영역의 손실로 인한 누설 전류 증가 문제, 게이트 패턴 세정 공정 단계에서 발생하는 텅스텐 실리사이드의 손실로 인한 층간 절연막에서의 보이드 발생 문제 등을 해결한다.

Description

반도체 장치용 자기 정렬 콘택 패드 형성 방법{METHOD OF FORMING A SELF-ALIGNED CONTACT PAD FOR A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 디램(dynamic random access memory; DRAM) 용 셀의 콘택 패드를 형성하는 방법에 관한 것이다.
반도체 웨이퍼 상에 제조되는 소자의 집적도가 증가함에 따라, 최소 선폭 길이(minimum feature size)가 서브 해프 마이크론 급 이하로 축소되고 있다. 이에 따라, 반도체 기판 상의 소자와 소자 또는 도전층을 서로 연결하는 콘택 홀의 길이가 미세화되고 있으며, 그 결과 정렬 마진(alignment margin)도 함께 감소하고 있다.
이러한 문제를 해결하기 위해서 미합중국 특허 제4,992,848호에 자기 정렬 콘택(self-aligned contact; SAC) 기술이 제안되었다. 자기 정렬 콘택 기술은 리소그래피(lithography) 공정 단계에서 작은 크기의 콘택 홀 형성을 위한 기술적 부담을 덜 수 있으며, 정렬 마진을 증가시킬 수 있는 장점이 있다.
제1도에 종래 기술에 따른 자기 정렬 콘택 패드의 형성 방법을 나타내었다. 제1a도를 참조하면, 활성 영역(101)과 소자 분리 영역(102)으로 분리된 반도체 기판 상에 게이트 산화막(103)과, 폴리실리콘(104) 및 텅스텐 실리사이드(105), 게이트 캡핑 절연막(106, 107)을 침적한다.
여기서, 게이트 캡핑 절연막(106, 107) 후속 공정에서 사용될 층간 절연막 (110)과 선택 식각 특성을 지니는 물질을 사용하며, 통상 실리콘 질화막(106)과 실리콘 산화막(107)이 사용된다. 이어서, 게이트 패턴 형성을 위한 리소그래피와 식각 공정이 진행되고, 트랜지스터의 소스와 드레인 형성을 위한 이온 주입 공정을 진행한다.
또한, 후속 공정에서 사용될 층간 절연막(110; 통상 실리콘 산화막을 사용한다)과 선택 식각 특성을 지니는 절연막(통상 실리콘 질화막을 사용한다)을 침적하고 비등방성 식각을 수행하여 게이트 스페이서(108)를 형성한다.
제1b도를 참조하면, 제1 층간 절연막(110)을 침적하고 씨엠피 연마(CMP; chemical mechanical polishing) 공정을 진행한다. 이어서, 제1c도에 도시한 바와 같이 자기 정렬 콘택 패드(SAC PAD)를 개구하기 위한 리소그래피와 식각 공정을 수행하여 콘택 패드가 형성될 부분(111)을 열어 준다. 또한, 제1d도 및 제1e도에 도시한 바와 같이 도전성 폴리실리콘(112)을 침적하고, 씨엠피 연마 또는 재식각(etch-back) 공정을 이용하여 SAC 패드(113, 114, 115)를 서로 분리하여 콘택 패드 형성 공정을 완성한다.
그런데, 디램 셀(DRAM cell)의 활성 영역(active region)과 비트 라인(bit line)을 연결하는 콘택, 또는 활성 영역과 저장 노드(storage node)를 연결하는 콘택의 경우, 디자인 룰(design rule)의 축소로 인한 정렬 마진(alignment margin)의 감소로 게이트(104, 105) 라인과 콘택 패드 폴리실리콘(113, 114, 115) 사이의 단락이 발생하는 문제점이 있다.
또한, 콘택 패턴 크기의 감소로 인하여 콘택 홀의 종횡비가 증가함에 따라서, 식각 공정 단계에서 식각되는 면적은 좁아지고 식각해야 할 깊이는 상대적으로 깊어진다. 따라서, SAC 콘택 홀을 형성하기 위한 건식 식각 공정 단계에서, 좁고 깊은 콘택 홀 내로의 식각 반응 가스의 확산과 식각 반응 부산물들의 배출이 용이하지 않게 된다.
그 결과, 식각 속도가 느려지거나 콘택 홀 내에 에치 스톱(etch stop) 부산물이 쌓이게 되어, 식각 반응이 정지하게 되므로 콘택 홀 형성이 불가능하게 되는 문제점이 있다. 그렇다고 해서, 에치 스톱 물질 즉 폴리머(polymer) 발생이 적게되는 조건으로 반응 식각 공정을 진행하거나, 상대적으로 식각 시간을 증가시키는 경우에는 게이트 캡핑 절연막(106, 107)과 게이트 스페이서(108) 절연막이 식각되어 SAC 패드(113, 114, 115)와 게이트(104, 105)가 전기적으로 단락되는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위하여 와이 코햐마(Y.Kohyama) 등은 1997년 VLSI 심포지움 학회 논문 발표집 제17쪽 및 제18쪽에 발표한 논문 "A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1 Gbit DRAM and Beyond" 에서 비트 라인 콘택 홀과 저장 노드 콘택 홀을 하나로 묶은 새로운 구조를 제시하였다.
그러나, 와이 코햐마 등의 기술은 포토레지스트(photoresist)가 덮고 있는 표면적이 상대적으로 작기 때문에, 식각 공정 진행 중에 폴리머의 생성이 적고 그 결과 층간 절연막(110; 산화막)과 게이트 절연막(108; 질화막) 사이의 식각 선택비가 낮은 단점이 있다. 이것은 식각 공정에서 발생하는 폴리머의 생성에 기여하는 프리커서 (precursor)의 주된 경로는 주입 가스와 포토레지스트인데, 포토레지스트 패턴에 따른 면적 비율에 따라 프리커서의 공급량이 변하게 되므로 선택 식각 특성에 영향을 주기 때문이다.
또한, 종래 기술에 따른 자기 정렬 콘택 제조 방법은 제1a도 내지 제1e도에 도시한 바와 같이 폴리실리콘 게이트(104) 상부에 형성된 텅스텐 실리사이드 층(105)이 세정 과정에서 안쪽으로 식각 소모되기 때문에, 후속 게이트 스페이서 형성을 위한 식각 단계에서 수직한 프로파일의 게이트 스페이서를 형성하기에 어려움이 있다. 그 결과, 종래 기술에 따른 자기 정렬 콘택 제조 방법은 게이트 구조물 사이의 간격이 미세한 경우에는 층간 절연막을 증착하여 매립하는 단계에서 보이드(void)가 발생하는 등의 어려움이 발생하게 된다.
더욱이, 종래 기술에 따른 자기 정렬 콘택 제조 방법은 콘택 홀 형성을 위한 층간 절연막(110) 식각 단계에서 식각 저지층으로서 작용하는 실리콘 질화막이 손실된 경우, 콘택 패드 확장을 위한 습식 식각 단계에서 소자 분리용 산화막 (102)이 습식 식각용 화학 용액의 침투를 받아 누설 전류가 발생하는 문제점이 있다.
즉, 제2도에 도시한 바와 같이 종래 기술에 의한 콘택 패드 형성 방법은 소자 분리용 얕은 트렌치 분리 영역(STI; shallow trench isolation)의 상부 영역 (120)이 습식 식각 용액에 노출되어 손상 받을 수 있다. 예를 들어, 2500Å 깊이의 STI에 대해서, 콘택 패드 확장을 위해 습식 식각 단계에서 약 300Å의 STI가 식각 제거 되어질 수 있다.
또한, 종래 기술에 따라 콘택 패드를 형성하는 방법에 있어서, 제3도에 도시한 바와 같이 식각 저지층으로 작용하는 실리콘 질화막이 손실된 경우, 게이트 스페이서(108) 형성을 위한 식각 단계와 자기 정렬 콘택 홀 형성을 위한 식각 단계에서 실리콘 활성 영역(150)은 제3도에 도시한 바와 같이 손실되고 도면 부호 155로 나타낸 경로를 통해 콘택 패드와 게이트 구조물 사이에 단락이 발생할 수 있다.
따라서, 본 발명의 제1 목적은 게이트 캡핑 절연막 또는 게이트 스페이서 절연막의 손실로 인한 게이트와 콘택 패드의 단락 문제를 해결한 자기 정렬 콘택 패드 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 자기 정렬 콘택 형성을 위한 콘택 홀 식각 단계에서 에치 스톱으로 인한 식각 불량 문제를 해결한 자기 정렬 콘택 패드 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 미세 크기의 콘택 크기에 대해서도 정렬 마진을 증대할 수 있는 자기 정렬 콘택 패드 제조 방법을 제공하는데 있다.
본 발명의 제4 목적은 상기 제1 목적에 부가하여, 자기 정렬 콘택 분리 단계에 있어서 패드 분리를 용이하게 할 수 있는 콘택 패드 제조 방법을 제공하는데 있다.
본 발명의 제5 목적은 상기 제1 목적에 부가하여, 콘택 홀 형성을 위한 층간 절연막 식각 시에 식각 저지층의 손실로 인한 소자 분리 영역에서의 누설 전류 발생을 방지하기 위한 콘택 패드 제조 방법을 제공하는데 있다.
제1a도 내지 제1e도는 종래 기술에 따른 자기 정렬 콘택 패드의 제조 방법을 나타낸 공정 순서도.
제2도는 종래 기술에 따라 발생한 소자 분리 영역의 손실 문제를 나타낸 도면.
제3도는 종래 기술에 따라 SAC 식각 단계에서 발생한 게이트 단락 문제를 나타낸 도면.
제4도 내지 제11도는 본 발명에 따라 자기 정렬 콘택 패드를 제조하는 방법의 순서를 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명＞
101, 201 : 활성 영역
102, 202 : 소자 분리 영역
103, 203 : 게이트 산화막
104, 204 : 게이트 폴리실리콘
105, 205 : 텅스텐 실리사이드
106, 206 : 실리콘 질화막
107, 207 : 실리콘 산화막
108 : 게이트 스페이서
110 : 층간 절연막(실리콘 산화막)
112 : 폴리실리콘
113, 114, 115 : 콘택 패드
120 : 손실되는 STI 영역
150 : 게이트 스페이서 및 SAC 식각시에 손실되는 실리콘
155 : 게이트 폴리와 콘택 패드사이의 단락 경로
212 : 층간 절연막(실리콘 산화막)
220 : 포토레지스트 마스크
221 : T자형 콘택 패드
223 : 습식 식각으로 확장되는 콘택 패드
250 : 분리된 콘택 패드
상기 목적을 달성하기 위하여, 본 발명은 게이트 구조물이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계; 상기 게이트 구조물 사이의 공간이 충분히 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 구조물 사이의 상기 제2 절연막을 식각 제거하여 콘택 홀을 형성하는 단계; 상기 제2 절연막을 식각 제거함으로써 노출된 상기 제1 절연막을 식각하여 상기 게이트 구조물의 양 측벽에 게이트 스페이서를 형성하고, 상기 반도체 기판의 활성 영역을 노출시키는 단계; 상기 활성 영역이 노출된 반도체 기판 전면에 상기 게이트 구조물 사이의 상기 콘택 홀이 충분히 매립되도록 제1 도전막을 침적하는 단계; 상기 제1 도전막을 상기 제1 절연막이 노출되도록 식각을 수행함으로써, 상기 제1 도전막을 분리하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
이하, 본 발명에 의한 자기 정렬 콘택 패드의 제조 방법을 첨부 도면 제4도 내지 제11도를 참조하여 상세히 설명한다.
제4도는 본 발명에 의한 자기 정렬 콘택 패드의 제조 방법에 따라 반도체 기판 위에 게이트 구조물을 형성하고 게이트 스페이서용 절연막을 도포한 후의 공정 결과물을 나타낸 단면도이다. 제4도를 참조하면, 반도체 기판에 종래 기술에 따라 활성 영역(201)과 소자 분리 영역(202)을 형성하고, 게이트 산화막(203)을 형성한다. 소자 분리 영역(202)의 바람직한 실시예로서 로코스(LOCOS; local oxidation of silicon) 또는 얕은 트렌치 분리(STI; shallow trench isolation) 방법을 사용할 수 있다.
다시 제4a도를 참조하면, 게이트 산화막 상부에 게이트 전극용 도전막(204, 205)과 게이트 마스크용 절연막(206, 207)을 침적한다. 본 발명에 따른 바람직한 실시예로서, 상기 게이트 전극용 도전막은 50∼100 Å 두께의 게이트 산화막(203)위에 1000 Å 두께의 폴리실리콘 막(204)과 1000 Å 두께의 텅스텐 실리사이드 층(205)을 적층하여 사용할 수 있다.
또한, 게이트 마스크용 절연막의 양호한 실시예로서 1000∼2000 Å 두께의 실리콘 질화막(206)과 300∼1000 Å 두께의 실리콘 산화막(207)의 적층 구조를 사용할 수 있다. 이어서, 리소그래피와 식각 공정을 진행하여 게이트 패턴을 형성하고 트랜지스터의 소스와 드레인 형성을 위한 이온 주입 공정을 진행한다.
계속해서, 제4a도에 도시한 제1 절연막(209)을 게이트 구조물(204, 205, 206) 상부에 도포한다. 제1 절연막의 바람직한 실시예로서 300∼1000 Å 두께의 실리콘 질화막을 사용할 수 있다. 제1 절연막(209)은 후속 공정에서 게이트 스페이서를 형성하기 위한 절연막으로 작용하게 되며, 후속하여 형성되는 층간 절연막에 대해 선택 식각 특성을 지니게 된다.
그런데, 제4a도에 도시된 제1 절연막(209)은 텅스텐 실리사이드(205) 층에 세정 과정 중 발생한 언더컷(undercut)으로 인하여 스페이서 형성을 위한 증착 공정 중에도 부분적으로 언더컷이 발생하게 되며, 그 결과 후속 층간 절연막 증착 단계에서 보이드(void)를 발생시킬 수 있다. 이와 같은 문제점이 발생하는 것을 방지하기 위하여, 본원 발명은 제1 절연막(209)을 전면에 대해 부분적으로 식각함으로써 언더컷을 제거할 수 있다.
즉, 제4b를 참조하면, 본 발명의 바람직한 실시예에 따라 제1 절연막(209)을 전면에 대해 그 두께의 약 2/3이하를 부분적으로 식각함으로써 언더컷이 발생한 텅스텐 실리사이드(205) 측면에 대해서도 수직한 프로파일을 지니는 제1 절연막을 형성할 수 있다.
이 때에, 폴리실리콘막(204) 상부에 형성된 도전막(209)의 세정 공정 중에도 언더컷이 발생하지 않는 경우에 대해서는 제1 절연막(209)에 대한 추가의 부분 식각 공정이 필요하지 않을 수도 있다.
제5도는 제4도에서 설명한 공정 결과물에 대해 셀 영역은 마스크하고 셀 이외의 영역에 대해 저농도 드레인 구조를 형성하는 과정을 나타낸 공정 단면도이다. 제5a도를 참조하면, 셀 영역에 형성된 게이트 구조물에 대해서는 포토레지스트 막(210)이 도포되어 있다.
한편, 제5b도에 도시한 바와 같이 셀 이외의 영역에 대해서는 게이트 구조물 상부에 도포된 제1 절연막(209)을 비등방성 식각함으로써 게이트 스페이서(211)를 형성한다. 셀 이외의 영역에 대하여 게이트 스페이서(211)를 형성하는 단계는 에치백(etch-back) 공정을 사용할 수 있다. 이어서, 저농도 드레인(LDD; lightly-doped drain) 구조를 완성하기 위한 고농도 소스/드레인 이온 주입 공정을 진행한다. 이 때에, 셀 영역은 포토레지스트(210)가 활성 영역을 마스크하고 있게 된다.
본 발명에 따른 양호한 실시예로서, 게이트 패턴 형성 후에 세정 공정 단계에서 게이트 전극용 도전막으로 사용한 텅스텐 실리사이드(205) 부위에 과도하게 언터컷(undercut)이 발생한 경우에는, 제1 절연막(209)을 증착한 후 게이트 스페이서 질화막 두께의 2/3 정도를 부분적으로 식각함으로써 언더컷이 생긴 부위를 수직하게 만들고 나서 셀 이외의 영역에 대한 공정을 진행할 수도 있다.
본 발명에 따른 콘택 패드 형성 방법은 종래 기술과는 달리 식각 저지층 (stop layer)을 형성하기 위한 추가의 공정 단계가 필요하지 않는 것을 기술상의 특징으로 한다.
종래 기술의 경우에는 후속 공정에서 사용될 층간 절연막과 선택 식각비를 갖는 식각 저지층을 필요로 하고 있으며, 한 예로서, 매몰 콘택(buried contact)이나 직접 콘택(direct contact)의 식각 저지층으로 실리콘 질화막을 50∼200 Å 정도 증착하고 있다. 따라서, 본 발명에 따른 콘택 패드 형성 방법은 식각 저지층 형성을 위한 일련의 공정을 생략할 수 있으므로 공정 단순화를 꾀할 수 있다.
제6도는 층간 절연막으로서 제2 절연막(212)을 반도체 기판 전면에 침적한 후의 공정 단면도이다. 제6도를 참조하면, 제2 절연막(212)으로서 BPSG (borophosphosilicate glass), USG(undoped silicate glass), 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD; high-density plasma chemical vapor deposition)에 의한 산화막을 3500∼5500 Å의 두께로 증착할 수 있다.
소자 사이의 간격이 미세화되고 있는 고집적 디렘 장치의 경우 층간 절연막 형성 단계에서 고온 공정을 진행할 경우, 소스 및 드레인의 불순물이 측면 확산 (lateral diffusion)을 하게 되므로, 디자인 룰(design rule)이 0.15 ㎛ 이하급 공정의 경우 저온 층간 절연막 침적 공정이 요구된다.
고밀도 플라즈마 화학 기상 증착 공정에서, 게이트 구조물 사이의 미세한 공간을 층간 절연막으로 채우기 위해서는 알에프 전력(RF power)을 증가시켜야 한다. 이 때에, 종래 기술에서와 같이 50∼200 Å 두께의 실리콘 질화막 식각 저지층(109)을 사용할 경우, 제2 절연막(층간절연막; 212)을 증착하는 동안 반응 가스가 질화막과 실리콘 사이로 침투하여 질화막이 들뜨는 현상이 발생하게 된다.
그러나, 본 발명의 경우에는 셀 영역에는 제1 절연막(209; 통상 실리콘 질화막을 사용한다)이 충분히 두껍게 형성되어 있고, 셀 이외의 영역은 제1 절연막 (209; 보통 실리콘 질화막을 사용한다)이 활성 영역 위에 존재하지 않으므로, 종래 기술과 달리 반응 가스가 질화막 내로 침투하여 들뜨게 하는 문제점을 야기하지 않는다.
다시 제6도를 참조하면, 층간 절연막을 위한 제2 절연막(212)을 증착한 후, 리소그래피 마진을 확보히기 위하여 씨엠피 연마(chemical mechanical polishing; CMP) 공정을 수행하여 웨이퍼 표면을 평탄화할 수 있다. 이 때에, 본 발명에 따른 양호한 실시예로서, 층간 절연막(212)의 두께는 게이트 상부로부터 약 500∼1000 Å 정도가 되도록 연마할 수 있다. 또한, 층간 절연막(212) 상부에는 후속 리소그래피 공정 마진을 증가시키기 위해 반사 방지막(anti-reflection coating)을 도포할 수 있다.
제7a도 및 제7b도는 각각 자기 정렬 콘택 패드 형성을 위한 리소그래피 및 식각 공정을 수행한 후의 공정 단면도 및 레이아웃(layout) 평면도이다. 제7a도를 참조하면, 자기 정렬 콘택(SAC) 패드를 형성하고자 하는 부위만을 마스크(220)를 이용하여 개구하고, 식각 공정을 수행하여 노출된 층간 절연막(212)을 제거한다.
그 결과, 자기 정렬 콘택 마스크(220)로부터 개구되어 있는 영역에는 자기 정렬 콘택 패드 형성을 위한 콘택 홀(213)이 열리게 된다. 이 때에, 제7b도에 도시한 바와 같이 저장 노드 콘택과 비트 라인 콘택 노드를 하나로 묶어 T자형 패턴 (221)을 사용할 수 있다.
다시 제7a도를 참조하면, 포토레지스트 마스크(220)를 사용하여 층간 절연막인 실리콘 산화막(212)을 식각하여 SAC 패드가 형성될 공간(213)을 마련한다. 이 때의 식각 조건은, 게이트 스페이서용 실리콘 질화막(209)에 식각 선택비를 지니는 것을 특징으로 한다.
즉, 실리콘 산화막(212)이 식각되는 동안 제1 절연막(209)은 식각되지 않거나, 상대적으로 식각량이 적어야 한다. 층간 절연막(212) 식각 초기에는 게이트 상부에 있는 층간 절연막은 포토레지스트 마스크(220) 경계면을 따라 수직하게 식각되다가, 게이트 상부의 질화막(209)이 드러나게 되면 식각 선택비의 차이에 의해 질화막(209)은 모서리 부위에서만 약간의 손실이 발생하고, 층간 절연막은 실리콘 질화막보다 더 깊이 식각된다.
이 때에 게이트 상부의 질화막(209)은 아직 게이트 스페이서 에칭을 수행하지 않은 단계이므로, 종래 기술의 경우보다 좀 더 평탄한 형태를 지니게 된다. 그 결과, 본 발명은 모서리 부분과 게이트 상부의 질화막 손실을 최소화할 수 있다. 또한, 자기 정렬 콘택 식각 공정을 게속하여 층간 절연막을 모두 식각 제거하고, 패드 사이즈를 크게 하기 위해서 습식 식각을 진행할 수 있다.
제8a도 및 제8b도는 각각 SAC 식각 공정 이후 콘택 패드 크기를 증대하기 위해 습식 식각을 진행한 후의 공정 단면도 및 레이아웃 평면도이다. 제8b도를 참조하면, 저장 노드 콘택과 비트 라인 콘택을 하나로 묶은 T자형 콘택 패드(222, 223)가 제7b도의 콘택 패드(221)보다 확장되어 있다. 종래 기술의 경우에는, 습식 식각을 진행하는 동안 웨이퍼 내에 부분적으로 식각 저지층(109)이 손실되어 습식 식각 용액이 소자 분리 영역(202) 내부로 침투하여 누설 전류를 증대시키는 문제점이 있었다.
그러나, 본 발명의 경우 게이트 스페이서용 질화막이 바닥(209')에 초기 증착된 질화막 두께의 2/3 이하의 두께가 남아있게 되므로, 습식 식각 용액이 소자 분리 영역(202)으로 침투할 수 없다.
따라서, 본 발명에 따른 콘택 패드 형성 방법은 소자 분리 영역의 특성을 열화시키지 아니하고, SAC 패드의 상부 면적(223)을 확장함으로써 후속 비트 라인 콘택 공정, 저장 노드 콘택 공정에서의 정렬 마진을 증가시킬 수 있다.
제9도는 본 발명에 따라 셀 영역의 게이트 스페이서를 형성한 공정 단면도이다. 제9도를 참조하면, 콘택 패드가 형성될 공간(213)에 형성되어 있는 제1 절연막(209, 209')을 비등방성 식각하여 게이트 스페이서(230)를 형성한다. 본 발명의 경우 종래 기술과 달리 층간 절연막 형성 시에 식각 되어진 부분과 식각 저지층이 존재하지 아니하므로, 활성 영역을 노출하는 단계에서 식각 시간을 줄일 수 있다.
그 결과, 본 발명에 따른 콘택 패드 제조 방법은 게이트 상부와 스페이서용 질화막 손실을 현저히 감소시킬 수 있다. 또한, 본 발명에 따른 콘택 패드 제조 방법은 셀 영역의 게이트 스페이서 형성을 위한 비등방성 식각 공정을 진행하는 동안 포토리소그래피 마진을 증가시키기 위하여 사용했던 반사 방지막도 동시에 제거할 수 있으므로, 종래 기술이 지녔던 물반점 결함이나 후속 공정의 웨이퍼 내의 산화막 두께 차이를 줄일 수 있다.
제10도는 본 발명에 따라 SAC 콘택 패드가 형성될 부분에 폴리실리콘을 증착한 후의 공정 단면도이다. 제10도를 참조하면, 활성 영역(201)이 노출된 반도체 기판 전면에 게이트 구조물 사이의 콘택 홀이 충분히 매립되도록 제1 도전막(240)을 침적한다. 제1 도전막의 양호한 실시예로서 도우핑된 폴리실리콘을 사용할 수 있으며, 두께는 3500∼5000 Å로 증착할 수 있다.
제11도는 본 발명에 따른 SAC 패드 분리 단계 이후의 공정 단면도이다. 제11도를 참조하면, 재식각(etch-back) 또는 씨엠피 연마 공정을 수행하여 SAC 패드(250)를 형성한다. 이 때에, 폴리실리콘막(240)의 식각 공정은 게이트 상부의 절연막이 노출될 때까지 수행하여 인접하는 SAC 패드(250)를 서로 분리한다.
본 발명에 따른 자기 정렬 콘택 패드 형성 방법은 셀 영역, 코아 영역, 및 주변 영역을 구비한 반도체 집적회로에 적용할 수 있다. 즉, 셀 영역, 코아 영역, 및 주변 영역에 대하여 형성된 게이트 구조물 상에 스페이서 형성을 위한 제1 절연막을 형성하고, 도포된 제1 절연막을 부분적으로 식각한다. 이 때에, 제1 절연막으로 실리콘 질화막을 사용하는 것이 바람직하다.
이어서, 상기 코아 영역 및 주변 영역에 형성된 제1 절연막을 식각하여 상기 코아 영역 및 주변 영역의 게이트 구조물 양 측벽에 게이트 스페이서를 형성하고, 기판 전면에 대해 제2 절연막을 형성한다. 또한, 셀 영역에 대해서만 제2 절연막을 식각 제거함으로써 노출된 제1 절연막을 식각하여 셀 영역의 게이트 구조물의 양 측벽에 게이트 스페이서를 형성할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명에 따른 콘택 패드 제조 방법은 게이트 패턴 형성 후 세정 공정 단계에서 발생한 언더컷 부위에 대해서도 수직한 프로파일의 게이트 스페이서를 형성하게 되므로 보이드 형성을 방지할 수 있다.
또한, 본 발명은 종래 기술과 달리 SAC 식각 단계에서 식각 저지층 등이 요구되지 않으므로, 공정 단순화가 가능하다.
본 발명의 또 다른 효과는 게이트 스페이서 형성을 위한 식각 공정 이전에 SAC 콘택 패드 식각 공정을 수행하므로, 활성 영역 위에 충분한 두께의 실리콘 질화막을 확보함으로써 SAC 식각 공정 중 반응 가스와 실리콘 내부로 침투하여 실리콘 질화막이 들뜨는 것을 방지할 수 있다.
또한, 본 발명의 콘택 패드 제조 방법은 SAC 콘택 패드 형성을 위한 식각 공정 시에 게이트 상부의 질화막이 평탄한 형태를 취하고 있으므로 모서리 부분과 게이트 상부의 질화막 손실을 최소화할 수 있다. 그 결과, 게이트 구조물과 콘택 패트와의 단락 문제를 방지할 수 있다.
본 발명에 따른 콘택 패드 제조 방법은 콘택 패트 확장을 위한 습식 식각 단계에서 종래 기술이 지녔던 습식 식각 용액의 소자 분리 영역으로의 침투 문제를 해결한다. 그 결과, 소자 분리 영역에서의 누설 전류 발생을 방지할 수 있다.

Claims (14)

  1. 게이트 구조물이 형성된 반도체 기판에 제1 절연막을 형성하는 단계;
    상기 게이트 구조물 사이의 공간이 충분히 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 게이트 구조물 사이의 제2 절연막을 식각 제거하여 콘택 홀을 형성하는 단계;
    상기 제2 절연막을 식각 제거함으로써 노출된 상기 제1 절연막을 식각하여 상기 게이트 구조물의 양 측벽에 게이트 스페이서를 형성하고, 상기 반도체 기판의 활성 영역을 노출시키는 단계;
    상기 활성 영역이 노출된 반도체 기판 전면에 상기 게이트 구조물 사이의 상기 콘택 홀이 충분히 매립되도록 제1 도전막을 침적하는 단계;
    상기 제1 도전막을 상기 제1 절연막이 노출되도록 식각을 수행함으로써, 상기 제1 도전막을 분리하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물은 게이트 전극용 도전막과 그 상부에 게이트 캡핑 절연막을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 게이트 캡핑 절연막은 실리콘 질화막과 실리콘 산화막중의 어느 하나 또는 이들의 조합에 의한 다층 구조를 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 절연막을 식각 제거하여 상기 콘택 홀을 형성하는 단계는 상기 콘택 홀의 크기를 확장하기 위하여 습식 식각을 수행하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 절연막을 형성한 후 그 상부에 반사 방지막을 형성하는 단계를 더 포함하며, 상기 게이트 구조물의 양 측벽에 게이트 스페이서를 형성하는 단계는 상기 제1 절연막과 상기 제2 절연막 상부에 도포된 반사 방지막을 함께 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 절연막을 침적하는 단계는 후속하여 씨엠피 연마 또는 재식각 공정을 통하여 상기 게이트 상부로부터 상기 제2 절연막의 두께가 500∼1000 Å 정도가 되도록 상기 기판 표면을 평탄화하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 절연막을 침적하는 단계는 BPSG, USG, 고밀도 플라즈마 화학 기상 증착 산화막 중의 어느 하나를 3500∼5500 Å의 범위 내에서 침적하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 절연막을 침적하는 단계는 실리콘 질화막을 300∼1000 Å의 범위에서 침적하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1 절연막을 형성하는 단계는 상기 게이트 구조물 중 언더컷이 생긴 부위를 수직한 프로파일로 만들도록 상기 제1 절연막을 부분적으로 식각하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연막을 부분적으로 식각하는 단계는 제1 절연막의 초기의 두께의 2/3 이하의 두께가 되도록 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 자기 정렬 콘택 패드를 형성할 영역을 정의하기 위한 마스크를 형성하는 단계는 저장 노드 콘택과 비트 라인 콘택을 하나로 묶어 T자형 패턴을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 셀 영역, 코아 영역, 및 주변 영역을 포함하는 기판 상에 게이트 구조물이 형성된 반도체 집적 회로에 있어서,
    상기 기판 및 게이트 구조물 상에 스페이서 형성을 위한 제1 절연막을 형성하는 단계;
    상기 셀 영역, 코아 영역, 및 주변 영역에 형성된 제1 절연막을 부분적으로 식각하는 단계;
    상기 코아 영역 및 주변 영역에 형성된 제1 절연막을 식각하여 상기 코아 영역 및 주변 영역의 게이트 구조물 양 측벽에 게이트 스페이서를 형성하는 단계;
    상기 기판 및 게이트 구조물 상에 제2 절연막을 형성하는 단계;
    상기 셀 영역에 형성된 상기 제2 절연막을 식각 제거하는 단계;
    상기 셀 영역에 노출된 상기 제1 절연막을 식각하여 셀 영역의 게이트 구조물의 양 측벽에 게이트 스페이서를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 절연막은 실리콘 질화막을 포함하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 셀 영역에 형성된 제2 절연막을 식가 제거하는 단계는 습식 세정 식각 단계를 더 포함하는 반도체 장치의 제조 방법.
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