KR20060075039A - 반도체장치의 랜딩플러그콘택 형성 방법 - Google Patents

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Abstract

본 발명은 스토리지노드콘택플러그와 게이트라인간 SAC 페일을 방지할 수 있는 반도체장치의 랜딩플러그콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 랜딩플러그콘택 형성 방법은 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계, 상기 제1활성영역과 제2활성영역의 경계지역 상부에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 게이트스페이서를 형성하는 단계, 상기 게이트스페이서 상부에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각하여 상기 게이트라인 사이를 개방시키는 랜딩플러그콘택홀을 형성하는 단계, 상기 랜딩플러그콘택홀 내부에 드러난 게이트스페이서를 선택적으로 식각하여 상기 게이트라인의 양측벽에 접하는 랜딩플러그콘택스페이서를 형성하는 단계, 상기 랜딩플러그콘택홀을 채울때까지 전면에 도전막을 형성하는 단계, 및 상기 게이트라인의 상부 표면이 드러날때까지 상기 도전막을 선택적으로 제거하여 랜딩플러그콘택을 형성하는 단계를 포함한다.
랜딩플러그콘택, 종횡비, SAC 페일, 갭필마진

Description

반도체장치의 랜딩플러그콘택 형성 방법{METHOD FOR FORMING LANDING PLUG IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체장치의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
34 : 트렌치 35 : 게이트절연막
36 : 폴리실리콘막 37 : 텅스텐실리사이드막
38 : 게이트하드마스크질화막 39a : 게이트스페이서
40 : 층간절연막 41 : 마스크
42 : 랜딩플러그콘택홀 43a, 43b : 랜딩플러그콘택
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체장치의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법에 관한 것이다.
일반적으로 반도체장치 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택식각(Self Aligned Contact etch; SAC) 공정을 이용하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 폴리실리콘막(14), 텅스텐실리사이드막(15) 및 게이트하드마스크질화막(16)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트라인 상부에 게이트스페이서(17)를 형성한 후, 게이트라인 사이의 갭(gap)을 충분히 채울 때까지 게이트스페이서(17) 상에 층간절연막(Inter Layer Dielectric, 18)을 형성한다.
다음으로, 층간절연막(18)을 CMP 공정을 통해 평탄화시킨 후에, 평탄화된 층 간절연막(18) 상에 랜딩플러그콘택마스크(19)를 형성한다.
이어서, 자기정렬콘택식각 공정, 즉 랜딩플러그콘택마스크(19)를 식각배리어로 층간절연막(18)을 식각하여 게이트라인 사이를 개방시키는 랜딩플러그콘택홀(20)을 형성한다.
도 1b에 도시된 바와 같이, 랜딩플러그콘택마스크(19)를 제거한 후, 게이트스페이서(17)에 대해 랜딩플러그콘택스페이서 식각(LPC spacer etch) 공정을 진행하여 게이트라인의 양측벽에 접하는 랜딩플러그콘택스페이서(17a)를 형성한다.
이어서, 랜딩플러그콘택홀(20)을 채울때까지 전면에 폴리실리콘막을 증착한 후 게이트라인의 상부 표면이 드러날때까지 CMP 공정을 진행하여 랜딩플러그콘택(21)을 형성한다.
상술한 종래기술은 랜딩플러그콘택홀 형성을 위한 자기정렬콘택 식각 공정시의 게이트하드마스크질화막(16)의 손실 및 랜딩플러그콘택(21) 형성을 위한 CMP 공정시의 게이트하드마스크질화막(16) 손실을 고려하여 일정 두께 이상의 게이트하드마스크질화막(16)을 확보해야 한다.
그러나, 게이트하드마스크질화막(16)의 두께를 일정 이상 두껍게 형성하는 경우에는 종횡비(Aspect ratio) 증가에 의해 갭필마진이 부족하게 되어 층간절연막(18)의 갭필 불량이 발생하고, 또한 두께를 증가시켰다고는 하나 자기정렬콘택식각 공정 및 CMP 공정시에 여전히 게이트하드마스크질화막 손실이 발생하므로 랜딩플러그콘택 위에 형성되는 스토리지노드콘택플러그와 게이트라인간 SAC 페일(fail)이 발생되는 것을 피할 수 없다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 갭필마진을 감소시키는 두께증가없이 게이트하드마스크질화막 손실에 의한 스토리지노드콘택플러그와 게이트라인간 SAC 페일을 방지할 수 있는 반도체장치의 랜딩플러그콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 랜딩플러그콘택 형성 방법은 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계, 상기 제1활성영역과 제2활성영역의 경계지역 상부에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 게이트스페이서를 형성하는 단계, 상기 게이트스페이서 상부에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각하여 상기 게이트라인 사이를 개방시키는 랜딩플러그콘택홀을 형성하는 단계, 상기 랜딩플러그콘택홀 내부에 드러난 게이트스페이서를 선택적으로 식각하여 상기 게이트라인의 양측벽에 접하는 랜딩플러그콘택스페이서를 형성하는 단계, 상기 랜딩플러그콘택홀을 채울때까지 전면에 도전막을 형성하는 단계, 및 상기 게이트라인의 상부 표면이 드러날때까지 상기 도전막을 선택적으로 제거하여 랜딩플러그콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체장치의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한다. 이때, 필드산화막(32)은 LOCOS(Local oxidation of silicon) 공정을 이용하여 형성하나, STI(Shallow Trench Isolation) 공정을 통해서도 형성할 수 있다.
위와 같은 필드산화막(32)에 의해 반도체 기판(31)의 활성영역이 정의되며, 활성영역은 스토리지노드가 연결될 제1활성영역(101)과 비트라인이 연결될 제2활성영역(102)으로 구분된다.
다음으로, 반도체 기판(31)상에 마스크(33)를 형성한다. 이때, 마스크(33)는 반도체 기판(31)의 활성영역 중에서 스토리지노드가 연결될 제1활성영역(101)을 리세스시키기 위한 식각마스크로서, 마스크(33)는 반도체 기판(31)의 활성영역 중에서 제1활성영역(101)은 오픈시키고 비트라인이 연결될 나머지 제2활성영역(102)은 덮는 형태를 갖는다. 여기서, 제1활성영역(101)은 하나의 셀영역에서 스토리지노드가 두 개 형성되므로 제2활성영역(102) 양측으로 각각 위치한다.
상기한 마스크(33)로는 감광막, 산화막을 이용하거나, 별도의 하드마스크 공 정을 추가로 도입할 수도 있다.
다음으로, 마스크(33)를 식각배리어로 하여 오픈된 제1활성영역(201)을 소정 깊이로 식각하여 트렌치(34)를 형성한다. 이때, 트렌치(34)의 깊이는 200Å∼1000Å 범위로 조절하여, 스토리지노드가 연결될 제1활성영역(101)과 비트라인이 연결될 제2활성영역(102) 사이에 단차(d)가 200Å∼1000Å 범위가 되도록 한다. 즉, 제2활성영역(102)에 비해 제1활성영역(101)이 200Å∼1000Å 정도 더 낮은 위치에 형성된다.
위와 같은 트렌치(34) 형성을 위한 식각 공정은, 5mtorr∼20mtorr의 압력과 500W∼2000W의 파워범위하에서 Cl2/HBr/O2/CF4/CHF3의 혼합가스 분위기로 진행한다.
도 2b에 도시된 바와 같이, 트렌치(34)를 포함한 반도체 기판(31) 상부에 게이트절연막(35), 폴리실리콘막(36), 텅스텐실리사이드막(37) 및 게이트하드마스크질화막(38)을 적층한다. 위와 같은, 게이트절연막(35), 폴리실리콘막(36), 텅스텐실리사이드막(37) 및 게이트하드마스크질화막(38)을 적층할 때 트렌치(34)의 탑코너 상부에서는 라운드(round) 형태의 프로파일을 갖고 적층된다.
한편, 폴리실리콘막(36)은 200Å∼1000Å, 텅스텐실리사이드막(37)은 500Å∼1500Å 및 게이트하드마스크질화막(38)은 1000Å∼1500Å 두께로 형성한다.
도 2c에 도시된 바와 같이, 게이트하드마스크질화막(38), 텅스텐실리사이드막(37), 폴리실리콘막(36) 및 게이트절연막(35)을 순차적으로 식각하여 게이트라인을 형성한다.
이때, 게이트라인은 활성영역 상부를 가로지르는 형태로 형성되는데, 단차가 발생된 제1활성영역(101)과 제2활성영역(102)에 모두 걸쳐서 형성되어 스텝게이트(Step-gate) 구조를 갖는다.
게이트라인을 자세히 살펴보면, 게이트라인의 일측면은 제1활성영역(101)의 바닥에 이르고, 타측면은 제2활성영역(102)의 표면에 이르러 제1활성영역(101)과 제2활성영역(102)의 경계부분 상부에 형성되기 때문에, 게이트라인은 평판 형태가 아니라 스텝 구조를 갖는다.
위와 같이, 본 발명은 게이트라인을 구성하는 게이트하드마스크질화막(38) 중에서 후속 스토리지노드콘택플러그에 접촉하는 부분이 스페이서 역할을 하도록 형성하고 있다.
더불어, 본 발명은 트렌치(34)에 의해 낮은 위치에 형성된 제1활성영역(101)과 평평한 제2활성영역(102) 모두에 걸쳐서 형성되어 스텝게이트 구조를 가지므로 게이트라인에 의해 정의되는 채널은 통상적인 평판 트랜지스터의 채널길이에 비해 더 늘어난다.
한편, 게이트라인 형성시, 게이트하드마스크질화막(38)의 식각 공정은 30mtorr∼70mtorr의 압력과 500W∼2000W의 파워범위 하에서 CF4/CHF3/O2/Ar의 혼합가스 분위기로 진행한다.
그리고, 텅스텐실리사이드막(37)과 폴리실리콘막(36)의 식각 공정은, 4mtorr∼50mtorr의 압력과 500W∼1000W의 파워범위 하에서 C2F6/NF3/Cl2 /O2/N2/He/HBr의 혼 합가스 분위기로 진행한다.
도 2d에 도시된 바와 같이, 게이트라인을 포함한 전면에 게이트스페이서(39)로 사용될 절연막을 증착한 후 게이트라인 사이의 갭(gap)을 충분히 채울 때까지 게이트스페이서(39) 상에 층간절연막(Inter Layer Dielectric, 40)을 형성한다. 이때, 층간절연막(40)은 BPSG로 형성하며, 그 두께는 5000Å∼8000Å 범위이다. 한편, 층간절연막(40)을 BPSG로 형성하는 경우에는, 막질 치밀화를 위해 후속 공정으로 습식어닐을 진행할 수 있다.
다음으로, 층간절연막(40)을 CMP 공정을 통해 평탄화시킨다. 이때, CMP 공정은 게이트하드마스크질화막(38) 위에서 연마가 정지할때까지 진행한다.
도 2e에 도시된 바와 같이, 평탄화된 층간절연막(40) 상에 랜딩플러그콘택마스크(41)를 형성한다. 이때, 랜딩플러그콘택마스크(41)는 감광막으로 형성하거나, 또는 하드마스크질화막을 적용한다.
이어서, 자기정렬콘택식각 공정, 즉 랜딩플러그콘택마스크(41)를 식각배리어로 층간절연막(40)을 식각하여 게이트라인 사이를 개방시키는 랜딩플러그콘택홀(42)을 형성한다. 이때, 랜딩플러그콘택홀(42)을 형성하기 위한 식각 공정은, 15mtorr∼50mtorr의 압력과 1000W∼2000W의 파워범위 하에서 C4F8/C5F8/C4F6/CH2F2 /Ar/O2/CO/N2의 혼합가스 분위기로 진행한다.
도 2f에 도시된 바와 같이, 랜딩플러그콘택마스크(41)를 스트립을 통해 제거한 후, 자기정렬콘택식각 공정시 발생된 폴리머를 제거하기 위한 세정을 진행한다.
이때, 세정은 H2SO4/H2O2의 혼합용액이나 300:1 BOE 용액을 이용하며, 폴리머를 제거하면서 랜딩플러그콘택홀(42)의 바닥면적을 넓혀준다.
다음으로, 게이트스페이서(39)에 대해 랜딩플러그콘택스페이서 식각(LPC spacer etch) 공정을 진행하여 게이트라인의 양측벽에 접하는 랜딩플러그콘택스페이서(39a)를 형성한다. 이때, 게이트스페이서(39)의 식각공정은, 25mtorr∼50mtorr의 압력과 300W∼700W의 파워범위 하에서 CF4/CHF3/Ar의 혼합가스 분위기로 진행한다.
위와 같은 랜딩플러그콘택스페이서(39a) 형성시 게이트라인 사이의 반도체기판의 식각손실이 발생될 수 있는데, 반도체 기판의 식각손실은 100Å∼200Å 범위로 제어한다.
결국, 스토리지노드콘택플러그가 접촉하는 게이트라인의 양측벽에는 게이트하드마스크질화막(38)과 랜딩플러그콘택스페이서(39a)의 이중 스페이서 구조를 갖게 되며, 이 이중 스페이서의 총 두께는 250Å∼400Å 범위가 된다.
이어서, 랜딩플러그콘택홀(42)을 채울때까지 전면에 폴리실리콘막을 500Å∼2000Å 두께로 증착한 후 게이트라인의 상부 표면이 드러날때까지 CMP 공정 또는 에치백을 진행하여 랜딩플러그콘택(43a, 43b)을 형성한다. 여기서, 랜딩플러그콘택(43a, 43b)은 스토리지노드콘택플러그 역할을 하는 랜딩플러그콘택(43a)와 비트라인콘택플러그 역할을 하는 랜딩플러그콘택(43b)으로 구분된다. 한편, 랜딩플러그콘택(43a, 43b)을 형성하기 위한 에치백은 5mtorr∼15mtorr의 압력과 100W∼500W의 파워범위 하에서 C2F6/Cl2/HBr/CHF3의 혼합가스 분위기에서 진행한다.
상술한 바와 같이, 본 발명은 게이트하드마스크질화막의 두께를 증가시키지 않고, 트렌치를 이용하여 게이트라인을 형성하므로써 스토리지노드콘택플러그와 접촉하는 지역의 게이트하드마스크질화막을 스페이서 형태로 형성하고 있다. 즉, 트렌치(34)의 탑코너에 의해 'M'만큼 마진이 확보되어 게이트하드마스크질화막(38)의 손실이 발생하더라도 그 손실량이 극히 적어 스토리지노드콘택플러그와 게이트라인간 SAC 페일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트하드마스크질화막의 두께를 증가시키지 않아도 되므로 종횡비를 감소시켜 층간절연막의 갭필마진을 충분히 확보하고 자기정렬콘택식각 공정의 페일을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계;
    상기 제1활성영역과 제2활성영역의 경계지역 상부에 일측면은 상기 제1활성영역의 일부분까지 연장되고 타측면은 상기 제2활성영역의 일부분까지 연장되어 스텝 구조를 갖는 게이트라인을 형성하는 단계;
    상기 게이트라인을 포함한 전면에 게이트스페이서를 형성하는 단계;
    상기 게이트스페이서 상부에 상기 게이트라인 사이를 채우는 층간절연막을 형성하는 단계;
    상기 층간절연막을 자기정렬콘택식각하여 상기 게이트라인 사이를 개방시키는 랜딩플러그콘택홀을 형성하는 단계;
    상기 랜딩플러그콘택홀 내부에 드러난 게이트스페이서를 선택적으로 식각하여 상기 게이트라인의 양측벽에 접하는 랜딩플러그콘택스페이서를 형성하는 단계;
    상기 랜딩플러그콘택홀을 채울때까지 전면에 도전막을 형성하는 단계; 및
    상기 게이트라인의 상부 표면이 드러날때까지 상기 도전막을 선택적으로 제거하여 랜딩플러그콘택을 형성하는 단계
    를 포함하는 반도체장치의 랜딩플러그콘택 형성 방법.
  2. 제1항에 있어서,
    제1활성영역과 상기 제1활성영역에 비해 단차가 높은 제2활성영역을 갖는 반도체 기판을 준비하는 단계는,
    상기 반도체기판의 상기 제2활성영역으로 예정된 영역 상부에 마스크를 형성하는 단계;
    상기 마스크를 식각배리어로 상기 반도체 기판을 소정 깊이로 식각하여 상기 제1활성영역이 되는 트렌치를 형성하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체장치의 랜딩플러그콘택 형성 방법.
  3. 제2항에 있어서,
    상기 트렌치를 형성하는 단계는,
    5mtorr∼20mtorr의 압력과 500W∼2000W의 파워범위하에서 Cl2/HBr/O2/CF4/CHF3의 혼합가스 분위기로 진행하는 것을 특징으로 하는 반도체장치의 랜딩플러그콘택 형성 방법.
  4. 제2항에 있어서,
    상기 트렌치의 깊이는,
    200Å∼1000Å 범위인 것을 특징으로 하는 반도체장치의 랜딩플러그콘택 형성 방법.
  5. 제1항에 있어서,
    상기 게이트라인은,
    게이트절연막, 폴리실리콘막, 텅스텐실리사이드막 및 게이트하드마스크질화막의 순서로 적층되며, 상기 게이트하드마스크질화막은 상기 제1활성영역과 상기 제2활성영역의 경계부분 상부에서 라운드 형태의 프로파일을 갖고 형성되는 것을 특징으로 하는 반도체장치의 랜딩플러그콘택 형성 방법.
  6. 제1항에 있어서,
    상기 랜딩플러그콘택홀을 형성하는 단계는,
    15mtorr∼50mtorr의 압력과 1000W∼2000W의 파워범위 하에서 C4F8/C5F8/C4F6/CH2F2 /Ar/O2/CO/N2의 혼합가스 분위기로 진행하는 것을 특징으로 하는 반도체장치의 랜딩플러그콘택 형성 방법.
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