KR20010004301A - 래치업 발생을 방지할 수 있는 풀 씨모스 에스램 셀 - Google Patents

래치업 발생을 방지할 수 있는 풀 씨모스 에스램 셀 Download PDF

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KR20010004301A
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Abstract

본 발명은, 보다 용이하게 래치업의 발생을 방지할 수 있는 풀 씨모스 에스램 셀에 관한 것으로, n웰에 형성되는 PMOS 트랜지스터와 p웰에 형성되어 억세스 트랜지스터(access transistor) 및 드라이버 트랜지스터(driver transistor)를 이루는 NMOS 트랜지스터를 구비하는 풀 씨모스 에스램(full CMOS SRAM) 셀에 있어서, 상기 N웰을 상기 공급전원에 연결하여 N웰 전압을 공급전원전압으로 유지시키는 n+픽업(pick up) 영역; 및 상기 P웰을 접지전원에 연결하여 P웰 전압을 접지전원전압으로 유지시키는 p+픽업영역을 포함하는 풀 씨모스 에스램 셀을 제공한다.

Description

래치업 발생을 방지할 수 있는 풀 씨모스 에스램 셀{(FULL CMOS SRAM CELL CAPABLE OF PREVENTING LATCH UP}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 풀 씨모스 에스램 셀(full CMOS SRAM cell)에 관한 것이다.
도1에 도시한 바와 같이 SRAM 셀은 기본적으로 6개의 트랜지스터가 서로 연결된 구조를 가지며, 6개 트랜지스터를 모두 실리콘 기판에 형성하는 것을 풀 씨모스 에스램 셀이라 한다. 도1에서 도면부호 W/L은 워드라인, Bit는 비트라인, /Bit는 비트바라인, Q1 및 Q2는 PMOS 트랜지스터, Q3 및 Q4는 드라이버 트랜지스터(driver transistor), Q5 및 Q6은 억세스 트랜지스터(access transistor), Vdd는 공급전원, Vss는 접지전원을 각각 나타낸다. 상기 드라이버 트랜지스터 및 억세스 트랜지스터는 모두 NMOS 트랜지스터이다.
풀 씨모스 에스램 셀은 하나의 셀 안에 도2에 도시한 바와 같은 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 CMOS 트랜지스터를 구비하는데, 이러한 셀 구조에서 가장 문제가 되는 것 중의 하나가 래치업(latch up)에 의한 소자의 손상이다.
래치업은 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 CMOS 트랜지스터에서 원하지 않게 발생되는 것으로, 이를 방지하기 위해서는 NMOS 트랜지스터와 PMOS 트랜지스터의 간격을 크게 유지하여하므로 SRAM 소자의 고집적화에 가장 큰 걸림돌이 될 뿐만 아니라, SRAM이 아닌 다른 소자에서도 소자의 신뢰성을 저하시키는 가장 큰 요인 중의 하나이다.
래치업 발생 현상은, CMOS 트랜지스터에서 기생 NPN, PNP 바이폴라 트랜지스터(bipolar transistor)의 에미터, 베이스, 콜렉터가 하나의 루프(loop)를 이루고, 이러한 하나의 루프에 외부에서 과도한 전하가 주입되면 기생 NPN, PNP 바이폴라 트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급전원(power supply)(Vdd)에서 접지전원(ground)(Vss)으로 전류가 과도하게 흐르는 현상이다
이를 방지하기 위해서는 두 기생 바이폴라 트랜지스터의 증폭작용을 일으키는 통로를 차단해야 하는데 이러한 차단 방법 중의 하나는 바이폴라 트랜지스터의 베이스에 해당하는 웰에 픽업(pick-up)(또는 웰 콘택, well contact)을 만들어 웰의 전위(potential)가 증가되지 않도록 하는 것이고, 또 다른 하나는 NMOS 트랜지스터와 PMOS 트랜지스터의 간격을 크게 하여 전체 전류 경로를 길게 하는 방법이다.
SRAM 셀에서 래치업을 발생하는 것을 방지하기 위해서는 N 웰의 p+영역과, P 웰의 n+영역 사이의 간격을 크게 해주어야 하는데, 이러한 방법은 셀 크기를 증가시키는 가장 큰 요인이 되기 때문에 이를 해결하기 위하여 격리(isolation) 방법으로 트렌치(trench)를 이용하여 p+와 n+의 전기적인 경로를 증가시키는 방법이 제시되었다. 그러나, 이러한 방법은 기판을 깊게 식각하여 트렌치를 형성하여야 하기 때문에 공정이 복잡한 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 보다 용이하게 래치업의 발생을 방지할 수 있는 풀 씨모스 에스램 셀을 제공하는데 그 목적이 있다.
도1은 통상의 에스램 셀 회로도,
도2는 통상의 CMOS 트랜지스터의 단면도,
도3a 내지 도3e는 본 발명의 일실시예에 따른 풀 씨모스 에스램 셀의 레이아웃,
도4a는 도3a의 X-X' 선을 따른 단면도,
도4b는 도3b의 Y-Y' 선을 따른 단면도,
도4c는 도3c의 Z-Z' 선을 따른 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
active: 활성영역 poly1: 제1 폴리실리콘막
metal1: 제1 금속막 metal2: 제2 금속막
mlc: 제1 금속콘택 m2c: 제2 금속콘택
LIC: 국부연결콘택 n imp: n+이온주입 마스크
p imp: p+이온주입 마스크 go: 게이트 산화막
상기 목적을 달성하기 위한 본 발명은, n웰에 형성되는 PMOS 트랜지스터와 p웰에 형성되어 억세스 트랜지스터(access transistor) 및 드라이버 트랜지스터(driver transistor)를 이루는 NMOS 트랜지스터를 구비하는 풀 씨모스 에스램(full CMOS SRAM) 셀에 있어서, 상기 N웰을 상기 공급전원에 연결하여 N웰 전압을 공급전원전압으로 유지시키는 n+픽업(pick up) 영역; 및 상기 P웰을 접지전원에 연결하여 P웰 전압을 접지전원전압으로 유지시키는 p+픽업영역을 포함하는 풀 씨모스 에스램 셀을 제공한다.
상기 풀 씨모스 에스램 셀은 워드라인(word line), 억세스 트랜지스터(access transistor)의 게이트 전극 및 드라이버 트랜지스터(driver transistor)의 게이트 전극을 이루는 제1 전도막; 상기 드라이버 트랜지스터의 소오스와 연결되는 접지전원 및 상기 PMOS 트랜지스터의 소오스와 연결되는 공급전원을 이루는 제2 전도막; 상기 억세스 트랜지스터의 드레인에 연결되는 비트라인(bit line) 및 비트바라인(bit bar line)을 이루는 제3 전도막; 및 상기 제1 전도막과 활성영역을 연결하는 국부연결콘택을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 풀 씨모스 에스램 셀을 상세히 설명한다.
도3a 내지 도3e는 본 발명의 일실시예에 따른 풀 씨모스 에스램 셀의 레이아웃(layout)이고, 도4a는 도3a의 X-X' 선을 따른 단면도이고, 도4b는 도3b의 Y-Y' 선을 따른 단면도이고, 도4c는 도3c의 Z-Z' 선을 따른 단면도이다.
도3a의 레이아웃은 도3b 내지 도3e의 레이아웃을 모두 중첩하여 나타낸 것이다. 도3b는 활성영역(active)과 워드라인 및 각 트랜지스터의 게이트 전극을 이루는 제1 폴리실리콘막(poly1)의 레이아웃이고, 도3c는 n+이온주입 마스크(n+imp)와 p+이온주입 마스크(p+imp)를 나타내는 레이아웃이고, 도3d는 제1 폴리실리콘막(poly1)과 활성영역을 연결하는 국부연결콘택(local interconnection contact)(LIC)과 공급전원콘택(VddCT), 접지전원콘택(VssCT), 비트라인 콘택(BitCT), n+픽업 및 p+픽업을 이루는 제1 금속콘택(M1C)을 보이는 레이아웃이고, 도3e는 공급전원(Vdd) 및 접지전원(Vss)을 제1 금속막(metal1)과 비트라인(Bit) 및 비트바라인(/ Bit)을 이루는 제2 금속막을 보이는 레이아웃이다.
상기 제1 금속콘택(M1C) 중 접지전원콘택(VssCT)은 NMOS 트랜지스터의 소오스와 접지전원(Vss)을 연결하고, 공급전원콘택(VddCT)은 PMOS 트랜지스터의 소오스와 공급전원(Vdd)을 연결시켜 준다. n+픽업은 N웰을 공급전원(Vdd) 선에 연결하여 N웰 전압을 항상 공급전원(Vdd)전압으로 유지시키는 기능을 하고, p+픽업은 P웰을 접지전원(Vss) 선에 연결하여 N웰 전압을 항상 접지전원(VsS)전압으로 유지시키는 기능을 한다. 이와 같이 래치업의 발생을 방지할 수 있는 풀 씨모스 에스램 셀을 구성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 셀 내에 웰 픽업이 형성되어 있으므로, 래치업 억제 능력을 향상시킬 수 있어서 SRAM 셀의 안정성을 높일 수 있다. 또한, 래치업 방지를 위해 유지하던 NMOS 트랜지스터와 PMOS 트랜지스터의 간격을 줄일 수 있어 셀 크기를 감소시킬 수 있다.

Claims (2)

  1. n웰에 형성되는 PMOS 트랜지스터와 p웰에 형성되어 억세스 트랜지스터(access transistor) 및 드라이버 트랜지스터(driver transistor)를 이루는 NMOS 트랜지스터를 구비하는 풀 씨모스 에스램(full CMOS SRAM) 셀에 있어서,
    상기 N웰을 상기 공급전원에 연결하여 N웰 전압을 공급전원전압으로 유지시키는 n+픽업(pick up) 영역; 및
    상기 P웰을 접지전원에 연결하여 P웰 전압을 접지전원전압으로 유지시키는 p+픽업영역
    을 포함하는 풀 씨모스 에스램 셀.
  2. 제 1 항에 있어서,
    워드라인(word line), 억세스 트랜지스터(access transistor)의 게이트 전극 및 드라이버 트랜지스터(driver transistor)의 게이트 전극을 이루는 제1 전도막;
    상기 드라이버 트랜지스터의 소오스와 연결되는 접지전원 및 상기 PMOS 트랜지스터의 소오스와 연결되는 공급전원을 이루는 제2 전도막;
    상기 억세스 트랜지스터의 드레인에 연결되는 비트라인(bit line) 및 비트바라인(bit bar line)을 이루는 제3 전도막; 및
    상기 제1 전도막과 활성영역을 연결하는 국부연결콘택을 포함하는 씨모스 에스램 셀.
KR1019990024924A 1999-06-28 1999-06-28 래치업 발생을 방지할 수 있는 풀 씨모스 에스램 셀 KR20010004301A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760910B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 공통 컨택을 갖는 에스램 메모리 소자

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KR100760910B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 공통 컨택을 갖는 에스램 메모리 소자

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