KR19990055503A - 멀티 포트 에스램 - Google Patents

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Abstract

본 발명은 리드 메모리 포트들의 드라이버 트랜지스터를 공통으로 사용하도록 한 멀티 포트 에스램에 관한 것이다.
이를 위해 본 발명은 외부로부터 인가되는 라이트워드라인드라이버의 출력신호에 따라, 외부로부터 입력된 데이터신호를 래치하는 데이터래치부와, 상기 데이터래치부의 데이터를 각각의 제 1~4포트로 전달시켜 주는 구동부와, 외부로부터 인가되는 리드워드라인드라이버의 제 1~4출력신호에 따라, 상기 데이터 래치부의 데이터신호를 제 1~4리드비트라인 및 제 1~4리드비트라인으로 출력하는 제 1~4포트로 구성된다.

Description

멀티 포트 에스램
본 발명은 멀티 포트 에스램에 관한 것으로, 특히 리드 메모리 포트들의 드라이버 트랜지스터를 공통으로 사용하도록 한 멀티 포트 에스램에 관한 것이다.
종래의 멀티 포트 에스램은 도 1에 도시된 바와 같이, 외부로부터 인가되는 라이트워드라인드라이버(write word line driver)(미도시)의 출력신호(WWDDR)에 따라, 데이터를 래치하는 데이터래치부(10)와,
외부로부터 인가되는 리드워드라인드라이버(미도시)의 제 1출력신호(RWDDR0)에 따라, 상기 래치부(10)의 데이터를 제 1리드비트라인(RBL0) 및 제 1리드비트바라인(RBBL0)으로 출력하는 제 1포트(20)와,
외부로부터 인가되는 리드워드라인드라이버(미도시)의 제 2출력신호(RWDDR1)에 따라, 상기 래치부(10)의 데이터를 제 2리드비트라인(RBL1) 및 제 2리드비트바라인(RBBL1)으로 출력하는 제 2포트(30)와,
외부로부터 인가되는 리드워드라인드라이버(미도시)의 제 3출력신호(RWDDR2)에 따라, 상기 래치부(10)의 데이터를 제 3리드비트라인(RBL2) 및 제 3리드비트바라인(RBBL2)으로 출력하는 제 3포트(40)와,
외부로부터 인가되는 리드워드라인드라이버(미도시)의 제 4출력신호(RWDDR3)에 따라, 상기 래치부(10)의 데이터를 제 4리드비트라인(RBL3) 및 제 4리드비트바라인(RBBL3)으로 출력하는 제 4포트(10)로 구성된다.
상기 데이터래치부(10)는 소스로는 전원전압(Vcc)이 인가되는 제 1피모스트랜지스터(P1)와,
그 제 1피모스트랜지스터(P1)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 1엔모스트랜지스터(N1)로 이루어지는 제 1씨모스인버터(12)와,
소스로는 전원전압(Vcc)이 인가되는 제 2피모스트랜지스터(P2)와, 그 제 2피모스트랜지스터(P2)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 2엔모스트랜지스터(N2)로 이루어지는 제 2씨모스인버터(14)와,
게이트로는 라이트워드라인드라이버(WWDDR)의 출력신호가 인가되고, 소스로는 상기 제 1씨모스인버터(12)의 출력신호가 인가되며, 드레인은 라이트비트라인(WBL)에 연결되는 제 3엔모스트랜지스터(N3)와,
게이트로는 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)가 인가되고, 소스로는 상기 제 2씨모스인버터(14)의 출력신호가 인가되며, 드레인은 라이트비트바라인(WBBL)에 연결되는 제 4엔모스트랜지스터(N4)로 구성된다.
이때, 상기 제 3엔모스트랜지스터(N3) 및 제 4엔모스트랜지스터(N4)는 라이트 억세스용 트랜지스터들이고, 상기 제 1씨모스인버터(12)의 출력신호는 제 2씨모스인버터(14)의 입력단으로 인가되고, 제 2씨모스인버터(14)의 출력신호는 제 1씨모스인버터(12)의 입력단으로 인가되도록 구성되어 래치 기능을 수행한다.
상기 제 1포트(20)는 외부의 리드워드라인드라이버의 제 1출력신호(RWDDR0)가 게이트로 인가되고, 드레인이 제 1리드비트라인(RBL0)에 연결되는 제 5엔모스트랜지스터(N5)와,
그 제 5엔모스트랜지스터(N5)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 2씨모스인버터(14)의 출력신호가 인가되는 제 6엔모스트랜지스터(N6)와,
상기 리드워드라인드라이버의 제 1출력신호(RWDDR0)가 게이트로 인가되고, 드레인이 제 1리드비트바라인(RBBL0)에 연결되는 제 7엔모스트랜지스터(N7)와, 그 제 7엔모스트랜지스터(N7)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 1씨모스인버터(12)의 출력신호가 인가되는 제 8엔모스트랜지스터(N8)로 구성된다.
상기 제 2포트는 외부의 리드워드라인드라이버(미도시)의 제 2출력신호(RWDDR1)가 게이트로 인가되고, 드레인이 제 2리드비트라인(RBL1)에 연결되는 제 9엔모스트랜지스터(N9)와,
그 제 9엔모스트랜지스터(N9)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 2씨모스인버터(14)의 출력신호가 인가되는 제 10엔모스트랜지스터(N10)와,
상기 리드워드라인드라이버의 제 2출력신호(RWDDR1)가 게이트로 인가되고, 드레인이 제 2리드비트바라인(RBBL1)에 연결되는 제 11엔모스트랜지스터(N11)와,
그 제 11엔모스트랜지스터(N11)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 1씨모스인버터(12)의 출력신호가 인가되는 제 12엔모스트랜지스터(N12)로 구성된다.
상기 제 3포트(40)는 외부의 리드워드라인드라이버의 제 3출력신호(REDDR2)가 게이트로 인되고, 드레인이 제 3리드비트라인(RBL2)에 연결되는 제 13엔모스트랜지스터(N13)와,
그 제 13엔모스트랜지스터(N13)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 2씨모스인버터(14)의 출력신호가 인가되는 제 14엔모스트랜지스터(N14)와,
상기 리드워드라인드라이버의 제 3출력신호(RWDDR2)가 게이트로 인가되고, 드레인이 제 3리드비트바라인(RBBL2)에 연결되는 제 15엔모스트랜지스터(N15)와,
그 제 15엔모스트랜지스터(N15)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 1씨모스인버터(12)의 출력신호가 인가되는 제 16엔모스트랜지스터(N16)로 구성된다.
제 4포트(50)는 외부의 리드워드라인드라이버의 제 4출력신호(REDDR3)가 게이트로 인가되고, 드레인이 제 4리드비트라인(RBL3)에 연결되는 제 17엔모스트랜지스터(N17)와,
그 제 17엔모스트랜지스터(N17)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 2씨모스인버터(14)의 출력신호가 인가되는 제 18엔모스트랜지스터(N18)와,
상기 리드워드라인드라이버의 제 4출력신호(RWDDR3)가 게이트로 인가되고, 드레인이 제 4리드비트바라인(RBBL3)에 연결되는 제 19엔모스트랜지스터(N19)와,
그 제 19엔모스트랜지스터(N19)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되고, 게이트로는 상기 제 1씨모스인버터(12)의 출력신호가 인가되는 제 20엔스트랜지스터(N20)로 구성된다.
이때, 상기 제 5, 제 7, 제 9, 제 11, 제 13, 제 15, 제 17, 제 19 엔모스트랜지스터들(N5, N7, N9, N11, N13, N15, N17, N19)은 리드 억세스 기능을 수행하고 제 6, 제 8, 제 10, 제 12, 제 14, 제 16, 제 18, 제 20엔모스트랜지스터들(N6, N8, N10, N12, N14, N16, N18, N20)은 그 리드 억세스 트랜지스터들을 드라이브 시키기 위한 드라이버 트랜지스터들이다.
이와같이 구성된 종래기술의 멀티 포트 에스램의 동작 및 작용을 도 1을 참조하여 설명하면 다음과 같다.
먼저, 라이트(write)동작일 경우, 도 2a의 외부의 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)가 하이레벨이면 제 3, 4엔모스트랜지스터들(N3,N4)이 턴온되어, 라이트비트라인(WBL) 및 라이트비트바라인(WBBL)을 통해 입력되는 외부의 데이터들이 제 1, 2씨모스인버들(12,14)의 출력단으로 각각 전달된다.
즉, 예를 들어 도 2b 및 도 2c와 같이, 라이트비트라인(WBL)을 통해 입력되는 데이터신호가 하이레벨에서 로우레벨로 변화되고, 라이트비트바라인(WBBL)을 통해 입력되는 데이터신호가 로우레벨에서 하이레벨로 변화될 때, 도 2d 및 도 2e와 같이, 그 데이터신호들이 전달되는 제 1, 2씨모스인버들(12,14)의 출력단들(제 1, 2노드 A,B)은 로우레벨 및 하이레벨로 각각 바뀌게 된다. 그리고, 제 1, 2씨모스인버들(12,14)은 로우레벨 및 하이레벨로 각각 바뀌게 된다. 그리고, 그 1, 2씨모스인버들(12,14)은 래치기능을 수행하여 그 출력단들의 전압레벨을 로우레벨 및 하이레벨로 유지한다.
이어서, 리드(read)동작의 경우는 외부의 리드워드라인드라이버(미도시)의 출력신호들(REDDR0~REDDR3)이 하이레벨일 때 수행된다.
도 3a와 같이, 리드워드라인드라이버(미도시)의 제 1출력신호(REDDR0)가 하이레벨로 입력되면 제 1포트(20)가 리드동작을 수행하게 되는데, 상기 제 1, 2씨모스인버들(12,14)의 출력단들(제 1, 2노드(A,B))에 각각 로우레벨 및 하이레벨의 데이터신호가 있다면, 그 신호들에 의해 제 1포트의 제 6엔모스트랜지스터(N6)는 턴온되고, 제 8엔모스트랜지스터(N8)는 턴오프된다.
도 3d 및 도 3e에 도시된 바와 같이, 그 제 6엔모스트랜지스터(N6) 및 제 8엔모스트랜지스터(N8)의 출력에 의해 제 3노드(C)는 로우레벨로 변화되고, 제 4노드(D)는 하이레벨로 유지된다.
그 제 3노드(C) 및 제 4노드(D)의 신호들은 리드 억세스 트랜지스터인 제 5엔모스트랜지스터(N5) 및 제 6엔모스트랜지스터(N6)를 통해 도 3f 및 도 3g에 도시된 바와 같이, 제 1리드비트라인(RBL0) 및 제 1리드비트바라인(RBBL0)으로 전달되고, 외부로 출력된다.
또한, 제 2포트(30)~제 4포트(50)의 동작은 외부의 리드워드라인드라이버(미도시)의 제 2~제 4출력신호들(RWDDR1~RWDDR3)에 따라, 상기 제 1포트(20)의 동작과 동일하게 수행된다.
그러나, 상기와 같이 동작하는 종래의 멀티 포트 에스램은 리드 동작시에는 억세스 트랜지스터들 마다 독립적인 드라이버 트랜지스터들을 갖게 되므로 메모리 셀의 면적이 커지고, 드라이버 트랜지스터들의 사이즈를 크게하지 못하므로 데이터의 리드억세스 속도가 제한되는 문제점이 있었다.
따라서, 본 발명의 목적은 각각의 리드 메모리 포트의 드라이버 트랜지스터를 공통으로 사용하여, 트랜지스터들의 수를 줄일 수 있으며, 공통 드라이버 트랜지스터의 크기를 증가시켜 리드 억세스 속도를 향상시킬 수 있도록 한 멀티포트에스램을 제공하는데 있다.
이를 위해 본 발명은 외부로부터 인가되는 라이트워드라인드라이버의 출력신호에 따라, 외부로부터 입력된 데이터신호를 래치하는 데이터래치부와, 상기 데이터래치부의 데이터를 각각의 제 1~4포트로 전달시켜 주는 구동부와, 외부로부터 인가되는 리드워드라인드라이버의 제 1~4출력신호에 따라, 상기 데이터 래치부의 데이터신호를 제 1~4리드비트라인 및 제 1~4리드비트바라인으로 출력하는 제 1~4포트로 구성된다.
도 1은 종래기술의 멀티포트 에스램의 구성을 보인 회로도.
도 2a~도 2e는 도 1에 있어서, 라이트 동작일 때, 각 부에 대한 신호의 파형도.
도 3a~도 3g는 도 1에 있어서, 리드 동작일 때, 각 부에 대한 신호의 파형도.
도 4는 본 발명의 멀티 포트 에스램의 구성을 보인 회로도.
<도면의 주요부분에 대한 부호의 설명>
P31,P32 : 피모스트랜지스터 N31~N44 : 엔모스트랜지스터
100 : 데이터래치부 110 : 제 1씨모스인버터
120 : 제 2씨모스인버터 200 : 구동부
300 : 제 1포트 400 : 제 2포트
500 : 제 3포트 600 : 제 4포트
이하, 본 발명의 멀티 포트 에스램의 구성 및 동작에 대하여 상세히 설명하고자한다.
본 발명의 멀티 포트 에스램은 도 4에 도시된 바와 같이, 외부로부터 인가되는 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)에 따라, 외부로부터 입력된 데이터 신호를 래치하는 데이터래치부(100)와,
상기 데이터래치부(100)의 데이터신호를 각각의 포트들로 전달시켜 주는 구동부(200)와,
외부의 리드워드라인드라이버(미도시)의 제 1출력신호(REDDR0)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 1리드비트라인(RBL0) 및 제 1리드비트바라인(RBBL0)으로 출력하는 제 1포트(300)와,
외부의 리드워드라인드라이버(미도시)의 제 2출력신호(REDDR0)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 2리드비트라인(RBL1) 및 제 2리드비트바라인(RBBL1)으로 출력하는 제 2포트(400)와,
외부의 리드워드라인드라이버(미도시)의 제 3출력신호(RWDDR2)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 3리드비트라인(RBL2) 및 제 3리드비트바라인(RBBL2)으로 출력하는 제 3포트(500)와,
외부의 리드워드라인드라이버(미도시)의 제 4출력신호(RWDDR3)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 4리드비트라인(RBL3) 및 제 4리드비트바라인(RBBL3)으로 출력하는 제 4포트(600)로 구성된다.
상기 데이터래치부(100)는 소스로는 전원전압(Vcc)이 인가되는 제 1피모스트랜지스터(P31)와, 제 1피모스트랜지스터(P31)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 1엔모스트랜지스터(N31)로 이루어지는 제 1씨모스인버터(110)와,
소스로는 전원전압(Vcc)이 인가되는 제 2피모스트랜지스터(P2)와, 제 2피모스트랜지스터(P32)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 2엔모스트랜지스터(N32)로 이루어지는 제 2씨모스인버터(120)와,
게이트로는 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)이 인가되고, 소스로는 상기 제 1씨모스인버터(110)의 출력신호가 인가되며, 드레인은 라이트비트라인(WBL)에 연결되는 제 3엔모스트랜지스터(N33)와,
게이트로는 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)이 인가되고, 소스로는 상기 제 2씨모스인버터(120)의 출력신호가 인가되며, 드레인은 라이트비트바라인(WBBL)에 연결되는 제 4엔모스트랜지스터(N34)로 구성된다.
이때, 상기 제 3엔모스트랜지스터(N33) 및 제 4엔모스트랜지스터(N34)는 라이트 억세스용 트랜지스터들이고, 상기 제 1씨모스인버터(110)의 출력신호는 제 2씨모스인버터(120)의 입력단으로 인가되고, 제 2씨모스인버터(120)의 출력신호는 제 1씨모스인버터(110)의 입력단으로 인가되도록 구성되어 래치 기능을 수행한다.
상기 제 1포트(300)는 외부의 리드워드라인드라이버(미도시)의 제 1출력신호(RWDDR0)가 게이트로 인가되고, 드레인이 제 1리드비트라인(RBL0)에 연결되는 제 5엔모스트랜지스터(N35)와,
외부의 리드워드라인드라이버(미도시)의 제 1출력신호(REDDR0)가 게이트로 인가되고, 드레인은 제 1리드비트바라인(RBBL0)에 연결된 제 6엔모스트랜지스터(N36)로 구성된다.
상기 제 2포트(400)는 외부의 리드워드라인드라이버(미도시)의 제 2출력신호(RWDDR1)가 게이트로 인가되고, 드레인이 제 2리드비트라인(RBL1)에 연결되는 제 7엔모스트랜지스터(N37)와,
외부의 리드워드라인드라이버(미도시)의 제 2출력신호(REDDR1)가 게이트로 인가되고, 드레인은 제 2리드비트바라인(RBBL1)에 연결된 제 8엔모스트랜지스터(N38)로 구성된다.
상기 제 3포트(500)는 외부의 리드워드라인드라이버(미도시)의 제 3출력신호(RWDDR2)가 게이트로 인가되고, 드레인이 제 3리드비트라인(RBL2)에 연결된 제 9엔모스트랜지스터(N39)와,
외부의 리드워드라인드라이버(미도시)의 제 3출력신호(RWDDR2)가 게이트로 인가되고, 드레인은 제 3리드비트바라인(RBBL2)에 연결된 제 10엔모스트랜지스터(N40)로 구성된다.
상기 제 4포트(600)는 외부의 리드워드라인드라이버(미도시)의 제 4출력신호(RWDDR3)가 게이트로 인가되고, 드레인은 제 4리드비트라인(RBL3)에 연결된 제 11엔모스트랜지스터(N41)와,
외부의 리드워드라인드라이버(미도시)의 제 4출력신호(REDDR3)가 게이트로 인가되고, 드레인은 제 4리드비트바라인(RBBL3)에 연결된 제 12엔모스트랜지스터(N42)로 구성된다.
상기 구동부(200)는 소스로는 접지전압(Vss)이 인가되고, 게이트로는 제 2씨모스인버터(120)의 출력신호가 인가되며, 드레인은 상기 각 포트들(300~600)의 제 5,7,9,11엔모스트랜지스터들(N35,N37,N39,N41)의 드레인에 공통으로 연결되는 제 13엔모스트랜지스터(N43)와,
소스로는 접지전압(Vss)이 인가되고, 게이트로는 제 1씨모스인버터(110)의 출력신호가 인가되며, 드레인은 상기 각 포트들(300~600)의 제 6,8,10,12엔모스트랜지스터들(N36,N38,N40,N42)의 드레인에 공통으로 연결되는 제 14엔모스트랜지스터(N44)로 구성된다.
이와 같이 구성된 본 발명의 동작 및 작용에 대하여 첨부된 도 4를 참조하여 설명하면 다음과 같다.
먼저, 라이트(write)동작일 경우, 외부의 라이트워드라인드라이버(미도시)의 출력신호(WWDDR)가 하이레벨이면 제 3, 4엔모스트랜지스터들(N33,N34)이 턴온되어, 라이트비트라인(WBL) 및 라이트비트바라인(WBBL)을 통해 입력되는 외부의 데이터신호들이 데이터래치부(100)의 제 1, 2씨모스인버들(110,120)의 출력단으로 각각 전달되고, 그 데이터신호들은 래치 된다.
이어서, 리드(read)동작의 경우는 외부의 리드워드라인드라이버(미도시)의 출력신호들(RWDDR0~RWDDR3)이 하이레벨일 때 수행된다.
리드워드라인드라이버(미도시)의 제 1출력신호(RWDDR0)가 하이레벨로 입력되면 제 1포트(300)가 리드동작을 수행하게 된다. 이때, 상기 제 1, 2씨모스인버들(110,120)의 출력단들(제 1,2노드(E,F))에 각각 로우레벨 및 하이레벨의 데이터신호가 있다면, 그 신호들에 의해 구동부(200)의 제 13엔모스트랜지스터(N43)는 턴온되고, 제 14엔모스트랜지스터(N44)는 턴오프된다.
그 제 13엔모스트랜지스터(N43) 및 제 14엔모스트랜지스터(N44)의 출력에 의해 제 3노드(E)는 로우레벨로 변화되고, 제 4노드(F)는 하이레벨로 유지된다.
그 제 3노드(E) 및 제 4노드(F)의 신호들은 리드 억세스 트랜지스터인 제 5엔모스트랜지스터(N35) 및 제 6엔모스트랜지스터(N36)를 통해 제 1리드비트라인(RBL0) 및 제 1리드비트바라인(RBBL0)으로 전달되고, 외부로 출력된다.
또한, 제 2포트(400)~제 4포트(600)의 동작은 외부의 리드워드라인드라이버(미도시)의 제 2~제 4출력신호들(RWDDR1~REDDR3)에 따라, 상기 제 1포트(300)의 동작과 동일하게 수행된다.
따라서, 라이트(write)동작의 경우에는 종래와 동일하게 동작하고, 리드(read)동작의 경우에는, 하나의 구동부(200)가 각각의 제 1~4포트들(300~600)에 공통으로 연결되어 데이터신호를 전달하고, 그 제 1~4포트들(300~600)은 외부의 리드워드라인드라이버(미도시)의 출력신호들(RWDDR0~RWDDR3)에 따라 데이터들을 외부로 출력한다.
이상에서 설명한 바와 같이, 본 발명은 드라이버 트랜지스터를 공통으로 사용함으로써 트랜지스터들의 수를 줄여 면적을 줄일 수 있고, 드라이버 트랜지스터의 크기를 크게할 수 있으므로 리드 억세스 타임을 빠르게 하는 효과가 있다.

Claims (7)

  1. 외부의 라이트워드라인드라이버의 출력신호(WWDDR)에 따라, 외부로부터 입력된 데이터신호를 래치하는 데이터래치부(100)와,
    상기 데이터래치부(100)의 데이터신호를 전달하는 구동부(200)와,
    외부의 리드워드라인드라이버의 제 1출력신호(REDDR0)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 1리드비트라인(RBL0) 및 제 1리드비트바라인(RBBL0)으로 출력하는 제 1포트(300)와,
    외부의 리드워드라인드라이버의 제 2출력신호(RWDDR1)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 2리드비트라인(RBL1) 및 제 2리드비트바라인(RBBL1)으로 출력하는 제 2포트(400)와,
    외부의 리드워드라인드라이버의 제 3출력신호(REDDR2)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 3리드비트라인(RBL2) 및 제 3리드비트바라인(RBBL2)으로 출력하는 제 3포트(500)와,
    외부의 리드워드라인드라이버의 제 4출력신호(RWDDR3)에 따라, 상기 구동부(200)를 통해 입력되는 데이터신호를 제 4리드비트라인(RBL3) 및 제 4리드비트바라인(RBBL3)으로 출력하는 제 4포트(600)로 구성된 것을 특징으로 하는 멀티포트에스램.
  2. 제 1항에 있어서, 상기 데이터래치부(100)는 소스로는 전원전압(Vcc)이 인가되는 제 1피모스트랜지스터(P31)와, 그 제 1피모스트랜지스터(P31)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 1엔모스트랜지스터(N31)로 이루어지는 제 1씨모스인버터(110)와,
    소스로는 전원전압(Vcc)이 인가되는 제 2피모스트랜지스터(P32)와, 그 제 2피모스트랜지스터(P32)의 드레인에 드레인이 연결되고, 소스로는 접지전압(Vss)이 인가되는 제 2엔모스트랜지스터(N32)로 이루어지는 제 2씨모스인버터(120)와,
    게이트로는 라이트워드라인드라이버의 출력신호(WWDDR)가 인가되고, 소스로는 상기 제 1씨모스인버터(110)의 출력신호가 인가되며, 드레인은 라이트비트라인(WBL)에 연결되는 제 3엔모스트랜지스터(N33)와,
    게이트로는 라이트워드라인드라이버의 출력신호(WWDDR)가 인가되고, 소스로는 상기 제 2씨모스인버터(120)의 출력신호가 인가되며, 드레인은 라이트비트바라인(WBBL)에 연결되는 제 4엔모스트랜지스터(N34)로 구성되고,
    상기 제 1엔모스트랜지스터(110)의 출력단은 제 2씨모스인버터(120)의 입력단과 연결되고, 그 제 1씨모스인버터(110)의 입력단은 제 2씨모스인버터(120)의 출력단과 연결된 것을 특징으로 하는 멀티포트에스램.
  3. 제 1항에 있어서, 상기 제 1포트(300)는 외부의 리드워드라인드라이버의 제 1출력신호(RWDDR0)가 게이트로 인가되고, 드레인이 제 1리드비트라인(RBL0)에 연결되는 제 5엔모스트랜지스터(N35)와,
    외부의 리드워드라인드라이버의 제 1출력신호(REDDR0)가 게이트로 인가되고, 드레인은 제 1리드비트바라인(RBBL0)에 연결된 제 6엔모스트랜지스터(N36)로 구성된 것을 특징으로 하는 멀티포트에스램.
  4. 제 1항에 있어서, 상기 제 2포트(300)는 외부의 리드워드라인드라이버의 제 2출력신호(RWDDR1)가 게이트로 인가되고, 드레인이 제 2리드비트라인(RBL1)에 연결되는 제 7엔모스트랜지스터(N37)와,
    외부의 리드워드라인드라이버의 제 2출력신호(REDDR1)가 게이트로 인가되고, 드레인은 제 2비드비트바라인(RBBL1)에 연결된 제 8엔모스트랜지스터(N38)로 구성된 것을 특징으로 하는 멀티포트에스램.
  5. 제 1항에 있어서, 상기 제 3포트(400)는 외부의 리드워드라인드라이버의 제 3출력신호(RWDDR2)가 게이트로 인가되고, 드레인이 제 3리드비트라인(RBL2)에 연결된 제 9엔모스트랜지스터(N39)와,
    외부의 리드워드라인드라이버의 제 3출력신호(RWDDR2)가 게이트로 인가되고, 드레인은 제 3리드비트바라인(RBBL2)에 연결된 제 10엔모스트랜지스터(N40)로 구성된 것을 특징으로 하는 멀티포트에스램.
  6. 제 1항에 있어서, 상기 제 4포트(500)는 외부의 리드워드라인드라이버의 제 4출력신호(RWDDR3)가 게이트로 인가되고, 드레인은 제 4리드비트라인(RBL3)에 연결된 제 11엔모스트랜지스터(N41)와,
    외부의 리드워드라인드라이버의 제 4출력신호(REDDR3)가 게이트로 인가되고, 드레인은 제 4리드비트바라인(RBBL3)에 연결된 제 12엔모스트랜지스터(N42)로 구성된 것을 특징으로 하는 멀티포트에스램.
  7. 제 1항에 있어서, 상기 구동부(200)는 소스로는 접지전압(Vss)이 인가되고, 게이트로는 제 2씨모스인버터(120)의 출력신호가 인가되며, 드레인은 상기 각 포트들(300~600)의 제 5,7,9,11엔모스트랜지스터들(N35,N37,N39,N41)의 드레인에 공통으로 연결되는 제 13엔모스트랜지스터(N43)와,
    소스로는 접지전압(Vss)이 인가되고, 게이트로는 제 1씨모스인버터(110)의 출력신호가 인가되며, 드레인은 상기 각 포트들(300~600)의 제 6,8,10,12엔모스트랜지스터들(N36,N38,N40,N42)의 드레인에 공통으로 연결되는 제 14엔모스트랜지스터(N44)로 구성된 것을 특징으로 하는 멀티포트에스램.
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