TW202034316A - 記憶體系統 - Google Patents

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Abstract

一個實施形態，提供一種資料保持力長的記憶體系統。 實施形態，係可連接至主機之記憶體系統，此記憶體系統具備記憶體控制器、及記憶體晶片。記憶體晶片，具備具複數個字元線之第1記憶區域與處理電路。記憶體控制器，令處理電路執行對第1記憶區域之第1存取。記憶體控制器，於第1存取完畢後，對記憶體晶片發送第1命令。此外，記憶體控制器，於令處理電路執行第1存取的接下來的第2存取之前，對記憶體晶片發送第2命令。處理電路，因應第1命令開始對於複數個字元線之第1電壓的施加，因應第2命令結束對於複數個字元線之第1電壓的施加。

Description

記憶體系統
本實施形態有關記憶體系統。 本申請案以日本發明專利申請案2019-41589號(申請日：2019年3月7日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。
具有記憶體單元(memory cell)電晶體之記憶體系統係廣為人知。記憶體單元電晶體的閾值電壓，被設定成和資料相對應的狀態(state)，藉此記憶體單元電晶體能夠非揮發地保持資料。 然而，現實上，閾值電壓會隨著時間的經過而降低。故，若不採取任何對策，則資料會由於閾值電壓的降低而變化。資料從存放到記憶體單元電晶體到變化為止之期間，稱為資料保持力(data retention)。資料保持力希望能夠增長。
一個實施形態，提供一種資料保持力長的記憶體系統。 一個實施形態之記憶體系統，可連接至主機(host)。記憶體系統，具備記憶體控制器、記憶體晶片。記憶體晶片，具備具複數個字元線之第1記憶區域與處理電路。記憶體控制器，令處理電路執行對第1記憶區域之第1存取。記憶體控制器，於第1存取完畢後，對記憶體晶片發送第1命令。此外，記憶體控制器，於令處理電路執行第1存取的接下來的第2存取之前，對記憶體晶片發送第2命令。處理電路，因應第1命令開始對於複數個字元線之第1電壓的施加，因應第2命令結束對於複數個字元線之第1電壓的施加。
以下參照所附圖面，詳細說明實施形態之記憶體系統。另，本發明並非藉由該些實施形態而受限定。 (第1實施形態) 圖1為第1實施形態之記憶體系統的構成例示意圖。如圖1所示，記憶體系統1，可與主機2連接。主機2，例如相當於伺服器、個人電腦、或攜帶型的資訊處理裝置等。記憶體系統1，作用成為主機2的外部記憶裝置。主機2，能夠對記憶體系統1發出要求。要求，包含讀取要求及寫入要求。 記憶體系統1，具備1個以上的記憶體晶片100、及記憶體控制器200。此處，記憶體系統1，作為1個以上的記憶體晶片100，具備記憶體晶片100-0、100-1。 各記憶體晶片100，例如為NAND型的快閃記憶體。另，各記憶體晶片100，亦可為NOR型的快閃記憶體。 2個記憶體晶片100，各自透過相異的通道而連接至記憶體控制器200。圖1例子中，記憶體晶片100-0透過通道0(ch.0)連接至記憶體控制器200，記憶體晶片100-1透過通道1(ch.1)連接至記憶體控制器200。 各通道，為包含IO訊號線及控制訊號線之配線群。IO訊號線，例如為用來收發送資料、位址、及命令之訊號線。控制訊號線，例如為用來收發送WE(寫入賦能)訊號、RE(讀取賦能)訊號、CLE(命令閂鎖賦能)訊號、ALE(位址閂鎖賦能)訊號、Ry/By(就緒/忙碌)訊號等之訊號線。 記憶體控制器200，能夠個別地控制各通道。記憶體控制器200，藉由個別地控制2個通道，能夠使2個記憶體晶片100非同步地動作。 另，記憶體系統1中具備的記憶體晶片100的數量不限定於2個。記憶體系統1中具備的通道的數量不限定於2個。連接至各通道的記憶體晶片100的數量亦可為複數。 圖2為第1實施形態之記憶體晶片100的構成例示意圖。 記憶體晶片100，具備處理電路110及複數個平面(plane)120。此處作為一例，記憶體晶片100具備平面120-0、平面120-1。 各平面120，具備記憶體單元陣列121、感測放大器122、分頁緩衝區123、及列解碼器124。感測放大器122、分頁緩衝區123、及列解碼器124，構成用來執行對記憶體單元陣列121的存取之周邊電路。藉此，便可以平面120單位來存取記憶體單元陣列121。 另，對於記憶體單元陣列121的存取，包含對記憶體單元陣列121寫入資料之編譯動作、及從記憶體單元陣列121讀出資料之讀取動作、及將記憶體單元陣列121中存放的資料抹除之抹除動作。處理電路110，因應來自記憶體控制器200的命令，執行包含編譯動作、讀取動作、及抹除動作之各種處理。本說明書中，將令記憶體晶片100執行編譯動作之命令，表記為編譯命令(program command)。將令記憶體晶片100執行讀取動作之命令，表記為讀取命令(read command)。將令記憶體晶片100執行抹除動作之命令，表記為抹除命令(erase command)。 另，有時會將記憶體控制器200對記憶體晶片100發送編譯命令、讀取命令、或抹除命令而執行資料的寫入、讀出、或抹除，表記為對記憶體晶片100存取。 此外，有時會將處理電路110執行編譯動作、讀取動作、或抹除動作，表記為對記憶體單元陣列121存取。 處理電路110，具備IO介面111、命令使用者介面112、串列存取控制器113、定序器(sequencer)114、振盪器115、電壓產生電路116、電壓產生電路117、及控制閘(Control Gate：CG)驅動器118。 IO介面111，為用來與記憶體控制器200之間收發送IO訊號及控制訊號之電路。 命令使用者介面112，基於控制訊號從記憶體控制器200取得透過IO訊號線而接收到的命令、位址、及資料當中的命令及位址。命令使用者介面112，將取得的命令及位址交給定序器114。 振盪器115，為生成時脈之電路。藉由振盪器115而生成的時脈，被供給至包含定序器114之各構成要素。 定序器114，為藉由從振盪器115供給的時脈而被驅動之狀態機(state machine)。定序器114，執行對於記憶體單元陣列121之存取等控制。 例如，定序器114因應從命令使用者介面112接收到的命令，發出用來控制各種的內部電壓或動作時間點等之命令。又，定序器114，將從命令使用者介面112接收到的位址中包含之區塊位址及分頁位址供給至相對應的平面120的列解碼器124。此外，定序器114，將從命令使用者介面112接收到的位址中包含之行(column)位址供給至相對應的平面120的感測放大器122。 電壓產生電路116，生成供給至字元線之各種的內部電壓。電壓產生電路117，生成供給至位元線之各種的內部電壓。 CG驅動器118，將電壓產生電路116生成的各種的內部電壓，供給至2個列解碼器124當中的存取目標的平面120中包含之列解碼器124。 串列存取控制器113，於編譯動作時，將依IO訊號線的每一位元寬度而串列接收之資料，存放至2個分頁緩衝區123當中的和寫入目標的記憶體單元陣列121相對應之分頁緩衝區123。此外，串列存取控制器113，於讀取動作時，將2個分頁緩衝區123當中的和讀出目標的記憶體單元陣列121相對應之分頁緩衝區123中存放的資料，依IO訊號線的每一位元寬度予以分別，而將分別出的資料依序送至IO介面111。 各列解碼器124，於編譯動作及讀取動作時，將區塊位址及分頁位址解碼，而選擇存取目標的區塊BLK中包含之和作為存取對象的分頁相對應之字元線。然後，各列解碼器124對選擇(selected)字元線及非選擇(unselected)字元線施加合適的電壓。 各感測放大器122，於編譯動作時，將分頁緩衝區123中存放的相對應的資料轉送至記憶體單元電晶體。 此外，各感測放大器122，於讀取動作時，感測從選擇字元線被讀出至位元線之資料，將得到的資料存放至相對應的分頁緩衝區123。分頁緩衝區123中存放的資料，透過串列存取控制器113及IO介面111而被送至記憶體控制器200。 接下來，說明第1實施形態之記憶體單元陣列121的構成。 圖3為第1實施形態之記憶體單元陣列121的構成示意模型圖。各記憶體單元陣列121，各自具備複數個非揮發性記憶體單元電晶體的集合亦即複數個區塊BLK(BLK0、BLK1、・・・)。區塊BLK的各者，各自具備和字元線及位元線建立關連之記憶體單元電晶體的集合亦即複數個字串單元SU(SU0、SU1、・・・)。字串單元SU的各者，具備記憶體單元電晶體串聯連接而成之複數個NAND串125。另，字串單元SU內的NAND串125的數量為任意。 圖4為第1實施形態之區塊BLK的電路構成示意圖。另，各區塊BLK具有同一構成。區塊BLK，例如具有4個字串單元SU0～SU3。各字串單元SU，包含複數個NAND串125。 NAND串125的各者，例如包含14個記憶體單元電晶體MT(MT0～MT13)及選擇電晶體ST1、ST2。記憶體單元電晶體MT，具備控制閘與電荷蓄積層，非揮發地保持資料。又，14個記憶體單元電晶體MT(MT0～MT13)，被串聯連接於選擇電晶體ST1的源極與選擇電晶體ST2的汲極之間。另，記憶體單元電晶體MT，可為在電荷蓄積層使用了絕緣膜之MONOS(metal－oxide－nitride－oxide－silicon；金屬氧氮氧矽)型，亦可為在電荷蓄積層使用了導電膜之FG(floating gate；浮閘)型。又，NAND串125內的記憶體單元電晶體MT的個數不限定於14個。 字串單元SU0～SU3的各者中的選擇電晶體ST1的閘極，各自連接至選擇閘極線SGD0～SGD3。相對於此，字串單元SU0～SU3的各者中的選擇電晶體ST2的閘極，例如共通連接至選擇閘極線SGS。字串單元SU0～SU3的各者中的選擇電晶體ST2的閘極，亦可依每一字串單元SU而連接至相異的選擇閘極線SGS0～SGS3。位於同一區塊BLK內的記憶體單元電晶體MT0～MT13的控制閘，各自共通連接至字元線WL0～WL13。 位於字串單元SU內的各NAND串125的選擇電晶體ST1的汲極，各自連接至相異的位元線BL(BL0～BL(L-1)，惟L為2以上的自然數)。此外，位元線BL，在複數個區塊BLK間將位於各字串單元SU內的1個NAND串125共通地連接。又，各選擇電晶體ST2的源極，共通地連接至源極線SL。 亦即，字串單元SU，為連接至相異的位元線BL，且連接至同一選擇閘極線SGD之NAND串125的集合。此外區塊BLK，為將字元線WL設為共通之複數個字串單元SU的集合。又，各記憶體單元陣列121，為將位元線BL設為共通之複數個區塊BLK的集合。 資料的編譯及讀取，是對連接至1個字串單元SU中的1個字元線WL之記憶體單元電晶體MT集體進行。以下，將資料的編譯及讀取時集體受到選擇之記憶體單元電晶體MT的群稱為「記憶體單元群組MCG」。又，將1個記憶體單元群組MCG中被編譯、或被讀取之1位元的資料的集合稱為「分頁」。資料的抹除，能夠以區塊BLK單位進行。 圖5為第1實施形態之區塊BLK的部分區域的截面圖。如圖示般，在p型井區域(半導體基板)10上，形成有複數個NAND串125。也就是說，在井區域10上，依序層積有作用成為選擇閘極線SGS之例如4層的配線層11、作用成為字元線WL0～WL13之14層的配線層12、及作用成為選擇閘極線SGD之例如4層的配線層13。在被層積的配線層間，形成有未圖示之絕緣膜。 又，形成有貫通該些配線層13、12、11而到達井區域10之柱狀的導電體14。在導電體14的側面，依序形成有閘極絕緣膜15、電荷蓄積層(絕緣膜或導電膜)16、及區塊絕緣膜17，藉由它們來形成記憶體單元電晶體MT、以及選擇電晶體ST1及ST2。導電體14，作用成為NAND串125的電流路徑，而成為供各電晶體的通道形成之區域。又，導電體14的上端連接至作用成為位元線BL之金屬配線層18。 在井區域10的表面區域內，形成有n＋型雜質擴散層19。在擴散層19上形成接點插栓(contact plug)20，接點插栓20連接至作用成為源極線SL之金屬配線層21。又，在井區域10的表面區域內，形成有p＋型雜質擴散層22。在擴散層22上形成接點插栓23，接點插栓23連接至作用成為井配線CPWELL之金屬配線層24。井配線CPWELL，為用來透過井區域10對導電體14施加電位之配線。 以上的構成，朝平行於半導體基板之第2方向D2排列有複數，藉由朝第2方向D2並排之複數個NAND串125的集合而形成字串單元SU。 以後，將記憶體單元電晶體MT表記為記憶體單元。 圖6為第1實施形態之記憶體單元的可取的閾值電壓的一例示意圖。縱軸示意記憶體單元的數量，橫軸示意閾值電壓。以下，本實施形態中，雖說明記憶體單元可保持8值的資料之情形，但可保持的資料不限定於8值。本實施形態中，記憶體單元只要可保持2值以上的資料(1位元以上的資料)即可。 如圖6所示，閾值電壓的可取的範圍，被區分成8個範圍。將此8個區分，訂為從閾值電壓低者開始依序稱為“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、及“G”狀態。各記憶體單元的閾值電壓，藉由處理電路110而被控制成隸屬於“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、及“G”狀態的其中一者。其結果，當以閾值電壓作為橫軸而將記憶體單元的數量作圖的情形下，記憶體單元如本圖所示，會形成隸屬於各自相異的狀態的8個分布。 8個狀態，對應於3位元的資料。按照本圖例子，“Er”狀態對應於“111”的資料，“A”狀態對應於“110”的資料，“B”狀態對應於“100”的資料，“C”狀態對應於“000”的資料，“D”狀態對應於“010”的資料，“E”狀態對應於“011”的資料，“F”狀態對應於“001”的資料，“G”狀態對應於“101”的資料。另，本圖中，採用將MSB(Most Significant Bit；最高有效位元)配置於左端，將LSB(Least Significant Bit；最低有效位元)配置於右端的表記方法。 像這樣，各記憶體單元能夠保持和該閾值電壓所隸屬的狀態相應之資料。另，圖6所示之對應關係，為資料編碼的一例。資料編碼不限定於本圖的例子。 另，將1個記憶體單元中保持的3位元的資料當中，LSB表記為低位(lower)位元、MSB表記為高位(upper)位元、LSB與MSB之間的位元表記為中位(middle)位元。將隸屬於同一記憶體單元群組MCG之全部的記憶體單元電晶體MT的低位位元的集合，表記為低位分頁。將隸屬於同一記憶體單元群組MCG之全部的記憶體單元電晶體MT的中位位元的集合，表記為中位分頁。將隸屬於同一記憶體單元群組MCG之全部的記憶體單元電晶體MT的高位位元的集合，表記為高位分頁。 閾值電壓，可藉由抹除動作而使其降低成“Er”狀態。此外，閾值電壓，可藉由編譯動作而使其維持在“Er”狀態，或使其上昇到“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、及“G”狀態的其中一者。 具體而言，編譯動作中，感測放大器122選擇與行位址相對應的位元線BL。列解碼器124，選擇與列位址相對應的字元線WL，使編譯電壓的值每次增加ΔVprog而反覆對選擇字元線WL做施加編譯電壓與驗證(verify)電壓之動作。這樣一來，位於選擇位元線BL及選擇字元線WL之交點的記憶體單元的電荷蓄積層16會被注入電荷，其結果，記憶體單元的閾值電壓上昇。感測放大器122，在規定的時間點進行讀取，藉此確認記憶體單元的閾值電壓是否到達與資料相對應的目標狀態(驗證讀取)。定序器114，反覆做電壓Vprog之施加，直到記憶體單元的閾值電壓到達目標狀態。 以後，有時將藉由編譯動作而閾值電壓被設定成某一狀態之記憶體單元，表記為隸屬於該狀態的記憶體單元。 在相鄰的2個狀態間，會設定判定電壓。例如，如圖6示例般，在“Er”狀態與“A”狀態之間設定判定電壓Vra，在“A”狀態與“B”狀態之間設定判定電壓Vrb，在“B”狀態與“C”狀態之間設定判定電壓Vrc，在“C”狀態與“D”狀態之間設定判定電壓Vrd，在“D”狀態與“E”狀態之間設定判定電壓Vre，在“E”狀態與“F”狀態之間設定判定電壓Vrf，在“F”狀態與“G”狀態之間設定判定電壓Vrg。讀取動作中，藉由複數種類的判定電壓，判定與記憶體單元隸屬的狀態建立對應之資料。 例如設想運用圖6所示資料編碼的情形。當記憶體單元隸屬“Er”狀態、“E”狀態、“F”狀態、及“G”狀態的其中一者的情形下，該記憶體單元保持的低位位元的值為“1”。當記憶體單元隸屬“A”狀態、“B”狀態、“C”狀態、及“D”狀態的其中一者的情形下，該記憶體單元保持的低位位元的值為“0”。故，藉由使用Vra及Vre這2種類的判定電壓，便能判定低位分頁的資料。 當記憶體單元隸屬“Er”狀態、“A”狀態、“D”狀態、及“E”狀態的其中一者的情形下，該記憶體單元保持的中位位元的值為“1”。當記憶體單元隸屬“B”狀態、“C”狀態、“F”狀態、及“G”狀態的其中一者的情形下，該記憶體單元保持的中位位元的值為“0”。故，藉由使用Vrb、Vrd、及Vrf這3種類的判定電壓，便能判定中位分頁的資料。 當記憶體單元隸屬“Er”狀態、“A”狀態、“B”狀態、及“G”狀態的其中一者的情形下，該記憶體單元保持的高位位元的值為“1”。當記憶體單元隸屬“C”狀態、“D”狀態、“E”狀態、及“F”狀態的其中一者的情形下，該記憶體單元保持的高位位元的值為“0”。故，藉由使用Vrc及Vrg這2種類的判定電壓，便能判定高位分頁的資料。 像這樣，資料的判定所使用之判定電壓的種類，會因應讀取對象的分頁的種類而異。列解碼器124，在讀取動作中，使用和讀取對象的分頁的種類相應之複數種類的判定電壓。 若要更具體地說明，讀取動作中，感測放大器122對位元線BL預充電(pre-charge)電源電壓VDD。列解碼器124，選擇與列位址相對應的字元線WL，也就是連接有讀取對象的記憶體單元之字元線WL。列解碼器124，對非選擇字元線WL，也就是連接有非讀取對象的記憶體單元之字元線WL，施加電壓Vread。電壓Vread，如圖6所示，為被設定成比“G”狀態還高的值之電壓。藉由對非選擇字元線WL施加電壓Vread，連接至非選擇字元線WL的各記憶體單元，便不管閾值電壓所隸屬之狀態而成為導通狀態。然後，列解碼器124對選擇字元線WL依序施加與讀取對象的分頁的種類相對應之複數種類的判定電壓。感測放大器122，辨明引發因預充電而蓄積的電荷往源極線SL的流出之判定電壓，藉此判定與對象的記憶體單元隸屬的狀態相對應之資料。 不過，電荷蓄積層16中蓄積的電荷，會隨著時間經過而洩漏。就洩漏的路徑而言，有透過閘極絕緣膜15而到達導電體14之路徑、透過區塊絕緣膜17而到達配線層12之路徑、或朝向鄰接的記憶體單元而在電荷蓄積層16內流通之路徑等。由於電荷從電荷蓄積層16之洩漏，記憶體單元的閾值電壓會降低。當由於閾值電壓的降低而該閾值電壓跨越了狀態的交界的情形下，會發生和編譯動作時的資料相異的資料藉由讀取動作而被讀出之現象。有時將資料變化了的資料位元表記為位元錯誤。 如前述般，資料從存放到變化為止之期間，稱為資料保持力。資料保持力希望盡可能增長。 例如，變化了的資料(位元錯誤)，通常會藉由記憶體控制器200等中所具備之錯誤訂正機能而被訂正成正確的資料。然而，錯誤訂正機能的能力有著上限。在位元錯誤的數量超出可藉由錯誤訂正機能訂正的數量之前，各區塊BLK中存放的資料，會藉由錯誤訂正機能被訂正成正確的資料後，被重定位(relocate)至別的區塊BLK。此處理稱為刷新(refresh)。 當資料保持力短的情形下，刷新的執行頻率會增加，因刷新的執行頻率增加，記憶體系統1的性能會降低。若能夠增長資料保持力，則能夠抑制刷新的執行頻率，而能夠抑制刷新的執行所伴隨之記憶體系統1的性能的降低。 此外，某些案例中，為了確認刷新是否必要，記憶體控制器200會定期地讀取各區塊BLK中存放的資料。此處理稱為巡查讀取(patrol read)。若能夠增長資料保持力，則能夠抑制巡查讀取的執行頻率，而能夠抑制巡查讀取的執行所伴隨之記憶體系統1的性能的降低。 第1實施形態中，記憶體單元陣列121，於未執行存取(即編譯動作、讀取動作、及抹除動作)之期間，可被控制成保持待命(Retention-Stand-by：RS)狀態。RS狀態中，會對字元線群持續地施加規定的電壓。藉此，能夠抑制電荷從電荷蓄積層16的洩漏，而增長資料保持力。 將RS狀態中對字元線群施加的電壓表記為電壓Vrs。電壓Vrs的值可任意設定。然而，若電壓Vrs太高，則不僅不會抑制電荷的洩漏，反而還會對電荷蓄積層16注入電荷，藉此引起資料的變化。 例如，有時會對於某一區塊BLK的特定的字元線WL之讀取執行多數次，藉此，對其他的字元線WL會施加多數次電壓Vread。在該情形下，連接至被施加多數次電壓Vread的字元線WL之各記憶體單元中，由於電壓Vread的施加而電荷會一點一點被注入電荷蓄積層16，藉此資料可能會變化。此現象，即周知的讀取干擾(read disturb)。 故，作為電壓Vrs，可設想設定成比0V還高且還電壓Vread還低的值。藉此，能夠盡可能抑制電荷往電荷蓄積層16的注入，同時增長資料保持力。 另，圖6中，作為一例，電壓Vread的約一半的電壓值被設定作為電壓Vrs。 以後，將未對字元線WL群施加電壓Vrs之通常的待命狀態，表記為通常待命(Normal-Standby：NS)狀態。 電壓Vrs，藉由電壓產生電路116而生成。 圖7為第1實施形態之電壓產生電路116的構成的一例示意模型圖。如本圖所示，電壓產生電路116，具備第1穩壓器(regulator)1161、第2穩壓器1162、及第3穩壓器1163。 第1穩壓器1161，生成選擇字元線WL用的電壓。也就是說，第1穩壓器1161生成判定電壓Vra～Vrg。 另，判定電壓Vra～Vrg的各者，例如可藉由記憶體控制器200而被動態地調整。例如，當藉由讀取動作而得到的資料中包含的位元錯誤數為規定以上的情形下，判定電壓Vra～Vrg的一部分或全部會受到調整，其後再次實施讀取動作。調整判定電壓Vra～Vrg的一部分或全部而執行讀取動作之處理，稱為位移讀取(shift read)。 第1穩壓器1161，為了對應位移讀取，構成為比其他的穩壓器(例如第2穩壓器1162)可將輸出電壓以更細的刻度調整。 第2穩壓器1162，生成非選擇字元線WL用的電壓。也就是說，第2穩壓器1162生成電壓Vread。 讀取動作及編譯動作中，對象的區塊BLK內的1個字元線WL被選擇，對象的區塊BLK內的其他全部的字元線WL被設為非選擇。故，當將非選擇字元線WL升壓的情形下，比起將選擇字元線WL升壓的情形，必須供給大電流。 鑑此，第2穩壓器1162，具有供給電流的能力比第1穩壓器1161還高之構成。藉此，第2穩壓器1162，可將廣範圍配置的多數的字元線WL高速地升壓到電壓Vread。 第2穩壓器1162，還能夠生成電壓Vrs。藉此，第2穩壓器1162，可對廣範圍配置的多數的字元線WL施加電壓Vrs。 第3穩壓器1163，能夠生成電壓Vprog。電壓Vprog，比電壓Vread還高。藉此，可對電荷蓄積層16迅速地注入電荷。 藉由第1穩壓器1161、第2穩壓器1162、及第3穩壓器1163而生成的各種內部電壓，係藉由CG驅動器118而被施加於相對應的1個以上的字元線WL。 說明回到圖1。 記憶體控制器200，藉由內部具備的各構成要素的協作，來執行記憶體系統1全體的控制。 例如，記憶體控制器200，執行主機2與各記憶體晶片100之間的資料轉送。記憶體控制器200，當從主機2接收了讀取要求的情形下，從保持藉由該讀取要求而被指定的資料之記憶體晶片100讀出該資料。然後，記憶體控制器200，將該讀出的資料發送至主機2。此外，記憶體控制器200，當從主機2接收了寫入要求的情形下，決定和寫入要求一起接收到的資料的寫入目標之記憶體晶片100，而對決定的記憶體晶片100寫入該資料。 也就是說，記憶體控制器200，因應來自主機2的要求，執行對各記憶體晶片100之存取。 此外，記憶體控制器200，除來自主機2的要求之處理以外，還執行廢料收集(garbage collection)、耗損平均(wear leveling)、或前述的刷新等內部性的處理。 如前述般，記憶體單元陣列121中存放的資料，是以區塊BLK單位被抹除。相對於此，資料的寫入或讀出，是以比區塊BLK還小的分頁單位被執行。無法以比區塊BLK還小的單位來刪除資料，故當從主機2送來將舊資料予以更新之新資料的情形下，該新資料並非覆寫舊資料，而是被寫入空白區域。新資料寫入之後，記憶體單元陣列121內的舊資料，被處置作為無效資料。此外，記憶體單元陣列121內的新資料，被處置作為有效資料。 若空白區域枯竭，記憶體控制器200為了生成具有空白區域的區塊BLK，會抹除區塊BLK內的無效資料。但，1個區塊BLK中記憶的全部資料皆為無效的情況是稀有的。故，記憶體控制器200，會將某一區塊BLK內殘留的有效資料重定位至別的區塊BLK。藉由有效資料的重定位，重定位來源的區塊BLK，會成為完全不包含有效資料之狀態。藉由重定位而變得完全不包含有效資料之區塊BLK，稱為自由區塊。自由區塊中存放的資料會被集體抹除，該自由區塊內的全部的分頁會成為空白區域。為了增加自由區塊的數量而將有效資料在區塊BLK間重定位之處理，稱為廢料收集。 此外，從對於空白狀態的區塊BLK之初次寫入至該區塊BLK內的資料之抹除為止的程序，稱為P(編譯)/E(抹除)循環。記憶體單元電晶體的特性，例如資料保持力，會隨著P/E循環的執行次數的增加而惡化。記憶體控制器200，為了將P/E循環的執行次數均一化，會執行資料的重定位。用來將P/E循環的執行次數均一化之重定位，稱為耗損平均。 記憶體控制器200，例如對每一區塊BLK計數P/E循環的執行次數。記憶體控制器200，將P/E循環的執行次數的計數值記憶作為管理資訊當中的一者。又，記憶體控制器200，基於每一區塊BLK的P/E循環的執行次數的計數值，決定移動來源的區塊BLK與移動目標的區塊BLK，而將移動來源的區塊BLK中存放的資料重定位至移動目標的區塊BLK。 記憶體控制器200，於廢料收集、耗損平均、或刷新這類內部性的處理時，亦執行對各記憶體晶片100之存取。 又，記憶體控制器200，能夠以記憶體晶片100單位使記憶體單元陣列121變遷成RS狀態。 具體而言，記憶體控制器200，當規定的條件(以後表記為可變遷條件)成立的情形下，處理電路110對非執行存取(編譯動作、讀取動作、及抹除動作)中的記憶體晶片100，發送RS開始(RS entry)命令。 此外，當記憶體單元陣列121對被維持在RS狀態的記憶體晶片100重啟存取的情形下，記憶體控制器200對該記憶體晶片100發送RS結束(RS exit)命令。 可變遷條件，係任意構成。以下舉出可變遷條件的3個例子。 例如，基於溫度來判定是否可變遷成RS狀態。 資料保持力，記憶體單元的溫度愈高則愈變短。然而，RS狀態下，會對字元線群持續地施加電壓，因此消費電力會增大。故，例如若當記憶體單元的溫度比規定值還低的情形下訂為可變遷成RS狀態，而當記憶體單元的溫度比規定值還高的情形下禁止變遷成RS狀態，則藉由控制記憶體單元陣列121變遷成RS狀態，便能抑制資料保持力的短期化。故，可盡可能抑制消費電力的增大，同時增長資料保持力。 另一例子中，是基於是否從主機2接收要求低消費電力模式下的動作之低消費電力模式要求，來判定是否可變遷成RS狀態。 低消費電力模式，為記憶體系統1消費的電力比通常的動作模式(以後表記為通常模式)還小之模式。換言之，低消費電力模式中，是將記憶體晶片100內的各元件或記憶體控制器200內的各元件的至少一部分的電源設為OFF等，藉此求取比通常的動作模式還抑制消費電力。然而，若將記憶體單元陣列121設為RS狀態，則消費電力會增大，因此難以實現低消費電力。 鑑此，通常模式中，訂為可變遷成RS狀態，而低消費電力模式中，訂為禁止變遷成RS狀態。藉此，便可因應低消費電力模式要求來減低消費電力。 又另一例子中，是基於P/E循環的執行次數，來判定是否可變遷成RS狀態。 資料保持力，容易隨著P/E循環的執行次數的增加而變短。故，例如若訂為當P/E循環的執行次數比規定值還大的情形下可變遷成RS狀態，而當P/E循環的執行次數比規定值還小的情形下禁止變遷成RS狀態，則能夠限縮資料保持力容易變短的期間而將記憶體單元陣列121控制成RS狀態。故，可盡可能抑制消費電力的增大，同時增長資料保持力。 第1實施形態中，作為一例，基於溫度之判定條件、與基於動作模式之判定條件、與基於P/E循環的執行次數之判定條件的組合，被使用作為可變遷條件。 另，可變遷條件，亦可藉由基於溫度之判定條件、與基於動作模式之判定條件、與基於P/E循環的執行次數之判定條件當中的一部分來構成。此外，可變遷條件，亦可藉由和該些判定條件相異的判定條件來構成。此外，亦可廢除可變遷條件，而記憶體控制器200構成為僅基於記憶體晶片100是否執行存取中來發送RS開始命令。 記憶體控制器200，還能夠設定電壓Vrs的值。電壓Vrs的設定中，作為一例，使用特徵設置命令(set feature command)。電壓Vrs的值的設定方法的例子後述之。 另，電壓Vrs的值，亦可於各記憶體晶片100出貨前等被設定，而於記憶體系統1的動作中被固定成當初設定的值。也就是說，記憶體控制器200，亦可不具有設定電壓Vrs的值之機能。 記憶體控制器200，藉由軟體、硬體、或它們的組合而構成。記憶體控制器200，可構成為1個的SoC(System-on-a-Chip；系統單晶片)，亦可藉由複數個晶片而構成。按照圖1所示例子，記憶體控制器200，作為硬體構成，具備主機介面210、記憶體介面220、RAM230、處理器240、及溫度感測器250。 主機介面210，掌管記憶體控制器200與主機2之通訊。 記憶體介面220，透過通道與各記憶體晶片100連接，掌管記憶體控制器200與記憶體晶片100之通訊。 處理器240，控制記憶體控制器200的動作。例如，處理器240，分析來自主機2的要求，執行和來自主機2的要求相應之對於各記憶體晶片100的存取之控制、內部性的處理之控制等。 處理器240，例如亦可為CPU(Central Processing Unit)等基於韌體編譯而動作之電路。此外，處理器240，亦可為FPGA(field-programmabIe gate array；現場可程式閘陣列)或ASIC(application specific integrated circuit；特定應用積體電路)等動作不需編譯之電路。此外，處理器240，亦可藉由基於韌體編譯而動作之電路、與動作不需編譯之電路的組合而構成。 RAM230，可被使用作為主機2與各記憶體晶片100之間的資料轉送的緩衝區。此外，RAM230，可被使用作為供資料或各種管理資訊快取之記憶體。 溫度感測器250，檢測記憶體系統1內的溫度。溫度感測器250所做的檢測值，被使用於可變遷條件之判定。 另，記憶體系統1，具有記憶體晶片100等於動作中會發熱的零件。由於該些零件的發熱程度、或記憶體系統1的周圍的溫度，記憶體系統1內的溫度會增減。若記憶體系統1內的溫度超出規定值，則記憶體系統1會變得不能正常動作，或記憶體系統1會故障。鑑此，記憶體控制器200，若記憶體系統1的溫度上昇過多，則為了使發熱量降低，會意圖地抑制記憶體系統1的性能。因應記憶體系統1的溫度來意圖地抑制記憶體系統1的性能之控制，稱為溫控調頻(Thermal Throttling)。 記憶體系統1，具有溫控調頻所使用之溫度感測器。實施形態之溫度感測器250，可兼用作溫控調頻所使用之溫度感測器，亦可不兼用作溫控調頻所使用之溫度感測器。此外，溫度感測器250，可設於記憶體控制器200之外。溫度感測器250，亦可內建於2個記憶體晶片100當中的一或雙方。記憶體系統1具備的溫度感測器250的數量不限定於1個。 接著，說明第1實施形態之記憶體系統1的動作。另，記憶體控制器200，對記憶體晶片100-0及記憶體晶片100-1，個別地實施同樣的控制。以下說明中，將記憶體晶片100-0及記憶體晶片100-1當中的一者表記為對象之記憶體晶片100，而說明以該對象之記憶體晶片100作為控制對象的動作。 圖8為第1實施形態之記憶體控制器200所做的設定電壓Vrs的動作示意流程圖。 首先，記憶體控制器200，算出被設定作為電壓Vrs的值(設定值)(S101)。 設定值的算出方法為任意。例如如圖9所示，記憶體控制器200，亦可溫度感測器250所做的檢測值愈高，則愈提高電壓Vrs的值。另一例子中，如圖10所示，亦可因應P/E循環的執行次數增加而提高電壓Vrs的值。 接續S101，記憶體控制器200，對對象之記憶體控制器200發送包含設定值之特徵設置命令(S102)。對象之記憶體晶片100中，定序器114將藉由特徵設置命令而被發送來的設定值，存放於自身具有的暫存器(未圖示)。 藉由S102，設定電壓Vrs之動作完畢。 例如，記憶體控制器200，於對記憶體晶片100發送RS開始命令之前，將上述的動作實施僅一次。或是，記憶體控制器200以規定的時間間隔實施上述的動作。或是，記憶體控制器200，在溫度感測器250所做的檢測值、P/E循環的執行次數等任意的量滿足規定條件的時間點實施上述的動作。也就是說，記憶體控制器200，可在任意的時間點實施設定電壓Vrs之動作。 圖11為第1實施形態之記憶體控制器200所做的控制記憶體晶片100的方法的一例示意流程圖。 首先，記憶體控制器200，判定對於對象之記憶體晶片100的存取是否為執行中(S201)。S201中，所謂存取，是對對象之記憶體晶片100發送編譯命令、讀取命令、或抹除命令，藉此對對象之記憶體晶片100寫入資料、或從對象之記憶體晶片100讀出資料、或將對象之記憶體晶片100中存放的資料抹除。 當對於對象之記憶體晶片100的存取為執行中的情形下(S201：Yes)，記憶體控制器200再度執行S201的判定處理。當對於對象之記憶體晶片100的存取不為執行中的情形下(S201：No)，記憶體控制器200判定可變遷條件是否成立(S202)。 圖12為S202的處理，亦即可變遷條件是否成立之判定的動作的一例示意流程圖。圖12所示動作，在後述S204中亦被執行。 首先，記憶體控制器200判定溫度感測器250所做的檢測值是否超出規定的閾值Th1(S301)。 例如，處理器240以規定的短時間間隔從溫度感測器250取得檢測值。處理器240，將最新的檢測值與Th1比較。另，從溫度感測器250取得檢測值的時間點不限定於此。處理器240，亦可在實施S201的時間點從溫度感測器250取得檢測值。 當溫度感測器250所做的檢測值超出Th1的情形下(S301：Yes)，記憶體控制器200判定是否從主機2接收了低消費電力模式要求(S302)。 記憶體控制器200，當從主機2接收低消費電力模式要求，欲基於該低消費電力模式要求而從通常模式變遷成低消費電力模式的情形下，判定從主機2接收了低消費電力模式要求。此外，記憶體控制器200，當記憶體系統1為低消費電力模式的情形下，判定從主機2接收了低消費電力模式要求。此外，記憶體控制器200，從成為通常模式以後，未接收到低消費電力模式要求的情形下，判定未從主機2接收低消費電力模式要求。 當未從主機2接收低消費電力模式要求的情形下(S302：No)，記憶體控制器200判定P/E循環的執行次數是否超出規定的閾值Th2(S303)。 如前述般，記憶體控制器200對每一區塊BLK計數P/E循環的執行次數，將計數值記憶作為管理資訊當中的一者。記憶體控制器200，基於記憶作為管理資訊之每一區塊BLK的P/E循環的執行次數的計數值，執行S203之處理。 例如，記憶體控制器200將對象之記憶體晶片100中包含的全區塊BLK之計數值的代表值與閾值Th2比較。代表值，例如可為平均值、中央值、或累計值等。 記憶體控制器200，藉由耗損平均，控制使得全區塊BLK中P/E循環的執行次數盡可能成為均一。故，亦可從記憶體晶片100-0或記憶體晶片100-1中包含的區塊BLK以某種方法選擇1個區塊BLK，而將被選擇的區塊BLK的計數值與閾值Th2比較。 當P/E循環的執行次數超出規定的閾值Th2的情形下(S303：Yes)，記憶體控制器200判定可變遷條件成立(S304)，可變遷條件成立與否之判定結束。 當溫度感測器250所做的檢測值未超出規定值的情形下(S301：No)，而當從主機2接收低消費電力模式要求的情形下(S302：Yes)，或當P/E循環的執行次數未超出規定的閾值Th2的情形下(S303：No)，記憶體控制器200判定可變遷條件未成立(S305)，可變遷條件成立與否之判定結束。 另，上述動作，為判定可變遷條件成立與否之動作的一例。可變遷條件成立與否，可藉由任意的方法判定。 說明回到圖11。 記憶體控制器200，當可變遷條件成立的情形下(S202：Yes)，記憶體控制器200對對象之記憶體晶片100發送RS開始命令(S203)。 若對象之記憶體晶片100接收RS開始命令，則對象之記憶體晶片100中具備的定序器114，令第2穩壓器1162生成暫存器中存放的設定值的電壓作為電壓Vrs。各列解碼器124，將藉由第2穩壓器1162而生成的電壓Vrs，施加於各平面120的全部的字元線。藉此，各記憶體單元陣列121從NS狀態變遷成RS狀態。 S203之後，記憶體控制器200反覆實施可變遷條件成立與否之判定(S204)、及是否執行對於對象之記憶體晶片100的存取之判定(S205)。也就是說，當可變遷條件成立(S204：Yes)，且對於對象之記憶體晶片100的最後執行的存取緊接著沒有預定存取的情形下(S205：No)，再度執行S204及S205。 當可變遷條件未成立的情形下(S204：No)，或執行對於對象之記憶體晶片100的存取的情形下(S205：Yes)，記憶體控制器200對對象之記憶體晶片發送RS結束命令(S206)。若對象之記憶體晶片100接收RS結束命令，則定序器114令第2穩壓器1162停止電壓Vrs的生成。藉此，各記憶體單元陣列121從RS狀態變遷成NS狀態。 S206之後，記憶體控制器200執行S201之處理。 圖13為第1實施形態之RS狀態中施加於各部位的電壓的波形的一例說明用圖。 若記憶體晶片100接收RS開始命令，則該記憶體晶片100中具備的定序器114，首先對於選擇閘極線SGD開始施加電壓Vsg(時刻t0)。接著，定序器114對於全部的字元線WL開始施加電壓Vrs(時刻t1)。然後，定序器114對於選擇閘極線SGS開始施加電壓Vsg(時刻t3)。藉此，記憶體單元陣列121成為RS狀態。 另，電壓Vsg的電壓值，例如為4V。電壓Vsg的電壓值不限定於此。 若記憶體晶片100接收RS結束命令，則定序器114首先對於全部的字元線WL結束施加電壓Vrs(時刻t4)。藉此，記憶體單元陣列121從RS狀態變遷成NS狀態。接著，定序器114對於選擇閘極線SGD、SGS結束施加電壓Vsg(時刻t5)。 另，圖13所示之波形僅是一例。各種電壓的施加開始的時間點及結束的時間點，不限定於圖13所示例子。 圖14為第1實施形態之記憶體控制器200與各記憶體晶片100之資訊的收發送的時間點、及記憶體單元陣列121的狀態變遷的時間點之一例說明用圖。本圖中，從本圖的上方朝向下方，依序排列示意記憶體控制器200與記憶體晶片100-0之資訊的收發送的時間點之時序圖、及示意記憶體控制器200與記憶體晶片100-1之資訊的收發送的時間點之時序圖、及示意記憶體晶片100-0的記憶體單元陣列121的狀態之圖、及示意記憶體晶片100-1的記憶體單元陣列121的狀態之圖。 此外，各時序圖中，IO訊號線的狀態與Ry/By訊號線的狀態係重疊圖示。 此外，示意各記憶體單元陣列121的狀態之圖中，記憶體單元陣列121處於RS狀態之期間，是藉由劃有斜線的陰影線的棒來表示。記憶體單元陣列121處於NS狀態之期間，是藉由反白的棒來表示。 按照本圖例子，對於記憶體晶片100-0，記憶體控制器200最初發送設定電壓Vrs之特徵設置命令(S401)。接著，記憶體控制器200發送讀取命令(S402)，記憶體晶片100-0的處理電路110因應讀取命令而執行讀取動作。讀取動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。若讀取動作結束，則記憶體控制器200從記憶體晶片100-0取得資料(S403)。另，圖14中，從記憶體晶片100取得資料之處理，表記為Dout。 若資料的取得完畢，則記憶體控制器200發送RS開始命令(S404)。記憶體晶片100-0的處理電路110，因應RS開始命令，令記憶體晶片100-0的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送RS結束命令(S405)。記憶體晶片100-0的處理電路110，因應RS結束命令，令記憶體晶片100-0的2個記憶體單元陣列121從RS狀態變遷成NS狀態。 RS結束命令發送後，記憶體控制器200發送編譯命令(S406)。記憶體晶片100-0的處理電路110，因應編譯命令而執行編譯動作。編譯動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若編譯動作完畢，則記憶體控制器200發送RS開始命令(S407)。記憶體晶片100-0的處理電路110，因應RS開始命令，令記憶體晶片100-0的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送RS結束命令(S408)。記憶體晶片100-0的處理電路110，因應RS結束命令，令記憶體晶片100-0的2個記憶體單元陣列121從RS狀態變遷成NS狀態。 RS結束命令發送後，記憶體控制器200發送抹除命令(S409)。記憶體晶片100-0的處理電路110，因應抹除命令而執行抹除動作。抹除動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若抹除動作完畢，則記憶體控制器200發送RS開始命令(S410)。記憶體晶片100-0的處理電路110，因應RS開始命令，令記憶體晶片100-0的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 對於記憶體晶片100-1，記憶體控制器200亦是最初發送設定電壓Vrs之特徵設置命令(S421)。接著，記憶體控制器200發送讀取命令(S422)，記憶體晶片100-1的處理電路110因應讀取命令而執行讀取動作。讀取動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。若讀取動作結束，則記憶體控制器200從記憶體晶片100-1取得資料(S423)。 若資料的取得完畢，則記憶體控制器200發送RS開始命令(S424)。記憶體晶片100-1的處理電路110，因應RS開始命令，令記憶體晶片100-1的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送RS結束命令(S425)。記憶體晶片100-1中，處理電路110，因應RS結束命令，令記憶體晶片100-1的2個記憶體單元陣列121從RS狀態變遷成NS狀態。 RS結束命令發送後，記憶體控制器200發送抹除命令(S426)。記憶體晶片100-1的處理電路110，因應抹除命令而執行抹除動作。抹除動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若抹除動作完畢，則記憶體控制器200發送RS開始命令(S427)。記憶體晶片100-1的處理電路110，因應RS開始命令，令記憶體晶片100-1的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送RS結束命令(S428)。記憶體晶片100-1的處理電路110，因應RS結束命令，令記憶體晶片100-1的2個記憶體單元陣列121從RS狀態變遷成NS狀態。 RS結束命令發送後，記憶體控制器200發送編譯命令(S429)。記憶體晶片100-1的處理電路110，因應編譯命令而執行編譯動作。編譯動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若編譯動作完畢，則記憶體控制器200發送RS開始命令(S430)。記憶體晶片100-1的處理電路110，因應RS開始命令，令記憶體晶片100-1的2個記憶體單元陣列121從NS狀態變遷成RS狀態。 像這樣，記憶體控制器200對各記憶體晶片100，能夠非同步地發送包含RS開始命令及RS結束命令之各種命令。藉此，記憶體控制器200，便可以記憶體晶片100單位來控制記憶體單元陣列121的狀態的變遷。 圖15為第1實施形態之RS開始命令及RS結束命令被發送時的各種訊號線的狀態的變遷的例子示意圖。此外，圖16為第1實施形態之用來設定電壓Vrs的特徵設置命令被發送時的各種訊號線的狀態的變遷的例子示意圖。 圖15及圖16所示例子中，CLE訊號及ALE訊號以正邏輯變遷，WE訊號及RE訊號以負邏輯變遷。此外，IO訊號，作為一例，具有8位元的位元寬度。另，各訊號的變遷的邏輯不限定於上述。此外，IO訊號的位元寬度不限定於上述。 如圖15所示，於RS開始命令及RS結束命令發送時，會對IO訊號線轉送示意RS開始命令或RS結束命令之命令碼。於該命令碼轉送的期間，CLE訊號維持在High狀態，WE訊號維持在Low狀態。於命令未轉送的期間，CLE訊號及ALE訊號維持在Low狀態，WE訊號及RE訊號維持在High狀態。ALE訊號及RE訊號的狀態，不論是否對IO訊號線發送命令碼皆不變化。 命令使用者介面112，於CLE訊號維持在High狀態的期間，取得在IO訊號線轉送而來的資訊作為命令。 如圖16所示，於用來設定電壓Vrs之特徵設置命令時，在IO訊號線會轉送示意特徵設置命令之命令碼、及電壓Vrs的設定值(Vol.Value)。於命令碼轉送的期間，CLE訊號維持在High狀態，WE訊號維持在Low狀態。於電壓Vrs的設定值轉送的期間，CLE訊號及WE訊號維持在Low狀態。於命令碼或電壓Vrs的設定值未轉送的期間，CLE訊號及ALE訊號維持在Low狀態，WE訊號及RE訊號維持在High狀態。ALE訊號及RE訊號的狀態，不論是否對IO訊號線發送命令碼或電壓Vrs的設定值皆不變化。 命令使用者介面112，於CLE訊號維持在High狀態，且WE訊號維持在Low狀態的期間，取得在IO訊號線轉送而來的命令碼。此外，命令使用者介面112，於CLE訊號及ALE訊號皆維持在Low狀態，且WE訊號維持在Low狀態的期間，取得在IO訊號線轉送而來的電壓Vrs的設定值。 如以上所述，按照第1實施形態，記憶體控制器200令記憶體晶片100的處理電路110執行對記憶體單元陣列121之存取(第1存取)。記憶體控制器200，於對於記憶體單元陣列121之第1存取完畢後，對記憶體晶片100發送RS開始命令，於令處理電路110執行第1存取的接下來的第2存取之前，對記憶體晶片100發送RS結束命令。處理電路110，因應RS開始命令對於記憶體單元陣列121具備的複數個字元線WL開始施加電壓Vrs，因應RS結束命令對於記憶體單元陣列121具備的複數個字元線WL結束施加電壓Vrs。 藉由對於複數個字元線WL施加電壓Vrs，會抑制電荷從連接至複數個字元線WL之各記憶體單元的電荷蓄積層16洩漏，故可增長資料保持力。 此外，處理電路110構成為可執行讀取動作。處理電路110，在讀取動作中，對選擇字元線WL亦即連接有讀取對象的記憶體單元之字元線WL施加判定電壓(Vra～Vrg)，並且對非選擇字元線WL亦即連接有非讀取對象的記憶體單元之字元線WL施加用來將記憶體單元設為ON之電壓Vread。又，電壓Vrs，比電壓Vread還低。 藉此，能夠盡可能抑制電荷往電荷蓄積層16的注入，同時增長資料保持力。 另，處理電路110，具備構成為生成判定電壓之第1穩壓器1161、及構成為生成電壓Vread及電壓Vrs之第2穩壓器1162。 此外，記憶體系統1更具備溫度感測器250。記憶體控制器200，基於溫度感測器250所做的檢測值決定是否發送RS開始命令。 藉此，比起記憶體控制器200構成為對於記憶體單元陣列121之存取完畢後無例外地發送RS開始命令之情形，可抑制消費電力的增大。 此外，記憶體控制器200，基於是否從主機2接收低消費電力模式要求來決定是否發送RS開始命令。 藉此，便可因應低消費電力模式要求來減低消費電力。 此外，記憶體控制器200，計數P/E循環的執行次數，基於P/E循環的執行次數的計數值來決定是否發送RS開始命令。 藉此，比起記憶體控制器200構成為對於記憶體單元陣列121之存取完畢後無例外地發送RS開始命令之情形，可抑制消費電力的增大。 此外，記憶體控制器200，發送用來設定電壓Vrs之特徵設置命令，處理電路110施加藉由該特徵設置命令而設定的值的電壓作為電壓Vrs。 藉此，記憶體控制器200可因應狀況而變更電壓Vrs的值。 另，以上說明了使用特徵設置命令來設定電壓Vrs的值之例子。設定電壓Vrs的值所使用之命令不限定於此。亦可準備用來設定電壓Vrs的值之專用的命令。電壓Vrs的設定值，亦可作為RS開始命令的引數(argument)而被轉送。 此外，如使用圖9所說明般，記憶體控制器200，亦可基於溫度感測器250所做的檢測值來算出電壓Vrs的設定值。 此外，如使用圖10所說明般，記憶體控制器200，亦可基於P/E循環的執行次數的計數值來算出電壓Vrs的設定值。 另，有時會定義著各自被關連了相異的優先度之複數個低消費電力模式。記憶體控制器200，亦可構成為即使接收低消費電力模式要求的情形下仍能發送RS開始命令，而基於優先度來算出電壓Vrs的設定值。 例如，優先度愈高，則愈要求減低消費電力。記憶體控制器200，若以優先度愈高則電壓Vrs愈變低之方式來算出電壓Vrs的設定值，則可實現要求的低消費電力同時增長資料保持力。 (第2實施形態) 第1實施形態中，說明了記憶體單元陣列121的狀態的變遷是以記憶體晶片100單位而被控制之例子。記憶體單元陣列121的狀態的變遷的單位，不限定於上述。本實施形態中，說明記憶體單元陣列121的狀態的變遷是以平面120單位而被控制之例子。 圖17為第2實施形態之記憶體控制器200與各記憶體晶片100之資訊的收發送的時間點、及記憶體單元陣列121的狀態變遷的時間點之一例說明用圖。本圖中，從本圖的上方朝向下方，依序排列示意記憶體控制器200與記憶體晶片100-0之資訊的收發送的時間點之時序圖、及示意記憶體控制器200與記憶體晶片100-1之資訊的收發送的時間點之時序圖、及示意隸屬於記憶體晶片100-0的平面120-0的記憶體單元陣列121的狀態之圖、及示意隸屬於記憶體晶片100-0的平面120-1的記憶體單元陣列121的狀態之圖、及示意隸屬於記憶體晶片100-1的平面120-0的記憶體單元陣列121的狀態之圖、及示意隸屬於記憶體晶片100-1的平面120-1的記憶體單元陣列121的狀態之圖。 此外，各時序圖中，IO訊號線的狀態與Ry/By訊號線的狀態係重疊圖示。 此外，示意各記憶體單元陣列121的狀態之圖中，記憶體單元陣列121處於RS狀態之期間，是藉由劃有斜線的陰影線的棒來表示。記憶體單元陣列121處於NS狀態之期間，是藉由反白的棒來表示。 此外，圖17所示各時序圖中，將平面120-0表記為P0。此外，將平面120-1表記為P1。 對於記憶體晶片100-0，記憶體控制器200最初發送設定電壓Vrs之特徵設置命令(S501)。接著，記憶體控制器200發送以平面120-1為對象之RS開始命令(S502)。記憶體晶片100-0的處理電路110，因應以平面120-1為對象之RS開始命令，令隸屬於平面120-1的記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送以平面120-0為讀取對象之讀取命令(S503)，記憶體晶片100-0的處理電路110，因應該讀取命令對隸屬於平面120-0的記憶體單元陣列121執行讀取動作。讀取動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。若讀取動作結束，則記憶體控制器200從記憶體晶片100-0取得資料(S504)。 若資料取得完畢，則記憶體控制器200發送以平面120-0為對象之RS開始命令(S505)。記憶體晶片100-0的處理電路110，因應以平面120-0為對象之RS開始命令，令隸屬於平面120-0的記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送以平面120-1為對象之RS結束命令(S506)。記憶體晶片100-0的處理電路110，因應以平面120-1為對象之RS結束命令，令隸屬於平面120-1的記憶體單元陣列121從RS狀態變遷成NS狀態。 記憶體控制器200，接續S506，發送以平面120-1為對象之編譯命令(S507)。記憶體晶片100-0的處理電路110，因應該編譯命令對隸屬於平面120-1的記憶體單元陣列121執行編譯動作。編譯動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若編譯動作完畢，則記憶體控制器200再度發送以平面120-1為對象之RS開始命令(S508)。記憶體晶片100-0的處理電路110，因應以平面120-1為對象之RS開始命令，令隸屬於平面120-1的記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送以平面120-0為對象之RS結束命令(S509)。記憶體晶片100-0的處理電路110，因應以平面120-0為對象之RS結束命令，令隸屬於平面120-1的記憶體單元陣列121從RS狀態變遷成NS狀態。 記憶體控制器200，接續S509，發送以平面120-0為對象之抹除命令(S510)。記憶體晶片100-0的處理電路110，因應該抹除命令對隸屬於平面120-0的記憶體單元陣列121執行抹除動作。編譯動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 對於記憶體晶片100-1，記憶體控制器200亦是最初發送設定電壓Vrs之特徵設置命令(S521)。接著，記憶體控制器200發送以平面120-0為對象之RS開始命令(S522)。記憶體晶片100-1中，處理電路110，因應以平面120-0為對象之RS開始命令，令隸屬於平面120-0的記憶體單元陣列121從NS狀態變遷成RS狀態。 接著，記憶體控制器200發送以平面120-1為對象之抹除命令(S523)。記憶體晶片100-1的處理電路110，因應該抹除命令對隸屬於平面120-1的記憶體單元陣列121執行抹除動作。抹除動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若抹除動作結束，則記憶體控制器200發送以平面120-1為對象之編譯命令(S524)。記憶體晶片100-1的處理電路110，因應該編譯命令對隸屬於平面120-1的記憶體單元陣列121執行編譯動作。編譯動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。 若編譯動作結束，則記憶體控制器200發送以平面120-1為對象之RS開始命令(S525)。記憶體晶片100-1的處理電路110，因應以平面120-1為對象之RS開始命令，令隸屬於平面120-1的記憶體單元陣列121從NS狀態變遷成RS狀態。 其後，記憶體控制器200發送以平面120-0為對象之RS結束命令(S526)。記憶體晶片100-1的處理電路110，因應以平面120-0為對象之RS結束命令，令隸屬於平面120-0的記憶體單元陣列121從RS狀態變遷成NS狀態。 接著，記憶體控制器200發送以平面120-0為對象之讀取命令(S527)。記憶體晶片100-1的處理電路110，因應該讀取命令對隸屬於平面120-0的記憶體單元陣列121執行讀取動作。讀取動作執行中，Ry/By訊號線的狀態維持在忙碌狀態。若讀取動作結束，則記憶體控制器200從記憶體晶片100-1取得資料(S528)。 若資料取得完畢，則記憶體控制器200發送以平面120-0為對象之RS開始命令(S529)。記憶體晶片100-1的處理電路110，因應以平面120-0為對象之RS開始命令，令隸屬於平面120-0的記憶體單元陣列121從NS狀態變遷成RS狀態。 像這樣，記憶體控制器200，如同第1實施形態般，對各記憶體晶片100，能夠非同步地發送包含RS開始命令及RS結束命令之各種命令。藉此，記憶體控制器200，便可以記憶體晶片100單位來控制記憶體單元陣列121的狀態的變遷。 又，記憶體控制器200，能夠藉由RS開始命令而以平面120單位指定令其變遷成RS狀態之記憶體單元121。也就是說，記憶體控制器200，可以平面120單位來控制記憶體單元陣列121的狀態的變遷。 圖18為第2實施形態之RS開始命令及RS結束命令被發送時的各種訊號線的狀態的變遷的例子示意圖。 圖18所示例子中，CLE訊號及ALE訊號以正邏輯變遷，WE訊號及RE訊號以負邏輯變遷。此外，IO訊號，作為一例，具有8位元的位元寬度。另，各訊號的變遷的邏輯不限定於上述。此外，IO訊號的位元寬度不限定於上述。 當以平面120單位控制記憶體單元陣列121的狀態的變遷的情形下，RS開始命令及RS結束命令，會隨著用來辨明平面120之位址值。將此位址值表記為平面位址。 也就是說，如圖18所示，對IO訊號線會轉送示意RS開始命令或RS結束命令之命令碼、及平面位址。於命令碼轉送的期間，CLE訊號維持在High狀態，WE訊號維持在Low狀態。命令使用者介面112，於CLE訊號維持在High狀態的期間，取得從IO訊號線轉送而來的資訊作為命令。 此外，於平面位址轉送的期間，ALE訊號維持在High狀態，WE訊號維持在Low狀態。命令使用者介面112，於ALE訊號維持在High狀態的期間，取得從IO訊號線轉送而來的資訊作為位址。 像這樣，第2實施形態中，記憶體晶片100具備各自藉由位址值而被辨明之複數個平面120。各平面120，具備記憶體單元陣列121。RS開始命令，包含指定1個平面120之位址值。處理電路110，令複數個平面120當中的隸屬於RS開始命令中包含的位址值所示平面120之記憶體單元陣列121變遷成RS狀態。 也就是說，第2實施形態之記憶體控制器200，能夠以平面120單位來控制記憶體單元陣列121的狀態。 另，記憶體控制器200，亦可構成為以區塊BLK單位來控制記憶體單元陣列121的狀態。在該情形下，RS開始命令，包含區塊位址。 雖已說明了本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均涵括於發明的範圍或要旨，並且涵括於申請專利範圍記載之發明及其均等範圍。
1:記憶體系統 2:主機 14:導電體 15:閘極絕緣膜 16:電荷蓄積層 17:區塊絕緣膜 100:記憶體晶片 110:處理電路 111:IO介面 112:命令使用者介面 113:串列存取控制器 114:定序器 115:振盪器 116，117:電壓產生電路 118:CG驅動器 120，120-0，120-1:平面 121:記憶體單元陣列 122:感測放大器 123:分頁緩衝區 124:列解碼器 200:記憶體控制器 250:溫度感測器 1161:第1穩壓器 1162:第2穩壓器 1163:第3穩壓器
圖1為第1實施形態之記憶體系統1的構成例示意圖。 圖2為第1實施形態之記憶體晶片100的構成例示意圖。 圖3為第1實施形態之記憶體單元陣列121的構成示意模型圖。 圖4為第1實施形態之區塊BLK的電路構成示意圖。 圖5為第1實施形態之區塊BLK的部分區域的截面圖。 圖6為第1實施形態之記憶體單元的可取的閾值電壓的一例示意圖。 圖7為第1實施形態之電壓產生電路116的構成的一例示意模型圖。 圖8為第1實施形態之記憶體控制器200所做的設定電壓Vrs的動作示意流程圖。 圖9為第1實施形態之溫度感測器所做的檢測值與電壓Vrs的設定值之關係的一例示意圖。 圖10為第1實施形態之P/E循環的執行次數與電壓Vrs的設定值之關係的一例示意圖。 圖11為第1實施形態之記憶體控制器200所做的控制記憶體晶片100的方法的一例示意流程圖。 圖12為第1實施形態之記憶體控制器200所做的可變遷條件成立與否的判定動作的一例示意流程圖。 圖13為第1實施形態之RS狀態中施加於各部位的電壓的波形的一例說明用圖。 圖14為第1實施形態之記憶體控制器200與各記憶體晶片100之資訊的收發送的時間點、及記憶體單元陣列121的狀態變遷的時間點之一例說明用圖。 圖15為第1實施形態之RS開始命令及RS結束命令被發送時的各種訊號線的狀態的變遷的例子示意圖。 圖16為第1實施形態之用來設定電壓Vrs的特徵設置命令被發送時的各種訊號線的狀態的變遷的例子示意圖。 圖17為第2實施形態之記憶體控制器200與各記憶體晶片100之資訊的收發送的時間點、及記憶體單元陣列121的狀態變遷的時間點之一例說明用圖。 圖18為第2實施形態之RS開始命令及RS結束命令被發送時的各種訊號線的狀態的變遷的例子示意圖。

Claims (12)

  1. 一種記憶體系統，係可連接至主機之記憶體系統，具備： 記憶體控制器；及 記憶體晶片，具備具複數個字元線之第1記憶區域與處理電路； 前述記憶體控制器，令前述處理電路執行對前述第1記憶區域之第1存取，前述第1存取完畢之後，對前述記憶體晶片發送第1命令，於令前述處理電路執行前述第1存取的接下來的第2存取之前，對前述記憶體晶片發送第2命令， 前述處理電路，因應前述第1命令開始對於前述複數個字元線之第1電壓的施加，因應前述第2命令結束對於前述複數個字元線之前述第1電壓的施加。
  2. 如申請專利範圍第1項所述之記憶體系統，其中， 前述處理電路， 構成為可執行讀取的存取， 前述讀取的存取中，對連接有讀取對象之第1記憶體單元的第1字元線施加第2電壓，對連接有非讀取對象之第2記憶體單元的第2字元線施加第3電壓， 前述第1電壓，比前述第3電壓還低。
  3. 如申請專利範圍第2項所述之記憶體系統，其中， 前述處理電路，具備： 第1穩壓器，構成為生成前述第2電壓；及 第2穩壓器，構成為生成前述第1電壓與前述第3電壓。
  4. 如申請專利範圍第1項所述之記憶體系統，其中， 前述第1記憶區域，具備藉由前述記憶體控制器而藉由各自相異的位址值而被辨明之複數個第2記憶區域， 前述第1命令，包含位址值， 前述處理電路，對於前述複數個第2記憶區域當中與前述第1命令中包含的前述位址值相對應之前述第2記憶區域的字元線開始施加前述第1電壓。
  5. 如申請專利範圍第1項所述之記憶體系統，其中， 更具備溫度感測器， 前述記憶體控制器，基於前述溫度感測器所做的檢測值來決定是否發送前述第1命令。
  6. 如申請專利範圍第1項所述之記憶體系統，其中， 前述記憶體系統，可在第1模式、與消費電力比前述第1模式還低的模式亦即第2模式的任一模式下動作， 前述記憶體控制器，基於是否從主機接收變遷成前述第2模式之要求來決定是否發送前述第1命令。
  7. 如申請專利範圍第1項所述之記憶體系統，其中， 前述記憶體控制器， 計數P/E循環的執行次數， 基於前述P/E循環的執行次數的計數值來決定是否發送前述第1命令。
  8. 如申請專利範圍第1項所述之記憶體系統，其中， 前述記憶體控制器，對前述記憶體晶片發送設定前述第1電壓的值之第3命令， 前述處理電路，施加藉由前述第3命令而設定的值的電壓作為前述第1電壓。
  9. 如申請專利範圍第8項所述之記憶體系統，其中， 更具備溫度感測器， 前述記憶體控制器，藉由前述第3命令設定和前述溫度感測器所做的檢測值相應之值。
  10. 如申請專利範圍第8項所述之記憶體系統，其中， 前述記憶體系統，可在第1模式、與消費電力比前述第1模式還低且各自被關連了相異的優先度之複數個第2模式當中的任一模式下動作， 前述記憶體控制器，當在前述複數個第2模式的一者亦即第3模式下動作的情形下，藉由前述第3命令而設定和前述第3模式中被關連的優先度相應之值。
  11. 如申請專利範圍第8項所述之記憶體系統，其中， 前述記憶體控制器， 管理P/E循環的執行次數， 藉由前述第3命令設定和前述P/E循環的執行次數的計數值相應之值。
  12. 如申請專利範圍第1項所述之記憶體系統，其中， 前述處理電路， 構成為可執行讀取的存取， 具備：第1穩壓器，於前述讀取的存取中，對連接有讀取對象之第1記憶體單元的第1字元線生成用來判定前述第1記憶體單元的閾值電壓之第2電壓；及 第2穩壓器，於前述讀取的存取中，對連接有非讀取對象之第2記憶體單元的第2字元線生成用來將前述第2記憶體單元設為ON之第3電壓，或因應前述第1命令而生成前述第1電壓。
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