TW202011412A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠提高FeNAND之抹除性能之半導體記憶裝置。 實施形態之半導體記憶裝置包含串、位元線、井線、及定序器。串包含第1選擇電晶體、第2選擇電晶體、及複數個記憶胞電晶體，該等複數個記憶胞電晶體串聯連接於第1選擇電晶體與第2選擇電晶體之間，且記憶層使用鐵電體。位元線及井線分別連接於上述第1及第2選擇電晶體。定序器於選擇了串之抹除動作後之抹除驗證動作中之第1時刻，對記憶胞電晶體之閘極施加第1電壓Vevfy，對第1選擇電晶體之閘極施加低於第1電壓之第2電壓Vsgrp，對第2選擇電晶體之閘極施加低於第1電壓之第3電壓Vsgrp，對位元線施加第4電壓Vbl，對井線施加高於第4電壓之第5電壓Vsrc。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知一種能夠將資料非揮發性地記憶之NAND型快閃記憶體。
實施形態提供一種能夠提高FeNAND之抹除性能之半導體記憶裝置。
實施形態之半導體記憶裝置包含串、位元線、井線、及定序器。串包含第1選擇電晶體、第2選擇電晶體、及複數個記憶胞電晶體，該等複數個記憶胞電晶體串聯連接於第1選擇電晶體與第2選擇電晶體之間，且記憶層使用鐵電體。位元線連接於第1選擇電晶體。井線連接於第2選擇電晶體。定序器於選擇了串之抹除動作後之抹除驗證動作中之第1時刻，對記憶胞電晶體之閘極施加第1電壓，對第1選擇電晶體之閘極施加低於第1電壓之第2電壓，對第2選擇電晶體之閘極施加低於第1電壓之第3電壓，對位元線施加第4電壓，對源極線施加高於第4電壓之第5電壓。
以下，參照圖式對實施形態進行說明。各實施形態例示出用於將發明之技術思想具體化之裝置或方法。圖式係示意圖或概念圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，於以下之說明中，對於具有大致相同功能及構成之構成要素標註相同符號。構成參照符號之文字後之數字係為了區分藉由包含相同文字之參照符號而參照且具有相同構成之要素彼此而使用。於不需要將用包含相同文字之參照符號表示之要素相互區分之情形時，該等要素可分別藉由僅包含文字之參照符號而參照。
[1]第1實施形態 以下，對第1實施形態之半導體記憶裝置進行說明。第1實施形態之半導體記憶裝置係記憶層使用鐵電體之NAND (Not AND，反及)型快閃記憶體(FeNAND：Ferroelectric NAND flash memory)。
[1-1]半導體記憶裝置1之構成 [1-1-1]半導體記憶裝置1之整體構成 圖1示出了第1實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1例如由外部之記憶體控制器2控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠將資料非揮發性地記憶之複數個記憶胞之集合，例如作為資料之抹除單位而使用。
又，於記憶胞陣列10，設置有複數條位元線及複數條字線。各記憶胞例如與1條位元線及1條字線建立了關聯。關於記憶胞陣列10之詳細構成，於下文進行敍述。
指令暫存器11保存半導體記憶裝置1從記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1從記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁面位址PA、行位址CA等。例如，區塊位址BA、頁面位址PA、及行位址CA分別用於區塊BLK、字線、及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於指令暫存器11中保存之指令CMD而控制驅動器模組14、列解碼器模組15、及感測放大器模組16等執行讀出動作、寫入動作、抹除動作等。
驅動器模組14生成讀出動作、寫入動作、抹除動作等所使用之電壓，並將所生成之電壓供給至例如記憶胞陣列10、列解碼器模組15、及感測放大器模組16。例如，驅動器模組14對與基於位址暫存器12中保存之頁面位址PA所選擇之字線對應之信號線施加所生成之電壓。
列解碼器模組15基於位址暫存器12中保存之區塊位址BA而選擇對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15將施加至例如與所選擇之字線對應之信號線之電壓傳輸至所選擇之區塊BLK內之所選擇之字線。
感測放大器模組16於寫入動作中，根據從記憶體控制器2接收到之寫入資料DAT，對各位元線施加期望電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞中所記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，半導體記憶裝置1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶裝置1接收到之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶裝置1接收到之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係命令半導體記憶裝置1進行輸入輸出信號I/O之輸入之信號。讀取賦能信號REn係命令半導體記憶裝置1進行輸入輸出信號I/O之輸出之信號。
就緒/忙碌信號RBn係將半導體記憶裝置1為受理來自記憶體控制器2之命令之就緒狀態或不受理命令之忙碌狀態通知給記憶體控制器2之信號。輸入輸出信號I/O例如為8位元寬度之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可利用其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SDTM 卡之記憶卡或SSD (solid state drive，固態驅動器)等。
[1-1-2]記憶胞陣列10之電路構成 圖2係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例，且提取記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK進行表示。
如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0～BLm (m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0～MT7、虛設電晶體DT、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT及虛設電晶體DT之各者於閘極與通道之間包含使用鐵電體之阻擋絕緣膜。記憶胞電晶體MT將資料非揮發性地保存，虛設電晶體DT不用於資料之記憶。選擇電晶體ST1及ST2之各者用於各種動作時串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於相關聯之位元線BL。選擇電晶體ST1之源極連接於虛設電晶體DT之汲極。虛設電晶體DT之源極連接於經串聯連接之記憶胞電晶體MT0～MT7之一端。經串聯連接之記憶胞電晶體MT0～MT7之另一端連接於選擇電晶體ST2之汲極。
於同一個區塊BLK中，選擇電晶體ST2之源極共通連接於源極線CELSRC與井線CPWELL之各者。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。記憶胞電晶體MT0～MT7之閘極分別共通連接於字線WL0～WL7。虛設電晶體DT之閘極共通連接於虛設字線DWL。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，被分配相同行位址CA之複數個NAND串NS於複數個區塊BLK間共通連接於同一位元線BL。源極線CELSRC例如於複數個區塊BLK間共通連接。井線CPWELL例如於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通字線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁面資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數而可具有2頁面資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT、虛設電晶體DT、以及選擇電晶體ST1及ST2之個數分別可設計成任意個數。各區塊BLK所包含之串單元SU之個數可設計成任意個數。虛設電晶體DT既可設置於選擇電晶體ST2與記憶胞電晶體MT0之間，亦可插入至經串聯連接之記憶胞電晶體MT間。
[1-1-3]記憶胞陣列10之構造 圖3係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之剖面構造之一例，且提取與1個區塊BLK對應之構造體進行表示。
以下所參照之剖視圖中，為了使圖便於看清，適當省略了絕緣層(層間絕緣膜)、配線、觸點等構成要素。又，於以下所參照之剖視圖中，X方向對應位元線BL之延伸方向。Y方向對應字線WL之延伸方向。Z方向對應相對於形成有半導體記憶裝置1之半導體基板之表面之鉛直方向。
如圖3所示，於形成有記憶胞陣列10之區域中包含例如P型井區域20、絕緣體層21、4層導電體層22、9層導電體層23、4層導電體層24、複數個記憶柱MP、導電體層25、26及28、以及觸點27及29。
P型井區域20設置於半導體基板之表面附近。P型井區域20包含相互隔開配置之n＋ 雜質擴散區域及p＋ 雜質擴散區域。n＋ 雜質擴散區域及p＋ 雜質擴散區域之各者設置於P型井區域20之表面附近。
於P型井區域20上，設置有絕緣體層21。於絕緣體層21上，設置有相互隔開而積層之4層導電體層22。於最上層之導電體層22之上方，設置有相互隔開而積層之9層導電體層23。於導電體層23之上方，設置有相互隔開而積層之4層導電體層24。於最上層之導電體層24之上方，設置有導電體層25。
導電體層22具有沿著XY平面擴展之構造，作為選擇閘極線SGS而使用。導電體層23具有沿著XY平面擴展之構造，9層導電體層23從下層起依序分別作為字線WL0～WL7以及虛設字線DWL而使用。導電體層24具有沿著Y方向延伸之構造，作為選擇閘極線SGD而使用。導電體層25具有於X方向上延伸之構造，作為位元線BL而使用。於未圖示之區域中，複數個導電體層25於Y方向上排列。
複數個記憶柱MP之各者貫通(通過)絕緣體層21、4層導電體層22、9層導電體層23、4層導電體層24之各者。1根記憶柱MP對應1根NAND串NS。與串單元SU0～SU3分別對應之複數個記憶柱MP所貫通之導電體層24於各配線層中相互分離。於本例中，串單元SU係由在Y方向並排之複數個NAND串NS之集合形成。
又，複數個記憶柱MP之各者包含例如半導體膜30、及鐵電體膜31。半導體膜30例如形成為沿著Z方向延伸之柱狀。半導體膜30之側面由鐵電體膜31覆蓋。
圖4係沿著圖3之IV-IV線之剖視圖，且表示包含導電體層23之層中之記憶柱MP之剖面構造之一例。
如圖4所示，於包含導電體層23之層中，例如半導體膜30設置於記憶柱MP之中央部。鐵電體膜31包圍半導體膜30之側面。導電體層23包圍鐵電體膜31之側面。再者，於半導體膜30之內部，亦可嵌入絕緣體膜。
返回圖3，半導體膜30之下部與P型井區域20接觸。半導體膜30之上部與導電體層25接觸。對應相同行位址之記憶柱MP內之半導體膜30電性連接於同一導電體層25。再者，半導體膜30之上部與導電體層25之間亦可經由觸點或配線等電性連接。
半導體膜30例如為非摻雜之多晶矽，作為NAND串NS之電流路徑發揮功能。鐵電體膜31作為阻擋絕緣膜發揮功能，並且可根據施加至導電體層23之電壓之大小使電介質極化之方向變化。
導電體層26例如配置於最上層之導電體層24與導電體層25之間之配線層，作為源極線CELSRC而使用。源極線CELSRC係用於經由P型井區域20對記憶柱MP施加電壓之配線。導電體層26經由觸點27電性連接於n＋ 雜質擴散區域NP。
導電體層28例如配置於最上層之導電體層24與導電體層25之間之配線層，作為井線CPWELL而使用。井線CPWELL係用於經由P型井區域20對記憶柱MP施加電壓之配線。導電體層28經由觸點29電性連接於p＋ 雜質擴散區域PP。
以上所說明之記憶胞陣列10之構造中，例如記憶柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電體層23交叉之部分作為記憶胞電晶體MT或虛設電晶體DT發揮功能。記憶柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
最下層之導電體層22與絕緣體層21形成至n＋ 雜質擴散區域NP之附近。藉此，於選擇電晶體ST2被設為接通狀態之情形時，記憶胞電晶體MT0及n＋ 雜質擴散區域NP之間利用形成於P型井區域20之表面附近之通道而電性連接。
再者，以上所說明之記憶胞陣列10之構造僅為一例，可適當變更。例如，導電體層23之個數可基於字線WL及虛設字線DWL之條數而設計。被用作選擇閘極線SGS之導電體層22之層數可設計成任意層數。被用作選擇閘極線SGD之導電體層24之層數可設計成任意層數。
[1-1-4]關於記憶胞電晶體MT 使用鐵電體之記憶胞電晶體MT中，資料之記憶使用極化。具體而言，例如於對字線WL施加有電壓之情形時，會於鐵電體膜31內產生電場。於是，於受到該電場影響之鐵電體膜34之內部，配置於晶格內之離子之位置發生變化，從而產生極化。
表示極化程度之極化量係例如以於鐵電體膜31與半導體膜30之接面上鐵電體膜31中產生之每單位面積之表面電荷量來定義。於與鐵電體膜31接觸之半導體膜30上，根據極化量產生可抵消該表面電荷量之量之電子。
記憶胞電晶體MT之閾值電壓可根據施加至字線WL之電壓之大小及其施加之履歷而變更。例如，於施加至字線WL之電壓未達指定電壓Vc之情形時，於停止施加電壓後，鐵電體膜31回到被施加電壓之前之狀態。
另一方面，於施加至字線WL之電壓為指定電壓Vc以上之情形時，於停止施加電壓後，鐵電體膜31仍然維持一定量極化之狀態。其結果為，字線WL與半導體膜30之間成為恰如被施加了與極化量相應大小之電壓之狀態，記憶胞電晶體MT之閾值電壓降低。
第1實施形態之半導體記憶裝置1中，如上所述，記憶胞電晶體MT之閾值電壓根據極化量而變更，藉此，複數位元之資料記憶於記憶胞電晶體MT。
圖5表示第1實施形態之半導體記憶裝置1中之記憶胞電晶體MT之閾值分布、讀出電壓、及驗證電壓之一例。圖5所示之閾值分布之縱軸對應記憶胞電晶體MT之個數，橫軸對應記憶胞電晶體MT之閾值電壓Vth。
如圖5所示，第1實施形態之半導體記憶裝置1中，記憶胞電晶體MT之閾值電壓可採用“ER”狀態、“A”狀態、“B”狀態及“C”狀態中之任一種狀態。
“ER”狀態對應記憶胞電晶體MT之抹除狀態。“A”狀態、“B”狀態及“C”狀態之各者對應記憶胞電晶體MT中寫入有資料之狀態。
鐵電體膜31之極化量按照“ER”狀態、“A”狀態、“B”狀態、“C”狀態之順序變大，記憶胞電晶體MT之閾值電壓按照“ER”狀態、“A”狀態、“B”狀態、“C”狀態之順序變小。
於相鄰閾值分布之間，分別設定讀出動作中所要使用之讀出電壓。
具體而言，於“ER”狀態與“A”狀態之間設定讀出電壓AR。閘極被施加有讀出電壓AR之記憶胞電晶體MT於閾值電壓呈“C”狀態、“B”狀態或“A”狀態分布之情形時成為接通狀態，於呈“ER”狀態分布之情形時成為斷開狀態。
於“A”狀態與“B”狀態之間設定讀出電壓BR。閘極被施加有讀出電壓BR之記憶胞電晶體MT於閾值電壓包含於“C”狀態或“B”狀態中之情形時成為接通狀態，於包含於“A”狀態或“ER”狀態之情形時成為斷開狀態。
於“B”狀態與“C”狀態之間設定讀出電壓CR。閘極被施加有讀出電壓CR之記憶胞電晶體MT於閾值電壓包含於“C”狀態之情形時成為接通狀態，於包含於“B”狀態、“A”狀態或“ER”狀態之情形時成為斷開狀態。
又，對“ER”狀態中較最大閾值電壓更高之電壓設定讀出通路電壓Vread。閘極被施加有讀出通路電壓Vread之記憶胞電晶體MT不依存於要記憶之資料而成為接通狀態。
進而，於相鄰閾值分布之間，分別設定寫入動作中所要使用之驗證電壓。
具體而言，與“A”狀態、“B”狀態及“C”狀態對應地，分別設定驗證電壓AV、BV及CV。
驗證電壓AV設定於“ER”狀態與“A”狀態之間且“A”狀態之附近。驗證電壓BV設定於“A”狀態與“B”狀態之間且“B”狀態之附近。驗證電壓CV設定於“B”狀態與“C”狀態之間且“C”狀態之附近。亦即，例如驗證電壓AV、BV及CV分別被設定為低於讀出電壓AR、BR及CR之電壓。
於寫入動作中，半導體記憶裝置1一旦偵測到要記憶某資料之記憶胞電晶體MT之閾值電壓低於與該資料對應之驗證電壓，便結束該記憶胞電晶體MT之程式。
對於以上所說明之4種記憶胞電晶體MT之閾值分布分配各不相同之2位元資料。以下，羅列出針對閾值分布之資料分派之一例。 “ER”位準：“11(上位位元/下位位元)”資料 “A”位準：“01”資料 “B”位準：“00”資料 “C”位準：“10”資料
於應用了此種資料分派之情形時，以下位位元構成之1頁面資料(下位頁面資料)由使用讀出電壓BR之讀出動作確定。以上位位元構成之1頁面資料(上位頁面資料)由使用讀出電壓CR及AR各者之讀出動作確定。
亦即，下位頁面資料及上位頁面資料分別由使用1種及兩種讀出電壓之讀出動作確定。此種資料分派例如被稱為“1-2編碼”。本說明書中，以對記憶胞電晶體MT之資料分派應用“1-2編碼”之情形為例進行說明。
[1-1-5]列解碼器模組15之電路構成 圖6表示第1實施形態之半導體記憶裝置1所具備之列解碼器模組15之電路構成之一例，將驅動器模組14與記憶胞陣列10之間之配線亦一起表示。
如圖6所示，驅動器模組14利用複數條信號線連接於列解碼器模組15。又，驅動器模組14能夠對設置於記憶胞陣列10之源極線CELSRC及井線CPWELL分別施加電壓。
列解碼器模組15例如包含列解碼器RD0～RDn。列解碼器RD0～RDn分別與區塊BLK0～BLKn建立關聯。
以下，著眼於與區塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細電路構成進行說明。再者，其他列解碼器RD之電路構成與列解碼器RD0相同，因此省略說明。
列解碼器RD例如包含區塊解碼器BD及電晶體TR0～TR16。
區塊解碼器BD將區塊位址解碼，並基於解碼結果對傳輸閘極線TG及bTG分別施加指定電壓。傳輸閘極線TG共通連接於電晶體TR0～TR13之各者之閘極。於傳輸閘極線TG被輸入傳輸閘極線TG之反轉信號，傳輸閘極線bTG共通連接於電晶體TR14～TR18之各者之閘極。
電晶體TR0～TR18之各者係高耐壓之n通道MOS電晶體。電晶體TR連接於從驅動器模組14佈線之信號線與設置於區塊BLK0之配線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於區塊BLK0之選擇閘極線SGS。
電晶體TR1～TR8之各者之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8之各者之源極分別連接於與區塊BLK0對應之字線WL0～WL7之各者之一端。
電晶體TR9之汲極連接於信號線CGD。電晶體TR9之源極連接於與區塊BLK0對應之虛設字線DWL之一端。
電晶體TR10～TR13之各者之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR10～TR13之各者之源極分別連接於選擇閘極線SGD0～SGD3。
電晶體TR14之汲極連接於信號線USGS。電晶體TR14之源極連接於選擇閘極線SGS。
電晶體TR15～TR18之各者之汲極共通連接於信號線USGD。電晶體TR15～TR18之各者之源極分別連接於選擇閘極線SGD0～SGD3。
根據以上之構成，列解碼器模組15能夠選擇執行各種動作之區塊BLK。
具體而言，於各種動作時，與所選擇之區塊BLK對應之區塊解碼器BD將“H”位準及“L”位準之電壓分別施加至傳輸閘極線TG及bTG，且與非選擇之區塊BLK對應之區塊解碼器BD將“L”位準及“H”位準之電壓分別施加至傳輸閘極線TG及bTG。
於本說明書中，“H”位準對應NMOS電晶體成為接通狀態且PMOS電晶體成為斷開狀態之電壓。“L”位準對應NMOS電晶體成為斷開狀態且PMOS電晶體成為接通狀態之電壓。
例如，於選擇了區塊BLK0之情形時，於列解碼器RD0中，電晶體TR0～TR13成為接通狀態，電晶體TR14～TR18成為斷開狀態。另一方面，於其他列解碼器RD中，電晶體TR0～TR13成為斷開狀態，電晶體TR14～TR18成為接通狀態。
於此情形時，形成了設置於區塊BLK0之各種配線與對應之信號線之間之電流路徑，設置於其他區塊BLK(非選擇之區塊BLK)之各種配線與對應之信號線之間之電流路徑被阻斷。又，對於與非選擇之區塊BLK對應之選擇閘極線SGD及SGS，分別經由信號線USGD及USGS施加電壓。
其結果為，由驅動器模組14施加至各信號線之電壓，經由列解碼器RD0而施加至所選擇之區塊BLK0中設置之各種配線。列解碼器模組15針對選擇了其他區塊BLK之情形亦能夠同樣地動作。
再者，以上所說明之列解碼器模組15之電路構成僅為一例，並不限定於此。例如，列解碼器模組15所包含之電晶體TR之個數，可設計成基於設置於各區塊BLK之配線條數之個數。
[1-1-6]感測放大器模組16之電路構成 圖7表示第1實施形態之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例。
如圖7所示，感測放大器模組16例如包含感測放大器單元SAU0～SAUm。感測放大器單元SAU0～SAUm與各位元線BL0～BLm分別建立關聯。
各感測放大器單元SAU例如包含感測放大器部SA及鎖存電路SDL、ADL、BDL及XDL。感測放大器部SA及鎖存電路SDL、ADL、BDL及XDL以能夠相互收發資料之方式連接。
感測放大器部SA例如於讀出動作中，基於對應之位元線BL之電壓，判定讀出資料係“0”或“1”。換言之，感測放大器部SA感測被讀出至對應之位元線BL之資料，判定所選擇之記憶胞要記憶之資料。
鎖存電路SDL、ADL、BDL及XDL之各者暫時保存讀出資料或寫入資料等。鎖存電路XDL連接於未圖示之輸入輸出電路，能夠用於感測放大器單元SAU與輸入輸出電路之間之資料之輸入輸出。
鎖存電路XDL亦能作為半導體記憶裝置1之快取記憶體發揮功能。例如，關於半導體記憶裝置1，即便鎖存電路SDL、ADL及BDL為使用中，只要鎖存電路XDL空閒，便能變成就緒狀態。
(感測放大器部SA之電路構成例) 圖8表示第1實施形態之半導體記憶裝置1所具備之感測放大器模組16中所包含之感測放大器部SA之電路構成之一例。
如圖8所示，感測放大器部SA例如包含電晶體Q1、Q2、Q3、Q4及Q7、以及電容器CP。各電晶體Q1、Q2及Q3係NMOS電晶體。電晶體Q4係高耐壓之NMOS電晶體。電晶體Q7係PMOS電晶體。
電晶體Q1連接於節點ND1與節點ND2之間。於電晶體Q1之閘極，被輸入控制信號φ 1。電晶體Q2連接於節點SEN與節點ND2之間。於電晶體Q2之閘極，被輸入控制信號XXL。
電晶體Q3連接於節點ND2與節點SASRC之間。電晶體Q3之閘極連接於節點ND1。電晶體Q4連接於節點ND1與位元線BL之間。於電晶體Q4之閘極，被輸入控制信號BLS。
電晶體Q7連接於被施加電源電壓VDDSA之電源節點與節點ND1之間。電容器CP之一端連接於節點SEN。於電容器CP之另一端，被輸入時脈CLK。於位元線BL與源極線CELSRC之間，連接有NAND串NS。
如上所述，於感測放大器部SA中，電晶體Q1及Q2於位元線BL及節點SEN間串疊連接。電晶體Q4係為了例如於記憶胞電晶體MT之抹除時將位元線BL與節點ND1電性阻斷而設置。
又，於感測放大器部SA中，節點SEN係根據從記憶胞電晶體MT讀出之資料之邏輯將電容器CP進行充放電之感測節點。要輸入至電晶體Q1、Q2、Q3、Q4及Q7之各者之閘極之控制信號例如由定序器13控制。
(感測放大器單元SAU之電路構成例) 圖9表示第1實施形態之半導體記憶裝置1所具備之感測放大器模組16中所包含之感測放大器單元SAU之電路構成之一例。於圖9所示之電路構成中，對於與用圖8說明之電晶體於功能上相同之電晶體標註相同符號。
如圖9所示，感測放大器單元SAU例如包含電晶體Q1～Q15、電容器CP、以及鎖存部LP。電晶體Q5、Q6、Q8～Q13、及Q15之各者係NMOS電晶體。電晶體Q14係PMOS電晶體。
電晶體Q1連接於節點ND1與節點ND2之間。於電晶體Q1之閘極，被輸入控制信號BLC。電晶體Q2連接於節點SEN與節點ND2之間。於電晶體Q2之閘極，被輸入控制信號XXL。
電晶體Q3連接於節點ND2與節點ND3之間。電晶體Q3之閘極連接於節點ND1。電晶體Q4連接於節點ND1與位元線BL之間。於電晶體Q4之閘極，被輸入控制信號BLS。
電晶體Q5連接於節點ND1與節點ND3之間。於電晶體Q5之閘極，被輸入控制信號GRS。電晶體Q6連接於節點ND3與節點SASRC之間。電晶體Q6之閘極連接於節點INV。
電晶體Q7及Q8串聯連接於被施加電源電壓VDD之電源節點與節點ND2之間。電晶體Q7之閘極連接於節點INV。於電晶體Q8之閘極，被輸入控制信號BLX。
電晶體Q9連接於匯流排LBUS與節點SEN之間。於電晶體Q9之閘極，被輸入控制信號BLQ。電容器CP之一端連接於節點SEN。於電容器CP之另一端，被輸入時脈CLK。
電晶體Q10及Q11串聯連接於匯流排LBUS與電容器CP之另一端之間。於電晶體Q10之閘極，被輸入控制信號STB。電晶體Q11之閘極連接於節點SEN。
電晶體Q12連接於匯流排LBUS與鎖存部LP之輸入節點(節點INV)之間。於電晶體Q12之閘極，被輸入控制信號STI。電晶體Q13連接於匯流排LBUS與鎖存部LP之輸出節點(節點LAT)之間。於電晶體Q13之閘極，被輸入控制信號STL。
電晶體Q14連接於被施加電源電壓VDD之電源節點與匯流排LBUS之間。於電晶體Q14之閘極，被輸入控制信號LPCn。電晶體Q15連接於匯流排LBUS與接地節點之間。於電晶體Q15之閘極，被輸入控制信號LDC。
於以上所說明之感測放大器單元SAU之電路構成中，電晶體Q1～Q11及時脈CLK之組對應感測放大器部SA。電晶體Q12及Q13及鎖存部LP之組對應鎖存電路SDL。
再者，圖9所示之感測放大器單元SAU之電路構成中，省略了鎖存電路ADL、BDL及XDL之圖示。鎖存電路ADL、BDL及XDL之各者之電路構成例如與鎖存電路SDL相同，且連接於匯流排LBUS。而且，鎖存電路ADL、BDL及XDL之各者由與鎖存電路SDL不同之控制信號控制，鎖存部LP之節點於鎖存電路間獨立。
又，於以上所說明之感測放大器單元SAU之電路構成中，設置電晶體Q5之目的在於，將對記憶胞電晶體MT進行資料寫入時從位元線BL流出之電流不經由電晶體Q1及Q2而流入節點ND3。
電晶體Q7及Q8串疊連接於被施加電源電壓VDD之電源節點與節點ND2之間。電晶體Q10及Q11串疊連接於匯流排LBUS與電容器CP之另一端之間。
電晶體Q14及Q15串疊連接於被施加電源電壓VDD之電源節點與接地節點之間。電晶體Q14及Q15於讀出動作中之鎖定(lock out)時，可作為使鎖存部LP之鎖存資料之邏輯強制性地反轉之鎖定控制部而動作。
圖9所示之控制信號BLC及XXL分別對應圖8所示之控制信號φ 1及φ 2。要輸入至電晶體Q1、Q2、Q4、Q5、Q8～Q10及Q12～Q15之各者之閘極之控制信號例如由定序器13控制。
再者，以上所說明之感測放大器模組16之電路構成僅為一例，並不限定於此。例如，感測放大器單元SAU16之電路構成可基於記憶胞電晶體MT所記憶之資料之感測方式而適當變更。
[1-2]動作 第1實施形態之半導體記憶裝置1係藉由使經由記憶胞電晶體MT之電流從源極線CELSRC流向感測放大器單元SAU，從而讀出記憶胞電晶體MT中所記憶之資料。
以下，依序對分別基於圖8及圖9中所說明之感測放大器模組16之電路構成之讀出動作之一例與使用該讀出動作之抹除驗證動作之一例進行說明。
[1-2-1]讀出動作 (感測放大器部SA之動作例) 首先，對第1實施形態之半導體記憶裝置1之讀出動作中用圖8來說明之感測放大器部SA之動作之一例進行說明。
如圖10所示，於時刻t1，定序器13首先使控制信號φ 1成為“H”位準，使控制信號φ 2成為“L”位準。例如，控制信號φ 1之電壓被設定為節點SASRC之電壓＋電晶體Q1之閾值電壓＋過驅動電壓Vov(例如0.2 V左右)。藉此，節點ND2之電壓變動得到抑制，電晶體Q1之汲極偏壓依存性得到抑制。又，於時刻t1，對選擇閘極線SGS及SGD施加“H”位準之電壓。
然後，於時刻t2，定序器13使NAND串NS之一端側之源極線CELSTC之電壓上升至VDDSA。此時，於記憶胞電晶體MT所保存之資料為“1”之情形時，記憶胞電晶體MT為接通狀態，因此抑制了位元線BL之電壓降低(圖10之實線部分)。另一方面，於記憶胞電晶體MT所保存之資料為“0”之情形時，記憶胞電晶體MT為斷開狀態，因此，位元線BL之電壓大幅度降低(圖10之虛線部分)。
於時刻t2，控制信號φ 1之電壓即電晶體Q1之閘極電壓亦被設定為節點SASRC之電壓＋電晶體Q1之閾值電壓＋過驅動電壓Vov。因此，電晶體Q1為接通狀態，但另一方面，節點ND2之電壓被鉗位成節點SASRC之電壓＋過驅動電壓Vov。亦即，節點ND2之電壓成為與電晶體Q1之汲極電壓(節點ND1之電壓)相同或較其略低之電壓。
又，於時刻t2，節點ND1之電壓變成與於位元線BL中流動之胞電流相應之電壓。節點ND2之電壓高於節點SASRC之電壓，且節點ND1之電壓被施加至電晶體Q3之閘極，因此電晶體Q3以經二極體連接之狀態動作。
其結果為，從源極線CELSRC經由NAND串NS與位元線BL而流動之電流依序經由電晶體Q4、Q1及Q3流入節點SASRC。從時刻t2起經過一段時間後，位元線BL之電壓與電晶體Q1及Q3間之節點ND2之電位穩定。
然後，於時刻t3，定序器13使電晶體Q1及Q4成為斷開狀態，使控制信號φ 2之電壓成為與時刻t1之控制信號φ 1相同之電壓。具體而言，控制信號φ 2之電壓被設定為節點SASRC之電壓＋電晶體Q2之閾值電壓＋過驅動電壓Vov。
藉此，節點ND2之電壓維持為與時刻t1時相同之電壓。另一方面，節點ND1因電晶體Q1及Q4成為斷開狀態而變成高阻抗狀態，節點ND1之電壓維持為時刻t3以前之電壓。
於時刻t3，控制信號φ 2之電壓被控制成與時刻t1之控制信號φ 1相同之電壓，藉此使節點ND2之電壓亦得以維持。亦即，連接於節點ND1與節點ND2之電晶體Q3於時刻t3後仍然流通與胞電流相同之電流，從節點SEN複製之胞電流經由電晶體Q2及Q3流向節點SASRC。
於時刻t3之時點，位元線BL之電壓基於NAND串NS內之讀出對象之記憶胞電晶體MT所要保存之資料而不同。因此，於時刻t3後，從節點SEN流向節點SASRC之電流亦不同，節點SEN之電位根據所流通之電流量而決定。
然後，感測放大器部SA藉由感測該節點SEN之電壓而判定讀出對象之記憶胞電晶體MT保存“0”資料或保持“1”資料。
再者，於時刻t3，定序器13以於切換電晶體Q1及Q2之接通斷開之前後，節點ND1及ND2之電位不會各自發生變化之方式，對控制信號φ 1及φ 2進行控制。藉此，即便對電晶體Q1及Q2之接通斷開進行了切換，於電晶體Q3之汲極-源極間流動之電流量亦大致相同。
如上所述，於第1實施形態之半導體記憶裝置1中，感測放大器部SA能夠判定記憶胞電晶體MT中所記憶之資料。此種讀出動作例如被稱為DSA(Diode sense ABL，二極體感測全位元線)方式。
(感測放大器單元SAU之動作例) 接下來，對第1實施形態之半導體記憶裝置1之讀出動作中用圖9來說明之感測放大器單元SAU之動作之一例進行說明。
圖11表示第1實施形態之半導體記憶裝置1之讀出動作中感測放大器單元SAU之動作之一例。
圖11所示之一例對應於讀出有效資料之後執行鎖定動作而讀出上位頁面資料時之動作。又，該讀出動作中，按照讀出電壓CR及AR之順序執行讀出，圖11所示之期間係提取了使用讀出電壓CR之讀出期間。
再者，IDSA(“C”狀態)、IDSA(“A”/“B”狀態)及IDSA(“ER”狀態)之各者之波形分別表示於讀出記憶胞電晶體MT之“ER”狀態、“A”/“B”狀態、及“C”狀態時於經二極體連接之電晶體Q3之汲極-源極間流動之電流之波形。其他信號波形對應電壓波形。於所圖示之與(“ER”狀態)、(“A”/“B”狀態)、(“C”狀態)對應之各波形中，示出了對應之配線或節點之電壓。
如圖11所示，於讀出動作開始時，定序器13將節點INV之電壓設置成“L”位準(INV＝0)，驅動器模組14對源極線CELSRC施加Vsrc。然後，定序器13使控制信號BLS、BLC及BLX之電壓分別上升至Vblx、Vblc及Vblx。於是，位元線BL之電壓基於施加至源極線CERSRC之電壓與經由電晶體Q7、Q8、Q1及Q4之電壓而上升至例如Vbl1。
然後，於時刻t11，定序器13將節點INV之電壓從“L”位準重設成“H”位準(INV＝1)。於是，電流從源極線CELSRC依序經由NAND串NS、電晶體Q4、Q1、Q3及Q6流入節點SASRC，不久後，位元線BL及節點ND2之電壓穩定化。
此時，如用圖10所說明般，位元線BL及節點ND2之各者之電壓成為與NAND串NS內之讀出對象胞之資料邏輯相應之電壓。例如，與“ER”狀態對應之位元線BL之電壓及與“ER”狀態對應之位元線BL之電壓之各者下降至Vsasrc。與“C”狀態對應之位元線BL之電壓下降至Vsasrc＋Vov。又，節點SEN經由電晶體Q9、Q14被充電至期望電壓。
於時刻t12，定序器13使控制信號BLS、BLC及BLX之各者變化為“L”位準之電壓，使控制信號XXL之電壓上升至Vxxl。於是，電晶體Q4、Q1及Q8成為斷開狀態，位元線BL成為浮動狀態。又，經複製之胞電流經由電晶體Q2、Q3及Q6從節點SEN流入節點SASRC。
藉此，節點SEN之電壓藉由利用電晶體Q3複製之胞電流而放電。具體而言，於記憶胞電晶體MT處於“C”狀態之情形時，如以圖11之實線所示，節點SEN之電壓大幅度降低，於為“ER”、“A”、“B”狀態之情形時，如以圖11之虛線所示，節點SEN之電壓幾乎不會放電。然後，於時刻t13與時刻t14之間，定序器13藉由確立控制信號STB而使鎖存部LP鎖存與節點SEN之電壓相應之邏輯資料。
於對應之記憶胞電晶體MT為“C”狀態之情形時，定序器13使要保存該資料之鎖存電路保存“1”資料。然後，例如定序器13於對應之感測放大器單元SAU中執行鎖定動作。
具體而言，對控制信號STI、STL、LPCn及LDC進行控制，例如將鎖存電路SDL中之節點INV之電壓固定為“L”位準。藉此，於後續使用讀出電壓AR之讀出時，連接於確定為“C”狀態之記憶胞電晶體MT之位元線BL中流動之電流量得到抑制。
如上所述，於第1實施形態之半導體記憶裝置1中，感測放大器單元SAU能夠判定記憶胞電晶體MT中所記憶之資料。再者，本說明書中，例示出了對資料判定應用DSA(Diode sense ABL)方式之情形，但對於資料之判定方法亦可應用ABL(All Bit Line，全位元線)方式。
不論採用何種方式，於第1實施形態之半導體記憶裝置1中，感測放大器模組16均能根據從位元線BL流動之電流量，讀出記憶胞電晶體MT中所記憶之資料。
再者，以上所說明之讀出動作中，關於定序器13對與資料已確定之記憶胞電晶體MT對應之位元線BL執行鎖定動作之情形進行了例示，但亦可不執行鎖定動作。於第1實施形態之半導體記憶裝置1之讀出動作中是否執行鎖定動作，可任意地設定變更。
[1-2-2]抹除驗證動作 第1實施形態之半導體記憶裝置1於執行抹除動作之後，執行抹除驗證動作。抹除動作係使記憶胞電晶體MT之閾值電壓從寫入後之狀態轉變為“ER”狀態之動作。抹除驗證動作係確認記憶胞電晶體MT之閾值電壓藉由抹除動作是否呈“ER”狀態分布之讀出動作。
然後，第1實施形態之半導體記憶裝置1能夠藉由使用電洞傳導之讀出動作來執行區塊BLK單位之抹除驗證動作或串單元SU單位之抹除驗證動作。亦即，於抹除驗證動作中，選擇電晶體ST1及ST2、記憶胞電晶體MT及虛設電晶體DT之各者作為PMOS電晶體動作。
以下，依序對第1實施形態之半導體記憶裝置1中之區塊BLK單位之抹除驗證動作與串單元SU單位之抹除驗證動作之各者進行說明。
(區塊BLK單位之抹除驗證動作) 圖12係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路圖，示出了區塊BLK單位之抹除驗證動作中所使用之電壓之一例。
再者，以下於抹除驗證動作之說明中使用之電路圖中，適當提取了作為抹除對象之區塊BLK中之串單元SU及NAND串NS、與抹除對象外之區塊BLK中之串單元SU及NAND串NS。
於以下之說明中，將作為抹除對象之所選擇之區塊BLK稱為選擇區塊BLKsel，將抹除對象外之非選擇之區塊BLK稱為非選擇區塊BLKusel。又，於以下之說明中，假定記憶胞電晶體MT0～MT7之各者之閾值電壓包含於“ER”狀態中。
如圖12所示，於第1實施形態中之區塊BLK單位之抹除驗證動作中，感測放大器單元SAU對位元線BL施加Vbl，驅動器模組14對井線CPWELL施加Vsrc。此處，抹除驗證動作中，井線CPWELL之電壓被控制為高於位元線BL之電壓之狀態。
而且，於選擇區塊BLKsel中，驅動器模組14及列解碼器模組15對選擇閘極線SGD施加Vsgrp，對字線WL0～WL7之各者施加Vevfy，對虛設字線施加Vrp，對選擇閘極線SGS施加Vsgrp。該動作於選擇區塊BLKsel內之各串單元SU中相同。亦即，於選擇區塊BLKsel中，於選擇閘極線SGD0～SGD3之各者被施加有Vsgrp。
Vevfy係抹除驗證電壓，且係“ER”狀態與“A”狀態之間之電壓。亦即，於閘極被施加有Vevfy之記憶胞電晶體MT為接通狀態之情形時，該記憶胞電晶體MT之閾值電壓表現出呈“ER”狀態分布。Vsgrp係低於Vsrc且低於Vevfy之電壓。Vrp係低於Vsrc且低於Vevfy之電壓。
閘極被施加有Vsgrp之選擇電晶體ST1及ST2、與閘極被施加有Vrp之虛設電晶體DT之各者成為接通狀態，閘極被施加有Vevfy之字線WL0～WL7之各者根據閾值電壓而成為接通狀態或斷開狀態。
另一方面，於非選擇區塊BLKusel中，驅動器模組14及列解碼器模組15對各選擇閘極線SGD施加Vbl，對選擇閘極線SGS施加Vsrc。閘極被施加有Vbl之選擇電晶體ST1因位元線BL之電壓為Vbl而成為斷開狀態。該動作於非選擇區塊BLKusel內之各串單元SU中相同。亦即，於非選擇區塊BLKusel中，於選擇閘極線SGD0～SGD3之各者被施加Vbl。
閘極被施加有Vsrc之選擇電晶體ST2因井線CPWELL之電壓為Vsrc而成為斷開狀態。因此，於非選擇區塊BLKusel中，連接於選擇電晶體ST1及ST2間之記憶胞電晶體MT及虛設電晶體DT之各者之通道成為浮動狀態。
當如上所述被施加電壓後，於選擇區塊BLKsel內之NAND串NS中，藉由電洞傳導能從井線CPWELL向位元線BL流動電流。另一方面，於非選擇區塊BLKusel內之NAND串NS中，藉由電洞傳導並不能從井線CPWELL向位元線BL流動電流。
其結果為，第1實施形態之半導體記憶裝置1能夠確認選擇區塊BLKsel內之NAND串NS中所包含之記憶胞電晶體MT之閾值電壓是否成為抹除狀態(“ER”狀態)。
具體而言，使用電洞傳導之抹除驗證動作中，閾值電壓較Vevfy低之記憶胞電晶體MT成為斷開狀態，具有Vevfy以上之閾值電壓之記憶胞電晶體MT成為接通狀態。
例如，於抹除驗證動作中，全部記憶胞電晶體MT均成為接通狀態之NAND串NS中，經由NAND串NS之電流從井線CPWELL流向位元線BL。另一方面，包含斷開狀態之記憶胞電晶體MT之NAND串NS中，經由NAND串NS之電流未從井線CPWELL流向位元線BL。
根據以上敍述，第1實施形態之半導體記憶裝置1係由於在連接有全部記憶胞電晶體MT均成為接通狀態之NAND串NS之位元線BL中流動有位元線BL與源極線CELSRC之間之電流，而將與該位元線BL對應之NAND串NS之抹除驗證動作視為通過(pass)
另一方面，第1實施形態之半導體記憶裝置1係由於在未連接有全部記憶胞電晶體MT均成為接通狀態之NAND串NS之位元線BL中並未流動位元線BL與源極線CELSRC之間之電流，而將與該位元線BL對應之NAND串NS之抹除驗證動作視為失敗(fail)。
(串單元SU單位之抹除驗證動作) 圖13係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路圖，且示出了串單元SU單位之抹除驗證動作中所使用之電壓之一例。
再者，於以下之說明中，將於選擇區塊BLKsel內為抹除驗證對象之串單元SU稱為選擇串單元SUsel，將於選擇區塊BLKsel內為抹除驗證對象外之串單元SU稱為非選擇串單元SUusel。
如圖13所示，第1實施形態中之串單元SU單位之抹除驗證動作中，與區塊BLK單位之抹除驗證動作同樣地，感測放大器單元SAU對位元線BL施加Vbl，驅動器模組14對井線CPWELL施加Vsrc。
而且，於選擇區塊BLKsel中，驅動器模組14及列解碼器模組15對選擇串單元SUsel內之選擇閘極線SGD施加Vsgrp，對非選擇串單元SUusel內之選擇閘極線SGD施加Vsrc。於選擇區塊BLKsel內閘極被施加有Vsrc之選擇電晶體ST1成為斷開狀態。
其結果為，於選擇區塊BLKsel中，選擇串單元SUsel內之NAND串NS中，藉由電洞傳導而從井線CPWELL向位元線BL流動電流。另一方面，於選擇區塊BLKsel中，非選擇串單元SUusel內之NAND串NS中，藉由電洞傳導並未從井線CPWELL向位元線BL流動電流。
以上所說明之第1實施形態中之串單元SU單位之抹除驗證動作之其他動作與區塊BLK單位之抹除驗證動作同樣，因此省略說明。藉此，第1實施形態之半導體記憶裝置1能夠執行串單元SU單位之抹除驗證動作。
再者，於串單元SU單位之抹除驗證動作中，施加至與選擇區塊BLKsel內之非選擇串單元SUusel對應之選擇閘極線SGD之電壓並不限定於Vsrc。對於非選擇串單元SUusel內之選擇閘極線SGD，只要施加至少為施加至井線CPWELL之電壓以上之電壓即可。
[1-3]第1實施形態之效果 根據以上所說明之第1實施形態之半導體記憶裝置1，能夠提高記憶層使用鐵電體之NAND型快閃記憶體(FeNAND)之抹除性能。以下，對第1實施形態之半導體記憶裝置1之效果之詳情進行說明。
圖14示出了將浮動閘極用作記憶層之記憶胞電晶體之閾值分布之一例來作為第1實施形態之比較例。
如圖14所示，第1實施形態之比較例中之記憶胞電晶體之閾值分布相對於第1實施形態中用圖5說明之記憶胞電晶體MT之閾值分布而言，與抹除狀態對應之閾值分布之位置不同。
具體而言，使用鐵電體之記憶胞電晶體MT中，閾值電壓最高之閾值分布對應抹除狀態，而另一方面，使用浮動閘極之記憶胞電晶體MT中，閾值電壓最低之閾值分布對應抹除狀態。
伴隨於此，第1實施形態之比較例中之記憶胞電晶體之閾值分布中，從閾值電壓較低一方起按照“ER”狀態、“A”狀態、“B”狀態、“C”狀態之順序形成閾值分布，而適當設定讀出電壓。
圖15表示使用第1實施形態之比較例中之記憶胞電晶體之NAND串NS之電路構成，且示出了執行使用電子傳導之驗證動作時之動作之一例。
如圖15所示，使用電子傳導之驗證動作中，對位元線BL施加Vbl，對源極線CELSRC施加Vss，對選擇閘極線SGD及SGS之各者施加Vsg，對虛設字線DWL施加Vdwl，對字線WL0～WL7之各者施加Vevfy。
Vbl係高於Vss之電壓。Vsg係高於Vbl之電壓。Vdwl係虛設電晶體DT成為接通狀態之電壓。當如此被施加電壓後，能夠根據NAND串NS內之記憶胞電晶體MT之閾值電壓，從源極線CELSRC向位元線BL流動電子。
例如，於記憶胞電晶體MT0～MT7全部為接通狀態，亦即，於NAND串NS內之全部記憶胞電晶體MT中閾值電壓Vth均低於Vevfy之情形時，電子經由NAND串NS從源極線CELSRC流向位元線BL。
如此，第1實施形態之比較例中，藉由執行使用電子傳導之抹除驗證動作，而基於NAND串NS內之全部記憶胞電晶體MT是否均已接通來判定是否通過了抹除驗證。換言之，第1實施形態之比較例中，能夠對NAND串NS內之記憶胞電晶體MT統一地執行抹除驗證動作，抹除驗證動作能夠以區塊BLK單位或串單元SU單位來執行。
另一方面，於已對第1實施形態中之記憶胞電晶體MT執行使用電子傳導之驗證動作之情形時，基於全部記憶胞電晶體MT均成為斷開狀態來判定是否通過了抹除驗證。
圖16表示使用第1實施形態之半導體記憶裝置1中之記憶胞電晶體MT之NAND串NS之電路構成，且與比較例同樣示出了執行使用電子傳導之驗證動作時之動作之一例。
如圖16所示，於第1實施形態之半導體記憶裝置1中執行使用電子傳導之抹除驗證動作之情形時，只要驗證對象之NAND串NS包含1個斷開狀態之記憶胞電晶體MT，便會被視為通過抹除驗證。亦即，即便於NAND串NS內之記憶胞電晶體MT中存在複數個未呈“ER”狀態分布之記憶胞電晶體MT之情形時，亦會被視為通過抹除驗證。
因此，第1實施形態之半導體記憶裝置1於採用使用電子傳導之抹除驗證動作之情形時，為了提高抹除驗證之精度，較佳為以字線WL單位執行抹除驗證。然而，字線WL單位之抹除驗證動作會因字線WL之條數越增加而執行次數越多，從而可能導致半導體記憶裝置1之抹除性能降低。
因此，第1實施形態之半導體記憶裝置1於抹除驗證動作中應用使用電洞傳導之驗證動作。使用電洞傳導之驗證動作中，具有較驗證電壓高之閾值電壓之記憶胞電晶體MT成為接通狀態。
亦即，第1實施形態之半導體記憶裝置1藉由採用使用電洞傳導之抹除驗證動作，而與第1實施形態之比較例同樣，能夠基於NAND串NS內之全部記憶胞電晶體MT是否均已接通，來判定是否通過了抹除驗證。
其結果為，第1實施形態之半導體記憶裝置1能夠執行區塊BLK或串單元SU單位之抹除驗證動作。因此，第1實施形態之半導體記憶裝置1能夠提高記憶層使用鐵電體之NAND型快閃記憶體之抹除性能。
再者，第1實施形態之半導體記憶裝置1於區塊BLK單位之抹除驗證動作中，當1個以上之串單元SU中流動有經由NAND串NS之電流時，視為通過該抹除驗證。
然而，利用抹除驗證所判定的是串單元SU中包含之記憶胞電晶體MT所形成之分布之下端，於由複數個記憶胞電晶體MT構成之分布之特性中，各個記憶胞電晶體MT間之特性差於某種程度上平均化。因此，可推測於第1實施形態之半導體記憶裝置1中，串單元SU間之特性差較小。因此，第1實施形態之半導體記憶裝置1於區塊BLK單位之抹除驗證動作時，亦能擔保抹除驗證之可靠性。
[2]第2實施形態 第2實施形態之半導體記憶裝置1相對於第1實施形態而言，選擇閘極線SGS之連接關係不同，執行與第1實施形態同樣之抹除驗證動作。以下，針對第2實施形態之半導體記憶裝置1，說明與第1實施形態之不同點。
[2-1]記憶胞陣列10之構成 圖17係第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例，相對於第1實施形態中所說明之記憶胞陣列10之電路構成而言，選擇閘極線SGS之連接關係不同。
具體而言，如圖17所示，於第2實施形態中之記憶胞陣列10，設置有4條選擇閘極線SGS0～SGS3。選擇閘極線SGS0～SGS3分別共通連接於串單元SU0～SU3內之選擇電晶體ST2。
亦即，第2實施形態中之記憶胞陣列10中，選擇閘極線SGS按串單元SU分開。驅動器模組14及列解碼器模組15能夠獨立地控制要施加至與選擇串單元SUsel對應之選擇閘極線SGS之電壓、及要施加至與非選擇串單元SUusel對應之選擇閘極線SGS之電壓。
圖18係第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之剖面構造之一例，相對於第1實施形態中所說明之記憶胞陣列10之剖面構造而言，與選擇閘極線SGS對應之導電體層之構造不同。
具體而言，如圖18所示，於第2實施形態中與記憶胞陣列10對應之區域，包含有按串單元SU分離之導電體層22。換言之，與串單元SU0～SU3分別對應之記憶柱MP貫通電性分離之導電體層22。
再者，本例中，與最下層之導電體層22對應之導電體層22與第1實施形態同樣地一體設置。其係用於使經由P型井區域20之電流於源極線CELSRC與NAND串NS之間流動之配線，例如最下層之導電體層22可作為選擇閘極線SGSB被獨立地控制。於此情形時，設置於較與選擇閘極線SGSB對應之導電體層22更上層之3層導電體層22作為用圖17說明之選擇閘極線SGS而使用。
以上所說明之第2實施形態中之記憶胞陣列10之其他電路構成及剖面構造分別與第1實施形態中所說明之記憶胞陣列10之電路構成及剖面構造相同。又，第2實施形態之半導體記憶裝置1中之其他構成與第1實施形態之半導體記憶裝置1之構成相同，因此省略說明。
[2-2]抹除驗證動作 (區塊BLK單位之抹除驗證動作) 圖19係第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路圖，且示出了區塊BLK單位之抹除驗證動作中所使用之電壓之一例。
如圖19所示，第2實施形態中之區塊BLK單位之抹除驗證動作中，與第1實施形態中所說明之區塊BLK單位之抹除驗證動作同樣，感測放大器單元SAU對位元線BL施加Vbl，驅動器模組14對井線CPWELL施加Vsrc。
而且，於選擇區塊BLKsel中，驅動器模組14及列解碼器模組15對選擇閘極線SGD施加Vsgrp，對字線WL0～WL7以及虛設字線DWL之各者施加Vevfy，對選擇閘極線SGS施加Vsgrp。該動作於選擇區塊BLKsel內之各串單元SU中相同。亦即，於選擇區塊BLKsel中，於選擇閘極線SGD0～SGD3以及SGS0～SGS3之各者被施加Vsgrp。
如上所述，於第2實施形態中之區塊BLK單位之抹除驗證動作中，對與選擇區塊BLK對應之配線施加之電壓之條件和第1實施形態中之區塊BLK單位之抹除驗證動作相同。
其結果為，於第2實施形態中之區塊BLK單位之抹除驗證動作中，選擇區塊BLKsel內之選擇電晶體ST2與第1實施形態中之區塊BLK單位之抹除驗證動作同樣地動作。
以上所說明之第2實施形態中之區塊BLK單位之抹除驗證動作之其他動作與第1實施形態中所說明之區塊BLK單位之抹除驗證動作相同，因此省略說明。
(串單元SU單位之抹除驗證動作) 圖20係第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路圖，且示出了串單元SU單位之抹除驗證動作中所使用之電壓之一例。
如圖20所示，第2實施形態中之串單元SU單位之抹除驗證動作中，與第1實施形態中所說明之串單元SU單位之抹除驗證動作同樣地，感測放大器單元SAU對位元線BL施加Vbl，驅動器模組14對井線CPWELL施加Vsrc。
而且，於選擇區塊BLKsel中，驅動器模組14及列解碼器模組15對選擇串單元SUsel內之選擇閘極線SGD及SGS之各者施加Vsgrp，對非選擇串單元SUusel內之選擇閘極線SGD及SGS分別施加Vbl及Vsrc。
藉此，於第2實施形態之串單元SU單位之抹除驗證動作中，對與選擇區塊BLKsel內之非選擇串單元SUusel對應之選擇閘極線SGD及SGS施加之電壓之條件分別和第1實施形態中所說明之非選擇區塊BLKusel內之選擇閘極線SGD及SGS相同。
其結果為，選擇區塊BLKsel內之非選擇串單元SUusel中，各NAND串NS之選擇電晶體ST1及ST2之各者成為斷開狀態，該非選擇串單元SUusel被排除在抹除驗證動作之對象之外。
以上所說明之第2實施形態中之串單元SU單位之抹除驗證動作之其他動作與第1實施形態中所說明之串單元SU單位之抹除驗證動作相同，因此省略說明。
[2-3]第2實施形態之效果 如上所述，第2實施形態之半導體記憶裝置1能夠利用不同於第1實施形態之電路構成而與第1實施形態同樣地執行區塊BLK或串單元SU單位之抹除動作。
其結果為，第2實施形態之半導體記憶裝置1能夠獲得與第1實施形態同樣之效果，能夠提高記憶層使用鐵電體之NAND型快閃記憶體(FeNAND)之抹除性能。
[3]第3實施形態 第3實施形態之半導體記憶裝置1中，為了提高抹除驗證動作之精度，而執行抹除驗證電壓之修正動作。以下，針對第3實施形態之半導體記憶裝置1，說明與第1及第2實施形態之不同點。
[3-1]關於記憶胞電晶體MT之閾值電壓 記憶胞電晶體MT於使用電子傳導動作之情形時(NMOS動作)與使用電洞傳導動作之情形時(PMOS動作)，存在閾值電壓不同之情況。而且，可假設NMOS動作中之閾值電壓與PMOS動作中之閾值電壓之間存在某種關係。定性而言，可認為當NMOS動作中之閾值電壓上升時，PMOS動作中之閾值電壓亦會上升。
第1實施形態與第2實施形態之各者所說明之抹除驗證動作中，使用PMOS動作來判定NMOS動作中之閾值電壓已達到指定之位準以上。因此，抹除驗證電壓Vevfy較佳為設定為補償NMOS動作中之閾值電壓與PMOS動作中之閾值電壓之差之值。
以下，將使用電子傳導之讀出動作稱為NMOS讀出，將使用電洞傳導之讀出動作稱為PMOS讀出。
圖21示出了與NMOS讀出及PMOS讀出分別對應之記憶胞電晶體MT之閾值分布。
再者，於以下所參照之閾值分布之圖式中，“Vthn”對應NMOS讀出中之記憶胞電晶體MT之閾值電壓，“Vthp”對應PMOS讀出中之記憶胞電晶體MT之閾值電壓。
如圖21所示，於同一個胞單元CU中，於執行NMOS讀出之情形時與執行PMOS讀出之情形時，閾值分布可能不同。而且，於圖21中，NMOS讀出中之閾值電壓與PMOS讀出中之閾值電壓之差量表示為Δnp。亦即，Δnp由Δnp＝Vthn-Vthp之數式定義。
再者，所圖示之Δnp係以NMOS讀出中之閾值分布之下端與PMOS讀出中之閾值分布之下端之差量表示，但此僅為一例。Δnp可能每個記憶胞電晶體MT均不同。
圖22係針對與NMOS讀出及PMOS讀出分別對應之記憶胞電晶體MT之閾值分布示出N-PASS及P-PASS之定義。
如圖22(1)所示，於NMOS讀出中，使用驗證電壓Vvfyn之情形時，具有未達Vvfyn之閾值電壓之記憶胞電晶體MT成為接通狀態。以下，將如此般Vthn＜Vvfyn之記憶胞電晶體MT稱為N-PASS之記憶胞電晶體MT。又，將省略了圖示之Vthn≧Vvfyn之記憶胞電晶體MT稱為N-FAIL之記憶胞電晶體MT。
如圖22(2)所示，於PMOS讀出中，使用驗證電壓Vvfyp之情形時，具有高於Vvfyp之閾值電壓之記憶胞電晶體MT成為接通狀態。以下，將如此般Vthp＞Vvfyp之記憶胞電晶體MT稱為P-PASS之記憶胞電晶體MT。又，將省略了圖示之Vthp≦Vvfyp之記憶胞電晶體MT稱為P-FAIL之記憶胞電晶體MT。
而且，第3實施形態之半導體記憶裝置1中，於NMOS讀出與PMOS讀出中，可使用將Δnp考慮在內之讀出電壓之修正值Vdelta。
Δnp之修正值Vdelta既可保存於半導體記憶裝置1內之暫存器，亦可保存於記憶胞陣列10內。Δnp之修正值Vdelta可由記憶體控制器2來管理。Δnp之修正值Vdelta既可針對每個區塊BLK進行更新，亦可針對每條字線WL進行更新，還可按特定之字線WL與其他字線WL分組管理。
圖23、圖24及圖25示出了於與NMOS讀出及PMOS讀出分別對應之記憶胞電晶體MT之閾值分布中分別為Vdelta＝Δnp、Vdelta＜Δnp、及Vdelta＞Δnp之情形之一例。
本例係NMOS讀出作為基準而使用，PMOS讀出使用Vdelta。而且，PMOS讀出所使用之驗證電壓Vvfyp例如由Vvfyn-Vdelta算出。
如圖23所示，於Vdelta＝Δnp之情形時，NMOS讀出中之N-PASS之記憶胞電晶體MT包含於PMOS讀出中之P-FAIL中，因此，N-PASS與P-PASS為排他性，NMOS讀出中之N-PASS之記憶胞電晶體MT數量與PMOS讀出中之P-PASS之記憶胞電晶體MT數量之和跟1個胞單元CU中所包含之記憶胞電晶體MT之數量大致相同。
換言之，於Δnp之修正值恰當之情形時，N-PASS∩P-PASS＝0且N-FAIL∩P-FAIL＝0。
另一方面，於Δnp之修正值不恰當之情形時，於NMOS讀出與PMOS讀出之兩者中，會表現出通過或失敗之位元。
如圖24所示，於Vdelta＜Δnp之情形時，NMOS讀出中之N-PASS之記憶胞電晶體MT數量與PMOS讀出中之P-PASS之記憶胞電晶體MT數量之和變得少於1個胞單元CU中所包含之記憶胞電晶體MT之數量。
於此情形時，胞單元CU中包含有於NMOS讀出中成為N-FAIL且於PMOS讀出中成為P-FAIL之記憶胞電晶體MT。以下，將此種於NMOS讀出及PMOS讀出之各者中驗證失敗之記憶胞電晶體MT稱為NP-FAIL之記憶胞電晶體MT。NP-FAIL例如由N-FAIL∩P-FAIL＝NP-FAIL≠0表示。
如圖25所示，於Vdelta＞Δnp之情形時，NMOS讀出中之N-PASS之記憶胞電晶體MT數量與PMOS讀出中之P-PASS之記憶胞電晶體MT數量之和變得多於1個胞單元CU中所包含之記憶胞電晶體MT之數量。
於此情形時，胞單元CU中，包含有於NMOS讀出中成為N-PASS且於PMOS讀出中成為P-PASS之記憶胞電晶體MT。以下，將此種於NMOS讀出及PMOS讀出之各者中驗證通過之記憶胞電晶體MT稱為NP-PASS之記憶胞電晶體MT。NP-PASS例如由N-PASS∩P-P-PASS＝NP-PASS≠0表示。
第3實施形態之半導體記憶裝置1中，藉由對上述數式設定指定條件，而尋找出恰當之Δnp之修正值。恰當之Δnp之修正值例如等於NMOS讀出中之閾值分布之中央值與PMOS讀出中之閾值分布之中央值之差。
[3-2]修正動作 第3實施形態之半導體記憶裝置1可適當修正作為對Δnp之修正值而使用之Vdelta。該修正動作於抹除後之區塊BLK中選擇期望之字線WL來執行。以下，對第3實施形態之半導體記憶裝置1中之Vdelta之修正動作進行說明。
(關於修正動作之流程) 圖26表示第3實施形態之半導體記憶裝置1中之修正動作之流程圖之一例。
如圖26所示，於修正動作中，首先，記憶體控制器2設定最初之Vdelta(步驟S10)。最初之Vdelta例如以於將升壓電壓Vstep累加之方向上包含理想之Vdelta之電壓之方式，設定充分小於Δnp之值。
其次，記憶體控制器2指示半導體記憶裝置1執行抹除動作(步驟S11)。於是，半導體記憶裝置1對由記憶體控制器2所選擇之區塊BLK執行抹除動作。
繼而，記憶體控制器2指示半導體記憶裝置1執行弱寫入動作(步驟S12)。於是，半導體記憶裝置1選擇剛才執行過抹除動作之區塊BLK中所包含之任意一條字線WL執行弱寫入動作。
此處，對半導體記憶裝置1之弱寫入動作進行簡單說明。弱寫入動作係於抹除動作後執行，例如為不包含驗證動作之寫入動作。
圖27表示第3實施形態之半導體記憶裝置1中之弱買入動作前後之記憶胞電晶體MT之閾值分布之變化之一例。
如圖27(1)所示，寫入動作前之記憶胞電晶體MT之閾值電壓呈“ER”狀態分布。另一方面，於執行弱寫入動作之後，例如如圖27(2)所示，閾值電壓從“ER”狀態降低為“ERM”狀態。
“ERM”狀態例如分布於“A”狀態之附近，分布寬度較“ER”狀態寬。而且，“ERM”狀態橫跨修正動作中之驗證電壓Vvfyn。該驗證電壓Vvfyn係與抹除驗證電壓Vevfy對應之電壓。亦即，當執行弱寫入動作時，從呈“ER”狀態分布之記憶胞電晶體MT之閾值分布形成如橫跨抹除驗證電壓Vevfy之分布。
返回圖26，於執行弱寫入動作之後，記憶體控制器2指示半導體記憶裝置1執行例如使用抹除驗證電壓Vevfy＋Vdelta之NMOS讀出(步驟S13)。該NMOS讀出中之抹除驗證電壓Vevfy對應用圖22所說明之Vvfyn。
繼而，記憶體控制器2指示半導體記憶裝置1執行例如使用抹除驗證電壓Vevfy之PMOS讀出(步驟S14)。該PMOS讀出中之抹除驗證電壓Vevfy對應用圖22所說明之Vvfyp。
然後，記憶體控制器2基於步驟S13及S14之各者之讀出結果，算出NP-FAIL數Nnpfail。然後，記憶體控制器2確認Nnpfail是否未達指定之數Nc(步驟S15)。
當Nnpfail並非未達指定之數Nc時(步驟S15，否(NO))，記憶體控制器2將Vdelta升壓(步驟S16)。具體而言，執行Vdelta＝Vdelta＋Vstep之處理。Vstep相當於Vdelta之升壓電壓，可設定為任意數值。
於將Vdelta升壓之後，記憶體控制器2返回步驟S13，再次執行步驟S13中之NMOS讀出與步驟S14中之PMOS讀出。
重複執行步驟S13～S16之處理，當Nnpfail未達指定之數Nc時(步驟S15，是(YES))，記憶體控制器2將該Vdelta作為Δnp之修正值而設定(步驟S17)。
如上所述，第3實施形態之半導體記憶裝置1藉由基於記憶體控制器2之指示執行修正動作，能夠算出Δnp之修正值。再者，以上之說明中，對基於記憶體控制器2之指示之修正動作進行了說明，但以上所說明之修正動作亦可於半導體記憶裝置1之內部執行。
又，以上之說明中，關於半導體記憶裝置1於修正動作之前執行弱寫入動作之情形進行了例示，但並不限定於此。例如，修正動作中所使用之驗證電壓Vvfy亦可預先設定於“ER”狀態之正中央附近。於此情形時，第3實施形態之半導體記憶裝置1亦能如上所述算出Δnp之修正值。
(關於修正動作之執行時序) 接下來，對上述修正動作之執行時序之一例進行說明。修正動作既可於半導體記憶裝置1之出貨前之不良檢查時執行，亦可於出貨後執行。
於修正動作在半導體記憶裝置1出貨前執行之情形時，半導體記憶裝置1之製造廠商使出貨前之半導體記憶裝置1執行例如對全部區塊BLK之修正動作，而使Δnp之修正值更新。
針對半導體記憶裝置1出貨後之半導體記憶裝置1之修正動作之執行時序之一例，以下用圖28及圖29進行說明。
圖28及圖29之各者係表示第3實施形態之半導體記憶裝置1中之修正動作之執行時序之一例之流程圖。
於圖28所示之一例中，半導體記憶裝置1基於抹除驗證動作失敗而執行修正動作。
具體而言，首先，記憶體控制器2指示半導體記憶裝置1執行抹除動作，半導體記憶裝置1執行抹除動作(步驟S20)。
其次，記憶體控制器2指示半導體記憶裝置1執行於步驟S20中執行過抹除動作之區塊BLK中之抹除驗證動作，半導體記憶裝置1執行抹除驗證動作(步驟S21)。
然後，記憶體控制器2確認於步驟S21中之抹除驗證動作中，抹除驗證動作是否通過(步驟S22)。
於抹除驗證通過之情形時(步驟S22，是)，記憶體控制器2不執行對該區塊BLK之修正動作。
另一方面，於抹除驗證失敗之情形時(步驟S22，否)，記憶體控制器2執行用圖26所說明之修正動作。再者，就於步驟S22中所執行之修正動作而言，亦可省略步驟S11中之抹除動作與步驟S12中之弱寫入動作。
當步驟S23中之修正動作完成後，記憶體控制器2再次使半導體記憶裝置1執行對抹除驗證失敗之區塊BLK之抹除動作(步驟S24)。
然後，記憶體控制器2於步驟S24中執行過抹除動作之區塊BLK中，執行使用步驟S23中算出之Δnp之修正值之抹除驗證動作(步驟S25)。
然後，記憶體控制器2確認於步驟S25中之抹除驗證動作中，抹除驗證動作是否通過(步驟S26)。
於抹除驗證通過之情形時(步驟S26，是)，記憶體控制器2結束對該區塊BLK之Δnp之修正動作。
另一方面，於抹除驗證失敗之情形時(步驟S26，否)，記憶體控制器2將該區塊BLK設定為壞塊(步驟S27)。然後，記憶體控制器2結束對該區塊BLK之修正動作。
於圖29所示之一例中，半導體記憶裝置1基於抹除次數而執行修正動作。
具體而言，首先，執行步驟S20之處理，由半導體記憶裝置1執行抹除動作。其次，記憶體控制器2確認於步驟S20中執行了抹除動作之區塊BLK中之抹除次數Nerase是否超過指定之次數Nth(步驟S30)。
於抹除次數Nerase未超過指定次數之情形時(步驟S30，否)，記憶體控制器2不執行對該區塊BLK之修正動作。
於抹除次數Nerase超過指定次數之情形時(步驟S30，是)，記憶體控制器2進行到步驟S23之處理，執行對該區塊BLK之修正動作。於步驟S23之處理之後，記憶體控制器2與用圖28所說明之動作同樣地，適當執行步驟S24～S27之動作，結束對該區塊BLK之修正動作。
再者，圖29中，關於修正動作之執行時序於抹除次數Nerase超過指定之次數Nth之後每次執行之情況進行了例示，但並不限定於此。例如記憶體控制器2亦可於對某個區塊BLK之抹除動作達到指定次數之後，抹除動作之執行次數符合指定週期之情形時，執行修正動作。
如上所述，第3實施形態之半導體記憶裝置1能夠藉由適當設定與執行修正動作相關之觸發點，而以指定時序來執行修正動作。
[3-3]第3實施形態之效果 如上所述，第3實施形態之半導體記憶裝置1執行抹除驗證電壓之修正動作。通過抹除驗證電壓被修正，能夠使抹除驗證動作之精度得以提高。
其結果為，第3實施形態之半導體記憶裝置1能夠抑制因抹除驗證動作之精度降低導致發生之誤差的產生。因此，第3實施形態之半導體記憶裝置1能夠提高所要記憶之資料之可靠性。
再者，以上之說明中，以Δnp係固定值為前提進行了說明，但可推測實際之器件中各記憶胞電晶體MT間會存在Δnp之偏差。
圖30係與NMOS讀出及PMOS讀出分別對應之記憶胞電晶體MT之閾值分布，且示出了Δnp之偏差之一例。
如圖30所示，Δnp可考慮較大之情形與較小之情形。例如，於Δnp較大之情形時，於NMOS讀出中失敗之記憶胞電晶體MT於PMOS讀出中亦可能失敗。又，於Δnp較小之情形時，於NMOS讀出中通過之記憶胞電晶體MT於PMOS讀出中亦可能通過。
因此，即便將Δnp之修正值設定為最佳值(中央值)，N-PASS∩P-PASS＝0與N-FAIL∩P-FAIL＝0亦會因Δnp之偏差而無法同時滿足。
於實際之動作中，主要目的在於，欲利用PMOS讀出判定NMOS動作中之閾值電壓為驗證電壓Vvfyn以上。亦即，較佳為處於NMOS讀出之中空部分之記憶胞電晶體MT全部於PMOS讀出中歸入斜線部分。亦即，較佳為以對Δnp較大之記憶胞電晶體MT之處理為優先。
相對於此，第3實施形態之半導體記憶裝置1中，以N-FAIL∩P-FAIL為優先，如用圖26所說明般，尋找出NP-FAIL充分小之Δnp。
其結果為，容限減少了Δnp偏差之相應量，而第3實施形態之半導體記憶裝置1能夠利用PMOS讀出來判定NMOS動作中之閾值電壓為某值以上之記憶胞電晶體MT。
如此，第3實施形態之半導體記憶裝置1能夠算出恰當之Δnp之修正值，而能夠提高抹除驗證動作之精度。
[4]其他變化例等 實施形態之半導體記憶裝置包含串、位元線、井線、及定序器。串＜例如圖12，NS＞包含第1選擇電晶體＜例如圖12，ST1＞、第2選擇電晶體＜例如圖12，ST2＞及複數個記憶胞電晶體＜例如圖12，MT0～MT7＞，該等複數個記憶胞電晶體串聯連接於第1選擇電晶體與第2選擇電晶體之間且記憶層使用鐵電體。位元線＜例如圖12，BL＞連接於第1選擇電晶體。井線＜例如圖12，CPWELL＞連接於第2選擇電晶體。定序器於選擇了串之抹除動作後之抹除驗證動作中之第1時刻，對記憶胞電晶體之閘極施加第1電壓＜例如圖12，Vevfy＞，對第1選擇電晶體之閘極施加低於第1電壓之第2電壓＜例如圖12，Vsgrp＞，對第2選擇電晶體之閘極施加低於第1電壓之第3電壓＜例如圖12，Vsgrp＞，對位元線施加第4電壓＜例如圖12，Vsrc＞，對源極線施加高於第4電壓之第5電壓＜例如圖12，Vbl＋Vsrc＞。藉此，就實施形態之半導體記憶裝置而言，能夠提高FeNAND之抹除性能。
上述實施形態中所說明之抹除驗證動作中係關於對選擇區塊BLKsel內之全部字線WL施加相同電壓之情形進行了例示，但施加至選擇區塊BLKsel內之各字線WL之驗證電壓亦可不同。
例如，記憶胞電晶體MT經三維積層而成之NAND型快閃記憶體中，存在施加至記憶胞電晶體MT之有效電壓根據字線WL之層位置而不同之情形。相對於此，半導體記憶裝置1亦可對要施加至字線WL之電壓應用基於層位置之修正值。
換言之，於抹除驗證動作中，半導體記憶裝置1亦可基於字線WL之層位置對每條字線WL施加最佳化之驗證電壓。藉此，半導體記憶裝置1能夠抑制與記憶胞電晶體MT之位置相應之特性之偏差，從而能夠提高資料之可靠性。
於上述實施形態中，記憶胞陣列10之構造亦可為其他構造。例如，記憶柱MP亦可為複數個柱於Z方向上連結之構造。具體而言，記憶柱MP可為貫通導電體層24(選擇閘極線SGD)之柱與貫通複數個導電體層23(字線WL)之柱連結之構造，亦可為各自貫通複數個導電體層23之複數個柱於Z方向上連結之構造。
於上述實施形態中，關於記憶胞陣列10形成於P型井區域20上之情形進行了例示，但半導體記憶裝置1亦可為於記憶胞陣列10下配置有感測放大器模組16等電路之構造。於此情形時，記憶柱MP之下部例如電性連接於作為源極線CELSRC發揮功能之P型導電體層。
於上述實施形態中，以設置於記憶胞陣列10之記憶胞電晶體MT為經三維積層而成之構造之情形為例進行了說明，但並不限定於此。例如，記憶胞陣列10之構成亦可為記憶胞電晶體MT經二維配置而成之平面NAND型快閃記憶體。於此種情形時，上述實施形態亦能實現，且能夠獲得同樣之效果。
於本說明書中，所謂“連接”表示電性連接，不排除例如中間介隔其他元件之情形。又，於本說明書中，所謂“斷開狀態”表示於對應之電晶體之閘極被施加有未達該電晶體之閾值電壓之電壓，不排除例如流動有如電晶體之漏電流之微小電流之情況。
於本說明書中，所謂“導電型”表示為N型或P型。例如，第1導電型對應P型，第2導電型對應N型。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意欲限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，同時亦包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2018-172214號(申請日：2018年9月14日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:P型井區域 21:絕緣體層 22:導電體層 23:導電體層 24:導電體層 25:導電體層 26:導電體層 27:觸點 28:導電體層 29:觸點 30:半導體膜 31:鐵電體膜 ADD:位址資訊 ADL:鎖存電路 ALE:位址鎖存賦能信號 AV:驗證電壓 AR:讀出電壓 BA:區塊位址 BD:區塊解碼器 BDL:鎖存電路 BL(BL0～BLm):位元線 BLC:控制信號 BLK(BLK0～BLKn):區塊 BLKsel:選擇區塊 BLKusel:非選擇區塊 BLQ:控制信號 BLS:控制信號 BLX:控制信號 BR:讀出電壓 bTG:傳輸閘極線 BV:驗證電壓 CA:行位址 CELSRC:源極線 CG0～CG7:信號線 CGD:信號線 CLE:指令鎖存賦能信號 CLK:時脈 CMD:指令 CP:電容器 CPWELL:井線 CR:出電壓 CU:胞單元 CV:驗證電壓 DAT:資料 DT:虛設電晶體 DWL:虛設字線 GRS:控制信號 INV:節點 I/O:輸入輸出信號 LAT:節點 LBUS:匯流排 LDC:控制信號 LP:鎖存部 LPCn:控制信號 MP:記憶柱 MT(MT0～MT7):記憶胞電晶體 ND1:節點 ND2:節點 ND3:節點 NP:n＋雜質擴散區域 NS:NAND串 PA:頁面位址 PP:p＋雜質擴散區域 Q1～Q15:電晶體 RBn:就緒/忙碌信號 RD(RD0～RDn):列解碼器 Ren:讀取賦能信號 S10～S17:步驟 S20～S27:步驟 SA:感測放大器部 SASRC:節點 SAU(SAU0～SAUm):感測放大器單元 SDL:鎖存電路 SEN:節點 SGD(SGD0～SGD3):選擇閘極線 SGDD0～SGDD3:信號線 SGS(SGS0～SGS3):選擇閘極線 SGSD:信號線 ST1:選擇電晶體 ST2:選擇電晶體 STB:控制信號 STI:控制信號 STL:控制信號 SU(SU0～SU3):串單元 SUsel:選擇串單元 SUusel:非選擇串單元 t1:時刻 t2:時刻 t3:時刻 t11:時刻 t12:時刻 t13:時刻 t14:時刻 TG:傳輸閘極線 TR0～TR18:電晶體 USGD:信號線 USGS:信號線 Vbl:電壓 Vbl1:電壓 Vblc:電壓 Vbls:電壓 Vblx:電壓 VDD:電源電壓 VDDSA:電源電壓 Vdelta:修正值 Vdwl:電壓 Vevfy:電壓 Vread:讀出通路電壓 Vrp:電壓 Vsasrc:電壓 Vsg:電壓 Vsgrp:電壓 Vsrc:電壓 Vss:電壓 Vth:閾值電壓 Vthn:閾值電壓 Vthp:閾值電壓 Vvfyn:閾值電壓 Vvfyp:驗證電壓 Vxxl:電壓 Wen:寫入賦能信號 WL(WL0～WL7):字線 XDL:鎖存電路 XXL:控制信號φ1:控制信號φ2:控制信號 Δnp:閾值電壓之差量
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。 圖3係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例的剖視圖。 圖4係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列中所包含之記憶柱之剖面構造之一例的剖視圖。 圖5係表示第1實施形態之半導體記憶裝置中之記憶胞電晶體之閾值分布、資料分派、及讀出電壓之一例的閾值分布圖。 圖6係表示第1實施形態之半導體記憶裝置所具備之列解碼器模組之電路構成之一例的電路圖。 圖7係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路構成之一例的電路圖。 圖8係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組中所包含之感測放大器部之電路構成之一例的電路圖。 圖9係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組中所包含之感測放大器單元之電路構成之一例的電路圖。 圖10係表示第1實施形態之半導體記憶裝置之讀出動作中之感測放大器部之動作之一例的時序圖。 圖11係表示第1實施形態之半導體記憶裝置中之讀出動作之一例的時序圖。 圖12係表示第1實施形態之半導體記憶裝置中之區塊單位之抹除驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖13係表示第1實施形態之半導體記憶裝置中之串單元單位之抹除驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖14係表示第1實施形態之比較例中之記憶胞電晶體之閾值分布及驗證電壓之一例的閾值分布圖。 圖15係表示第1實施形態之比較例中之利用電子傳導之驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖16係表示第1實施形態之半導體記憶裝置中之利用電子傳導之驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖17係表示第2實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。 圖18係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖面構造之一例的剖視圖。 圖19係表示第2實施形態之半導體記憶裝置之區塊單位之抹除驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖20係表示第2實施形態之半導體記憶裝置之串單元單位之抹除驗證動作中所使用之電壓之一例之記憶胞陣列的電路圖。 圖21係第3實施形態之半導體記憶裝置1中分別對應NMOS(N-channel metal oxide semiconductor，N通道金氧半導體)讀出及PMOS(P-channel metal oxide semiconductor，P通道金氧半導體)讀出之記憶胞電晶體MT的閾值分布圖。 圖22係表示第3實施形態之半導體記憶裝置中之N-PASS及P-PASS之定義之記憶胞電晶體的閾值分布圖。 圖23係表示第3實施形態之半導體記憶裝置中Vdelta＝Δnp之情形時之NMOS讀出及PMOS讀出結果之一例之記憶胞電晶體的閾值分布圖。 圖24係表示第3實施形態之半導體記憶裝置中Vdelta＜Δnp之情形時之NMOS讀出及PMOS讀出結果之一例之記憶胞電晶體的閾值分布圖。 圖25係表示第3實施形態之半導體記憶裝置中Vdelta＞Δnp之情形時之NMOS讀出及PMOS讀出結果之一例之記憶胞電晶體的閾值分布圖。 圖26係表示第3實施形態之半導體記憶裝置中之修正動作之一例的流程圖。 圖27係表示第3實施形態之半導體記憶裝置中之弱寫入動作前後之記憶胞電晶體之閾值分布之變化之一例的閾值分布圖。 圖28係表示第3實施形態之半導體記憶裝置中之修正動作之執行時序之一例的流程圖。 圖29係表示第3實施形態之半導體記憶裝置中之修正動作之執行時序之一例的流程圖。 圖30係表示第3實施形態之半導體記憶裝置中之Δnp之偏差之一例之記憶胞電晶體的閾值分布圖。
BL:位元線
BLKsel:選擇區塊
BLKusel:非選擇區塊
CPWELL:井線
DT:虛設電晶體
DWL:虛設字線
MT(MT0~MT7):記憶胞電晶體
NS:NAND串
SGD:選擇閘極線
SGS:選擇閘極線
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單元
Vb1:電壓
Vevfy:電壓
Vrp:電壓
Vsgrp:電壓
Vsrc:電壓
WL(WL0~WL7):字線

Claims (13)

  1. 一種半導體記憶裝置，其包含： 串，其包含第1選擇電晶體、第2選擇電晶體、及複數個記憶胞電晶體，該等複數個記憶胞電晶體串聯連接於上述第1選擇電晶體與上述第2選擇電晶體之間，且記憶層使用鐵電體； 位元線，其連接於上述第1選擇電晶體； 井線，其連接於上述第2選擇電晶體；及 定序器；且 上述定序器於選擇了上述串之抹除動作後之抹除驗證動作中之第1時刻，對上述記憶胞電晶體之閘極施加第1電壓，對上述第1選擇電晶體之閘極施加低於上述第1電壓之第2電壓，對上述第2選擇電晶體之閘極施加低於上述第1電壓之第3電壓，對上述位元線施加第4電壓，對上述井線施加高於上述第4電壓之第5電壓。
  2. 如請求項1之半導體記憶裝置，其中 上述定序器於上述第1時刻，對上述複數個記憶胞電晶體之各者之閘極施加上述第1電壓。
  3. 如請求項1或2之半導體記憶裝置，其中 上述第2電壓與上述第3電壓之各者低於上述第5電壓。
  4. 如請求項1或2之半導體記憶裝置，其中 上述串進而包含虛設電晶體，該虛設電晶體連接於上述第1選擇電晶體與上述第2選擇電晶體之間；且 上述定序器於上述抹除驗證動作中之上述第1時刻，對上述虛設電晶體之閘極施加低於上述第1電壓之第6電壓。
  5. 如請求項4之半導體記憶裝置，其中 上述第6電壓低於上述第5電壓。
  6. 如請求項1或2之半導體記憶裝置，其進而包含： 複數個上述串，其等包含第1串及第2串； 第1汲極選擇閘極線，其連接於上述第1串內之第1選擇電晶體之閘極； 第2汲極選擇閘極線，其連接於上述第2串內之第1選擇電晶體之閘極； 字線，其連接於上述第1串內之記憶胞電晶體之閘極，且連接於上述第2串內之記憶胞電晶體之閘極；及 源極選擇閘極線，其連接於上述第1串內之第2選擇電晶體之閘極與上述第2串內之第2選擇電晶體之閘極之各者。
  7. 如請求項6之半導體記憶裝置，其中 上述定序器於選擇上述第1串且將上述第2串設為非選擇之抹除動作後之抹除驗證動作中之第2時刻，對上述第2汲極選擇閘極線施加上述第5電壓以上之第7電壓。
  8. 如請求項1或2之半導體記憶裝置，其進而包含： 複數個上述串，其等包含第1串及第2串； 第1汲極選擇閘極線，其連接於上述第1串內之第1選擇電晶體之閘極； 第2汲極選擇閘極線，其連接於上述第2串內之第1選擇電晶體之閘極； 字線，其連接於上述第1串內之記憶胞電晶體之閘極，且連接於上述第2串內之記憶胞電晶體之閘極； 第1源極選擇閘極線，其連接於上述第1串內之第2選擇電晶體之閘極；及 第2源極選擇閘極線，其連接於上述第2串內之第2選擇電晶體之閘極。
  9. 如請求項8之半導體記憶裝置，其中 上述定序器於選擇上述第1串且將上述第2串設為非選擇之抹除動作後之抹除驗證動作中之第2時刻，對上述第2汲極選擇閘極線施加上述第4電壓，對上述第2源極選擇閘極線施加上述第5電壓。
  10. 如請求項1或2之半導體記憶裝置，其 進而包含各自包含複數個上述串之第1及第2區塊；且 上述定序器於選擇上述第1區塊且將上述第2區塊設為非選擇之抹除動作後之抹除驗證動作中之第3時刻，對上述第2區塊內之上述第1選擇電晶體之閘極施加上述第4電壓，對上述第2區塊內之上述第2選擇電晶體之閘極施加上述第5電壓。
  11. 如請求項1或2之半導體記憶裝置，其進而包含： 複數個第1導電體層，其等介隔絕緣體層而積層； 柱，其貫通上述複數個第1導電體層，包含於第1方向上延伸之半導體膜、及覆蓋上述半導體膜之側面之高介電膜，且與上述第1導電體層之交叉部分作為上述記憶胞電晶體之一部分而發揮功能；及 P型區域，其電性連接於上述柱之下部。
  12. 如請求項1或2之半導體記憶裝置，其中 上述串中所包含之上述複數個記憶胞電晶體，包含第1記憶胞電晶體；且 上述定序器於上述抹除動作後，分別執行上述第1記憶胞電晶體之NMOS讀出與上述第1記憶胞電晶體之PMOS讀出，並基於上述NMOS讀出之結果與上述PMOS讀出之結果，來修正上述第1電壓之值。
  13. 如請求項12之半導體記憶裝置，其中 上述定序器於上述抹除動作後且上述NMOS讀出及上述PMOS讀出之前，執行選擇了上述第1記憶胞電晶體之寫入動作。
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