KR100681790B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100681790B1
KR100681790B1 KR1020050051302A KR20050051302A KR100681790B1 KR 100681790 B1 KR100681790 B1 KR 100681790B1 KR 1020050051302 A KR1020050051302 A KR 1020050051302A KR 20050051302 A KR20050051302 A KR 20050051302A KR 100681790 B1 KR100681790 B1 KR 100681790B1
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
row
circuit
current
Prior art date
Application number
KR1020050051302A
Other languages
English (en)
Other versions
KR20060048374A (ko
Inventor
코지 이노우에
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060048374A publication Critical patent/KR20060048374A/ko
Application granted granted Critical
Publication of KR100681790B1 publication Critical patent/KR100681790B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5664—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using organic memory material storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0016—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising polymers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

크로스 포인트 타입의 메모리셀 어레이를 갖는 반도체 기억장치가, 열선택선(BL)의 각각에, 판독선택시에 소정의 제1전압을 공급하고 판독 비선택시에 제1전압과 다른 제2전압을 공급하는 열판독 전압 공급회로(12)를 구비하고, 행선택선(DL)의 각각에, 판독시에 제2전압을 공급하는 행판독 전압 공급회로(11)를 구비하고, 판독시에 있어서, 선택된 행선택선(DL)을 흐르는 전류를, 비선택의 행선택선(DL)을 흐르는 전류와 분리하여 검지하고, 선택된 메모리셀의 전기저항상태를 검지하는 센스회로(15)를 구비하고, 판독시에 있어서 적어도 선택된 행선택선(DL)에 대하여 공급한 전압 레벨의 변위를 억제하는 행전압 변위 억제회로(31)를 구비한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도1은, 본 발명에 따른 반도체 기억장치의 일실시형태에 있어서의 메모리셀 어레이 구성과 각 메모리셀 어레이의 판독동작에 관련되는 주요부분의 블록 구성을 나타내는 회로 블록도이다.
도2는, 본 발명에 따른 반도체 기억장치의 일실시형태에 있어서의 크로스 포인트 타입의 메모리셀 어레이의 회로구성을 모식적으로 나타내는 회로도이다.
도3은, 도1에 나타내는 본 발명에 따른 반도체 기억장치의 블록 구성에 있어서의 메모리셀 어레이와 레퍼런스 메모리셀 어레이의 구성을 나타내는 회로 블록도이다.
도4는, 본 발명에 따른 반도체 기억장치의 데이터선 드라이브회로, 행판독 전압 공급회로, 및, 행전압 변위 억제회로의 일구성예를 나타내는 회로도이다.
도5는, 본 발명에 따른 반도체 기억장치의 비트선 드라이브회로, 열판독 전압 공급회로, 및, 열전압 변위 억제회로의 일구성예를 나타내는 회로도이다.
도6은, 복수의 메모리셀 어레이를 뱅크 단위로 선택가능한 메모리셀 어레이 구성에 있어서의 데이터선 드라이브회로의 다른 구성예를 나타내는 회로도이다.
도7은, 포화영역에서 동작하는 PMOS를 부하저항으로 하는 부하특성, 메모리셀 어레이중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이 의 I-V특성, 및, 행판독 전압 공급회로의 출력전압을 나타내는 정특성도이다.
도8은, 크로스 포인트 타입의 메모리셀 어레이중의 2값 데이터 기억시에 있어서의 메모리셀의 저항상태의 각종 분포 패턴을 설명하는 도이다.
도9(a)는, 메모리셀의 판독전류에 영향을 주는 하나의 요인으로서의 메모리셀의 메모리셀 어레이내의 장소 의존성을 설명하는 도이며, 같은 비트선에 접속하는 다른 2개의 메모리셀을 각각 따로따로 판독하는 경우의 전류경로를 나타내는 도이다.
도9(b)는, 메모리셀의 판독전류에 영향을 주는 하나의 요인으로서의 메모리셀의 메모리셀 어레이내의 장소 의존성을 설명하는 도이며, 비트선 상의 선택 메모리셀의 위치와 비트선 전위의 관계를 모식적으로 나타내는 도이다.
도10은, 메모리셀의 저항상태의 각종 분포 패턴 A, B, C, D에 있어서의, 메모리셀의 메모리셀 어레이내의 장소 의존성을 고려한 분포 패턴(a)과, 상기 장소 의존성을 고려하지 않은 분포 패턴(b)을 대비해서 설명하는 도이다.
도11은, 선형영역에서 동작하는 PM0S를 부하저항으로 하는 부하특성, 메모리셀 어레이중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성, 및, 행판독 전압 공급회로의 출력전압을 나타내는 정특성도이다.
도12는, 메모리셀 어레이중의 4값 데이터 기억시에 있어서의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성을 나타내는 정특성도이다.
도13은, 메모리셀 어레이중의 4값 데이터 기억시에 있어서의 메모리셀의 각 저항상태와 선택 메모리셀을 흐르는 판독전류의 리크전류에 의한 변동후의 상한값과 하한값을 부여하는 분포 패턴의 관계를 나타내는 일람표이다.
도14는, 본 발명에 따른 반도체 기억장치의 센스회로의 일례를 나타내는 회로 블록도이다.
도15는, 종래의 크로스 포인트 메모리의 메모리셀 어레이의 회로구성, 및, 데이터선과 비트선에의 공급전압의 설정 레벨과 전류경로를 나타내는 회로도이다.
도16은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 부분의 메모리셀의 저항값을 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
도17은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 메모리셀(Md)의 판독전류(Id)를 측정하는 경우에 발생하는 리크전류의 전류경로를 나타내는 회로도이다.
도18은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 메모리셀(Md1)의 판독전류(Id1)를 측정하는 경우에 발생하는 리크전류의 전류경로와 방향, 및, 메모리셀(Md2)의 판독전류(Id2)를 측정하는 경우에 발생하는 리크전류의 방향을 나타내는 회로도이다.
도19는, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 리크전류가 발생하는 이유를 설명하는 도이다.
도20은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 사용하는 데이터선 드라이버겸 증폭기회로의 일례를 나타내는 회로도이다.
도21은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 사용하는 비트선 드라이브회로의 일례를 나타내는 회로도이다.
도22는, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 부분의 고저항상태의 메모리셀을 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
도23은, 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 부분의 저저항상태의 메모리셀을 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
도24는, 메모리셀 어레이를 뱅크 단위로 선택가능한 메모리셀 어레이 구성을 나타내는 회로 블록도이다.
도25는, 본 발명에 따른 반도체 기억장치의 제1실시형태에서 채용하는 판독 방식에 있어서의 레퍼런스 전압, 선택 메모리셀의 판독전류, 상기 판독전류를 전압 레벨로 변환한 측정전압의 상호 관계를 2값 레벨로 설명하는 도이다.
도26은, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 판독 방식에 있어서의 레퍼런스 전압, 선택 메모리셀의 판독전류, 상기 판독전류를 전압 레벨로 변환한 측정전압의 상호 관계를 2값 레벨로 설명하는 도이다.
도27은, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 센스 앰프의 일례를 나타내는 회로도이다.
도28은, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 판독방식에 있어서의 제1PMOS 부하 트랜지스터의 부하특성(LA), 레퍼런스 전압, 선택 메모리셀의 판독전류, 상기 판독전류를 전압 레벨로 변환한 측정전압의 상호 관계를 4값 레벨로 설명하는 도이다.
도29는, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 판독 방식에 있어서의 선택 메모리셀의 기억 데이터 (0,0) 또는 (0,1)에 대한 제2PMOS 부하 트랜지스터의 부하특성(LB), 레퍼런스 전압, 선택 메모리셀의 판독전류, 상기 판독전류를 전압 레벨로 변환한 측정전압의 상호 관계를 4값 레벨로 설명하는 도이다.
도30은, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 판독 방식에 있어서의 선택 메모리셀의 기억 데이터 (1,0) 또는 (1,1)에 대한 제3PMOS 부하 트랜지스터의 부하특성(LC), 레퍼런스 전압, 선택 메모리셀의 판독전류, 상기 판독전류를 전압 레벨로 변환한 측정전압의 상호 관계를 4값 레벨로 설명하는 도이다.
도31은, 본 발명에 따른 반도체 기억장치의 제2실시형태에서 채용하는 판독 방식에 있어서의 4값 데이터의 식별 시퀸스를 나타내는 플로챠트이다.
본 발명은, 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 동일행의 메모리셀의 각각이, 그 일단측을 동일행 선택선에 접속하고, 동일열의 메모리셀의 각각이, 그 타단측을 동일열 선택선에 접속해서 이루어지는 크로스 포인트 타입의 메모리셀 어레이를 갖는 반도체 기억장치에 관한 것으로, 특히, 메모리셀이 전기저항의 변화에 의해 3값이상의 다값정보를 기억하는 가변저항소자로 이루어지는 반도체 기억장치에 관한 것이다.
최근, 메모리셀이 기억소자 이외의 선택용 소자를 구비하지 않고, 기억소자가 직접, 메모리셀 내에서 행선택선(이하, 「데이터선」이라고 한다)과 열선택선(이하, 「비트선」이라고 한다)에 접속해서 메모리셀 어레이를 형성하는 크로스 포인트 타입의 반도체 기억장치(이하, 적절히, 「크로스 포인트 메모리」라고 한다)의 개발이 진행되고 있다(예를 들면 일본 특허공개 2002-8369호 공보 참조).
일본 특허공개 2002-8369호 공보에 개시된 「저항성 크로스 포인트 메모리셀 어레이를 위한 등전압 검지방법」에서는, 데이터선과 비트선에 각각 소정 전압을 공급하고, MRAM(자기 랜덤 액세스 메모리)의 메모리셀의 저항상태를 검출하고 있다. 이 특허문헌1에 의하면, 선택된 메모리셀을 판독할 때, 선택된 데이터선에 제1전압을 인가하고, 선택 및 비선택의 비트선과 비선택의 데이터선에 제1전압보다 낮은 제2전압을 인가해서, 선택된 메모리셀의 저항상태 즉 기억상태를 검지하고 있다.
도15는, 종래의 크로스 포인트 메모리의 메모리셀 어레이의 회로구성, 및, 데이터선과 비트선에의 공급전압의 설정 레벨과 전류경로를 나타낸다. 도15의 크로스 포인트 메모리에서는, 선택된 메모리셀을 판독할 때, 선택된 비트선에 제3전압(V2)을 인가하고, 선택 및 비선택의 데이터선과 비선택의 비트선에 제3전압(V2)보다 높은 제4전압(V1)을 인가해서 선택된 메모리셀의 저항상태를 검지한다.
도15는, 데이터선(D0)과 비트선(B0)이 교차한 부분의 메모리셀의 저항상태를 판독하는 경우에, 선택 데이터선(D0)의 전류를 판독함으로써, 원하는 메모리셀의 저항상태를 판정하는 경우를 나타내고 있다.
도16은, 데이터선(D0)과 비트선(B0)이 교차한 부분의 메모리셀의 저항값을 비트선측에서 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타낸다. 도16에서는, 상술한 특허문헌1에 있어서의 전압설정과 같으며, 선택된 메모리셀을 판독할 때, 선택된 데이터선에 제1전압(V1)을 인가하고, 선택 및 비선택의 비트선과 비선택의 데이터선을 제1전압(V1)보다 낮은 제2전압(V2)을 인가해서 선택된 메모리셀의 저항상태를 검지한다. 이 경우에는, 비트선(B0)의 전류를 판독함으로써, 원하는 메모리셀의 저항상태를 판정한다.
도17은, 메모리셀(Md)의 판독전류(Id)를 측정하는 경우에 발생하는 리크전류(Ileak0, Ileak1,…, Ileakk)의 전류경로를 나타낸다. 도면중 M은, 선택 데이터선에서의 전류(IM)를 측정하는 전류계를 가상적으로 나타내고 있다. 도17에 나타내는 판독상태에서는, 비트선과 데이터선에의 인가전압은, 도15에 나타낸 경우와 같은 설정으로 되어 있다. 이 경우에는, 메모리셀(Md)의 판독전류(Id)는, 이하의 식(1)으로 나타내게 된다. 또, 본 명세서에 있어서 연산기호 Σi=0∼k는 i=0∼k의 범위에서의 산술합을 나타내고 있다.
Id=IM-Σi=0∼kIleaki (1)
또한 도18은, 메모리셀(Md1)의 판독전류(Id1)를 측정하는 경우에 발생하는 리크전류(Σi=0∼kIleak1i)의 전류경로와 방향, 및, 메모리셀(Md2)의 판독전류(Id2)를 측정하는 경우에 발생하는 리크전류(Σi=0∼kIleak2i)의 방향을 나타낸다. 또, 도18에 나타내는 판독상태에서는, 비트선과 데이터선에의 인가전압은, 도15에 나타낸 경우와 같은 설정으로 되어 있다. 이 경우에, 메모리셀(Md1)의 저항값이 선택 비트선에 접속한 메모리셀 내에서 낮은 경우에는, 데이터선을 구동하는 드라이버의 온 저항값과 메모리셀(Md1)의 저항값의 저항 분할비에 따른 분압에 의해 데이터선(D1)의 전압이 낮아진다.
따라서, 메모리셀(Md1)과 데이터선(D1)의 접점(d1A)의 전압이 다른 데이터선전압과 비교해서 낮기 때문에, 각 비트선으로부터 메모리셀(Md1)을 향해서 흐르는 리크전류가 발생한다. 즉, 각 비트선으로부터 데이터선(D1)을 통과하여 메모리셀(Md1)을 향해서 리크전류(비선택 메모리셀을 경유하는 스니크전류)(Σi=0∼kIleak1i)가 발생한다. 이 경우에는, 메모리셀(Md1)의 판독전류(Id1)와 데이터선(D1)에 있어서의 측정전류(IM1)의 관계는, 이하의 식(2)에 나타내게 된다. 도18중의 M1은, 전류(IM1)를 측정하는 전류계를 가상적으로 나타내고 있다.
IM1=Id1-Σi=0∼kIleak1i (2)
또한 메모리셀(Md2)의 저항값이, 선택 비트선에 접속한 메모리셀 내에서 높은 경우에는, 데이터선을 구동하는 드라이버의 온 저항값과 메모리셀(Md2)의 저항값의 저항 분할비에 따른 분압에 의해 데이터선(D2)의 전압은 높아진다.
따라서, 메모리셀(Md2)과 데이터선(D2)의 접점(d2A)의 전압이 다른 데이터선 전압과 비교해서 높기 때문에, 리크전류(비선택 메모리셀을 경유하는 스니크전류)(Σi=0∼kIleak2i)는, 데이터선(D2)으로부터 각 비트선의 방향으로 흐른다. 즉, 데이터선(D2)으로부터 각 비트선을 통과하여 각 데이터선에 접속된 메모리셀(Mdx)을 향해서 리크전류(Σi=0∼kIleak2i)가 발생하게 된다. 이 경우에는, 메모리셀(Md2)의 판독전류(Id2)와 데이터선(D2)에 있어서의 측정전류(IM2)의 관계는, 이하의 식(3)으로 나타내게 된다. 도18중의 M2는, 전류(IM2)를 측정하는 전류계를 가상적으로 나타내고 있다.
IM2=Id2+Σi=0∼kIleak2i (3)
원래, 판독 대상의 선택 메모리셀의 저항값에 의존해서 리크전류가 발생하는 이유는, 도19에 나타내듯이, 데이터선과 비트선에 외견상의 저항값이 존재하기 때문이다. 구체적으로는, 외견상의 저항값은, 데이터선을 구동하는 드라이버와 비트선을 구동하는 드라이버의 구동시의 저항값이다.
구체적으로, 도19에, 도15에 나타낸, 데이터선과 비트선의 인가전압과 같은 인가전압을 설정한 경우를 나타낸다. 먼저, 데이터선과 비트선의 전압을 설정하기 위해서는, 도19에 나타내듯이, 드라이버(A)를 필요로 한다. 이 드라이버(A)의 구동시에 있어서, 온 저항(저항값을 R로 가정함)이 존재한다. 메모리셀 어레이 내의 선택 비트선 상의 메모리셀의 저항값, 예를 들면 R1, R2, R3, R4의 각각이 다른 경우에는, 데이터선(1∼4)의 각 전압(Vdi)(i=1∼4)은 이하의 식(4)으로 나타내어진다. 단, 각 데이터선의 구동전압을 V1, 선택 비트선 상의 전압을 가령 V2'라고 한다.
Vdi=(V1-V2')×Ri/(Ri+R) (4)
식(4)에 나타내듯이, Ri가 각각 다르면, 각 데이터선의 전압(Vdi)도 마찬가지로 다른 결과로 된다. 이 때문에, 선택 비트선 상의 메모리셀의 저항값에 의존해서 각 데이터선의 전압이 변동해서, 리크전류가 발생한다.
도20에, 도19의 데이터선 드라이버겸 증폭기회로의 일례를 나타낸다. 데이터선 드라이버겸 증폭기회로는, 선택 및 비선택의 데이터선에 소정의 전압(예를 들면 전원전압(Vcc))을 인가한다. 이 데이터선 드라이버겸 증폭기회로중의 P채널 M0 SFET(이하, 「PMOS」라고 약칭함)(P0)는, 데이터선으로부터 메모리셀을 액세스하는 드라이브 전류(Ix)를 공급한다. 액세스된 메모리셀의 저항값이 큰 경우에는, 도20중의 데이터선 드라이브회로의 PMOS(P0)로부터 메모리셀 어레이에 공급되는 전류가 적어지므로, 상기 PM0S의 게이트 전압은 높아진다. 또한 액세스된 메모리셀의 저항값이 작은 경우에는, PM0S(P0)로부터 메모리셀 어레이에 공급되는 전류가 많아지므로, PM0S(P0)의 게이트 전압은 낮아진다. 이 PMOS(P0)의 게이트 전압은, 도20중의 데이터선 전류증폭회로중의 PMOS(P1)와 부하 트랜지스터(N채널 MOSFET)에 의해 증폭되고, 증폭된 전압(V0)이 출력된다.
도21에, 도19의 비트선 드라이브회로의 일례를 나타낸다. 이 비트선 드라이브회로는, PMOS로 형성된 부하회로(P0)와 2세트의 CMOS 전송 게이트로 구성된 열선택회로를 구비한다. 열선택회로는, 열어드레스 디코더(열 디코더)의 디코드 출력에 의해 비트선이 선택되는 경우에는, 도21중의 우측의 CM0S 전송 게이트가 온되어, 비트선에 접지전압(Vss)을 공급하고, 비트선이 비선택인 경우에는, 도21중의 좌측 의 CMOS 전송 게이트가 온되고, 전원전압(Vcc)으로부터 PM0S(P0)의 임계값 전압분이 전압강하된 전압을 공급한다. 또, 비트선이 비선택인 경우에 비트선에 공급되는 전압은, 데이터선에 공급하는 전압과 동일한 전압 레벨로 된다.
상술한 바와 같이, 도18중의 데이터선(D1)에서의 측정전류(IM1)는, 식(2)에 나타듯이 이루어지며, 또한 도18중의 데이터선(D2)에서의 측정전류(IM2)는, 식(3)에 나타내듯이 이루어진다. 식(2) 및 식(3)에 나타내듯이, 종래의 데이터선 드라이버겸 증폭기회로 및 비트선 드라이버를 이용하여, 판독시에 데이터선 및 비트선에 각각 소정의 전압을 인가한 경우, 판독 대상의 선택 메모리셀의 저항값에 의존해서, 리크전류의 전류방향이 바뀌므로, 리크전류값이 큰 경우에는, 데이터선 상에서 측정된 측정전류(IM1 및 IM2)로부터 메모리셀 판독전류(Id1 및 Id2)를 도출하는 것이 어렵게 된다.
특히, 메모리셀이 3값이상의 다값정보를 기억하는 경우, 데이터선 상에서 측정되는 각 기억 레벨에 따른 측정전류(IM, IM1 또는 IM2)의 편차를 더욱 억제할 필요가 생기고, 리크전류값을 보다 고도로 억제하는 제어수단이 필요하게 된다.
또한 도16에 나타낸 메모리셀의 저항값을 비트선측에서 판독하는 경우의 전압 설정 레벨을 채용한 경우에 있어서, 선택 메모리셀의 저항값이 높은 경우의 리크전류의 전류방향을, 도22에 나타낸다.
도22에서는, 선택 메모리셀의 저항값이 높은 경우에는, 비트선(B0)을 흐르는 메모리셀 전류(Id1)와 리크전류(Ileak0, Ileak1, …, Ileakk)가 흐르는 방향이 동일하게 된다. 또한 도23에 나타내듯이, 선택 메모리셀의 저항값이 낮은 경우에는, 비트선(B0)을 흐르는 메모리셀 전류(Id2)와 리크전류(Ileak00, Ileak01, …, Ileak0k)가 흐르는 방향이 반대로 된다. 이 경우에는, 리크전류값으로 측정전류(IM1 및 IM2)의 값이 크게 변화되므로, 바르게 메모리셀 전류(Id1 및 Id2)를 검출할 수 없다. 도22 및 도23에 나타내듯이, 도16의 데이터선과 비트선에의 공급전압의 설정방법에 있어서도, 도17 및 도18에 나타내는 리크전류와 마찬가지로, 선택 메모리셀의 저항값에 의존해서 리크전류가 역류하는 문제가 생긴다.
이 경우에 있어어도, 메모리셀이 3값이상의 다값정보를 기억하는 경우, 데이터선 상에서 측정되는 각 기억 레벨에 따른 측정전류(IM, IM1 또는 IM2)의 편차를 더욱 억제할 필요가 생기고, 리크전류값을 보다 고도로 억제하는 제어수단이 필요하게 된다.
다음에 도24를 참조해서, 메모리셀 어레이를 뱅크 단위로 액세스(선택)하는 경우에 대해서 설명한다. 도24에, 메모리셀 어레이가 복수의 뱅크로 분할되어 구성되어 있는 양태를 나타낸다. 이 경우, 도19를 참조해서 설명한 드라이버의 온 저항에 추가해서, 어레이 선택 트랜지스터(BSi)의 온 저항이 추가된다. 이 때문에, 도19에 나타내는 단일의 메모리셀 어레이 구성의 경우보다, 더욱 데이터선의 전압변동이 크게 된다. 도24중의 메모리셀 어레이(10)(뱅크1)중의 메모리셀이 판독되는 경우에는, 메모리셀 어레이(10)(뱅크1)를 선택하는 트랜지스터열(BS1)(뱅크 선택 트랜지스터열) 내의 트랜지스터를 온 상태로 할 필요가 있다. 또한 다른 메모리셀 어레이(MR0, MR2, MR3)(뱅크 0, 2, 3)를 비선택으로 하기 위해서는, 어레이 선택 트랜지스터열(BS0, BS2, BS3)의 트랜지스터 전체를 오프상태로 할 필요가 있다. 이와 같이, 어레이 선택 트랜지스터열(BS1)내 트랜지스터를 온 상태로 함으로써, 트랜지스터의 온 저항(Rbs1, Rbs2, …, Rbsx)이 데이터선 상에 존재하게 된다. 따라서, 도24에 나타내는 각 뱅크내의 데이터선의 전압(Vdij)은 이하의 식(5)으로 나타내어진다. 여기에서, i는 동일 뱅크내의 데이터선의 순서, j는 뱅크의 순서를 나타내고 있다. 또한 Rij는, 뱅크(j)내의 선택 비트선과 i번째의 데이터선과 접속하는 메모리셀의 저항값을 나타내고 있다.
Vdij=(V1-V2')×Rij/(Rij+R+Rbsj) (5)
식(5)에 나타내듯이, 식(4)에 나타내는 데이터선의 전압보다 더욱 크게 변동하는 결과로 된다. 즉, 데이터선의 전압변동에 기인하는 리크전류도 커지므로, 특히, 메모리셀이 3값이상의 다값정보를 기억하는 경우, 상기 리크전류의 영향이 보다 현저하게 되어, 메모리셀의 판독이 보다 곤란 또는 불가능하게 된다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 3값이상의 다값정보를 기억하는 가변저항소자로 이루어지는 판독 대상의 메모리셀의 저항값에 의존해서 변화되는 리크전류의 영향을 고려해서, 판독 마진의 향상을 꾀하는 것을 목적으로 한다.
이 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치는, 전기저항의 변 화에 의해 3값이상의 다값정보를 기억하는 가변저항소자로 이루어지는 메모리셀을 행방향 및 열방향에 각각 복수 배열하고, 행방향으로 연신하는 복수의 행선택선과 열방향으로 연신하는 복수의 열선택선을 구비하고, 동일행의 상기 메모리셀의 각각이, 상기 가변저항소자의 일단측을 같은 상기 행선택선에 접속하고, 동일열의 상기 메모리셀의 각각이, 상기 가변저항소자의 타단측을 같은 상기 열선택선에 접속해서 이루어지는 메모리셀 어레이를 갖는 반도체 기억장치로서, 상기 열선택선의 각각에 판독 선택시에 소정의 제1전압을 공급하고, 판독 비선택시에 상기 제1전압과 다른 제2전압을 공급하는 열판독 전압 공급회로를 구비하고, 상기 행선택선의 각각에, 판독시에 상기 제2전압을 공급하는 행판독 전압 공급회로를 구비하며, 판독시에 있어서, 선택된 상기 행선택선을 흐르는 전류를, 비선택의 상기 행선택선을 흐르는 전류와 분리해서 검지하고, 선택된 상기 메모리셀의 전기저항상태를 검지하는 센스회로를 구비하고, 판독시에 있어서, 적어도 선택된 상기 행선택선에 대하여, 공급한 전압 레벨의 변위를 억제하는 행전압 변위 억제회로를 구비하고 있는 것을 제1의 특징으로 한다. 또, 행전압 변위 억제회로는, 판독시에 있어서 상기 행선택선의 각각에 대하여, 공급한 전압 레벨의 변위를 억제하도록 해도 관계없다. 또한, 판독시에 있어서, 비선택의 상기 열선택선의 각각에 대하여, 공급한 전압 레벨의 변위를 각각 따로따로 억제하는 열전압 변위 억제회로를 구비하는 것이 바람직하다.
상기 제1의 특징의 본 발명에 따른 반도체 장치에 따르면, 행전압 변위 억제회로에 의해서 행선택선의 전압 레벨의 변위에 의해서 유도되는 리크전류를 저감할 수 있고, 판독 마진의 향상이 도모된다. 특히, 열전압 변위 억제회로와 행전압 변 위 억제회로를 양쪽 구비함으로써, 열전압 변위 억제회로에 의해서 열선택선의 전압 레벨의 변위가 더욱 억제되기 때문에, 상기 열선택선으니 전압 레벨의 변위에 의해서 유도되는 리크전류를 저감할 수 있고, 3값이상의 다값정보를 기억하는 메모리셀에 대하여 효과적으로 판독 마진의 향상이 도모된다.
또한, 상기 제1의 특징의 본 발명에 따른 반도체 장치는, 상기 메모리셀 어레이를 적어도 행방향으로 복수 배열해서 이루어지고, 상기 각 메모리셀 어레이의 상기 복수의 행선택선이, 상기 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터를 통해서 각각 따로따로 대응하는 글로벌 행선택선에 접속하고, 상기 행판독 전압 공급회로가, 상기 어레이 선택 트랜지스터에 의해서 선택된 상기 메모리셀 어레이의 상기 복수의 행선택선의 각각에, 각각 따로따로 대응하는 상기 글로벌 행선택선을 통해서 상기 제2전압을 공급할 수 있도록 구성되며, 상기 행전압 변위 억제회로가, 상기 행선택선과 상기 어레이 선택 트랜지스터의 사이에 각각 따로따로 설치되어 있는 것을 제2의 특징으로 한다.
상기 제2특징의 본 발명에 따른 반도체 장치에 의하면, 복수의 메모리셀 어레이가 행방향으로 배열되고, 각 메모리셀 어레이의 복수의 행선택선의 각각이, 각각 따로따로 대응하는 상기 글로벌 행선택선을 통해서 행판독 전압 공급회로에 접속하는 구성에 있어서, 행전압 변위 억제회로가 행선택선에 직결됨으로써, 각 메모리셀 어레이의 행선택선에 대하여, 전압 레벨의 변위, 즉 리크전류의 증대를 효과적으로 억제할 수 있다. 즉, 행전압 변위 억제회로가 행선택선에 대하여 어레이 선택 트랜지스터를 통해서 접속하도록 구성한 경우는, 글로벌 행선택선에 대해서는 전압 레벨의 변위를 효과적으로 억제할 수 있지만, 각 메모리셀 어레이의 행선택선에 대한 억제효과가 어레이 선택 트랜지스터에 의해서 저해되므로, 상기 제2의 특징 구성에 의하면 이러한 문제를 해소할 수 있다.
또한, 상기 제1 또는 제2의 특징의 본 발명에 따른 반도체 장치는, 상기 메모리셀이 기억하는 다값정보의 각 기억 레벨을 대응하는 상기 가변저항소자의 저항값의 분포범위의 대소 순서로 나열한 경우의 인접하는 2개의 상기 기억 레벨 사이의 각 레퍼런스 레벨이, 선택된 상기 메모리셀의 전기저항이 상기 2개의 기억 레벨의 고저항측의 저항상태에 있는 고저항 메모리셀의 판독시에 있어서 선택된 상기 행선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항 상태의 분포패턴에 의존해서 최대상태로 되는 제1전류상태와, 선택된 상기 메모리셀의 전기저항이 상기 2개의 기억 레벨의 저저항측의 저항상태에 있는 저저항 메모리셀의 판독시에 있어서 선택된 상기 행선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항 상태의 분포패턴에 의존해서 최소상태로 되는 제2전류상태의 중간상태의 레퍼런스 전류에 의해 각각 규정되고, 상기 센스회로가, 선택된 상기 행선택선을 흐르는 전류와 상기 각 레퍼런스 레벨에 대응하는 상기 각 레퍼런스 전류와 비교 가능하게 구성되어 있는 것을 제3의 특징으로 한다.
또한, 상기 제3의 특징의 본 발명에 따른 반도체 장치는, 상기 센스회로가 선택된 상기 행선택선을 흐르는 전류를 판독 전압 레벨로 변환하는 제1전류전압 변환회로부와, 상기 각 레퍼런스 레벨의 상기 제1전류상태를 각각 따로따로 근사적으 로 실현하는 제1레퍼런스 전류 발생회로와, 상기 각 레퍼런스 레벨의 상기 제2전류상태를 각각 따로따로 근사적으로 실현하는 제2레퍼런스 전류 발생회로와, 상기 각 레퍼런스 레벨의 상기 레퍼런스 전류를 레퍼런스 전압 레벨로 각각 따로따로 변환하는 제2전류전압 변환회로부와, 상기 판독 전압 레벨과 상기 각 레퍼런스 전압 레벨을 비교하는 비교회로를 구비하여 이루어지는 것이 바람직하다.
상기 제3의 특징의 본 발명에 따른 반도체 기억장치에 따르면, 판독 대상의 메모리셀의 3값이상의 기억 레벨에 각각 따로따로 대응하는 저저항상태의 임의의 인접하는 2개의 저저항상태 사이에 있어서의, 각각의 리크전류의 영향이 다른쪽에 대해서 최대로 되는 상태의 중간적인 상태에 있어서의 행선택선을 흐르는 전류를 레퍼런스값으로 하고, 판독 대상의 메모리셀과 접속하는 행선택선의 판독전류와 그 레퍼런스값을 비교할 수 있기 때문에, 판독 대상의 메모리셀의 기억 레벨이 상기 2개의 저저항상태 중 어느 것이라도, 최대의 판독 마진을 얻을 수 있다. 즉, 3값이상의 기억 레벨 중 어느 기억데이터를 판독하는 경우에 있어서나, 판독 마진의 향상이 도모되게 된다.
또한, 상기 제3의 특징의 본 발명에 따른 반도체 장치는, 상기 각 레퍼런스 레벨의 상기 제1레퍼런스 전류 발생회로와 상기 제2레퍼런스 전류 발생회로의 각각이, 상기 메모리셀과 동일한 상기 가변저항소자로 이루어지는 레퍼런스 메모리셀을 구비해서 이루어지는 상기 메모리셀 어레이와 등가인 구성의 레퍼런스 메모리셀 어레이와, 상기 열판독 전압 공급회로와 등가인 구성의 레퍼런스 열판독 전압 공급회로와, 상기 행판독 전압 공급회로와 등가인 구성의 레퍼런스 행판독 전압 공급회로 를 구비하고, 상기 각 레퍼런스 레벨의 상기 제1레퍼런스 전류 발생회로의 상기 레퍼런스 메모리셀 어레이에 있어서의 상기 레퍼런스 메모리셀의 전기저항 상태의 분포패턴은, 선택된 상기 레퍼런스 메모리셀 어레이의 행선택선을 흐르는 전류가 상기 각 레퍼런스 레벨의 상기 제1전류상태로 되는 제1분포패턴으로 설정되고, 상기 각 레퍼런스 레벨의 상기 제2레퍼런스 전류 발생회로의 상기 레퍼런스 메모리셀 어레이에 있어서의 상기 레퍼런스 메모리셀의 전기저항 상태의 분포패턴은, 선택된 상기 레퍼런스 메모리셀 어레이의 행선택선을 흐르는 전류가 상기 각 레퍼런스 레벨의 상기 제2전류상태로 되는 제2분포패턴으로 설정되어 있는 것을 제4의 특징으로 한다.
상기 제4의 특징의 본 발명에 따른 반도체 기억장치에 의하면, 다른 분포패턴으로 설정된 2개의 레퍼런스 메모리셀 어레이에 의해서, 상기 제3의 특징에 있어서의 각 레퍼런스 레벨의 제1전류상태를 근사적으로 실현하는 제1레퍼런스 전류 발생회로와, 제2전류상태를 근사적으로 실현하는 제2레퍼런스 전류 발생회로가 확실하고 또한 용이하게 실현되기 때문에, 상기 제3특징의 본 발명에 따른 반도체 기억장치의 작용효과를 구체적으로 이룰 수 있다.
또한, 상기 제4특징의 본 발명에 따른 반도체 장치는, 상기 메모리셀 어레이를 복수 구비하고, 복수의 상기 메모리셀 어레이 중 2개이상의 상기 메모리셀 어레이에 대한 상기 센스회로가, 상기 제1레퍼런스 전류 발생회로와 상기 제2레퍼런스 전류 발생회로를 공통적으로 이용하는 것을 제5의 특징으로 한다.
상기 제5의 특징의 본 발명에 따른 반도체 기억장치에 의하면, 제1전류상태 를 근사적으로 실현하는 제1레퍼런스 전류 발생회로와, 제2전류상태를 근사적으로 실현하는 제2레퍼런스 전류 발생회로가, 복수의 메모리셀 어레이에서 공통으로 이용되기 때문에, 제1레퍼런스 전류 발생회로와 제2레퍼런스 전류 발생회로의 상대적인 회로규모(즉, 반도체 칩상의 점유면적)를 축소할 수 있고, 반도체 기억장치의 저비용화가 도모된다.
본 발명에 따른 반도체 기억장치(이하, 적당히 「본 발명장치」라고 한다.)의 일실시형태에 대해서, 도면에 기초하여 설명한다.
도1에, 복수의 메모리셀 어레이(10)로 이루어지는 뱅크 구조를 채용하는 메모리셀 어레이 구성과 각 메모리셀 어레이의 판독동작에 관련되는 주요부분의 블록 구성을 나타낸다. 각 메모리셀 어레이(10)는, 도2에 예시하는 크로스 포인트 타입의 메모리셀 어레이 구조이며, 전기저항의 변화에 의해 3값이상의 다값정보를 기억하는 가변저항소자로 이루어지는 메모리셀(MC)을 행방향 및 열방향으로 각각 복수 어레이상으로 배열하고, 행방향으로 연신하는 복수의 데이터선(행선택선)(DL)과 열방향으로 연신하는 복수의 비트선(열선택선)(BL)을 구비하고, 동일행의 메모리셀(MC)의 각각이, 가변저항소자의 일단측을 같은 데이터선(DL)에 접속하고, 동일열의 메모리셀(MC)의 각각이, 가변저항소자의 타단측을 같은 비트선(BL)에 접속해서 구성되어 있다. 메모리셀 어레이(10)는, 일례로서, 16행×16열 또는 64행×64열의 어레이 사이즈이며, 이 경우, 데이터선과 비트선은 각각 16개이다. 또, 이하의 설명에 있어서, 메모리셀(MC)이 기억하는 다값정보는 4값(2비트)의 경우를 상정한다.
본 실시형태에 있어서의 뱅크 구조에서는, 또한 메모리셀 어레이(10)가 행방 향 및 열방향으로 각각 복수 어레이상으로 배치되고, 각 메모리셀 어레이(10)의 각 데이터선(DL)은, 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터(70)를 통해, 복수의 메모리셀 어레이에 걸쳐서 행방향으로 연신하는 공통의 글로벌 데이터선(GDL)에 각각 따로따로 접속하고, 각 메모리셀 어레이(10)의 각 비트선(BL)은, 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터(71)를 통해, 복수의 메모리셀 어레이에 걸쳐서 열방향으로 연신하는 공통의 글로벌 비트선(GBL)에 각각 따로따로 접속하고 있다. 따라서, 각 메모리셀 어레이(10)는, 계층적인 데이터선 구조 및 비트선 구조를 사용하고 있다. 여기에서, 도면에는 나타내지 않았지만, 홀수번째의 글로벌 데이터선(GDL)에 대해서는, 각 뱅크의 일방측으로부터 홀수번째가 대응하는 데이터선(DL)에 접속하고, 짝수번째의 글로벌 데이터선(GDL)에 대해서는, 각 뱅크의 타방측으로부터 짝수번째가 대응하는 데이터선(DL)에 접속하는 구성으로 해도 상관없다. 마찬가지로, 여기에서, 홀수번째의 글로벌 비트선(GBL)에 대해서는, 각 뱅크의 일방측으로부터 홀수번째가 대응하는 비트선(BL)에 접속하고, 짝수번째의 글로벌 비트선(GBL)에 대해서는, 각 뱅크의 타방측으로부터 짝수번째가 대응하는 비트선(BL)에 접속하는 구성으로 해도 상관없다.
본 발명장치는, 도1에 나타내듯이, 메모리셀 어레이(10)에 대해서, 각 글로벌 데이터선(GDL)을 개별적으로 구동하는 데이터선 드라이브회로(11)와, 각 글로벌 비트선(GBL)을 개별적으로 구동하는 비트선 드라이브회로(12)와, 복수의 데이터선(DL) 중에서 판독 대상의 선택 메모리셀에 접속하는 선택 데이터선을 선택하는 행 디코더(13)와, 복수의 비트선(BL) 중에서 판독 대상의 선택 메모리셀에 접속하는 선택 비트선을 선택하는 열 디코더(14)를 구비한다. 보다 상세하게는, 행 디코더(13)는, 복수의 글로벌 데이터선(GDL) 중에서, 어레이 선택 트랜지스터(70)를 통해 선택 데이터선에 접속하는 선택 글로벌 데이터선을 선택하고, 선택 데이터선이 어레이 선택 트랜지스터(70)에 의해 선택된다. 마찬가지로, 열 디코더(14)는, 복수의 글로벌 비트선(GBL) 중에서, 어레이 선택 트랜지스터(71)를 통해 선택 비트선에 접속하는 선택 글로벌 비트선을 선택하고, 선택 비트선이 어레이 선택 트랜지스터(71)에 의해 선택된다.
또한 본 발명장치는, 메모리셀 어레이(10)와 같은 어레이 사이즈로 같은 메모리셀을 사용한 레퍼런스 전압 발생용의 3대의 레퍼런스 메모리셀 어레이(20a∼20f), 및, 각 레퍼런스 메모리셀 어레이쌍의 출력전압(Vref0, Vref1)으로부터 레퍼런스 전압 레벨을 생성하고, 메모리셀 어레이(10)의 선택 글로벌 데이터선의 전압 레벨(Vm)로부터 판독 전압 레벨을 생성하고, 판독 전압 레벨과 레퍼런스 전압 레벨을 비교해서, 선택 메모리셀의 기억상태(저항상태)를 판정하는 3개의 센스회로(15)를 구비한다. 본 실시형태에서는 각 메모리셀이 4값정보를 기억하므로, 가변저항소자가 취할 수 있는 저항값의 범위를, 각 기억 레벨에 대응하는 4개의 저항상태(저항값 분포범위)로 구분하고, 각 기억 레벨의 저항상태가 서로 겹치지 않도록 설정한다. 그리고, 레퍼런스 레벨(저항값)로서, 4개의 각 저항상태의 중간값(3개 존재한다)을 사용하여, 4값정보를 판독한다. 따라서, 1개의 센스회로(15)에 1개의 레퍼런스 레벨이 대응한다.
도3에 나타내듯이, 각 레퍼런스 메모리셀 어레이(20a∼20f)에는, 메모리셀 어레이(10)에 대해서 설치된 데이터선 드라이브회로(11), 비트선 드라이브회로(12), 및, 열 디코더(14)와 같은 회로구성의 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)가 각각 설치되어 있다. 또한, 후술하는 행전압 변위 억제회로(31) 및 열전압 변위 억제회로(41)도 같은 형태로 설치되어 있다.
도1에 나타내듯이, 본 발명장치에서는 복수의 메모리셀 어레이(10)로 이루어지는 뱅크 구조를 채용하고 있다. 이것은, 메모리셀 어레이(10)가 1개인 경우에 대용량 메모리를 실현하기 위해서는, 메모리셀 어레이(10)의 어레이 사이즈를 크게 할 필요가 있지만, 크로스 포인트 타입의 메모리셀 어레이 구조에서는, 어레이 사이즈의 증대와 함께 판독 마진이 악화되어, 판독 불능으로 되므로, 단체의 메모리셀 어레이(10)의 어레이 사이즈에는 최대허용 사이즈가 존재하는 것에 기인하는 것이다.
또한 본 실시형태에서는 메모리셀 어레이(10)와 같은 사이즈의 레퍼런스 메모리셀 어레이를 합계 6개 사용하고 있으므로, 메모리셀 어레이(10)의 개수를 늘림으로써, 레퍼런스 메모리셀 어레이의 점유면적의 오버헤드를 경감시킬 수 있다. 따라서, 각 뱅크(메모리셀 어레이)에 대해서, 각각 따로따로 레퍼런스 메모리셀 어레이(20a∼20f)를 설치할 필요는 없고, 복수의 뱅크간에서, 레퍼런스 메모리셀 어레이(20a∼20f)를 공용함으로써 상기 오버헤드의 경감이 가능하게 된다.
도4에 나타내듯이, 각 글로벌 데이터선(GDL)에 설치된 데이터선 드라이브회로(11)는, 판독시에 제2전압(예를 들면 전원전압(Vcc))을 공급하는 행판독 전압 공급회로(30)를 구비해서 구성된다. 구체적으로는, 행판독 전압 공급회로(30)는, 게 이트 레벨이 소정의 바이어스 레벨에 고정되어 포화영역에서 동작하도록 설정된 PMOS로 형성되고, 상기 PMOS의 소스가 상기 제2전압에, 드레인이 선택 글로벌 데이터선의 전압 레벨(Vm)을 출력하는 출력 노드에 접속하고 있다. 또한 각 메모리셀 어레이(10)의 데이터선(DL)과 어레이 선택 트랜지스터(70) 사이에, 행판독 전압 공급회로(30)로부터 어레이 선택 트랜지스터(70)를 통해 선택 데이터선에 공급된 전압 레벨의 변위를 억제하는 행전압 변위 억제회로(31)가 설치되어 있다. 행전압 변위 억제회로(31)는, 소스가 데이터선(DL)과 접속하고, 드레인이 어레이 선택 트랜지스터(70)에 접속하는 N채널 MOSFET(이하, 간단히 「NMOS」라고 약칭함)(32)와, NMOS(32)의 게이트 전압을 데이터선(DL)의 전압 레벨(Vd)에 따라 변화시켜서 NMOS(32)의 온 저항을 조정하는 인버터(33)로 이루어지는 피드백 회로부를 구비해서 구성된다. 데이터선(DL)에 공급되는 전압 레벨(Vd)은, 도4에 나타내듯이, 제2전압(예를 들면 전원전압(Vcc))으로부터, PMOS(30)와 어레이 선택 트랜지스터(70)와 NMOS(32)의 전압강하분을 뺀 전압으로 되고, 구체적으로는 행전압 변위 억제회로(31)의 인버터(33)의 반전 레벨과 NMOS(32)의 임계값전압으로 조정된다.
각 글로벌 비트선(GBL)에 설치된 비트선 드라이브회로(12)는, 도5에 나타내듯이, 판독 선택시에 소정의 제1전압(예를 들면 접지전압(Vss))을 공급하고, 판독 비선택시에 제1전압과 다른 제2전압(예를 들면 전원전압(Vcc))을 공급하는 열판독 전압 공급회로(40)와, 열판독 전압 공급회로(40)로부터 공급된 전압 레벨의 변위를 억제하는 열전압 변위 억제회로(41)를 구비해서 구성된다. 구체적으로는, 열판독 전압 공급회로(40)는, PMOS(42)로 형성된 부하회로와 2세트의 CMOS 전송 게이트 (43,44)로 구성된 열선택회로(45)를 구비한다. 열선택회로(45)는, 열 디코더(14)의 디코드 출력에 의해 비트선이 선택되는 경우에는, 우측의 CM0S 전송 게이트(44)가 온되어, 비트선에 제1전압을 공급하고, 비트선이 비선택의 경우에는, 좌측의 CMOS 전송 게이트(43)가 온되어, 제2전압을, PMOS(42)와 CMOS 전송 게이트(43)와 열전압 변위 억제회로(41)를 통해 공급한다. PMOS(42)는, 소스가 전원전압(Vcc)에 접속하고, 드레인이 CMOS 전송 게이트(43)의 한쪽 끝에 접속하고, 게이트는 소정의 바이어스 레벨에 고정되어서 포화영역에서 동작하도록 설정되어 있다. CM0S 전송 게이트(43)의 다른쪽 끝은, 열전압 변위 억제회로(41)를 통해 글로벌 비트선에 접속된다. CM0S 전송 게이트(44)는 한쪽 끝이 접지전압(Vss)에 접속되고, 다른쪽 끝이 글로벌 비트선에 접속된다. 열전압 변위 억제회로(41)는, 소스가 비트선과 접속하고, 드레인이 CMOS 전송 게이트(43)의 다른쪽 끝에 접속하는 NMOS(46)와, NMOS(46)의 게이트 전압을 비트의 전압 레벨(Vb)에 따라 변화시켜서 NMOS(46)의 온 저항을 조정하는 인버터(47)로 이루어지는 피드백 회로부를 구비해서 구성된다. 비트선이 비선택인 경우에 상기 비트선에 공급되는 전압 레벨(Vb)은, 도5에 나타내듯이, 제2전압(예를 들면 전원전압(Vcc))으로부터, PMOS(42)와 CMOS 전송 게이트(43)와 NMOS(46)의 전압강하분을 뺀 전압으로 되고, 구체적으로는 열전압 변위 억제회로(41)의 인버터(47)의 반전 레벨과 NMOS(46)의 임계값전압으로 조정된다. 또, 비선택의 글로벌 비트선에 공급되는 제2전압은, 글로벌 데이터선에 공급되는 제2전압과 동일 전압 레벨이다.
도4에 나타내는 행전압 변위 억제회로(31) 및 도5에 나타내는 열전압 변위 억제회로(41)는, 이미 크로스 포인트 타입의 메모리셀 어레이의 문제점으로서, 도17 또는 도18을 참조해서 설명한 리크전류(비선택 메모리셀을 경유하는 스니크전류)에 의한 선택 데이터선으로 측정되는 전류의 변동(식(2) 및 식(3)참조)을 억제하여, 판독 마진을 개선하기 위해서 설치되어 있다.
다음에 행전압 변위 억제회로(31)의 동작에 대해서, 도4를 참조해서 설명한다. 판독 대상의 선택 메모리셀의 저항값이 높은 경우에는, 선택된 데이터선의 전압이 상승한다. 상기 선택 데이터선의 전압(Vd)이 상승하면, 행전압 변위 억제회로(31)중의 인버터(33)의 입력 레벨이 상승하고, 인버터(31)의 출력레벨은 저하된다. 따라서, 이 인버터(31)의 출력레벨이 저하되면, NMOS(32)의 게이트·소스간 전압이 저하되어, NMOS(32)의 온 저항이 내려가고, 선택 데이터선에 대한 구동능력이 저하되므로, 리크전류의 공급 능력도 저하되게 된다.
반대로, 선택 메모리셀의 저항값이 낮은 경우에는, 선택된 데이터선의 전압이, 다른 고저항값의 메모리셀에 접속하는 데이터선의 전압보다 낮아지는 것에 의해, 높은 데이터선 전압 레벨(비선택 데이터선)로부터 낮은 데이터선 전압 레벨의 선택 데이터선에의 스니크전류(리크전류)가 발생한다. 이렇게 선택 데이터선의 전압이 저하되면, 행전압 변위 억제회로(31)중의 인버터(33)의 입력 레벨이 저하되고, 인버터(33)의 출력레벨은 상승한다. 따라서, 이 인버터(33)의 출력레벨이 상승하면, NMOS(32)의 게이트·소스간 전압이 높아져서, NMOS(32)의 온 저항이 올라가고, 선택 데이터선에 대한 구동 능력이 증가하므로, 선택 데이터선에의 전류 공급능력이 증가하여, 상술한 비선택 데이터선에의 리크전류가 실질적으로 저감된다.
선택 메모리셀의 저항값의 고저에 상관없이, 메모리셀 어레이의 사이즈가 커짐에 따라서, 상기 리크전류(스니크전류)는 증가하는 경향이 있다. 따라서, 행전압 변위 억제회로(31)의 리크전류 저감효과는, 스니크전류가 증가하는 경향이 있는 큰 메모리셀 어레이에 있어서 보다 현저하게 된다.
본 실시형태에서는 도4에 나타내듯이, 데이터선 드라이브회로(11)의 행판독 전압 공급회로(30)를 글로벌 데이터선(GDL)측에 설치하고, 행전압 변위 억제회로(31)를 각 데이터선(DL)측에 설치하고, 양자를 어레이 선택 트랜지스터(70)에 의해 분리하고 있다. 이것에 대해서 행판독 전압 공급회로(30)와 행전압 변위 억제회로(31)를 분리하지 않는 구성에서는, 행전압 변위 억제회로(31)의 삽입위치로서는, 도6에 나타내듯이, 행판독 전압 공급회로(30)와 글로벌 데이터선(GDL)의 사이가 된다. 이 경우, 각 데이터선(DL0, DLm)과 선택 비트선(BL)에 접속하는 가변저항소자의 한쪽의 저항값이 높고, 다른쪽이 낮은 경우에, 각 데이터선(DL0, DLm)을 흐르는 전류(Id0, Idm)에 차가 생긴다. 여기에서, 행전압 변위 억제회로(31)의 전압변위 억제효과에 의해, 각 글로벌 데이터선(GDL)의 전압(Vdg0, Vdgm)에는, 큰 전압차가 생기지 않지만, 각 데이터선(DL0, DLm)의 전압(Vd0, Vdm) 사이에 전압차가 생긴다. 이 전압차는, 어레이 선택 트랜지스터(70)를 흐르는 전류(Id0, Idm)의 차가 어레이 선택 트랜지스터(70)의 소스·드레인간의 전압강하의 차에 의해 생긴다. 즉, 저항값이 낮은 쪽의 가변저항소자측의 전류(도6의 예에서는, Id0)가 크기 때문에, 데이터선(DL0)측의 어레이 선택 트랜지스터(70)에 의한 전압강하가 커지고, Vd0<Vdm으로 되며, 데이터선(DLm)으로부터 데이터선(DL0)으로의 스니크전류가 발생하는 결과 로 된다. 즉, 어레이 선택 트랜지스터(70)의 개재에 의해, 행전압 변위 억제회로(31)의 전압변위 억제효과가 저하된다. 그러나, 도4에 나타내듯이, 행전압 변위 억제회로(31)를 어레이 선택 트랜지스터(70)와 데이터선(DL)의 사이에 각각 따로따로 삽입한 경우에는, 각 데이터선(DL0, DLm)의 전압(Vd0, Vdm)의 전압변위가, 행전압 변위 억제회로(31)의 전압변위 억제효과에 의해, 직접 억제되므로, 도6에 나타내는 구성에 비해서, 각 데이터선(DL0, DLm) 사이의 전압차(Vdm-Vd0)는 작아지며, 각 데이터선(DL0, DLm) 사이의 전압차에 기인하는 스니크전류가 억제된다.
다음에 열전압 변위 억제회로(41)의 동작에 대해서, 도5를 참조해서 설명한다. 열전압 변위 억제회로(41)는, 비선택 비트선의 전압이 데이터선 및 다른 비선택 비트선의 전압보다 높은 경우에는, 상기 비선택 비트선의 전압 레벨을 저하시키고, 또한 상기 비선택 비트선의 전압이 데이터선 및 다른 비선택 비트선의 전압보다 낮은 경우에는, 상기 비선택 비트선의 레벨을 상승시키도록 기능한다. 동작원리는, 행전압 변위 억제회로(31)와 같으므로, 중복되는 설명은 생략한다. 단, 본 실시형태에서는, 열판독 전압 공급회로(40)와 열전압 변위 억제회로(41)가 분리 불가능한 일체구성으로 되어 있으므로, 열전압 변위 억제회로(41)가 글로벌 비트선(GBL)에 설치되어 있다. 이 때문에, 행전압 변위 억제회로(31)와 비교해서 전압변위 억제효과는 저하된다. 가령, 열전압 변위 억제회로(41)의 전압변위 억제효과의 저하를, 행전압 변위 억제회로(31)와 마찬가지로 억제하기 위해서는, 예를 들면 뱅크단위로 비트선 드라이브회로(12)를 설치하거나, 비트선 드라이브회로(12)의 회로구성을 계층적인 비트선구조에 적합하도록 변경하면 된다. 그러한 계층적인 비트선 구조에 적합한 비트선 드라이브회로를 사용함으로써 열전압 변위 억제회로(41)를 각 뱅크의 비트선에 직접 접속시키는 것이 가능하게 된다.
다음에 행판독 전압 공급회로(30)에 있어서, 출력 노드로 출력되는 선택 데이터선의 전압 레벨(Vm), 즉, 행판독 전압 공급회로(30)를 형성하는 PMOS의 드레인 전압과, 출력 노드로 측정되는 선택 데이터선을 흐르는 전류, 즉, 상기 PM0S의 드레인 전류와의 사이의 관계에 대해서 설명한다.
도7에, 포화영역에서 동작하는 상기 PMOS를 부하저항으로 하는 부하특성(I-V특성:도면 중 「L」로 표시)과, 메모리셀 어레이중의 메모리셀의 저항상태의 각종 분포 패턴(패턴A∼H)에 있어서의 메모리셀 어레이의 I-V특성(도면 중 「A」∼「H」로 표시)을 아울러 나타낸다. 상기 분포 패턴에 대해서는 후술한다. 도7에 있어서, 부하특성(L)과 메모리셀 어레이의 I-V특성의 교점이 동작점이 된다. 또, 설명의 간단화를 위해, 이하의 도7∼도11에서는, 메모리셀이 2값 데이터를 기억하는 경우를 상정한다.
다음에 메모리셀 어레이중의 메모리셀의 저항상태의 각종 분포 패턴(패턴A∼H)에 대해서, 도8을 참조해서 설명한다. 또, 도8은, 각 분포 패턴의 특징을 설명하기 위해서, 8행×12열의 간략적인 어레이 사이즈를 나타내고 있지만, 이 어레이 사이즈는 반드시 실제의 어레이 사이즈를 나타내는 것은 아니다. 또, 도8에 있어서, 빗금친 부분(짙은색 부분)이, 고저항 메모리셀이 분포되어 있는 영역을 나타내고 있다.
또, 도8에 있어서, 패턴 A는, 고저항 메모리셀이 임의의 1행, 및, 임의의 1 열에 분포되고, 저저항 메모리셀이 그 밖의 영역에 분포되어 있는 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항 메모리셀로 이루어지는 행 및 열의 교차 위치에 있는 고저항 메모리셀을 판독한 경우에, 가장 스니크전류가 커지며, 판독전류가 가장 커진다. 선택 메모리셀이 저저항인 경우에는, 상기 외의 영역의 저저항 메모리셀 중 어느 하나가 선택된다.
패턴 B는, 고저항 메모리셀이 임의의 1행, 및, 임의의 1열에 분포되고, 저저항 메모리셀이 그 밖의 영역, 및, 고저항 메모리셀이 분포되어 있는 행과 열의 교차위치에 분포되는 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항 메모리셀 중 어느 하나가 선택된다. 선택 메모리셀이 저저항인 경우에는, 고저항이 분포되어 있는 행과 열의 교차위치에 있는 저저항을 판독한 경우에, 가장 스니크전류가 커지고, 저저항의 판독전류가 가장 커진다.
패턴 C는, 저저항 메모리셀이 임의의 1행, 및, 임의의 1열에 분포되고, 고저항 메모리셀이 그 밖의 영역에 분포되는 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항 메모리셀 중 어느 하나가 선택된다. 선택 메모리셀이 저저항인 경우에는, 저저항이 분포되어 있는 행과 열의 교차위치에 있는 저저항 메모리셀을 판독한 경우에, 판독전류가 가장 작아진다.
패턴 D는, 저저항 메모리셀이 임의의 1행, 및, 임의의 1열에 분포되고, 고저항 메모리셀이 그 밖의 영역, 및, 저저항 메모리셀이 분포되어 있는 행과 열의 교차위치에 분포되는 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 저저항이 분포되어 있는 행과 열의 교차위치에 있는 고저항 메모리셀을 판독한 경우 에, 가장 스니크전류가 커지고, 고저항 메모리셀의 판독전류가 가장 작아진다. 선택 메모리셀이 저저항인 경우에는, 저저항 메모리셀 중 어느 하나가 선택된다.
패턴 E는, 1개의 메모리셀만이 고저항이며, 다른 메모리셀은 저저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 상기 1개의 고저항 메모리셀이 선택된다. 선택 메모리셀이 저저항인 경우에는, 다른 저저항 메모리셀 중 어느 하나가 선택된다.
패턴 F는, 1개의 메모리셀만이 저저항이며, 다른 메모리셀은 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 저저항인 경우에는, 상기 1개의 저저항 메모리셀이 선택된다. 선택 메모리셀이 고저항인 경우에는, 다른 고저항 메모리셀 중 어느 하나가 선택된다. 즉, 패턴 F는, 패턴 E의 반대(reversed) 패턴이다.
패턴 G는, 1개의 데이터선에 접속하는 1행의 메모리셀만이 저저항이며, 다른 행의 메모리셀은 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 저저항인 경우에는, 상기 1행의 저저항 메모리셀 중에서 선택된다. 선택 메모리셀이 고저항인 경우에는, 다른 행의 고저항 메모리셀 중에서 선택된다.
패턴 H는, 1개의 데이터선에 접속하는 1행의 메모리셀만이 고저항이며, 다른 행의 메모리셀은 저저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 상기 1행의 고저항 메모리셀 중에서 선택된다. 선택 메모리셀이 저저항인 경우에는, 다른 행의 저저항 메모리셀 중에서 선택된다. 즉, 패턴 H는, 패턴 G의 반대 패턴이다.
상기 각 패턴에 대해서 회로 시뮬레이션을 행한 결과, 도7에 나타내듯이, 선 택 메모리셀이 고저항상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴 A인 경우에, 고저항상태의 행과 열의 교차 위치의 메모리셀을 판독한 경우에, 고저항상태의 판독전류가 최대로 되어 워스트 케이스가 된다. 또한 선택 메모리셀이 저저항상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴 C인 경우에, 저저항상태의 행과 열의 교차 위치의 메모리셀을 판독한 경우에, 저저항상태의 판독전류가 최소로 되어 워스트 케이스가 된다.
또한 판독전류에 영향을 주는 요인으로서, 상기의 분포 패턴 의존성 외에, 메모리셀 어레이내의 장소 의존성이 있다.
도9(a)에, 1개의 비트선에 접속하는 비트선 드라이브회로로부터 가장 먼 고저항 메모리셀(X)과 가장 가까운 고저항 메모리셀(Y)을 각각 따로따로 판독하는 경우의 전류경로를 나타낸다. 이 판독전류는, 데이터선 드라이브회로로부터 데이터선전류(Id0∼Idn)로 구동되어, 선택 비트선(b0)에 흐른다. 즉, 선택 비트선(b0)에 흐르는 전류(Ib0)는, 하기의 식(6)에 나타내듯이, 모든 데이터선에 흐르는 전류의 총합이 된다.
Ib0=Σi=0∼nIdi (6)
따라서, 선택 비트선(b0)의 메모리셀(X)을 선택한 경우와, 메모리셀(Y)을 선택한 경우에서는, 비트선전류(Ib0)에 의한 비트선을 따른 전압강하의 영향에 의해, 각 선택 메모리셀 위치에서의 비트선 전위가 다르다.
도9(b)에는, 비트선의 길이와 비트선 전위의 관계를 나타낸다. 도9(b)에 나 타내듯이, 비트선 드라이브회로에 가까운 메모리셀(Y)을 선택한 경우에는, 비트선 전위가 낮고, 비트선 드라이브회로로부터 먼 측의 메모리셀(X)을 선택한 경우에는, 비트선 전위는 높게 된다. 따라서, 고저항 메모리셀(X)을 선택한 경우의 판독전류는, 고저항 메모리셀(Y)을 선택한 경우의 판독전류보다 작아진다. 이 장소 의존성을 고려하면, 도10(a)에 나타내는 패턴 A에 있어서 메모리셀(a)을 선택한 경우의 판독전류는, 도10(b)에 나타내는 다른 패턴 A의 메모리셀(a)을 선택한 경우의 판독전류와 비교하여 최대가 된다. 마찬가지로, 도10(a)에 나타내는 패턴 B에 있어서 메모리셀(b)을 선택한 경우의 판독전류는, 도10(b)에 나타내는 다른 패턴 B의 메모리셀(b)을 선택한 경우의 판독전류와 비교하여 최대가 된다. 마찬가지로, 도10(a)에 나타내는 패턴 C에 있어서 메모리셀(c)을 선택한 경우의 판독전류는, 도10(b)에 나타내는 다른 패턴 C의 메모리셀(c)을 선택한 경우의 판독전류와 비교하여 최소가 된다. 마찬가지로, 도10(a)에 나타내는 패턴 D에 있어서 메모리셀(d)을 선택한 경우의 판독전류는, 도10(b)에 나타내는 다른 패턴 D의 메모리셀(d)을 선택한 경우의 판독전류와 비교하여 최소가 된다.
도7에 나타내는 상기 각 패턴에 대한 회로 시뮬레이션 결과에 있어서, 부하특성(L)과, 선택 메모리셀이 고저항시의 메모리셀 어레이의 I-V특성(패턴 A)의 교점(J)의 전압 레벨을 Vj라고 한다. 또한 부하특성(L)과, 선택 메모리셀이 저저항시의 메모리셀 어레이의 I-V특성(패턴 C 또는 H)의 교점(K)의 전압 레벨을 Vk라고 한다. 그리고, 교점(J, K) 사이의 전압차를 Vjk라고 한다. 상기 전압차(Vjk)는, 선택 메모리셀의 고저항시와 저저항시에 대한 판독 마진 전압을 나타내고 있다.
이것에 대해서, 행판독 전압 공급회로(30)를 형성하는 PMOS가 포화영역이 아닌 선형영역에서 동작하는 경우에 대해서, 도11을 참조해서 설명한다. 이 경우, 부하저항의 PM0S의 게이트는 소정의 바이어스 레벨이 아닌 드레인과 접속하고 있다. 이 선형영역에서 동작하는 부하특성(L')이, 선택 메모리셀이 고저항시의 메모리셀 어레이의 I-V특성(패턴 A)과의 교점(M)의 전압 레벨을 Vm이라고 한다. 또한 부하특성(L')과, 선택 메모리셀이 저저항시의 메모리셀 어레이의 I-V특성(패턴C 또는 H)의 교점(N)의 전압 레벨을 Vn이라고 한다. 그리고, 교점(M, N) 사이의 전압차를 Vmn이라고 한다. 상기 전압차(Vmn)는, 선택 메모리셀의 고저항시와 저저항시에 대한 판독 마진 전압을 나타내고 있다.
도7 및 도11로부터 알 수 있듯이, 포화영역에서 동작하는 부하특성(L)과의 교점(J, K) 사이의 전압차(Vjk)는, 선형영역에서 (저항소자로서) 동작하는 부하특성(L')과의 교차(M, N) 사이의 전압차(Vmn)보다 큰 결과(Vjk>Vmn)가 얻어진다. 따라서, 이 결과로부터, 행판독 전압 공급회로(30) 및 열판독 전압 공급회로(40)의 PM0S의 게이트 전압을 소정의 바이어스 레벨(중간 레벨)로서 포화영역에서 동작시킴으로써 보다 큰 판독 마진을 확보하는 것이 가능하게 된다.
다음에 메모리셀이 4값 데이터를 기억하는 경우로 되돌아와서 설명한다. 여기에서, 4값 데이터의 각 기억 레벨을, (0,0), (0,1), (1,0), (1,1)이라고 하고, 각 기억 레벨에 대응하는 가변저항소자의 저항값의 표준값(RCi)(i=0∼3)을, RC0=50kΩ, RC1=110kΩ, RC2=200kΩ, RC3=1800kΩ이라고 한다.
메모리셀이 2값 데이터를 기억하는 경우의 상기 설명(도7∼도11)은, 메모리 셀이 4값 데이터를 기억하는 경우에도 기본적으로 타당된다. 단, 기억 레벨이 4이기 때문에, 도8에 나타내는 메모리셀 어레이중의 메모리셀의 저항상태의 각종 분포 패턴(패턴 A∼H)이 더욱 세분화된다. 구체적으로는, 패턴 A∼H가 각각 12패턴으로 더욱 세분화된다. 12패턴 중, 6패턴은 선택 메모리셀의 저항값이 고저항인 경우이며, 다른 6패턴은 선택 메모리셀의 저항값이 저저항인 경우이다. 선택 메모리셀의 저항값이 고저항인 경우의 패턴 A∼H를, 패턴 AH∼HH로 각각 표기하고, 선택 메모리셀의 저항값이 저저항인 경우의 패턴 A∼H를, 패턴 AL∼HL로 각각 표기한다. 또한 선택 메모리셀의 저항값이 고저항인 경우의 각 패턴 AH∼HH에 있어서, 선택 메모리셀의 저항값에 따라, 다른 저저항 메모리셀의 저항값이 복수 패턴 존재한다. 즉, 선택 메모리셀의 저항값이 고저항인 경우의 저항값은, RC1, RC2, RC3의 3패턴이며, 각각에 대응하는 다른 저저항 메모리셀의 저항값은, RC1에 대해서 RC0, RC2에 대해서 RC0과 RC1, RC3에 대해서 RC0과 RC1과 RC2의 합계 6패턴이 존재한다. 마찬가지로, 선택 메모리셀의 저항값이 저저항인 경우의 각 패턴 AL∼HL에 있어서, 선택 메모리셀의 저항값에 따라, 다른 저저항 메모리셀의 저항값이 복수 패턴 존재한다. 즉, 선택 메모리셀의 저항값이 저저항인 경우의 저항값은, RC0, RC1, RC2의 3패턴이며, 각각에 대응하는 다른 고저항 메모리셀의 저항값은, RC0에 대해서 RC1과 RC2와 RC3, RC1에 대해서 RC2와 RC3, RC2에 대해서 RC3의 합계 6패턴이 존재한다. 여기에서, 각 분포 패턴 AH∼HH, AL∼HL에 있어서, 저저항 메모리셀과 고저항 메모리셀 의 저항값의 차가 클수록 스니크전류가 커지므로, 선택 메모리셀의 기억 레벨마다, 각 분포 패턴 AH∼HH, AL∼HL은 워스트 케이스 패턴이 각각 1패턴으로 정해진다. 예를 들면 패턴 A에 대해서 보면, 선택 메모리셀의 기억 레벨이 (0,0)인 경우, 패턴 AL(RC0과 RC3의 조합), (0,1)인 경우, 패턴 AL(RC1과 RC3의 조합)과 패턴 AH(RC1과 RC0의 조합), (1,0)인 경우, 패턴 AL(RC2와 RC3의 조합)과 패턴 AH(RC2와 RC0의 조합), (1,1)인 경우, 패턴 AH(RC3과 RC0의 조합)로 된다. 선택 메모리셀의 기억 레벨이 (0,0)인 경우에는 저저항 메모리셀로, (1,1)인 경우에는 고저항 메모리셀로 되지만, 기억 레벨이 (0,1) 또는 (1,0)인 경우에는 저저항 메모리셀과 고저항 메모리셀 양쪽의 경우가 존재한다. 결국, 선택 메모리셀의 기억 레벨과 그 기억 레벨이 저저항상태 또는 고저항상태인 것에 따라, 도8에 나타내는 각종 분포 패턴(패턴 A∼H)은, 1패턴의 분포 패턴 AH∼HH 또는 AL∼HL에 대응된다.
메모리셀이 2값 데이터를 기억하는 경우에는, 도7에 나타내듯이, 선택 메모리셀이 고저항상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴 A인 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 같은 방향의 리크전류가 최대로 되어 워스트 케이스가 된다. 또한 선택 메모리셀이 저저항상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴 C인 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 역방향의 리크전류가 최대로 되어 워스트 케이스가 된다. 이것에 대해서 메모리셀이 4값 데이터를 기억하는 경우에는, 회로 시뮬레이 션의 결과, 도12 및 도13에 나타내듯이, 선택 메모리셀의 기억 레벨이 (0,1)과 (1,0)인 경우에는, 선택 메모리셀을 흐르는 판독전류에 대한 같은 방향의 리크전류가 최대가 되는 워스트 케이스와 역방향의 리크전류가 최대가 되는 워스트 케이스의 양쪽이 존재한다. 선택 메모리셀의 기억 레벨이 (0, 0)에서는, 패턴 CL, DH의 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 역방향의 리크전류가 최대로 되어 워스트 케이스가 된다. 선택 메모리셀의 기억 레벨이 (0,1) 및 (1,0)에서는, 패턴 AH, BL의 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 같은 방향의 리크전류가 최대로 되어 한쪽의 워스트 케이스가 되고, 패턴 BH, CL의 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 역방향의 리크전류가 최대로 되어 다른 쪽의 워스트 케이스가 된다. 선택 메모리셀의 기억 레벨이 (1,1)에서는, 패턴 AH의 경우에, 선택 메모리셀을 흐르는 판독전류에 대한 같은 방향의 리크전류가 최대로 되어 워스트 케이스가 된다. 즉, 기억 레벨(0,0)을 판독하는 경우에는, 선택된 글로벌 데이터선 상에서의 측정전류값은 도12중의 I-V특성(CL, DH)보다 큰 드레인 전류로 된다. 기억 레벨(0,1)을 판독하는 경우에는, 선택된 글로벌 데이터선 상에서의 측정전류값은, 도12중의 I-V특성(AH, BL과 CL, DH)의 중간의 드레인 전류로 된다. 기억 레벨(1,0)을 판독하는 경우에는, 선택된 글로벌 데이터선 상에서의 측정전류값은, 도12중의 I-V특성(AH, BL과 CL, DH)의 중간의 드레인 전류로 된다. 기억 레벨(1,1)을 판독하는 경우에는, 선택된 글로벌 데이터선 상에서의 측정전류값은, 도12중의 I-V특성 AH보다 작은 드레인 전류로 된다.
여기에서, 주목해야 할 것은, 도12에 있어서, 기억 레벨(0,0)의 패턴 CL, DH가 기억 레벨(0,1)의 패턴 AH, BL보다 저저항이며, 기억 레벨(0,1)의 패턴 CL, DH가 기억 레벨(1,0)의 패턴 AH, BL보다 저저항이며, 기억 레벨(1, 0)의 패턴 CL, DH이 기억 레벨(1,1)의 패턴 AH보다 저저항이며, 각 기억 레벨 간에서 판독전류(부하 PM0S의 드레인 전류)가 역전되지 않고 분리되어 있는 점이다. 이것은, 본 발명장치에 있어서, 행전압 변위 억제회로(31) 및 열전압 변위 억제회로(41)를 설치해서 리크전류의 증가를 억제한 결과이다.
다음에 도1에 나타내는 본 발명장치에서 사용되는 레퍼런스 메모리셀 어레이(20a∼20f)에 대해서 설명한다. 본 발명장치는, 기억 레벨로서 4값(0,0), (0,1), (1,0), (1,1)을 상정하고 있으므로, 각 기억 레벨의 중간값으로서 3개의 레퍼런스 레벨이 있다. 1개째는, 기억 레벨(0,0)과 (0,1) 사이의 제1레퍼런스 레벨(Ref1), 2개째는, 기억 레벨(0,1)과 (1,0) 사이의 제2레퍼런스 레벨(Ref2), 3개째는, 기억 레벨(1,0)과 (1,1) 사이의 제3레퍼런스 레벨(Ref3)이다. 본 발명장치는, 도1에 나타내듯이, 레퍼런스 레벨마다, 각각 1쌍의 레퍼런스 메모리셀 어레이와 1개의 센스회로(15)를 1세트 구비하고 있다.
도12에 나타내듯이, 각 기억 레벨에 있어서의 선택된 글로벌 데이터선 상에서의 측정전류값은, 각 기억 레벨에서의 워스트 케이스 패턴으로 규정되는 상한값 또는 하한값 또는 그 양쪽으로 규정되므로, 제1레퍼런스 레벨을 기억 레벨(0,0)의 패턴 CL, DH와 기억 레벨(0,1)의 패턴 AH, BL의 중간의 I-V특성(저항값)으로 하고, 제2레퍼런스 레벨을 기억 레벨(0,1)의 패턴 CL, DH와 기억 레벨(1, 0)의 패턴 AH, BL의 중간의 I-V특성(저항값)으로 하고, 제3레퍼런스 레벨을 기억 레벨(1,0)의 패턴 CL, DH와 기억 레벨(1,1)의 패턴 AH의 중간의 I-V특성(저항값)으로 함으로써, 선택 메모리셀의 기억 레벨에 대응하는 저항상태가, 4값 (0,0), (0,1), (1,0), (1,1) 중 어느 것인지를, 3개의 레퍼런스 레벨과의 비교로 판정할 수 있다.
따라서, 제1레퍼런스 레벨에 대응하는 레퍼런스 메모리셀 어레이(20a,20b) 중 한쪽은, 기억 레벨(0,0)의 패턴 CL,DH로, 다른쪽은 기억 레벨(0,1)의 패턴 AH,BL로 설정되어 있다. 예를 들면 레퍼런스 메모리셀 어레이(20a)가 패턴 AH,BL, 레퍼런스 메모리셀 어레이(20b)가 패턴 CL,DH로 설정되는 경우, 레퍼런스 메모리셀 어레이(20a)가, 제1레퍼런스 레벨에 대해서 고저항측의 저항상태(기억 레벨(0,1))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제1전류상태를 실현하고, 제1레퍼런스 전류 발생회로로서 기능한다. 또한 레퍼런스 메모리셀 어레이(20b)가, 제1레퍼런스 레벨에 대해서 저저항측의 저항상태(기억 레벨(0,0))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제2전류상태를 실현하여, 제2레퍼런스 전류 발생회로로서 기능한다.
여기에서, 레퍼런스 메모리셀 어레이(20a,20b)에 대한 메모리셀의 선택은, 상기 소정의 패턴 CL,DH 또는 AH,BL로 되도록 선택되지 않으면 안되므로, 레퍼런스 메모리셀 어레이(20a,20b)에 대해서 설치된 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)는, 상기 조건을 만족하도록 설정된다.
마찬가지로, 제2레퍼런스 레벨에 대응하는 레퍼런스 메모리셀 어레이(20c,20d)의 한쪽은, 기억 레벨(0,1)의 패턴 CL,DH로, 다른쪽은, 기억 레벨(1,0)의 패턴 AH,BL로 설정되어 있다. 예를 들면 레퍼런스 메모리셀 어레이(20c)가 패턴 AH,BL, 레퍼런스 메모리셀 어레이(20d)가 패턴 CL,DH로 설정되는 경우, 레퍼런스 메모리셀 어레이(20c)가, 제2레퍼런스 레벨에 대해서 고저항측의 저항상태(기억 레벨(1,0))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제1전류상태를 실현하여, 제1레퍼런스 전류 발생회로로서 기능한다. 또한 레퍼런스 메모리셀 어레이(20d)가, 제2레퍼런스 레벨(30)에 대해서 저저항측의 저항상태(기억 레벨(0,1))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제2전류상태를 실현하여, 제2레퍼런스 전류 발생회로로서 기능한다.
여기에서, 레퍼런스 메모리셀 어레이(20c,20d)에 대한 메모리셀의 선택은, 상기 소정의 패턴 CL,DH 또는 AH,BL로 되도록 선택되지 않으면 안되므로, 레퍼런스 메모리셀 어레이(20c,20d)에 대해서 설치된 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)는 상기 조건을 만족하도록 설정된다.
또한 마찬가지로, 제3레퍼런스 레벨에 대응하는 레퍼런스 메모리셀 어레이(20e,20f)의 한쪽은, 기억 레벨(1,0)의 패턴 CL,DH로, 다른쪽은, 기억 레벨(1,1)의 패턴 AH로 설정되어 있다. 예를 들면 레퍼런스 메모리셀 어레이(20e)가 패턴 AH, 레퍼런스 메모리셀 어레이(20f)가 패턴 CL,DH로 설정될 경우, 레퍼런스 메모리셀 어레이(20e)가, 제3레퍼런스 레벨에 대해서 고저항측의 저항상태(기억 레벨(1,1))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제1전류상태를 실현하여, 제1레퍼런스 전류 발생회로로서 기능한다. 또한 레퍼런스 메모리셀 어레이(20f)가, 제3레퍼런스 레벨에 대해서 저저항측의 저항상태(기억 레벨(1,0))의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제2전류상태를 실현하여, 제2레퍼런스 전류 발생회로로서 기능한다.
여기에서, 레퍼런스 메모리셀 어레이(20e,20f)에 대한 메모리셀의 선택은, 상기 소정의 패턴 CL,DH 또는 AH로 되도록 선택되지 않으면 안되므로, 레퍼런스 메모리셀 어레이(20e,20f)에 대해서 설치된 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)는 상기 조건을 만족하도록 설정된다.
다음에 본 발명장치의 센스회로(15)에 대해서 설명한다. 도14에, 어느 1개의 레퍼런스 레벨에 대응하는 1개의 센스회로(15)의 회로 블록도를 나타낸다. 이하, 설명의 편의상, 제1레퍼런스 레벨의 센스회로(15)를 상정한다. 도14에 나타내듯이, 센스회로(15)는, 선택된 데이터선의 전류를 판독 전압 레벨로 변환하는 제1전류전압 변환회로부(51)와, 상기 제1전류상태와 상기 제2전류상태의 중간상태의 전류를 레퍼런스 전압 레벨로 변환하는 제2전류전압 변환회로부(52)와, 변환된 판독 전압 레벨과 레퍼런스 전압 레벨을 비교하는 비교회로(53)를 구비해서 구성된다. 또, 1쌍의 레퍼런스 메모리셀 어레이(20a,20b)는 센스회로(15)와 분리해서 구성되어 있지만, 실질적으로는, 센스회로(15)의 일부로 간주할 수도 있다.
도14에 나타내듯이, 제2전류전압 변환회로부(52)는, PMOS(54)의 게이트에 레퍼런스 메모리셀 어레이(20a)의 출력전압(Vref0)을 입력하고, PMOS(55)의 게이트에 레퍼런스 메모리셀 어레이(20b)의 출력전압(Vref1)을 입력해서, PMOS(54)의 드레인 전류(I0)와 PMOS(55)의 드레인 전류(I1)의 합성 전류(I2)가 NMOS(56)로 흐르고, NMOS(56)의 절반의 전류량으로 설정된 NMOS(57)와 NMOS(56)의 커런트 미러 회로에 의해 합성 전류(I2)의 절반의 전류(I3)가 NMOS(57)로 흘러, NMOS(57)의 드레인에 레퍼런스 전압 레벨(Vref)이 출력된다.
한편, 제1전류전압 변환회로부(51)는, PMOS(58)의 게이트에 메모리셀 어레이(10)의 출력전압(Vm)을 입력하여, PMOS(58)의 드레인 전류(I4)가 NMOS(59)로 흐르고, NMOS(59)와 등가의 NMOS(60)와 NMOS(59)의 커런트 미러 회로에 의해 드레인 전류(I4)가 NMOS(60)로 흘러, NMOS(60)의 드레인에 판독 전압 레벨(Vread)이 출력된다. 또, NMOS(57), NMOS(59), NMOS(60)는 각각 같은 전류능력으로 설정되어 있다.
제1전류전압 변환회로부(51)에서 생성된 판독 전압 레벨(Vread)과, 제2전류전압 변환회로부(52)에서 생성된 레퍼런스 전압 레벨(Vref)을, 비교회로(53)에서 비교함으로써, 1개의 레퍼런스 레벨에 대한 선택 메모리셀의 기억 데이터 판정을 행한다.
본 발명장치의 메모리셀은, 전기저항의 변화에 따라 정보를 기억하는 가변저항소자이면, 어떠한 구조, 특성의 것이어도 상관없다. 또한 전기저항의 변화방식(즉 기록방식)도 반드시 전기적인 방식에 한정되는 것은 아니다. 또한 메모리셀의 기억유지특성도, 휘발성, 비휘발성에 상관없다. 또, 본 발명장치가 불휘발성 메모리에 적용됨으로써 메모리셀 어레이의 고밀도화가 가능하므로, 대용량 불휘발성 메모리의 실현이 가능하게 된다.
메모리셀의 일례로서, 이하의 것이 상정된다. 예를 들면 칼코게나이드 화합물 등의 상전이재료의 상변화로, 결정상(저항 소)과 비결정상(저항 대)의 상태변화를 이용한 상태변화 메모리(Phase Change 메모리)에도 적응된다. 또한 메모리셀에 불소수지계 재료를 사용해서, 불소수지계 재료분자(유극도전성 폴리머분자)의 분극배향에서, 강유전성 분극상태가 변화되는 고분자 메모리, 폴리머 강유전성RAM(PFRAM)에도 적응할 수 있다.
또한 CMR효과(Colossal Magnetic Resistance)를 갖는 페롭스카이트 구조의 PCMO(Pr(1-x)CaxMnO3) 등의 Mn산화물계 재료로, 메모리셀을 구성하는 경우에도 적응할 수 있다. 이것은, 강자성 금속체와, 반자성 절연체의 2상에서, 상태가 변화됨으로 써, 메모리셀 소자를 구성하는 PCM0 등의 Mn 산화물계 재료의 저항값이 변화되는 것을 이용하는 것이다.
또, STO(SrTiO3)나, SZO(SrZrO3) 및 SRO(SrRuO3) 등의 금속산화물과 금속미립자로 메모리셀을 구성하고, 이 금속산화물과 금속미립자의 계면에서, 인가전압에 따라서 메모리셀의 저항값이 변화되는, 계면현상을 이용한 메모리에도 적응할 수 있다.
또한 보다 광의에 있어서, 이하의 메모리에 적응할 수 있다.
1)메모리셀을 구성하는 저항소자가 반도체재료로 제작되는 메모리에 적응할 수 있다.
2)메모리셀을 구성하는 저항소자가 산화물, 또는, 질화물로 제작되는 메모리에 적응할 수 있다.
3)메모리셀을 구성하는 저항소자가 금속과 반도체의 화합물로 제작되는 메모리에 적응할 수 있다.
4)메모리셀을 구성하는 저항소자가 불소수지계 재료로 제작되는 메모리에 적응할 수 있다.
5)메모리셀을 구성하는 저항소자가 도전성 폴리머로 제작되는 폴리머 강유전성 RAM(PFRAM)에 적응할 수 있다.
6)메모리셀을 구성하는 저항소자가 칼코게나이트재료로 제작되는 메모리(0UM)에 적응할 수 있다.
7)메모리셀을 구성하는 저항소자가 CMR효과를 갖는 페롭스카이트 구조의 화합물로 제작되는 메모리에 적응할 수 있다.
8)메모리셀을 구성하는 저항소자가 스핀의존 터널 접합소자로 제작되는 MRAM에 적응할 수 있다.
(제2실시형태)
상기 제1실시형태에서는 도1에 있어서, 선택된 1개의 메모리셀 어레이(10)로부터 1개의 데이터선을 선택해서 1개의 메모리셀의 4값 데이터를 판독하는 경우에, 3개의 센스회로(15)를 병렬로 사용해서, 3개의 레퍼런스 레벨과의 비교를 동시에 행하는 경우를 설명했지만, 1개의 센스회로(15)를 3개의 레퍼런스 레벨에 대해서 시간적으로 순번을 바꿔서 사용하는 형태에 대해서 설명한다.
제1실시형태에 있어서의 판독 방식에서는, 도25에 나타내듯이, 고저항 메모리셀을 선택하는 경우의 레퍼런스 메모리셀 어레이에서 생성되는 고저항 메모리셀의 판독전류의 상한값과, 저저항 메모리셀을 선택하는 경우의 레퍼런스 메모리셀 어레이에서 생성되는 저저항 메모리셀의 판독전류의 하한값으로부터 양자의 중간 전류 레벨을 생성하고, 상기 중간 전류 레벨을 전압 레벨로 변환한 것을 레퍼런스 전압으로서 사용하고, 상기 레퍼런스 전압과, 선택 메모리셀의 판독전류를 전압 레벨로 변환한 측정전압을 비교해서 선택 메모리셀의 기억 데이터를 판독할 수 있다.
본 제2실시형태에서는 도26에 나타내듯이, 부하저항의 I-V특성을, 하기의 식(7) 및 식(8)에 나타내는 2개의 조건을 만족하도록 설정한다. 첫째로, 부하저항의 I-V특성곡선이, 고저항 메모리셀을 선택하는 경우의 레퍼런스 메모리셀 어레이에서 생성되는 고저항 메모리셀의 판독전류의 상한값과 교차하는 판독 전압(VHRmax)이 다음단의 센스 앰프의 레퍼런스 전압 레벨(Vref)(임의로 설정)보다 높게 되도록 한다.
VHRmax＞Vref (7)
둘째로, 부하저항의 I-V특성곡선이, 저저항 메모리셀을 선택하는 경우의 레퍼런스 메모리셀 어레이에서 생성되는 저저항 메모리셀의 판독전류의 하한값과 교차하는 판독 전압(VLRmin)이, 다음단의 센스 앰프의 레퍼런스 전압 레벨(Vref)(임의로 설정)보다 낮아지도록 한다.
Vref＞VLRmin (8)
그리고, 이 부하저항을 사용함으로써, 선택 메모리셀의 저항값이 저저항인 경우에는, 선택 메모리셀의 측정전압(Vmeas)과, 저저항 메모리셀의 판독전류의 하한값과 교차하는 판독 전압(VLRmin)의 관계는, 하기의 식(9)로 나타내게 된다.
Vmeas＜VLRmin (9)
또한 선택 메모리셀의 저항값이 고저항인 경우에는, 선택 메모리셀의 측정전압(Vmeas)과, 고저항 메모리셀의 판독전류의 상한값과 교차하는 판독 전압(VHRma x)의 관계는, 하기의 식(10)로 나타내게 된다.
Vmeas＞VHRmax (10)
따라서, 임의로 설정된 레퍼런스 전압(Vref)에 대해서 식(7) 및 식(8)에 나 타내는 2개의 조건을 만족하는 I-V특성을 갖는 부하저항을 사용함으로써, 다음단의 센스 앰프로, 상기 레퍼런스 전압 레벨(Vref)과 선택 메모리셀의 판독전류를 전압 레벨로 변환한 측정전압을 비교해서, 선택 메모리셀의 기억 데이터를 판독할 수 있다. 도27에, 이 경우에 사용되는 센스 앰프의 일례를 나타낸다.
다음에 4값 데이터를, 도26에 나타내는 부하저항의 설정 방법에 따라, 부하저항의 I-V특성을 시간적으로 바꾸어서 판독하는 경우의 판독 시퀸스를, 도28∼도31을 주로 참조하면서 설명한다.
우선, 데이터선 드라이브회로(도1참조)의 부하저항인 PM0S 부하 트랜지스터(도4의 PMOS(30)참조)의 바이어스 레벨을 설정한다. 도28에, 3종류의 PMOS 부하 트랜지스터의 부하특성(LA, LB, LC) 중의 부하특성(LA)에 관한 여러가지 조건을 나타낸다.
부하특성(LA)를 작성하기 위해서는, 우선, 레퍼런스 메모리셀 어레이(20c)에는, 도8에 나타내는 기억 레벨(1,0)의 패턴 AH,BL을 배치하고, 레퍼런스 메모리셀 어레이(20d)에는, 도8에 나타내는 기억 레벨(0,1)의 패턴 CL, DH을 배치한다. 그리고, 부하특성(LA)을, 레퍼런스 메모리셀 어레이(20c)의 패턴 AH의 메모리셀(a) 또는 패턴 BL의 메모리셀(b)을 선택한 경우의 PM0S 부하 트랜지스터의 드레인 전압(도4중의 Vm)이 고레벨로 되도록, 또한, 레퍼런스 메모리셀 어레이(20d)의 패턴 CL의 메모리셀(c) 또는 패턴 DH의 메모리셀(d)을 선택한 경우의 데이터선 드라이브회로의 출 력전압(도4중의 Vm)이 저레벨로 되도록 설정한다.
부하특성(LA)의 PMOS 부하 트랜지스터를 이용하여, 소정 메모리셀을 선택한 경우에, 상기 메모리셀의 기억 데이터가 (0,0)이면, 데이터선 드라이브회로의 출력레벨(도4중의 Vm)은, 도28중의 "a"와 "b"로 나타내는 각 전압 레벨간에 존재한다. 또한 상기 메모리셀의 기억 데이터가 (0,1)이면, 데이터선 드라이브회로의 출력레벨은, 도28중의 "c"와 "d"로 나타내는 각 전압 레벨간에 존재한다. 또한 상기 메모리셀의 기억 데이터가 (1,0)이면, 데이터선 드라이브회로의 출력레벨은, 도28중의 "e"와 "f"로 나타내는 각 전압 레벨간에 존재하고, 상기 메모리셀의 기억 데이터가 (1,1)이면, 데이터선 드라이브회로의 출력레벨은, 도28중의 "g"와 "h"로 나타내는 각 전압 레벨간에 존재한다.
여기에서, 임의로 설정된 레퍼런스 전압 레벨(Vref)은, 도28중의 "d"와 "e"로 나타내는 각 전압 레벨간에 존재하므로, 부하특성(LA)의 PMOS 부하 트랜지스터 를 이용하여, 기억 데이터(0,0) 또는 (0,1)와, 기억 데이터(1,0) 또는 (1,1)의 식별이 가능하게 된다. 이상이, 도31에 나타내는 플로챠트의 스텝#1, #2에 해당된다.
이 결과로부터, 기억 데이터가 (0,0) 또는 (0,1)로 판정된 경우에는, 다음에 설정하는 PMOS 부하 트랜지스터의 부하특성은, 도29중의 부하특성(LB)이다.
이 부하특성(LB)을 제작하기 위해서는, 우선, 레퍼런스 메모리셀 어레이(20a)에는, 도8에 나타내는 기억 레벨(0,1)의 패턴 AH,BL을 배치하고, 레퍼런스 메모리셀 어레이(20b)에는, 도8에 나타내는 기억 레벨(0,0)의 패턴 CL,DH를 배치한다. 그리고, 부하특성(LB)을, 레퍼런스 메모리셀 어레이(20a)의 패턴 AH의 메모리셀(a) 또는 패턴 BL의 메모리셀(b)을 선택한 경우의 데이터선 드라이브회로의 출력전압(도4중의 Vm)이 고레벨로 되도록, 또한, 레퍼런스 메모리셀 어레이(20b)의 패턴 CL의 메모리셀(c) 또는 패턴 DH의 메모리셀(d)을 선택한 경우의 데이터선 드라이브회로의 출력전압이 저레벨로 되도록 설정한다.
부하특성(LB)의 PMOS 부하 트랜지스터를 이용해서, 상기 스텝 #2(도31참조)에 있어서 기억 데이터가 (0,0) 또는 (0,1)로 판정된 메모리셀을 선택한 경우에, 상기 메모리셀의 기억 데이터가 (0,0)이면, 데이터선 드라이브회로의 출력레벨(도4중의 Vm)은, 도29중의 "i"과 "j"로 나타내는 각 전압 레벨간에 존재한다. 또한 상기 메모리셀의 기억 데이터가 (0,1)이면, 데이터선 드라이브회로의 출력레벨은, 도29중의 "k"와 "l"로 나타내는 각 전압 레벨간에 존재한다.
여기에서, 임의로 설정된 다음단의 센스 앰프의 레퍼런스 전압 레벨(Vref)은, 도29중의 "j"와 "k"로 나타내는 각 전압 레벨간에 존재하므로, 이 데이터선 드라이브회로의 출력레벨이 "i"와 "j"의 사이에 있으면, 다음단의 센스 앰프는, 저레벨을 출력한다. 또한 이 데이터선 드라이브회로의 출력레벨이 "k"와 "l" 사이에 있으면, 다음단의 센스 앰프는 고레벨을 출력한다. 이상이, 도31에 나타내는 플로챠트의 스텝 #3∼#6에 해당된다.
다음에 상기 스텝 #2(도31참조)에 있어서 기억 데이터가 (1,0) 또는 (1,1)로 판정된 경우, 다음에 설정하는 PM0S 부하 트랜지스터의 부하특성은, 도30중의 부하 특성(LC)이다.
이 부하특성(LC)을 제작하기 위해서는, 우선, 레퍼런스 메모리셀 어레이(20e)에는, 도8에 나타내는 기억 레벨(1,1)의 패턴 AH,BL을 배치하고, 레퍼런스 메모리(20f)에는, 도8에 나타내는 기억 레벨(1,0)의 패턴 CL,DH를 배치한다. 그리고, 부하특성(LC)을, 레퍼런스 메모리셀 어레이(20e)의 패턴 AH의 메모리셀(a) 또는 패턴 BL의 메모리셀(b)을 선택한 경우의 데이터선 드라이브회로의 출력전압(도4중의 Vm)이 고레벨로 되도록, 또한, 레퍼런스 메모리셀 어레이(20f)의 패턴 CL의 메모리셀(c) 또는 패턴 DH의 메모리셀(d)을 선택한 경우의 데이터선 드라이브회로의 출력전압이 저레벨로 되도록 설정한다.
부하특성(LC)의 P채널 부하 트랜지스터를 이용하여, 상기 스텝#2(도31참조)에 있어서 기억 데이터가 (1,0) 또는 (1,1)로 판정된 메모리셀을 선택한 경우에, 상기 메모리셀의 기억 데이터가 (1,0)이면, 데이터선 드라이브회로의 출력레벨(도4중의 Vm)은, 도30중의 "m"과 "n"으로 나타내는 각 전압 레벨간에 존재한다. 또한 상기 메모리셀의 기억 데이터가 (1,1)이면, 데이터선 드라이브회로의 출력레벨은, 도30중의 "o"와 p"로 나타내는 각 전압 레벨간에 존재한다.
여기에서, 임의로 설정된 다음단의 센스 앰프의 레퍼런스 전압 레벨(Vref)은, 도30중의 "n"과 "o"로 나타내는 각 전압 레벨간에 존재하므로, 이 데이터선 드라이브회로의 출력레벨이 "m"과 "n" 사이에 있으면, 다음단의 센스 앰프는 저레벨 을 출력한다. 또한 이 데이터선 드라이브회로의 출력레벨이 "o"과 "p" 사이에 있으면, 다음단의 센스 앰프는 고레벨을 출력한다. 이상이, 도31에 나타내는 플로챠트의 스텝 #7∼#10에 해당된다.
이하에, 본 발명장치의 다른 실시형태에 대해서 설명한다.
상기 실시형태에서는 메모리셀 어레이(10)의 어레이 사이즈와 레퍼런스 메모리셀 어레이(20a∼20f)의 각 어레이 사이즈는 동일하게 설정했지만, 어레이 사이즈가 같은 레퍼런스 메모리셀 어레이에 있어서 리크전류가 판독전류와 같은 방향 또는 역방향으로 증가하는 워스트 케이스의 저항상태의 분포 패턴을, 보다 작은 어레이 사이즈로 모의적으로 실현하도록 해도 상관없다. 또는, 레퍼런스 메모리 어레이(20a∼20f)를 각각 단체의 메모리셀로 구성하고, 각각 판독전류와 같은 방향 또는 역방향의 최대의 리크전류를 가미한 저항값으로 설정하도록 해도 상관없다.
상기 실시형태에서는 제1레퍼런스 레벨에 대한 제1레퍼런스 전류 발생회로와 제2레퍼런스 전류 발생회로로서, 패턴 AH,BL로 설정된 레퍼런스 메모리셀 어레이(20a)와 패턴 CL,DH로 설정된 레퍼런스 메모리셀 어레이(20b)를 사용했지만, 제1레퍼런스 전류 발생회로, 및, 제2레퍼런스 전류 발생회로로서, 상기 제1전류상태와 제2전류상태를 각각 실현가능한 다른 어레이 사이즈의 레퍼런스 메모리셀 어레이를 채용해도 상관없다. 예를 들면 동일한 저항상태의 비선택 메모리셀을 복수 조합하여 합성해도 상관없다. 다른 제2 및 제3레퍼런스 레벨에 대한 제1레퍼런스 전류 발생회로와 제2레퍼런스 전류 발생회로에 대해서도 마찬가지이다.
또한 메모리셀의 다값 기억 레벨(4값 레벨)의 각각에 대응하는 저항상태로서, 각 저항값이, RC0=50kΩ, RC1=110kΩ, RC2=200kΩ, RC3=1800kΩ의 경우를 상정했지만, 각 저항값은 상기 실시형태에 한정되는 것은 아니다. 또한 상기 각 저항값의 설정변경에 의해, 각 레퍼런스 메모리셀 어레이(20a∼20f)가 각각 채용해야 할 워스트 케이스의 분포 패턴을 상기 실시형태의 것으로부터 적당하게 변경해도 상관없다.
또한 상기 실시형태에서는 다값 기억 레벨로서 4값을 상정했지만, 다값 기억 레벨은 4값에 한정되는 것은 아니다.
상기 실시형태에서는 도1에 있어서, 선택된 1개의 메모리셀 어레이(10)로부터 1개의 데이터선을 선택해서 1개의 메모리셀의 데이터를 판독하는 경우를 설명했지만, 1개의 메모리셀 어레이(10)로부터 복수의 데이터선을 선택해서 복수의 메모리셀의 데이터를 판독하는 구성이어도 상관없다. 이 경우, 센스회로(15)는 동시에 판독하는 메모리셀수와 동수배로 증설할 필요가 있지만, 시리얼로 판독할 경우에는, 3개 또는 1개의 센스회로(15)이어도 상관없다. 또한 센스회로(15)를 동수배로 증설하는 경우, 상기 증설된 센스회로(15) 사이에서 레퍼런스 메모리셀 어레이(20a∼20f)를 공용할 수 있다.
상기 실시형태에서는 메모리셀 어레이의 행방향을, 각 도면 중의 가로방향으로 설정하고, 열방향을 세로방향으로 설정하고 있었지만, 행과 열의 관계는 상호 교환가능하다. 즉, 판독시에 있어서, 선택된 열선택선을 흐르는 전류를, 비선택의 열선택선을 흐르는 전류와 분리해서 검지 가능하게 센스회로를 구성해도 상관없다. 또한 상기 실시형태에서는 메모리셀 어레이의 각 열선택선과 각 행선택선의 양쪽에 대해서, 각각, 열전압 변위 억제회로와 행전압 변위 억제회로를 구비했지만, 열전압 변위 억제회로와 행전압 변위억제 회로는, 어느 한쪽만을 구비하는 구성이어도 상관없다.
상기 실시형태에서는 선택된 비트선에 공급하는 제1전압을, 비선택 비트선 및 데이터선에 공급하는 제2전압보다 낮게 설정했지만, 제1전압을 제2전압보다 높게 설정해도 상관없다. 또한 제1전압 및 제2전압은, 접지전압, 전원전압 이외의 전압이어도 상관없다.
본 발명이 바람직한 실시형태에 의해 설명되었을 지라도, 여러가지 수정 및 변경은 본 발명의 정신 및 범위를 벗어남이 없이 당업자에 의해 이루어질 것이다. 따라서, 본 발명은 이하의 특허청구범위에 의해 판단되어야 한다.
이상, 본 발명을 설명했지만, 이것은 여러가지로 변경해도 되는 것은 명백하다. 그러한 변경은, 본 발명의 정신과 범위로부터의 일탈이라고 간주되어서는 안되고, 당업자에 있어서 자명한 변경은 모두, 다음에 계속되는 클레임의 범위내에 포함되는 것이다.
이상과 같이, 제1의 특징의 본 발명에 따른 반도체 장치에 따르면, 행전압 변위 억제회로에 의해서 행선택선의 전압 레벨의 변위에 의해서 유도되는 리크전류를 저감할 수 있고, 판독 마진의 향상이 도모된다. 특히, 열전압 변위 억제회로와 행전압 변위 억제회로를 양쪽 구비함으로써, 열전압 변위 억제회로에 의해서 열선 택선의 전압 레벨의 변위가 더욱 억제되기 때문에, 상기 열선택선으니 전압 레벨의 변위에 의해서 유도되는 리크전류를 저감할 수 있고, 3값이상의 다값정보를 기억하는 메모리셀에 대하여 효과적으로 판독 마진의 향상이 도모된다.
또한, 제2특징의 본 발명에 따른 반도체 장치에 의하면, 복수의 메모리셀 어레이가 행방향으로 배열되고, 각 메모리셀 어레이의 복수의 행선택선의 각각이, 각각 따로따로 대응하는 상기 글로벌 행선택선을 통해서 행판독 전압 공급회로에 접속하는 구성에 있어서, 행전압 변위 억제회로가 행선택선에 직결됨으로써, 각 메모리셀 어레이의 행선택선에 대하여, 전압 레벨의 변위, 즉 리크전류의 증대를 효과적으로 억제할 수 있다. 즉, 행전압 변위 억제회로가 행선택선에 대하여 어레이 선택 트랜지스터를 통해서 접속하도록 구성한 경우는, 글로벌 행선택선에 대해서는 전압 레벨의 변위를 효과적으로 억제할 수 있지만, 각 메모리셀 어레이의 행선택선에 대한 억제효과가 어레이 선택 트랜지스터에 의해서 저해되므로, 상기 제2의 특징 구성에 의하면 이러한 문제를 해소할 수 있다.
또, 제3의 특징의 본 발명에 따른 반도체 기억장치에 따르면, 판독 대상의 메모리셀의 3값이상의 기억 레벨에 각각 따로따로 대응하는 저저항상태의 임의의 인접하는 2개의 저저항상태 사이에 있어서의, 각각의 리크전류의 영향이 다른쪽에 대해서 최대로 되는 상태의 중간적인 상태에 있어서의 행선택선을 흐르는 전류를 레퍼런스값으로 하고, 판독 대상의 메모리셀과 접속하는 행선택선의 판독전류와 그 레퍼런스값을 비교할 수 있기 때문에, 판독 대상의 메모리셀의 기억 레벨이 상기 2개의 저저항상태 중 어느 것이라도, 최대의 판독 마진을 얻을 수 있다. 즉, 3값이 상의 기억 레벨 중 어느 기억데이터를 판독하는 경우에 있어서나, 판독 마진의 향상이 도모되게 된다.
또한, 제4의 특징의 본 발명에 따른 반도체 기억장치에 의하면, 다른 분포패턴으로 설정된 2개의 레퍼런스 메모리셀 어레이에 의해서, 상기 제3의 특징에 있어서의 각 레퍼런스 레벨의 제1전류상태를 근사적으로 실현하는 제1레퍼런스 전류 발생회로와, 제2전류상태를 근사적으로 실현하는 제2레퍼런스 전류 발생회로가 확실하고 또한 용이하게 실현되기 때문에, 상기 제3특징의 본 발명에 따른 반도체 기억장치의 작용효과를 구체적으로 이룰 수 있다.
또, 제5의 특징의 본 발명에 따른 반도체 기억장치에 의하면, 제1전류상태를 근사적으로 실현하는 제1레퍼런스 전류 발생회로와, 제2전류상태를 근사적으로 실현하는 제2레퍼런스 전류 발생회로가, 복수의 메모리셀 어레이에서 공통으로 이용되기 때문에, 제1레퍼런스 전류 발생회로와 제2레퍼런스 전류 발생회로의 상대적인 회로규모(즉, 반도체 칩상의 점유면적)를 축소할 수 있고, 반도체 기억장치의 저비용화가 도모된다.

Claims (13)

  1. 반도체 기억장치로서,
    전기저항의 변화에 의해 3값이상의 다값정보를 기억하는 가변저항소자로 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 행방향으로 연신하는 복수의 행선택선과 열방향으로 연신하는 복수의 열선택선을 구비하고, 동일행의 상기 메모리셀의 각각이, 상기 가변저항소자의 일단측을 같은 상기 행선택선에 접속하고, 동일열의 상기 메모리셀의 각각이, 상기 가변저항소자의 타단측을 같은 상기 열선택선에 접속해서 이루어지는 메모리셀 어레이;
    상기 열선택선의 각각에 판독 선택시에 소정의 제1전압을 공급하고, 판독 비선택시에 상기 제1전압과 다른 제2전압을 공급하는 열판독 전압 공급회로;
    상기 행선택선의 각각에, 판독시에 상기 제2전압을 공급하는 행판독 전압 공급회로;
    판독시에 있어서, 선택된 상기 행선택선을 흐르는 전류를, 비선택의 상기 행선택선을 흐르는 전류와 분리해서 검지하고, 선택된 상기 메모리셀의 전기저항상태를 검지하는 센스회로; 및
    판독시에 있어서, 적어도 선택된 상기 행선택선에 대하여, 공급한 전압 레벨의 변위를 억제하는 행전압 변위 억제회로를 구비하여 이루어지는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 판독시에 있어서, 비선택의 상기 열선택선의 각각에 대하여, 공급한 전압 레벨의 변위를 각각 따로따로 억제하는 열전압 변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 판독시에 있어서, 상기 행선택선의 각각에, 공급한 전압 레벨의 변위를 억제하는 행전압 변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 메모리셀 어레이를 적어도 행방향으로 복수 배열해서 이루어지고,
    상기 각 메모리셀 어레이의 상기 복수의 행선택선이, 상기 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터를 통해서 각각 따로따로 대응하는 글로벌 행선택선에 접속하고, 상기 행판독 전압 공급회로가, 상기 어레이 선택 트랜지스터에 의해서 선택된 상기 메모리셀 어레이의 상기 복수의 행선택선의 각각에, 각각 따로따로 대응하는 상기 글로벌 행선택선을 통해서 상기 제2전압을 공급할 수 있도록 구성되며,
    상기 행전압 변위 억제회로가, 상기 행선택선과 상기 어레이 선택 트랜지스터의 사이에 각각 따로따로 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 행전압 변위 억제회로는, 소스가 상기 행선택선과, 드레인이 상기 어레이 선택 트랜지스터에 접속하는 N채널 MOSFET와, 상기 MOSFET의 게이트 전압을 상기 행선택선의 전압 레벨에 따라 변화시켜서 상기 MOSFET의 온 저항을 조정하는 피드백 회로부를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 메모리셀이 전기적으로 고쳐쓰기 가능한 비휘발성의 가변저항소자로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 메모리셀은 복수의 상기 행선택선과 복수의 상기 열선택선의 각 교차부분에, 각각 1개씩 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 제1전압이 상기 제2전압보다 저전압일 경우, 상기 열판독 전압 공급회로와 상기 행판독 전압 공급회로는, 각각 포화영역에서 동작하는 P채널 M0SFET를 통해서 상기 제2전압을 공급하는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 메모리셀이 기억하는 다값정보의 각 기억 레벨을 대응하는 상기 가변저항소자의 저항값의 분포범위의 대소 순서로 나열한 경우의 인접하는 2개의 상기 기억 레벨 사이의 각 레퍼런스 레벨이, 선택된 상기 메모리셀의 전 기저항이 상기 2개의 기억 레벨의 고저항측의 저항상태에 있는 고저항 메모리셀의 판독시에 있어서 선택된 상기 행선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항 상태의 분포패턴에 의존해서 최대상태로 되는 제1전류상태와, 선택된 상기 메모리셀의 전기저항이 상기 2개의 기억 레벨의 저저항측의 저항상태에 있는 저저항 메모리셀의 판독시에 있어서 선택된 상기 행선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항 상태의 분포패턴에 의존해서 최소상태로 되는 제2전류상태의 중간상태의 레퍼런스 전류에 의해 각각 규정되고,
    상기 센스회로가, 선택된 상기 행선택선을 흐르는 전류와 상기 각 레퍼런스 레벨에 대응하는 상기 각 레퍼런스 전류와 비교 가능하게 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 센스회로는,
    선택된 상기 행선택선을 흐르는 전류를 판독 전압 레벨로 변환하는 제1전류전압 변환회로부;
    상기 각 레퍼런스 레벨의 상기 제1전류상태를 각각 따로따로 근사적으로 실현하는 제1레퍼런스 전류 발생회로;
    상기 각 레퍼런스 레벨의 상기 제2전류상태를 각각 따로따로 근사적으로 실현하는 제2레퍼런스 전류 발생회로;
    상기 각 레퍼런스 레벨의 상기 레퍼런스 전류를 레퍼런스 전압 레벨로 각각 따로따로 변환하는 제2전류전압 변환회로부; 및
    상기 판독 전압 레벨과 상기 각 레퍼런스 전압 레벨을 비교하는 비교회로를 구비하여 이루어지는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 각 레퍼런스 레벨의 상기 제1레퍼런스 전류 발생회로와 상기 제2레퍼런스 전류 발생회로의 긱각은, 상기 메모리셀과 동일한 상기 가변저항소자로 이루어지는 레퍼런스 메모리셀을 구비해서 이루어지는 상기 메모리셀 어레이와 등가인 구성의 레퍼런스 메모리셀 어레이와, 상기 열판독 전압 공급회로와 등가인 구성의 레퍼런스 열판독 전압 공급회로와, 상기 행판독 전압 공급회로와 등가인 구성의 레퍼런스 행판독 전압 공급회로를 구비하고,
    상기 각 레퍼런스 레벨의 상기 제1레퍼런스 전류 발생회로의 상기 레퍼런스 메모리셀 어레이에 있어서의 상기 레퍼런스 메모리셀의 전기저항 상태의 분포패턴은, 선택된 상기 레퍼런스 메모리셀 어레이의 행선택선을 흐르는 전류가 상기 각 레퍼런스 레벨의 상기 제1전류상태로 되는 제1분포패턴으로 설정되고,
    상기 각 레퍼런스 레벨의 상기 제2레퍼런스 전류 발생회로의 상기 레퍼런스 메모리셀 어레이에 있어서의 상기 레퍼런스 메모리셀의 전기저항 상태의 분포패턴은, 선택된 상기 레퍼런스 메모리셀 어레이의 행선택선을 흐르는 전류가 상기 각 레퍼런스 레벨의 상기 제2전류상태로 되는 제2분포패턴으로 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 레퍼런스 메모리셀 어레이의 상기 레퍼런스 메모리셀, 상기 행선택선, 및 상기 열선택선의 각 개수는, 상기 메모리셀 어레이의 상기 메모리셀, 상기 행선택선, 및 상기 열선택선의 대응하는 각 개수와 같은 것을 특징으로 하는 반도체 기억장치.
  13. 제10항에 있어서, 상기 메모리셀 어레이를 복수 구비하고,
    복수의 상기 메모리셀 어레이 중 2개이상의 상기 메모리셀 어레이에 대한 상기 센스회로가, 상기 제1레퍼런스 전류 발생회로와 상기 제2레퍼런스 전류 발생회로를 공통적으로 이용하는 것을 특징으로 하는 반도체 기억장치.
KR1020050051302A 2004-06-15 2005-06-15 반도체 기억장치 KR100681790B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00177501 2004-06-15
JP2004177501A JP4295680B2 (ja) 2004-06-15 2004-06-15 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20060048374A KR20060048374A (ko) 2006-05-18
KR100681790B1 true KR100681790B1 (ko) 2007-02-12

Family

ID=35460348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050051302A KR100681790B1 (ko) 2004-06-15 2005-06-15 반도체 기억장치

Country Status (4)

Country Link
US (1) US7239540B2 (ko)
JP (1) JP4295680B2 (ko)
KR (1) KR100681790B1 (ko)
TW (1) TWI289846B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4153901B2 (ja) * 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
JP4762720B2 (ja) * 2006-01-05 2011-08-31 富士通株式会社 磁気半導体記憶装置の読出し回路
US8027184B2 (en) 2006-03-06 2011-09-27 Nec Corporation Semiconductor storage device and operating method of the same
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP4199781B2 (ja) 2006-04-12 2008-12-17 シャープ株式会社 不揮発性半導体記憶装置
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
KR101446581B1 (ko) * 2006-07-31 2014-10-06 쌘디스크 3디 엘엘씨 멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법과 장치
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
US8164941B2 (en) * 2006-12-27 2012-04-24 Hynix Semiconductor Inc. Semiconductor memory device with ferroelectric device and refresh method thereof
KR100886215B1 (ko) 2006-12-27 2009-03-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US8139432B2 (en) 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7400521B1 (en) * 2007-01-12 2008-07-15 Qimoda Ag Integrated circuit, memory chip and method of evaluating a memory state of a resistive memory cell
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
JP5161981B2 (ja) * 2008-12-11 2013-03-13 株式会社日立製作所 半導体装置
US7889585B2 (en) * 2008-12-18 2011-02-15 Qualcomm Incorporated Balancing a signal margin of a resistance based memory circuit
JP5379337B1 (ja) 2012-03-29 2013-12-25 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US9183910B2 (en) 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
US8861256B2 (en) * 2012-09-28 2014-10-14 Hewlett-Packard Development Company, L.P. Data storage in memory array with less than half of cells in any row and column in low-resistance states
US8949567B2 (en) 2013-02-26 2015-02-03 Seagate Technology Llc Cross-point resistive-based memory architecture
EP3100132B1 (en) 2014-01-31 2021-06-30 Hewlett-Packard Development Company, L.P. Output voltage to serial communicaton port
JP2020087493A (ja) * 2018-11-26 2020-06-04 キオクシア株式会社 半導体記憶装置
JP6887457B2 (ja) * 2019-03-01 2021-06-16 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ 基準電圧発生回路及び不揮発性半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259644B1 (en) 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6456525B1 (en) * 2000-09-15 2002-09-24 Hewlett-Packard Company Short-tolerant resistive cross point array
JP4187197B2 (ja) * 2002-11-07 2008-11-26 シャープ株式会社 半導体メモリ装置の制御方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국공개특허 제1991-9198호

Also Published As

Publication number Publication date
US7239540B2 (en) 2007-07-03
TW200625304A (en) 2006-07-16
TWI289846B (en) 2007-11-11
KR20060048374A (ko) 2006-05-18
JP4295680B2 (ja) 2009-07-15
JP2006004479A (ja) 2006-01-05
US20050276091A1 (en) 2005-12-15

Similar Documents

Publication Publication Date Title
KR100681790B1 (ko) 반도체 기억장치
KR100642084B1 (ko) 반도체 기억장치
KR100693004B1 (ko) 반도체 기억장치
JP4355136B2 (ja) 不揮発性半導体記憶装置及びその読み出し方法
US8031508B2 (en) Resistance change memory device
KR100855585B1 (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
KR101622817B1 (ko) 저항 메모리 센싱 방법 및 디바이스
US6868025B2 (en) Temperature compensated RRAM circuit
JP7429295B2 (ja) メモリセルのマルチステートプログラミング
JP5190719B2 (ja) Ｍｒａｍの読み出し方法
JP3913258B2 (ja) 半導体記憶装置
KR100827448B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
JP4177818B2 (ja) 半導体記憶装置
JP4422584B2 (ja) 半導体記憶装置
US10199099B2 (en) Semiconductor memory device
CN113470713B (zh) 一种阻变式存储阵列及存储器
US11328770B2 (en) Semiconductor storage device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150129

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181227

Year of fee payment: 13