KR100693004B1 - 반도체 기억장치 - Google Patents

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Abstract

열 선택선 각각에, 판독 선택시에 소정의 제 1 전압을 공급하고, 판독 비선택시에 상기 제 1 전압과 다른 제 2 전압을 공급하는 열 판독 전압공급회로를 구비하고, 행 선택선 각각에, 판독시에 제 2 전압을 공급하는 행 판독 전압공급회로를 구비하고, 판독시에 있어서, 선택된 행 선택선을 흐르는 전류를, 비선택의 행 선택선을 흐르는 전류와 분리해서 검지하여, 선택된 메모리셀의 전기저항상태를 검지하는 감지회로를 구비하고, 판독시에 있어서, 비선택의 열 선택선 각각에 대하여, 공급한 전압 레벨의 변위를 각각 별도로 억제하는 열 전압변위 억제회로를 구비한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 관한 반도체 기억장치의 일실시형태를 나타내는 회로 블록도이다.
도 2는 본 발명에 관한 반도체 기억장치의 데이터선 드라이브회로, 행(行) 판독 전압공급회로, 및, 행 전압변위 억제회로의 일례를 나타내는 회로도이다.
도 3은 본 발명에 관한 반도체 기억장치의 비트선 드라이브회로, 열(列) 판독 전압공급회로, 및, 열 전압변위 억제회로의 일례를 나타내는 회로도이다.
도 4는 포화영역에서 동작하는 PMOS를 부하 저항으로 하는 부하특성, 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성, 및, 행 판독 전압공급회로의 출력 전압을 나타내는 정특성(靜特性)도이다.
도 5는 크로스 포인트 타입의 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴을 설명하는 도면이다.
도 6은 메모리셀 어레이 내에 있어서의 선택 메모리셀의 비트선 상에서의 장소의존성을 설명하는 도면과, 선택 메모리셀과 비트선 드라이브회로 사이의 거리와 비트선 전위의 관계를 나타내는 도면이다.
도 7은 메모리셀 어레이 내에 있어서의 선택 메모리셀의 데이터선 상에서의 장소의존성을 설명하는 도면과, 선택 메모리셀과 데이터선 드라이브회로 사이의 거리와 데이터선 전위의 관계를 나타내는 도면이다.
도 8은 도 5에 나타내는 패턴A와 동일 분포 패턴의 선택 메모리셀의 위치의 차이에 의한 변형예를 나타내는 도면이다.
도 9는 도 5에 나타내는 패턴B와 동일 분포 패턴의 선택 메모리셀의 위치의 차이에 의한 변형예를 나타내는 도면이다.
도 10은 도 5에 나타내는 패턴C와 동일 분포 패턴의 선택 메모리셀의 위치의 차이에 의한 변형예를 나타내는 도면이다.
도 11은 도 5에 나타내는 패턴D와 동일 분포 패턴의 선택 메모리셀의 위치의 차이에 의한 변형예를 나타내는 도면이다.
도 12는 선형 영역에서 동작하는 PMOS를 부하 저항으로 하는 부하특성, 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성, 및, 행 판독 전압공급회로의 출력 전압을 나타내는 정특성도이다.
도 13은 행 전압변위 억제회로와 열 전압변위 억제회로를 사용한 경우의 메모리셀 어레이의 I-V특성을 나타내는 정특성도이다.
도 14는 본 발명에 관한 반도체 기억장치의 감지회로의 일례를 나타내는 회로 블록도이다.
도 15는 도 2에 나타내는 PMOS 부하 트랜지스터의 I-V특성과, 도 1에 나타내는 행 전압변위 억제회로와 열 전압변위 억제회로를 구비한 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성을 나타내는 정특성도이다.
도 16은 본 발명에 관한 반도체 기억장치의 감지회로의 다른 일례를 나타내는 회로 블록도이다.
도 17은 도 16에 나타내는 감지회로를 이용한 본 발명에 관한 반도체 기억장치의 제 2 실시형태를 나타내는 회로 블록도이다.
도 18은 데이터선 드라이브회로의 부하특성, 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴에 있어서의 메모리셀 어레이의 I-V특성, 및, 데이터선 드라이브회로의 출력 전압을 도 16에 나타내는 감지회로에 입력한 경우의 감지회로의 입력 반전 레벨의 편차의 허용범위의 관계를 나타내는 정특성도이다.
도 19는 본 발명에 관한 반도체 기억장치의 감지회로의 다른 일례를 나타내는 회로 블록도이다.
도 20은 본 발명에 관한 반도체 기억장치의 복수의 메모리셀 어레이를 뱅크 단위로 선택할 수 있는 메모리셀 어레이 구성을 나타내는 회로 블록도이다.
도 21은 도 20에 나타내는 본 발명에 관한 반도체 기억장치의 메모리셀 어레이 구성에 있어서의 데이터선 드라이브회로의 일구성예를 나타내는 회로도이다.
도 22는 복수의 메모리셀 어레이를 뱅크 단위로 선택할 수 있는 메모리셀 어레이 구성에 있어서의 데이터선 드라이브회로의 다른 구성예를 나타내는 회로도이다.
도 23은 도 20에 나타내는 본 발명에 관한 반도체 기억장치의 메모리셀 어레이 구성을 열방향으로 확장한 경우에 있어서의 레이아웃예를 나타내는 회로도이다.
도 24는 종래의 크로스 포인트 메모리의 메모리셀 어레이의 회로구성, 및, 데이터선과 비트선에의 공급전압의 설정 레벨과 전류경로를 나타내는 회로도이다.
도 25는 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 개소의 메모리셀의 저항치를 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
도 26은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 메모리셀(Md)의 판독 전류(Id)를 측정하는 경우에 발생하는 누설 전류의 전류경로를 나타내는 회로도이다.
도 27은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 메모리셀(Md1)의 판독 전류(Id1)를 측정하는 경우에 발생하는 누설 전류의 전류경로와 방향, 및, 메모리셀(Md2)의 판독 전류(Id2)를 측정하는 경우에 발생하는 누설 전류의 전류경로와 방향을 나타내는 회로도이다.
도 28은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 누설 전류가 생기는 이유를 설명하는 도면이다.
도 29는 메모리셀 어레이를 뱅크 단위로 선택할 수 있는 메모리셀 어레이 구성을 나타내는 회로 블록도이다.
도 30은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 사용하는 데이터선 드라이버 겸 증폭기회로의 일례를 나타내는 회로도이다.
도 31은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 사용하는 비트선 드라이브회로의 일례를 나타내는 회로도이다.
도 32는 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 개소의 고저항 상태의 메모리셀을 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
도 33은 종래의 크로스 포인트 메모리의 메모리셀 어레이에 있어서, 데이터선(D0)과 비트선(B0)이 교차한 개소의 저저항 상태의 메모리셀을 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타내는 회로도이다.
본 발명은 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 동일 행의 메모리셀 각각이, 그 일단측을 동일 행 선택선에 접속하고, 동일 열의 메모리셀 각각이, 그 타단측을 동일 열 선택선에 접속해서 이루어지는 크로스 포인트 타입의 메모리셀 어레이를 갖는 반도체 기억장치에 관한 것이다.
최근, 메모리셀이 기억소자 이외의 선택용 소자를 구비하지 않고, 기억소자가 직접, 메모리셀 내에서 행 선택선(이하, 「데이터선」이라고 칭한다.)과 열 선택선(이하, 「비트선」이라고 칭한다.)에 접속해서 메모리셀 어레이를 형성하는 크로스 포인트 타입의 반도체 기억장치(이하, 적당, 「크로스 포인트 메모리」라고 칭한다.)의 개발이 진행되고 있다(예컨대, 일본 특허 공개 2002-8369호 공보 참조).
일본 특허 공개 2002-8369호 공보에 개시된 「저항성 크로스 포인트 메모리 셀 어레이를 위한 등전압 검지방법에서는, 데이터선과 비트선에 각각 소정 전압을 공급하고, MRAM(자기 랜덤 액세스 메모리)의 메모리셀의 저항상태를 검출하고 있다. 이 공보에 의하면, 선택된 메모리셀을 판독할 때, 선택된 데이터선에 제 1 전압을 인가하고, 선택 및 비선택의 비트선과 비선택의 데이터선에 제 1 전압보다 낮은 제 2 전압을 인가하여, 선택된 메모리셀의 저항상태 즉 기억상태를 검지하고 있다.
도 24는 종래의 크로스 포인트 메모리의 메모리셀 어레이의 회로구성, 및, 데이터선과 비트선에의 공급전압의 설정 레벨과 전류경로를 나타낸다. 도 24의 크로스 포인트 메모리에서는, 선택된 메모리셀을 판독할 때, 선택된 비트선에 제 3 전압(V2)을 인가하고, 선택 및 비선택의 데이터선과 비선택의 비트선에 제 3 전압(V2)보다 높은 제 4 전압(V1)을 인가하여, 선택된 메모리셀의 저항상태를 검지한다.
도 24는 데이터선(D0)과 비트선(B0)이 크로스한 개소의 메모리셀의 저항상태를 판독하는 경우에, 선택 데이터선(D0)의 전류를 판독함으로써, 원하는 메모리셀의 저항상태를 판정하는 경우를 나타내고 있다.
도 25는 데이터선(D0)과 비트선(B0)이 교차한 개소의 메모리셀의 저항치를 판독하는 경우의, 각 데이터선, 각 비트선의 전압설정과, 전류경로를 나타낸다. 도 25에서는, 상술의 일본 특허 공개 2002-8369호 공보에 있어서의 전압설정과 동일하고, 선택된 메모리셀을 판독할 때, 선택된 데이터선에 제 1 전압(V1)을 인가하고, 선택 및 비선택의 비트선과 비선택의 데이터선을 제 1 전압(V1)보다 낮은 제 2 전 압(V2)을 인가하여, 선택된 메모리셀의 저항상태를 검지한다. 이 경우에는, 비트선(B0)의 전류를 판독함으로써, 원하는 메모리셀의 저항상태를 판정한다.
도 26은 메모리셀(Md)의 판독 전류(Id)를 측정하는 경우에 발생하는 누설 전류(Ileak0,Ileak1,…,Ileakk,)의 전류경로를 나타낸다. 도면 중 M은 선택 데이터선에서의 전류(IM)를 측정하는 전류계를 가상적으로 나타내고 있다. 도 26에 나타내는 판독 상태에서는, 비트선과 데이터선에의 인가전압은, 도 24에 나타낸 경우와 동일한 설정으로 되어 있다. 이 경우에는, 메모리셀(Md)의 판독 전류(Id)는, 이하의 수식(1)으로 나타내게 된다. 또, 본 명세서에 있어서 연산기호 Σi=0~k는 i=0~k의 범위에서의 산술합을 표시하고 있다.
Id=IM-Σi=0~kIleaki … (1)
또한, 도 27은 메모리셀(Md1)의 판독 전류(Id1)를 측정하는 경우에 발생하는 누설 전류(Σi=0~kIleak1i)의 전류경로와 방향, 및, 메모리셀(Md2)의 판독 전류(Id2)를 측정하는 경우에 발생하는 누설 전류(Σi=0~kIleak2i)의 방향을 나타낸다. 또, 도 27에 나타내는 판독 상태에서는, 비트선과 데이터선에의 인가전압은, 도 24에 나타낸 경우와 동일한 설정으로 되어 있다. 이 경우에, 메모리셀(Md1)의 저항치가 선택 비트선에 접속한 메모리셀 내에서 낮은 경우에는, 데이터선을 구동하는 드라이버의 온 저항치와 메모리셀(Md1)의 저항치의 저항 분할비에 따른 분압에 의해 데이터선(D1)의 전압이 낮게 된다.
따라서, 메모리셀(Md1)과 데이터선(D1)의 접점(d1A)의 전압이 다른 데이터선 전압과 비교해서 낮기 때문에, 각 비트선으로부터 메모리셀(Md1)을 향해 흐르는 누설 전류가 발생한다. 즉, 각 비트선으로부터 데이터선(D1)을 통해 메모리셀(Md1)을 향해 누설 전류(비선택 메모리셀을 경유하는 랩어라운드 전류)(Σi=0~kIleak1i)가 발생한다. 이 경우에는, 메모리셀(Md1)의 판독 전류(Id1)와 데이터선(D1)에 있어서의 측정 전류(IM1)의 관계는, 이하의 수식(2)으로 나타내게 된다. 도 27 중의 M1은 전류(IM1)를 측정하는 전류계를 가상적으로 나타내고 있다.
IM1=Id1-(Σi=0~kIleak1i) … (2)
또한, 메모리셀(Md2)의 저항치가, 선택 비트선에 접속한 메모리셀 내에서 높은 경우에는, 데이터선을 구동하는 드라이버의 온 저항치와 메모리셀(Md2)의 저항치의 저항 분할비에 따른 분압에 의해 데이터선(D2)의 전압은 높게 된다.
따라서, 메모리셀(Md2)과 데이터선(D2)의 접점(d2A)의 전압이 다른 데이터선 전압과 비교해서 높기 때문에, 누설 전류(비선택 메모리셀을 경유하는 랩어라운드 전류)(Σi=0~kIleak2i)는, 데이터선(D2)으로부터 각 비트선의 방향으로 흐른다. 즉, 데이터선(D2)으로부터 각 비트선을 통해 각 데이터선에 접속된 메모리셀(Mdx)을 향해서 누설 전류(Σi=0~kIleak2i)가 발생하게 된다. 이 경우에는, 메모리셀(Md2)의 판독 전류(Id2)와 데이터선(D2)에 있어서의 측정 전류(IM2)의 관계는 이하의 수식(3)으로 나타내게 된다. 도 27 중의 M2는 전류(IM2)를 측정하는 전류계를 가상적으로 나타내고 있다.
IM2=Id2+Σi=0~kIleak2i …(3)
애당초, 판독 대상의 선택 메모리셀의 저항치에 의존해서 누설 전류가 생기는 이유는, 도 28에 나타내는 바와 같이, 데이터선과 비트선에 외견상의 저항치가 존재하기 때문이다. 구체적으로는, 외견상의 저항치는, 데이터선을 구동하는 드라이버와 비트선을 구동하는 드라이버의 구동시의 저항치이다.
구체적으로, 도 28에, 도 24에 나타낸 데이터선과 비트선의 인가전압과 동일한 인가전압을 설정한 경우를 나타낸다. 우선, 데이터선과 비트선의 전압을 설정하기 위해서는, 도 28에 나타내는 바와 같이, 드라이버(A)를 필요로 한다. 이 드라이버(A)의 구동시에 있어서, 온 저항(저항치를 R로 가정한다)이 존재한다. 메모리셀 어레이 내의 선택 비트선 상의 메모리셀의 저항치, 예컨대, R1,R2,R3,R4 각각이 다른 경우에는, 데이터선 1~4의 각 전압(Vdi)(i=1~4)은 이하의 수식(4)으로 표시된다. 단, 각 데이터선의 구동전압을 V1, 선택 비트선 상의 전압을 임시로 V2'로 한다.
Vdi=(VI-V2')×Ri/(Ri+R) …(4)
수식(4)에 나타내는 바와 같이, Ri가 각각 다르면, 각 데이터선의 전압(Vdi)도 마찬가지로 다른 결과가 된다. 이 때문에, 선택 비트선 상의 메모리셀의 저항치에 의존해서 각 데이터선의 전압이 변동하여, 누설 전류가 발생한다.
다음에, 도 29를 참조하여, 메모리셀 어레이를 뱅크 단위로 액세스(선택)하는 경우에 대해서 설명한다. 도 29에, 메모리셀 어레이가 복수의 뱅크로 분할해서 구성되어 있는 형태를 나타낸다. 이 경우, 도 28을 참조하여 설명한 드라이버의 온 저항에다가, 뱅크 선택 트랜지스터(BSi)의 온 저항이 추가된다. 이 때문에, 도 28에 나타내는 단일의 메모리셀 어레이 구성의 경우보다, 더욱 데이터선의 전압변동이 커진다. 도 29 중의 메모리 어레이(10)(뱅크1) 중의 메모리셀이 판독되는 경우에는, 메모리셀 어레이(10)(뱅크1)를 선택하는 트랜지스터 열(BS1)(뱅크 선택 트랜지스터 열) 내의 트랜지스터를 온 상태로 할 필요가 있다. 또한, 다른 메모리셀 어레이(MR0,MR2,MR3)(뱅크O,2,3)를 비선택으로 하기 위해서는, 뱅크 선택 트랜지스터 열(BS0,BS2,BS3)의 트랜지스터 모두를 오프 상태로 할 필요가 있다. 이와 같이, 뱅크 선택 트랜지스터 열(BS1) 내 트랜지스터를 온 상태로 함으로써, 트랜지스터의 온 저항(Rbs1,Rbs2,…,Rbsx)이 데이터선 상에 존재하게 된다. 따라서, 도 29에 나타내는 각 뱅크 내의 데이터선의 전압(Vdij)은 이하의 수식(5)으로 표시된다. 여기서, i는 동일 뱅크 내의 데이터선의 순서, j는 뱅크의 순서를 표시하고 있다. 또한, Rij는, 뱅크j 내의 선택 비트선과 i번째의 데이터선과 접속하는 메모리셀의 저항치를 나타내고 있다.
Vdij=(VI-V2')×Rij/(Rij+R+Rbsj) …(5)
수식(5)에 나타내는 바와 같이, 도 29에 나타내는 각 뱅크 내의 데이터선의 전압(Vdij)은, 수식(4)에 나타내는 데이터선의 전압보다 더욱 크게 변동하는 결과로 된다.
도 30에, 도 28의 데이터선 드라이버 겸 증폭기회로의 일례를 나타낸다. 데이터선 드라이버 겸 증폭기회로는, 선택 및 비선택의 데이터선에 소정의 전압[예컨 대 전원전압(Vcc)]을 인가한다. 이 데이터선 드라이버 겸 증폭기회로 중의 P채널 M0SFET(이하, 「PMOS」로 약칭한다.)(P0)는 데이터선으로부터 메모리셀을 액세스하는 드라이브 전류(Ix)를 공급한다. 액세스된 메모리셀의 저항치가 큰 경우에는, 도 30 중의 데이터선 드라이브회로의 PMOS(P0)로부터 메모리셀 어레이에 공급되는 전류가 적어지기 때문에, 상기 PMOS의 게이트 전압은 높게 된다. 또한, 액세스된 메모리셀의 저항치가 작은 경우에는, PMOS(P0)로부터 메모리셀 어레이에 공급되는 전류가 많아지기 때문에, PMOS(P0)의 게이트 전압은 낮아진다. 이 PMOS(P0)의 게이트, 전압은, 도 30 중의 데이터선 전류증폭회로 중의 PMOS(P1)와 부하 트랜지스터(N채널 MOSFET)에 의해 증폭되고, 증폭된 전압(V0)이 출력된다.
도 31에, 도 28의 비트선 드라이브회로의 일례를 나타낸다. 이 비트선 드라이브회로는, PMOS에서 형성된 부하회로(P0)와 2조의 CMOS 전송게이트로 구성된 열 선택회로를 구비한다. 열 선택회로는, 열 어드레스 디코더(칼럼 디코더)의 디코드 출력에 의해 비트선이 선택되는 경우에는, 도 31 중의 우측의 CMOS 전송게이트가 온되고, 비트선에 접지전압(Vss)을 공급하고, 비트선이 비선택인 경우에는, 도 31 중의 좌측의 CMOS 전송게이트가 온되고, 전원전압(Vcc)으로부터 PMOS(P0)의 임계값 전압분이 전압 하강된 전압을 공급한다. 또한, 비트선이 비선택인 경우에 비트선에 공급되는 전압은, 데이터선에 공급하는 전압과 동일한 전압 레벨로 한다.
상술한 바와 같이, 도 27 중의 데이터선(D1)에서의 측정 전류(IM1)는, 수식(2)으로 나타내게 되고, 또한, 도 27 중의 데이터선(D2)에서의 측정 전류(IM2)는, 수식(3)으로 나타내게 된다. 수식(2) 및 수식(3)에 나타내는 바와 같이, 종래의 데 이터선 드라이버 겸 증폭기회로 및 비트선 드라이버를 이용하여, 판독시에 데이터선 및 비트선에 각각 소정의 전압을 인가한 경우, 판독 대상의 선택 메모리셀의 저항치에 의존하여, 누설 전류의 전류방향이 바뀌기 때문에, 누설 전류치가 큰 경우에는, 데이터선 상에서 측정된 측정 전류(IM1 및 IM2)로부터 메모리셀 판독 전류(Id1 및 Id2)를 산출하는 것이 어렵게 된다.
상술한 바와 같이, 도 25에, 일본 특허공개 2002-8369호 공보에 개시된 「저항성 크로스 포인트 메모리셀 어레이를 위한 등전압 검지방법」에 있어서의 데이터선과 비트선에의 공급전압의 설정 레벨 및 그 경우의 전류경로를 나타내었다. 또한, 도 32에 있어서, 도 25에 나타낸 전압 설정 레벨을 채용한 경우에 있어서, 선택 메모리셀의 저항치가 높은 경우의 누설 전류의 전류방향을 나타낸다.
도 32에서는, 선택 메모리셀의 저항치가 높은 경우에는, 비트선(B0)을 흐르는 메모리셀 전류(Id1)와 누설 전류(Ileak0,Ileak1,…,Ileakk)가 흐르는 방향이 동일하게 된다. 또한, 도 27에 나타내는 바와 같이, 선택 메모리셀의 저항치가, 낮은 경우에는, 비트선(B0)을 흐르는 메모리셀 전류(Id2)와 누설 전류(Ileak00,Ileak01,…,Ileak0k)가 흐르는 방향이 반대로 된다. 이 경우에는, 누설 전류치에 의해 측정 전류(IM1 및 IM2)의 값이 크게 변화하기 때문에, 정확하게 메모리셀 전류(Id1 및 Id2)를 검출할 수 없다. 도 32 및 도 33에 나타내는 바와 같이, 도 31의 데이터선과 비트선에의 공급전압의 설정방법에 있어서도, 도 32 및 도 33에 나타내는 누설 전류와 마찬가지로, 선택 메모리셀의 저항치에 의존해서 누설 전류가 역류하는 문 제가 생긴다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 판독 대상의 메모리셀의 저항치에 의존해서 변화하는 누설 전류를 저감하여, 판독 마진의 향상을 도모하는 것을 제 1 목적으로 한다. 또한, 판독 대상의 메모리셀의 저항치에 의존해서 변화하는 누설 전류의 영향을 고려한 판독회로에 의해 판독 마진의 향상을 도모하는 것을 제 2 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자로 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 행방향으로 연장되는 복수의 행 선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 가변저항소자의 일단측을 동일 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 가변저항소자의 타단측을 동일 상기 열 선택선에 접속해서 이루어지는 메모리셀 어레이를 갖는 반도체 기억장치로서, 상기 열 선택선 각각에, 판독 선택시에 소정의 제 1 전압을 공급하고, 판독 비선택시에 상기 제 1 전압과 다른 제 2 전압을 공급하는 열 판독 전압공급회로를 구비하고, 상기 행 선택선 각각에, 판독시에 상기 제 2 전압을 공급하는 행 판독 전압공급회로를 구비하고, 판독시에 있어서, 선택된 상기 행 선택선을 흐르는 전류를, 비선택의 상기 행 선택선을 흐르는 전류와 분리해서 검지하여, 선택된 상기 메모리셀의 전기저항상태를 검지하는 감지회로를 구비하고, 판 독시에 있어서, 비선택의 상기 열 선택선 각각에 대하여, 공급한 전압 레벨의 변위를 각각 별도로 억제하는 열 전압변위 억제회로와, 판독시에 있어서, 적어도 선택된 상기 행 선택선에 대하여, 공급한 전압 레벨의 변위를 억제하는 행 전압변위 억제회로의 적어도 어느 한쪽을 구비하고 있는 것을 제 1 특징으로 한다. 또한, 행 전압변위 억제회로는, 판독시에 있어서, 상기 행 선택선 각각에 대하여, 공급한 전압 레벨의 변위를 억제하도록 해도 상관없다.
상기 제 1 특징의 반도체 기억장치에 의하면, 열 전압변위 억제회로에 의해 열 선택선의 전압 레벨의 변위가 억제되기 때문에, 상기 열 선택선의 전압 레벨의 변위에 의해 유도되는 누설 전류를 저감할 수 있고, 판독 마진의 향상을 도모할 수 있다. 또한, 열 전압변위 억제회로 대신에 혹은 추가하여, 행 전압변위 억제회로를 구비함으로써, 행 선택선의 전압 레벨의 변위에 의해 유도되는 누설 전류를 더욱 저감할 수 있고, 판독 마진의 향상을 도모할 수 있다. 특히, 열 전압변위 억제회로와 행 전압변위 억제회로를 양쪽 다 구비함으로써, 더 효과적으로 판독 마진의 향상을 도모할 수 있다.
또한, 상기 제 1 특징의 반도체 기억장치는, 상기 메모리셀 어레이를 적어도 행방향으로 복수 배열해서 이루어지고, 상기 각 메모리셀 어레이의 상기 복수의 행 선택선이, 상기 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터를 통해 각각 별도로 대응하는 글로벌(global) 행 선택선에 접속하고, 상기 행 판독 전압공급회로가, 상기 어레이 선택 트랜지스터에 의해 선택된 상기 메모리셀 어레이의 상기 복수의 행 선택선 각각에, 각각 별도로 대응하는 상기 글로벌 행 선택선을 통해 상기 제 2 전압을 공급할 수 있게 구성되고, 상기 행 전압변위 억제회로가, 상기 행 선택선과 상기 어레이 선택 트랜지스터 사이에 각각 별도로 설치되어 있는 것을 제 2 특징으로 한다.
상기 제 2 특징의 반도체 기억장치에 의하면, 복수의 메모리셀 어레이가 행방향으로 배열되고, 각 메모리셀 어레이의 복수의 행 선택선 각각이, 각각 별도로 대응하는 상기 글로벌 행 선택선을 통해 행 판독 전압공급회로에 접속하는 구성에 있어서, 행 전압변위 억제회로가 행 선택선에 직결함으로써, 각 메모리셀 어레이의 행 선택선에 대해서, 전압 레벨의 변위를 효과적으로 억제할 수 있다. 즉, 행 전압변위 억제회로가 행 선택선에 대하여 어레이 선택 트랜지스터를 통해 접속하도록 구성한 경우에는, 글로벌 행 선택선에 대해서는 전압 레벨의 변위를 효과적으로 억제할 수 있지만, 각 메모리셀 어레이의 행 선택선에 대한 억제효과가 어레이 선택 트랜지스터에 의해 저지되므로, 상기 제 2 특징 구성에 의하면, 이러한 문제점을 해소할 수 있다.
또한, 본 발명에 관한 반도체 기억장치는, 상기 감지회로가, 선택된 상기 행 선택선을 흐르는 전류와, 선택된 상기 메모리셀의 전기저항이 고저항 상태로 있는 고저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태와, 선택된 상기 메모리셀의 전기저항이 저저항 상태로 있는 저저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태의 중간상태의 전류를 비교할 수 있게 구성되어 있는 것을 제 3 특징으로 한다.
또한, 상기 제 3 특징의 반도체 기억장치는, 상기 감지회로가, 선택된 상기 행 선택선을 흐르는 전류를 판독 전압 레벨로 변환하는 제 1 전류전압 변환회로부와, 상기 제 1 전류상태를 근사적으로 실현하는 제 1 참조전류 발생회로와, 상기 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로와, 상기 제 1 전류상태와 상기 제 2 전류상태의 중간상태의 전류를 참조 전압 레벨로 변환하는 제 2 전류전압 변환회로부와, 상기 판독 전압 레벨과 상기 참조 전압 레벨을 비교하는 비교회로를 구비해서 이루어지는 것이 바람직하다.
상기 제 3 특징의 반도체 기억장치에 의하면, 판독 대상의 메모리셀의 2개의 저항상태에 있어서의, 각각의 누설 전류의 영향이 최대가 되는 상태의 중간적인 상태에 있어서의 행 선택선을 흐르는 전류를 참조값으로 하여, 판독 대상의 메모리셀과 접속하는 행 선택선의 판독 전류와 그 참조값을 비교할 수 있으므로, 판독 대상의 메모리셀의 2개의 저항상태 중 어느 것에 대해서도, 최대의 판독 마진을 얻을 수 있고, 판독 마진의 향상이 도모된다. 특히, 상기 제 1 특징으로 조합시킴으로써, 판독 마진이 한층 향상된다.
또한, 상기 제 3 특징의 반도체 기억장치는, 상기 제 1 전류상태를 근사적으로 실현하는 제 1 참조(reference)전류 발생회로와, 상기 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로를 구비하고, 상기 제 1 참조전류 발생회로와 상기 제 2 참조전류 발생회로 각각은, 상기 메모리셀과 동일한 상기 가변저항소 자로 이루어지는 참조 메모리셀을 구비해서 이루어지는 상기 메모리셀 어레이와 등가인 구성의 참조 메모리셀 어레이와, 상기 열 판독 전압공급회로와 등가인 구성의 참조 열 판독 전압공급회로와, 상기 행 판독 전압공급회로와 등가인 구성의 참조 행 판독 전압공급회로를 구비하고, 상기 제 1 참조전류 발생회로의 상기 참조 메모리셀 어레이에 있어서의 상기 참조 메모리셀의 전기저항상태의 분포 패턴은, 선택된 상기 참조 메모리셀 어레이의 행 선택선을 흐르는 전류가 상기 제 1 전류상태로 되는 제 1 분포 패턴으로 설정되고, 상기 제 2 참조전류 발생회로의 상기 참조 메모리셀 어레이에 있어서의 상기 참조 메모리셀의 전기저항상태의 분포 패턴은, 선택된 상기 참조 메모리셀 어레이의 행 선택선을 흐르는 전류가 상기 제 2 전류상태로 되는 제 2 분포 패턴으로 설정되어 있는 것을 제 4 특징으로 한다.
상기 제 4 특징의 반도체 기억장치에 의하면, 다른 분포 패턴으로 설정된 2개의 참조 메모리셀 어레이에 의해서, 상기 제 2 특징에 있어서의 제 1 전류상태를 근사적으로 실현하는 제 1 참조전류 발생회로와, 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로가 확실하게 또한 용이하게 실현되기 때문에, 상기 제 2 특징의 반도체 기억장치의 작용 효과를 구체적으로 거둘 수 있다.
또한, 상기 제 4 특징의 반도체 기억장치는, 상기 메모리셀 어레이를 복수 구비하고, 복수의 상기 메모리셀 어레이 중의 2개 이상의 상기 메모리셀 어레이에 대한 상기 감지회로가, 상기 제 1 참조전류 발생회로와 상기 제 2 참조전류 발생회로를 공통적으로 이용하는 것을 제 5 특징으로 한다.
상기 제 5 특징의 반도체 기억장치에 의하면, 제 1 전류상태를 근사적으로 실현하는 제 1 참조전류 발생회로와, 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로가, 복수의 메모리셀 어레이에서 공통적으로 이용되기 때문에, 제 1 참조전류 발생회로와 제 2 참조전류 발생회로의 상대적인 회로규모(즉, 반도체칩 상의 점유면적)를 축소할 수 있고, 반도체 기억장치의 저비용화가 도모된다.
본 발명에 관한 반도체 기억장치(이하, 적당하게 「본 발명장치」라 한다.)의 실시형태에 대해, 도면에 기초하여 설명한다.
<제 1 실시형태>
도 1에, 본 발명장치의 메모리셀 어레이(10) 내의 메모리셀의 판독 동작에 관련되는 주요부분의 블록 구성을 나타낸다. 메모리셀 어레이(10)는, 크로스 포인트 타입의 메모리셀 어레이 구조이고, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자로 이루어지는 메모리셀(도시 생략)을 행방향 및 열방향으로 각각 복수 어레이상으로 배열하고, 행방향으로 연장되는 복수의 데이터선(행 선택선)과 열방향으로 연장되는 복수의 비트선(열 선택선)을 구비하고, 동일 행의 메모리셀 각각이, 가변저항소자의 일단측을 동일 데이터선에 접속하고, 동일 열의 메모리셀 각각이, 가변저항소자의 타단측을 동일 비트선에 접속해서 구성되어 있다. 메모리셀 어레이(10)는, 일례로서, 16행×16열의 어레이 사이즈이고, 이 경우, 데이터선과 비트선은 각각 16개이다.
본 발명장치는, 도 1에 나타내는 바와 같이, 메모리셀 어레이(10)에 대하여, 각 데이터선을 개별적으로 구동하는 데이터선 드라이브회로(11)와, 각 비트선을 개별적으로 구동하는 비트선 드라이브회로(12)와, 복수의 데이터선 중에서 판독 대상 의 선택 메모리셀에 접속하는 선택 데이터선을 선택하는 행 디코더(13)와, 복수의 비트선 중에서 판독 대상의 선택 메모리셀에 접속하는 선택 비트선을 선택하는 열 디코더(14)를 구비한다.
또한, 본 발명장치는, 메모리셀 어레이(10)와 동일 어레이 사이즈이고 동일 메모리셀을 사용한 참조 전압발생용의 2개의 참조 메모리셀 어레이(20a,20b), 및, 참조 메모리셀 어레이(20a,20b)의 출력 전압(Vref0, Vref1)으로부터 참조 전압 레벨을 생성하고, 메모리셀 어레이(1O)의 선택 데이터선의 전압 레벨(Vm)로부터 판독 전압 레벨로 생성하고, 판독 전압 레벨과 참조 전압 레벨을 비교하여, 선택 메모리셀의 기억상태(저항상태)를 판정하는 감지회로(15)를 구비한다.
2개의 참조 메모리셀 어레이(20a,20b)에는, 메모리셀 어레이(10)에 대해서 설치된 데이터선 드라이브회로(11), 비트선 드라이브회로(12), 및, 열 디코더(14)와 동일한 회로구성의 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)가 각각 설치되어 있다.
각 데이터선에 설치된 데이터선 드라이브회로(11)는, 도 2에 나타내는 바와 같이, 판독시에 제 2 전압[예컨대, 전원전압(Vcc)]을 공급하는 행 판독 전압공급회로(30)와, 행 판독 전압공급회로(30)로부터 공급된 전압 레벨의 변위를 억제하는 행 전압변위 억제회로(31)를 구비하여 구성된다. 구체적으로는, 행 판독 전압공급회로(30)는, 게이트 레벨이 소정의 바이어스(bias) 레벨로 고정되어 포화영역에서 동작하도록 설정된 PMOS로 형성되고, 상기 PMOS의 소스가 상기 제 2 전압에, 드레인이 선택 데이터선의 전압 레벨(Vm)을 출력하는 출력 노드에 접속하고 있다. 행 전압변위 억제회로(31)는, 소스가 데이터선과 접속하고, 드레인이 상기 출력 노드에 접속하는 N채널 MOSFET(이하, 단지 「NMOS」라고 약칭한다.)(32)와, NMOS(32)의 게이트 전압을 데이터선의 전압 레벨(Vd)에 따라 변화시켜 NMOS(32)의 온 저항을 조정하는 인버터(33)로 이루어지는 피드백 회로부를 구비하여 구성된다. 데이터선에 공급되는 전압 레벨(Vd)은, 도 2에 나타내는 바와 같이, 제 2 전압[예컨대, 전원전압(Vcc)]으로부터, PMOS(30)와 행 전압변위 억제회로(31)의 전압 하강분을 뺀 전압이 되고, 구체적으로는 행 전압변위 억제회로(31)의 인버터(33)의 반전 레벨과 NMOS(32)의 임계값 전압으로 조정된다.
각 비트선에 설치된 비트선 드라이브회로(12)는, 도 3에 나타내는 바와 같이, 판독 선택시에 소정의 제 1 전압[예컨대, 접지전압(Vss)]을 공급하고, 판독 비선택시에 제 1 전압과 다른 제 2 전압[예컨대, 전원전압(Vcc)]을 공급하는 열 판독 전압공급회로(40)와, 열 판독 전압공급회로(40)로부터 공급된 전압 레벨의 변위를 억제하는 열 전압변위 억제회로(40)를 구비해서 구성된다. 구체적으로는, 열 판독 전압공급회로(40)는, PMOS(42)로 형성된 부하회로와 2조의 CMOS 전송게이트(43,44)로 구성된 열 선택회로(45)를 구비한다. 열 선택회로(45)는, 열 디코더(14)의 디코드 출력에 의해 비트선이 선택되는 경우에는, 우측의 CMOS 전송게이트(44)가 온되고, 비트선에 제 1 전압을 공급하고, 비트선이 비선택인 경우에는, 좌측의 CMOS 전송게이트(43)가 온되고, 제 2 전압을, PMOS(42)와 CMOS 전송게이트(43)와 열 전압변위 억제회로(41)를 통해 공급한다. PMOS(42)는, 소스가 전원전압(Vcc)에 접속하고, 드레인이 CMOS 전송게이트(43)의 한쪽 끝에 접속하고, 게이트는 소정의 바이어 스 레벨로 고정되어 포화영역에서 동작하도록 설정되어 있다. CMOS 전송게이트(43)의 다른쪽 끝은, 열 전압변위 억제회로(41)를 통해 비트선에 접속한다. CMOS 전송게이트(44)는 한쪽 끝이 접지전압(Vss)에 접속하고, 다른쪽 끝이 비트선에 접속한다. 열 전압변위 억제회로(41)는, 소스가 비트선과 접속하고, 드레인이 CMOS 전송게이트(43)의 다른쪽 끝에 접속하는 NMOS(46)와, NMOS(46)의 게이트 전압을 비트의 전압 레벨(Vb)에 따라 변화시켜 NMOS(46)의 온 저항을 조정하는 인버터(47)로 이루어지는 피드백 회로부를 구비해서 구성된다. 비트선이 비선택인 경우에 상기 비트선에 공급되는 전압 레벨(Vb)은, 도 3에 나타내는 바와 같이, 제 2 전압[예컨대, 전원전압(Vcc)]으로부터, PMOS(42)와 CMOS 전송게이트(43)와 열 전압변위 억제회로(41)의 전압 하강분을 뺀 전압이 되고, 구체적으로는 열 전압변위 억제회로(41)의 인버터(47)의 반전 레벨과 NMOS(46)의 임계값 전압으로 조정된다. 또한, 비선택의 비트선에 공급되는 제 2 전압은, 데이터선에 공급하는 제 2 전압과 동일한 전압 레벨이다.
도 2에 도시하는 행 전압변위 억제회로(31) 및 도 3에 나타내는 열 전압변위 억제회로(41)는, 이미 크로스 포인트 타입의 메모리셀 어레이의 문제점으로서, 도 26 또는 도 27을 참조하여 설명한 누설 전류(비선택 메모리셀을 경유하는 랩어라운드 전류)에 의한 선택 데이터선에서 측정되는 전류의 변동[수식(2) 및 수식(3) 참조]을 억제하고, 판독 마진을 개선하기 위해 설치되어 있다.
다음에, 행 전압변위 억제회로(31)의 동작에 대해서, 도 2를 참조하여 설명한다. 판독 대상의 선택 메모리셀의 저항치가 높은 경우에는, 선택된 데이터선의 전압이 상승한다. 상기 선택 데이터선의 전압(Vd)이 상승하면, 행 전압변위 억제회로(31) 중의 인버터(33)의 입력 레벨이 상승하고, 인버터(31)의 출력 레벨은 저하한다. 따라서, 이 인버터(31)의 출력 레벨이 저하하면, NMOS(32)의 게이트ㆍ소스간 전압이 저하하여, NMOS(32)의 온 저항이 내려가고, 선택 데이터선에 대한 구동능력이 저하하기 때문에, 누설 전류의 공급 능력도 저하하게 된다.
반대로, 선택 메모리셀의 저항치가 낮은 경우에는, 선택된 데이터선의 전압이, 다른 고저항치의 메모리셀에 접속하는 데이터선의 전압보다 낮게 됨으로써, 높은 데이터선 전압 레벨(비선택 데이터선)로부터 낮은 데이터선 전압 레벨의 선택 데이터선에의 랩어라운드 전류(누설 전류)가 발생한다. 이와 같이 선택 데이터선의 전압이 저하하면, 행 전압변위 억제회로(31) 중의 인버터(33)의 입력 레벨이 저하하고, 인버터(33)의 출력 레벨은 상승한다. 따라서, 이 인버터(33)의 출력 레벨이 상승하면, NMOS(32)의 게이트ㆍ소스간 전압이 높게 되어, NMOS(32)의 온 저항이 상승하고, 선택 데이터선에 대한 구동능력이 증가하기 때문에, 선택 데이터선에의 전류공급능력이 증가하여, 상술의 비선택 데이터선에의 누설 전류가 실질적으로 저감된다.
선택 메모리셀의 저항치의 고저에 관계없이, 메모리셀 어레이의 사이즈가 커짐에 따라서, 상기 누설 전류(랩어라운드 전류)는 증가하는 경향이 있다. 따라서, 행 전압변위 억제회로(31)의 누설 전류 저감효과는 랩어라운드 전류가 증가하는 경향이 있는 큰 메모리셀 어레이에서 보다 현저하게 된다.
다음에, 열 전압변위 억제회로(41)의 동작에 대해서, 도 3을 참조하여 설명 한다. 열 전압변위 억제회로(41)는, 비선택 비트선의 전압이 데이터선 및 다른 비선택 비트선의 전압보다 높은 경우에는, 상기 비선택 비트선의 전압 레벨을 저하시키고, 또한, 상기 비선택 비트선의 전압이 데이터선 및 다른 비선택 비트선의 전압보다 낮은 경우에는, 상기 비선택 비트선의 레벨을 상승시키도록 기능한다. 동작 원리는 행 전압변위 억제회로(31)와 동일하므로, 중복되는 설명은 뺀다.
다음에, 행 판독 전압공급회로(30)에 있어서, 출력 노드에 출력되는 선택 데이터선의 전압 레벨(Vm), 즉, 행 판독 전압공급회로(30)를 형성하는 PMOS의 드레인 전압과, 출력 노드에서 측정되는 선택 데이터선을 흐르는 전류, 즉, 상기 PMOS의 드레인 전류와의 사이의 관계에 대해서 설명한다.
도 4에, 포화영역에서 동작하는 상기 PMOS를 부하 저항으로 하는 부하특성(I-V특성:도면 중 「L」로 표시)과, 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴(패턴A~H)에 있어서의 메모리셀 어레이의 I-V특성(도면 중 「A」~ 「H」로 표시)을 합쳐서 나타낸다.
다음에, 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴(패턴A~H)에 대해서, 도 5를 참조하여 설명한다. 또한, 도 5는, 각 분포 패턴의 특징을 설명하기 위해서, 8행×12열의 간략적인 어레이 사이즈를 나타내고 있지만, 이 어레이 사이즈는 반드시 실제의 어레이 사이즈를 나타내는 것은 아니다.
그런데, 도 5에 있어서, 패턴A는, 1개의 데이터선에 접속하는 임의의 1행의 메모리셀, 및, 1개의 비트선에 접속하는 임의의 1열의 메모리셀이 고저항이고, 상기 고저항의 메모리셀 영역을 제외한 영역의 메모리셀이 저저항인 분포 패턴을 나 타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항으로 이루어지는 행 및 열이 크로스한 위치에 있는 고저항 메모리셀을 판독한 경우에, 랩어라운드 전류가 가장 크게 되고, 판독 전류가 가장 크게 된다. 선택 메모리셀이 저저항인 경우에는, 저저항 메모리셀의 어느 하나가 선택된다. 패턴B는, 1개의 데이터선에 접속하는 임의의 1행의 메모리셀, 및, 1개의 비트선에 접속하는 임의의 1열의 메모리셀에서, 상기 1개의 데이터선과 상기 1개의 비트선 양쪽에 접속하는 메모리셀을 제외한 메모리셀이 고저항이고, 상기 고저항의 메모리셀 영역을 제외한 영역의 메모리셀이 저저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항 메모리셀의 어느 하나가 선택된다. 선택 메모리셀이 저저항인 경우에는, 상기 1개의 데이터선과 상기 1개의 비트선 양쪽에 접속하는 저저항 메모리셀을 판독한 경우에, 랩어라운드 전류가 가장 크게 되고, 저저항 메모리셀의 판독 전류가 가장 크게 된다. 패턴C는, 1개의 데이터선에 접속하는 임의의 1행의 메모리셀, 및, 1개의 비트선에 접속하는 임의의 1열의 메모리셀이 저저항이고, 상기 저저항의 메모리셀 영역을 제외한 영역의 메모리셀이 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 고저항 메모리셀의 어느 하나가 선택된다. 선택 메모리셀이 저저항인 경우에는, 저저항 메모리셀이 분포되어 있는 행과 열의 크로스한 위치에 있는 저저항 메모리셀을 판독한 경우에, 판독 전류가 가장 작게 된다. 즉, 패턴C는, 패턴A의 반대 패턴이다. 패턴D는, 1개의 데이터선에 접속하는 임의의 1행의 메모리셀, 및, 1개의 비트선에 접속하는 임의의 1열의 메모리셀에서, 상기 1개의 데이터선과 상기 1개의 비트선 양쪽에 접속하는 메모리셀을 제외한 메모리셀이 저 저항이고, 상기 저저항의 메모리셀 영역을 제외한 영역의 메모리셀이 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 상기 1개의 데이터선과 상기 1개의 비트선 양쪽에 접속하는 고저항 메모리셀을 판독한 경우에, 랩어라운드 전류가 가장 크게 되고, 고저항 메모리셀의 판독 전류가 가장 작게 된다. 선택 메모리셀이 저저항인 경우에는, 저저항 메모리셀의 어느 하나가 선택된다.
패턴E는, 1개의 메모리셀만이 고저항이고, 다른 메모리셀은 저저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 상기 1개의 고저항 메모리셀이 선택된다. 선택 메모리셀이 저저항인 경우에는, 다른 저저항 메모리셀의 어느 하나가 선택된다. 패턴F는, 1개의 메모리셀만이 저저항이고, 다른 메모리셀은 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 저저항인 경우에는, 상기 1개의 저저항 메모리셀이 선택된다. 선택 메모리셀이 고저항인 경우에는, 다른 고저항 메모리셀의 어느 하나가 선택된다. 즉, 패턴F는, 패턴E의 반대 패턴이다. 패턴G는, 1개의 데이터선에 접속하는 1행의 메모리셀만이 저저항이고, 다른 행의 메모리셀은 고저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 저저항인 경우에는, 상기 1행의 저저항 메모리셀 중에서 선택된다. 선택 메모리셀이 고저항인 경우에는, 다른 행의 고저항 메모리셀 중에서 선택된다. 패턴H는, 1개의 데이터선에 접속하는 1행의 메모리셀만이 고저항이고, 다른 행의 메모리셀은 저저항인 분포 패턴을 나타내고 있다. 선택 메모리셀이 고저항인 경우에는, 상기 1행의 고저항 메모리셀 중에서 선택된다. 선택 메모리셀이 저저항인 경우에는, 다른 행의 저저항 메모리셀 중에서 선택된다. 즉, 패턴H는 패턴G의 반대 패턴이다.
상기 각 패턴에 대해서 회로 시뮬레이션을 행한 결과, 도 4에 나타내는 바와 같이, 선택 메모리셀이 고저항 상태인 경우에는, 패턴A[특히, 후술하는 도 8(b) 중의 패턴A]의 경우이고, 고저항 상태의 행과 열의 크로스 포인트의 메모리셀을 판독한 경우에, 고저항 상태의 판독 전류가 최대가 되어 최악이 된다. 또한, 선택 메모리셀이 저저항 상태인 경우에는, 패턴C[특히, 후술하는 도 10(b) 중의 패턴C]의 경우이고, 저저항 상태의 행과 열의 크로프 포인트의 셀을 판독한 경우에, 저저항 상태의 판독 전류가 최소가 되어 최악이 된다.
다음에, 판독 전류에 영향을 주는 요인으로서, 메모리셀 어레이 내의 선택 메모리셀이 위치하는 장소의존성이 있다. 도 6(a)에, 메모리셀을 판독하는 경우의 선택 메모리셀의 비트선 상의 위치와 전류경로를 나타낸다. 이 판독 전류는, 데이터선 드라이브회로(11)로부터 각 데이터선(d0~dn)의 데이터선 전류(Id0~Idn)를 드라이브하고, 선택 비트선(bn)에 흐른다. 즉, 선택 비트선(bn)에 흐르는 전류(Ibn)는, 하기 수식(6)에 나타내는 바와 같이, 모든 데이터선에 있어서의 각 데이터선 전류(Idi)(i=O~n)의 총합이 된다.
Ibn=Id0 + Id1 + … + Idn … (6)
따라서, 선택비트선(bn)의 비트선 드라이브회로(12)로부터 가장 먼 선택 메모리셀(X0)을 선택하는 경우와, 비트선 드라이브회로(12)에 가장 가까운 선택 메모리셀(Xn)을 선택하는 경우에는, 비트선 전위가 다르다.
도 6(b)에, 비트선의 길이[선택 메모리셀과 비트선 드라이브회로(12) 사이의 거리]와 비트선 전위의 관계를 나타낸다. 도 6(b)에 나타내는 바와 같이, 비트선 드라이브회로(12)에 가까운 측의 메모리셀을 선택하는 경우에는, 비트선 전위가 낮고, 비트선 드라이브회로로부터 먼 측의 메모리셀을 선택하는 경우에는, 비트선 전위는 높게 된다. 따라서, 비트선 드라이브회로(12)로부터 가장 먼 고저항 메모리셀(X0)을 선택한 경우의 판독 전류는, 비트선 드라이브회로(12)에 가장 가까운 고저항 메모리셀(Xn)을 선택한 경우의 판독 전류보다 작게 된다.
도 7(a)에, 메모리셀을 판독하는 경우의 선택 메모리셀의 데이터선 상의 위치와 전류경로를 나타낸다. 도 7(a) 중의 데이터선 드라이브회로(11)에 가장 가까운 메모리셀(Y0)을 선택하는 경우에는, 데이터 드라이브회로(11)로부터의 전류는, 선택 메모리셀(Y0)과 비트선(b0)을 통해 비트선 드라이브회로(12)에 이른다. 또한, 데이터선 드라이브회로(11)로부터 가장 먼 메모리셀(Yn)을 선택하는 경우에는, 데이터선 드라이브회로(11)로부터의 전류는, 선택 메모리셀(Yn)과 비트선(bn)을 통해 비트선 드라이브회로(12)에 이른다. 메모리셀(X)을 선택하는 경우와 메모리셀(Y)을 선택하는 경우의 차이점은, 데이터선(dx)의 길이[선택 메모리셀과 데이터선 드라이브회로(11) 사이의 거리]이다. 메모리셀(Y0)을 선택하는 경우에는, 메모리셀(Yn)을 선택하는 경우보다도, 데이터선(dx)이 짧기 때문에, 이 데이터선(dx)의 선 길이차, 즉 데이터선(dx)의 저항차에 의해 데이터선 전위가 상승하기 때문에, 그 전위상승 만큼, 흐르는 전류가 많게 된다.
도 7(b)에, 메모리셀(Y0)을 액세스하는 경우와, 메모리셀(Yn)을 액세스하는 경우에 있어서의 데이터선의 전위차, 즉, 데이터선의 길이와 데이터선 전위의 관계를 나타낸다.
이상으로부터, 도 6(a) 및 도 6(b)에 나타내는 비트선 상에서의 선택 메모리셀의 장소의존성, 및, 도 7(a) 및 도 7(b)에 나타내는 데이터선 상에서의 선택 메모리셀의 장소의존성을 각각 고려하면, 도 5에 나타낸 각종 분포 패턴(패턴A~D)에 관해서, 선택 메모리셀의 장소의존성은, 이하에 정리하는 결과로 된다.
우선, 도 6(a) 및 도 6(b)에 나타내는 비트선 상에서의 선택 메모리셀의 장소의존성을 고려한다. 패턴A에 관해서는, 도 8(a), 도 8(d) 및 도 8(e)에 나타내는 각 메모리셀a의 판독 전류를 상호 비교하면, 도 8(a)에 나타내는 패턴A의 메모리셀a의 판독 전류가 최대로 된다. 패턴B에 관해서는, 도 9(a), 도 9(d) 및 도 9(e)에 나타내는 각 메모리셀b의 판독 전류를 상호 비교하면, 도 9(a)에 나타내는 패턴B의 메모리셀b의 판독 전류가 최대로 된다. 패턴C에 관해서는, 도 1O(a), 도 10(d) 및 도 10(e)에 나타내는 각 메모리셀c의 판독 전류를 상호 비교하면, 도 1O(a)에 나타내는 패턴C의 메모리셀c의 판독 전류가 최소로 된다. 패턴D에 관해서는, 도 11(a), 도 11(d) 및 도 11(e)에 나타내는 각 메모리셀d의 판독 전류를 상호 비교하면, 도 11(a)에 나타내는 패턴D의 메모리셀d의 판독 전류가 최소로 된다.
다음에, 도 7(a) 및 도 7(b)에 나타내는 데이터선 상에서의 선택 메모리셀의 장소의존성을 고려한다. 패턴A에 관해서는, 도 8(a) 및 도 8(b)에 나타내는 각 메모리셀a의 판독 전류를 상호 비교하면, 도 8(b)에 나타내는 패턴A의 메모리셀a의 판독 전류가 최대로 된다. 패턴B에 관해서는, 도 9(a) 및 도 9(b)에 나타내는 각 메모리셀b의 판독 전류를 상호 비교하면, 도 9(b)에 나타내는 패턴B의 메모리셀b의 판독 전류가 최대로 된다. 패턴C에 관해서는, 도 1O(a) 및 도 10(b)에 나타내는 각 메모리셀c의 판독 전류를 상호 비교하면, 도 1O(b)에 나타내는 패턴C의 메모리셀c의 판독 전류가 최소로 된다. 패턴D에 관해서는, 도 11(a) 및 도 11(b)에 나타내는 각 메모리셀d의 판독 전류를 상호 비교하면, 도 11(b)에 나타내는 패턴D의 메모리셀d의 판독 전류가 최소로 된다.
도 4에 있어서, 부하특성(L)과 메모리셀 어레이의 I-V특성의 교점이 동작점이 된다. 부하특성(L)과, 선택 메모리셀이 고저항시의 메모리셀 어레이의 I-V특성(패턴A)의 교점(J)의 전압 레벨을 Vj로 한다. 또한, 부하특성(L)과, 선택 메모리셀이 저저항시의 메모리셀 어레이의 I-V특성(패턴C)의 교점(K)의 전압 레벨을 Vk로 한다. 그리고, 교점(J,K) 사이의 전압차를 Vjk로 한다. 상기 전압차(Vjk)는, 선택 메모리셀의 고저항시와 저저항시에 대한 판독 마진 전압을 나타내고 있다.
이에 대해서, 행 판독 전압공급회로(30)를 형성하는 PMOS가 포화영역이 아니고 선형 영역에서 동작할 경우에 대해서, 도 12를 참조하여 설명한다. 이 경우, 부하 저항의 PMOS의 게이트는 소정의 바이어스 레벨이 아니고, 드레인과 접속하고 있다. 이 선형 영역에서 동작하는 부하특성(L')이, 선택 메모리셀이 고저항시의 메모리셀 어레이의 I-V특성(패턴A)과의 교점(M)의 전압 레벨을 Vm으로 한다. 또한, 부하특성(L')과, 선택 메모리셀이 저저항시의 메모리셀 어레이의 I-V특성(패턴C 또는 패턴H)의 교점(N)의 전압 레벨을 Vn으로 한다. 그리고, 교점(M,N) 사이의 전압차를 Vmn으로 한다. 상기 전압차(Vmn)는, 선택 메모리셀의 고저항시와 저저항 시에 대한 판독 마진 전압을 나타내고 있다.
도 4 및 도 12로부터 명확해지는 바와 같이, 포화영역에서 동작하는 부하특 성(L)과의 교점(J,K) 사이의 전압차(Vjk)는, 선형 영역에서(저항소자로서) 동작하는 부하특성(L')과의 교차(M,N) 사이의 전압차(Vmn)보다 큰 결과(Vjk〉Vmn)가 얻어진다. 따라서, 이 결과로부터, 행 판독 전압공급회로(30) 및 열 판독 전압공급회로(40)의 PMOS의 게이트 전압을 소정의 바이어스 레벨(중간 레벨)로 하여 포화영역에서 동작시킴으로써, 보다 큰 판독 마진을 확보하는 것이 가능하게 된다.
다음에, 도 2 및 도 3에 나타내는 행 전압변위 억제회로(31)와 열 전압변위 억제회로(41)를 사용한 경우의 메모리셀 어레이의 I-V특성을 도 13에 나타낸다. 도 13에서는, 선택 메모리셀이 고저항시와 저저항시의 각각의 최악 패턴인 패턴A와 패턴C에 대해서만 나타낸다.
도 13에 나타내는 바와 같이, 선택 메모리셀이 저저항시의 패턴C의 메모리셀 어레이의 I-V특성C'는, 도 4에 나타내는 행 전압변위 억제회로(31)와 열 전압변위억제회로(41)를 미사용시의 동일 패턴의 메모리셀 어레이의 I-V특성C와 비교하면, 누설 전류의 영향이 억제되어, 전류특성이 개선되어 있다. 또한, 선택 메모리셀이 고저항시의 패턴A의 메모리셀 어레이의 I-V특성A'는, 도 4에 나타내는 행 전압변위 억제회로(31)와 열 전압변위 억제회로(41)를 미사용시의 동일 패턴의 메모리셀 어레이의 I-V특성A와 비교하면, 누설 전류의 영향이 억제되고, 드레인 전압의 상승에 대하여 드레인 전류가 억제되어, 특성이 개선되어 있다. 따라서, 행 전압변위 억제회로(31)와 열 전압변위 억제회로(41)를 한 메모리셀 어레이의 I-V특성C' 및 A'와 부하특성(L)의 교점(O,P)으로부터 얻어지는 교점(O,P) 사이의 전압차(Vop)는, 행 전압변위 억제회로(31)와 열 전압변위 억제회로(41)를 미사용시의 전압차(Vjk)보다 큰 결과(Vop〉Vjk)가 얻어지고, 판독 마진이 개선되어 있는 것을 알았다.
다음에, 본 발명장치에서 사용되는 참조 메모리셀 어레이(20a,20b)에 대해서 설명한다.
상술한 바와 같이, 회로 시뮬레이션의 결과, 도 4(또는 도 12)에 나타내는 바와 같이, 선택 메모리셀이 고저항 상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴A인 경우에 최악이 되고, 선택 메모리셀이 저저항 상태인 경우에는, 다른 비선택 메모리셀의 저항상태의 분포 패턴이 패턴C의 경우에 최악이 된다. 이 결과로부터, 메모리셀 어레이(10) 중의 각종 분포 패턴에 있어서, 고저항 상태의 선택 메모리셀을 판독하는 경우에는, 선택 데이터선 상에서의 측정 전류치는, 도 4 중의 I-V특성A보다 작은 드레인 전류가 된다. 또한, 저저항 상태의 선택 메모리셀을 판독하는 경우에는, 선택 데이터선 상에서의 측정 전류치는, 도 4 중의 I-V특성C보다 큰 드레인 전류가 된다. 따라서, 선택 메모리셀의 저항상태를 판정하는 경우에는, 도 4 중의 I-V특성A와 I-V특성C(도 4 중의 Ref 레벨)를 판정 기준 레벨로 함으로써, 선택 메모리셀의 양 저항상태를 판정할 수 있다.
따라서, 참조 메모리셀 어레이(20a,20b)의 한쪽은, 각 메모리셀의 저항상태의 분포 패턴이 패턴A로 설정되고, 다른쪽은, 패턴C로 설정되어 있다. 예컨대, 참조 메모리셀 어레이(20a)가 패턴A, 참조 메모리셀 어레이(20b)가 패턴C로 설정되는 경우, 참조 메모리셀 어레이(20a)가, 고저항 상태의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태를 실현하고, 제 1 참조전류 발 생회로로서 기능한다. 또한, 참조 메모리셀 어레이(20b)가, 저저항 상태의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태를 실현하고, 제 2 참조전류 발생회로로서 기능한다.
여기서, 참조 메모리셀 어레이(20a,20b)에 대한 메모리셀의 선택은, 상기 소정의 패턴A 또는 패턴C가 되도록 선택되야만 하므로, 참조 메모리셀 어레이(20a,20b)에 대하여 설치된 데이터선 드라이브회로(21), 비트선 드라이브회로(22), 및, 열 디코더(24)는, 상기 조건을 만족하도록 설정된다.
다음에, 본 발명장치의 감지회로(15)에 대해서 설명한다. 도 14에 감지회로(15)의 회로 블록도를 나타낸다. 도 14에 나타내는 바와 같이, 감지회로(15)는, 선택된 데이터선의 전류를 판독 전압 레벨로 변환하는 제 1 전류전압 변환회로부(51)와, 상기 제 1 전류상태와 상기 제 2 전류상태의 중간상태의 전류를 참조 전압 레벨로 변환하는 제 2 전류전압 변환회로부(52)와, 변환된 판독 전압 레벨과 참조 전압 레벨을 비교하는 비교회로(53)를 구비해서 구성된다. 또한, 참조 메모리셀 어레이(20a,20b)는 감지회로(15)와 분리해서 구성되어 있지만, 실질적으로는, 감지회로(15)의 일부라고 간주할 수도 있다.
도 14에 나타내는 바와 같이, 제 2 전류전압 변환회로부(52)는, PMOS(54)의 게이트에 참조 메모리셀 어레이(20a)의 출력 전압(Vref0)을 입력하고, PMOS(55)의 게이트에 참조 메모리셀 어레이(20b)의 출력 전압(Vref1)을 입력하여, PMOS(54)의 드레인 전류(10)와 PMOS(55)의 드레인 전류(I1)의 합성 전류(I2)가 NMOS(56)에 흐 르고, NMOS(56)의 절반의 전류량으로 설정된 NMOS(57)와 NMOS(56)의 전류 반복기 회로에 의해 합성 전류(I2)의 절반의 전류(I3)가 NMOS(57)에 흐르고, NMOS(57)의 드레인에 참조 전압 레벨(Vref)이 출력된다.
한편, 제 1 전류전압 변환회로부(51)는, PMOS(58)의 게이트에 메모리셀 어레이(10)의 출력 전압(Vm)을 입력하고, PMOS(58)의 드레인 전류(I4)가 NMOS(59)에 흐르고, NMOS(59)와 등가인 NMOS(60)와 NMOS(59)의 전류 반복기 회로에 의해 드레인 전류(I4)가 NMOS(60)에 흐르고, NMOS(60)의 드레인에 판독 전압 레벨(Vread)이 출력된다. 또한, NMOS(57), NMOS(59), NMOS(60)는 각각 동일 전류능력으로 설정되어 있다.
제 1 전류전압 변환회로부(51)에서 생성된 판독 전압 레벨(Vread)과, 제 2 전류전압 변환회로부(52)에서 생성된 참조 전압 레벨(Vref)을, 비교회로(53)로 비교함으로써, 선택 메모리셀의 기억 데이터 판정을 행한다.
도 15에, 도 2에 나타낸 부하 트랜지스터[PMOS(30)]의 I-V특성H와, 도 1에 나타내는 메모리셀 어레이 중의 메모리셀의 저항상태의 각종 분포 패턴(패턴A~H)에 있어서의 메모리셀 어레이의 I-V특성을 합쳐서 나타낸다. 도 15에 나타내는 부하 트랜지스터의 I-V특성H는, I-V특성CL(패턴C의 저저항 메모리셀 판독시)과의 교점의 전위(Vref0)가 L(저) 레벨을 나타내고, I-V특성AH(패턴A의 고저항 메모리셀 판독시)와의 교점의 전위(Vref1)가 H(고) 레벨을 나타내는 I-V특성을 가질 필요가 있고, Vref0과 Vref1의 중간 레벨을 참조 레벨(Vref)로서 작성한다.
본 발명장치의 메모리셀은, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자이면, 어떠한 구조, 특성의 것이어도 상관없다. 또한, 전기저항의 변화 방식(즉 기록방식)도 반드시 전기적인 방식에 한정되는 것은 아니다. 또한, 메모리셀의 기억유지특성도, 휘발성, 불휘발성에 상관없다. 또한, 본 발명장치가 불휘발성 메모리에 적용됨으로써 메모리셀 어레이의 고밀도화가 가능하기 때문에, 대용량 불휘발성 메모리의 실현이 가능하게 된다.
메모리셀의 일례로서, 이하의 것이 상정된다. 예컨대, 칼코겐화합물 등의 상전이재료의 상변화에 의해, 결정상(저항 소)과 비결정형상(저항 대)의 상태변화를 이용한 상태 변화 메모리(Phase Change 메모리)에도 적응된다. 또한, 메모리셀에 불소수지계 재료를 사용하여, 불소수지계 재료분자(유극 도전성 폴리머 분자)의 분극 배향에 의해, 강유전성 분극상태가 변화하는 고분자 메모리, 폴리머 강유전성 RAM(PFRAM)에도 적응할 수 있다.
또한, CMR 효과(Colossal Magnetic Resistance)를 가지는 회티탄석 구조의 PCMO[Pr(1-x)CaxMnO3] 등의 Mn산화물계 재료로, 메모리셀을 구성하는 경우에도 적응할 수 있다. 이것은, 강자성 금속체와, 반자성 절연체의 2상으로, 상태가 변화함으로서, 메모리셀 소자를 구성하는 PCM0 등의 Mn산화물계 재료의 저항치가 변화되는 것을 이용하는 것이다.
또한, Ni,Ti,Hf,Zr 등의 천이금속을 함유하는 금속산화물을 재료로 하여, 전기 펄스의 변화에 의존하여 저항치가 변화하는 메모리셀을 구비한 메모리에도 적응 할 수 있다.
또한, STO(SrTiO3)나, SZO(SrZrO3) 및 SRO(SrRuO3) 등의 금속산화물과 금속미립자로 메모리셀을 구성하고, 이 금속산화물과 금속미립자의 계면으로, 인가전압을 따라서 메모리셀의 저항치가 변화하는, 계면현상을 이용한 메모리에도 적응할 수 있다.
또한, 보다 광의에 있어서, 이하의 메모리에 적응할 수 있다.
1) 메모리셀을 구성하는 저항소자가 반도체 재료로 작성되는 메모리에 적응할 수 있다.
2) 메모리셀을 구성하는 저항소자가 산화물, 혹은, 질화물로 작성되는 메모리에 적응할 수 있다.
3) 메모리셀을 구성하는 저항소자가 금속과 반도체의 화합물로 작성되는 메모리에 적응할 수 있다.
4) 메모리셀을 구성하는 저항소자가 불소수지계 재료로 작성되는 메모리에 적응할 수 있다.
5) 메모리셀을 구성하는 저항소자가 도전성 폴리머로 작성되는 폴리머 강유전성 RAM(PFRAM)에 적응할 수 있다.
6) 메모리셀을 구성하는 저항소자가 칼코겐 재료로 작성되는 메모리(OUM)에 적응할 수 있다.
7) 메모리셀을 구성하는 저항소자가 CMR효과를 가지는 회티탄석 구조의 화합 물로 작성되는 메모리에 적응할 수 있다.
8) 메모리셀을 구성하는 저항소자가 스핀 의존 터널 접합소자로 작성되는 MRAM에 적응할 수 있다.
<제 2 실시형태>
상기 제 1 실시형태에서는 본 발명장치의 감지회로로서, 도 14에 나타내는 회로구성의 감지회로(15)를 예시했지만, 감지회로는, 반드시 도 14에 나타내는 회로구성에 한정되는 것은 아니다.
감지회로는, 예컨대, 도 16에 나타내는 바와 같이, 1단 또는 2단 이상의 인버터 회로(15a)로 구성하도록 해도 상관없다. 도 16에서는, 도 1에 나타낸 메모리 어레이(10) 중의 원하는 메모리셀로부터 판독된 데이터 드라이브회로(11)의 출력(Vm)을 인버터 2단의 인버터 회로(15a)의 초단에 입력한다. 이 인버터 회로(15a)는 전압증폭기능 및 전류증폭기능을 갖기 때문에, 인버터 회로(15a)를 통과함으로써, 통상의 감지 증폭기(2값 데이터를 판별하는 참조 레벨을 기준으로 하여 2값 데이터를 판별하고, 출력 레벨을 증폭하는 회로)를 생략하는 것이 가능하게 된다. 또한, 인버터 회로(15a)의 단수는, 적어도 1단이면 좋다. 여기서, 인버터 회로(15a)의 초단 인버터의 반전 레벨은, 후술하는 도 18에 나타내는 전위(Vk과 Vj)의 중간의 레벨로 설정하면 좋다.
도 17에, 도 16에 나타내는 인버터 회로(15a)를 감지회로로서 이용한 경우의 본 발명장치의 판독 동작에 관련된 주요부분의 블록 구성을 나타낸다. 도 17에 나타내는 바와 같이, 인버터 회로(15a)를 감지회로로서 이용함으로써, 감지회로 자체 의 회로구성이 간략화됨과 아울러, 도 1에 나타내는 바와 같은 참조 레벨(Vref)을 생성하기 위한 회로가 불필요하게 되고, 판독 계통에 부수되는 회로규모를 대폭 경감할 수 있다.
또한, 도 18에는, 도 17 중의 메모리셀 어레이(10) 중의 원하는 메모리셀로부터 판독된 데이터선 드라이브회로(11)의 출력(Vm)을 인버터 회로(15a)에 입력한 경우의, 판독출력(Vout)과 인버터(15a)의 초단 인버터의 반전 레벨의 편차 범위의 관계를 나타내고 있다. 도 18에서는, 초단 인버터의 반전 레벨이 VrefL에서 VrefH까지 변동하는 경우를 상정하고 있다.
여기서, PMOS 부하 트랜지스터의 I-V특성H와 메모리셀의 I-V특성CL의 교점의 전위를 Vk로 하고, PMOS 부하 트랜지스터의 I-V특성H와 메모리셀의 I-V특성AH의 교점의 전위를 Vj로 할 때에, 하기의 수식(7a), 수식(7b)에 나타내는 2개의 부등식으로 나타내는 조건이 성립해야만 한다.
VrefL 〉 Vk … (7a)
VrefH〈 Vj … (7b)
여기서, (VrefL-Vk)로 표시하는 전압 레벨이 저저항 메모리셀의 판독 전압 마진이 되고, (Vj-VrefH)로 표시하는 전압 레벨이 고저항 메모리셀의 판독 전압 마진이 된다.
<제 3 실시형태>
다음에, 본 발명장치의 감지회로의 제 3 회로구성에 대해서, 도 19를 참조하 여 설명한다. 도 19에 나타내는 바와 같이, 제 3 실시형태에서는 감지회로(15b)는, 선택 데이터선의 전압 레벨(Vm)과, 고저항 메모리셀의 판독시에 있어서의 선택 데이터선을 흐르는 전류가 메모리셀 어레이의 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태를 전압으로 변환한 제 1 전압(Vref0)을 비교하는 제 1 비교회로(16)와, 선택 데이터선의 전압 레벨(Vm)과, 저저항 메모리셀의 판독시에 있어서의 선택 데이터선을 흐르는 전류가 메모리셀 어레이의 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태를 전압으로 변환한 제 2 전압(Vref1)을 비교하는 제 2 비교회로(17)와, 제 1 비교회로(16)의 출력 전압(VrefA)과 제 2 비교회로(17)의 출력 전압(VrefB)을 비교하는 제 3 비교회로(18)를 구비해서 구성되어 있다.
본 제 3 실시형태에서는 제 1 실시형태와 마찬가지로, 2개의 참조 레벨(Vref0과 Vref1)을 이용하지만, 2개의 참조 레벨(Vref0과 Vref1)의 중간 레벨에 의한 참조 레벨(Vref)을 생성할 필요가 없기 때문에, 제 1 실시형태의 도 14에 나타내는 제 2 전류전압 변환회로부(52)와 같은 회로가 불필요하게 된다.
도 19에 있어서, 원하는 메모리셀로부터 판독된 선택 데이터선의 전압 레벨(Vm)이, 참조 레벨(Vref1) 이상인 경우에는, 제 1 비교회로(16)의 출력 전압(VrefA)과 제 2 비교회로(17)의 출력 전압(VrefB)의 관계가, 하기의 수식(8)에 나타내는 바와 같이 되기 때문에, 감지회로(15b)의 출력(Vout)은 고레벨이 된다.
VrefA 〉VrefB … (8)
또한, 원하는 메모리셀로부터 판독된 선택 데이터선의 전압 레벨(Vm)이, 참 조 레벨(Vref0) 이하인 경우에는, VrefA와 VrefB의 관계가, 하기의 수식(9)에 나타내는 바와 같이 되기 때문에, 감지회로(15b)의 출력(Vout)은 저레벨이 된다.
VrefA 〈 VrefB … (9)
이하에, 본 발명장치의 다른 실시형태에 대해서 설명한다.
상기 각 실시형태에서는 도 1, 도 17 및 도 19에 있어서, 메모리셀 어레이(10)가 1개인 경우를 예시했지만, 대용량 메모리를 실현하기 위해서는, 메모리셀 어레이(10)의 어레이 사이즈를 크게 하는 필요가 있다. 그러나, 크로스 포인트 타입의 메모리셀 어레이 구조에서는, 어레이 사이즈의 증대와 함께 판독 마진이 악화하여, 판독 불능으로 되기 때문에, 단체의 메모리셀 어레이(10)의 어레이 사이즈에는 최대 허용 사이즈가 존재한다. 따라서, 그 최대 허용 사이즈를 초과하여 대용량화를 실현하기 위해서는, 예컨대, 도 29에 나타내는 바와 같은 복수의 메모리셀 어레이로 이루어지는 뱅크 구조를 채용하는 것이 바람직하다.
이 경우, 각 뱅크(메모리셀 어레이)에 대해서, 각각 별도로 참조 메모리셀 어레이(20a,20b)를 설치할 필요는 없고, 복수의 뱅크 사이에서, 참조 메모리셀 어레이(20a,20b)를 공용할 수 있다. 또한, 각 뱅크의 어레이 사이즈와 참조 메모리셀 어레이(20a,20b)의 어레이 사이즈는 동일한 것이 바람직하다.
상기 제 1 실시형태에서는, 도 1에 있어서, 1개의 메모리셀 어레이(10)로부터 1개의 데이터선을 선택해서 1개의 메모리셀의 데이터를 판독하는 경우를 설명했지만, 1개의 메모리셀 어레이(10)로부터 복수의 데이터선을 선택해서 복수의 메모리셀의 데이터를 판독하는 구성이여도 상관없다. 이 경우, 감지회로(15)는 동시에 판독하는 메모리셀 수와 동일 수를 설치할 필요가 있지만, 시리얼로 판독하는 경우에는, 1개의 감지회로(15)로도 상관없다. 또한, 감지회로(15)를 복수 설치할 경우, 상기 복수의 감지회로(15) 사이에서 참조 메모리셀 어레이(20a,20b)를 공용할 수 있다.
상기 제 1 실시형태에서는, 고저항 상태의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태를 실현하는 제 1 참조전류 발생회로, 및, 저저항 상태의 선택 메모리셀의 판독시에 있어서 선택된 데이터선을 흐르는 전류가 다른 비선택 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태를 실현하는 제 2 참조전류 발생회로로서, 패턴A와 패턴C에 각각 설정된 참조 메모리셀 어레이(20a,20b)를 사용했지만, 제 1 참조전류 발생회로, 및, 제 2 참조전류 발생회로로서, 상기 제 1 전류상태와 제 2 전류상태를 각각에 실현가능한 별도의 어레이 사이즈의 참조 메모리셀 어레이를 채용해도 상관없다. 예컨대, 동일 저항상태의 비선택 메모리셀을 복수 조합하여 합성해도 상관없다.
복수의 메모리셀 어레이로 이루어지는 뱅크 구조를 채용할 경우에, 상기 각 실시형태에 있어서 채용한 행 전압변위 억제회로(31)(도 2 참조)는, 도 20 및 도 21에 나타내는 바와 같이, 메모리셀 어레이를 선택하기 위한 뱅크 선택 트랜지스터(70)(어레이 선택 트랜지스터에 상당)와 데이터선(DL) 사이에 각각 별도로 삽입하는 것이 바람직하다. 도 20에 있어서, 글로벌 데이터선(GDL)이, 행방향으로 연장되 고, 뱅크 선택 트랜지스터(70)와 행 전압변위 억제회로(31)를 통해 각 뱅크(메모리셀 어레이) 중의 데이터선(DL)에 접속하고, 행 판독 전압공급회로(30)가 글로벌 데이터선(GDL)에 접속한다. 따라서, 도 20에 나타내는 뱅크 구조에서는, 도 2에 나타내는 데이터선 드라이브회로(11)는, 뱅크 선택 트랜지스터(70)에 의해서, 행 판독 전압공급회로(30)와 행 전압변위 억제회로(31)이 분리된다.
도 29에 예시하는 뱅크 구조에 있어서는, 데이터선 드라이브회로(11)의 행 판독 전압공급회로(30)와 행 전압변위 억제회로(31)가 뱅크 선택 트랜지스터(70)에 의해 분리되지 않는 경우에는, 행 전압변위 억제회로(31)의 삽입위치로서는, 도 22에 나타내는 바와 같이, 행 판독 전압공급회로(30)와 글로벌 데이터선(GDL) 사이가 된다. 이 경우, 각 데이터선(DL0,DLm)과 선택 비트선(BL)에 접속하는 가변저항소자의 한쪽의 저항치가 높고, 다른쪽이 낮은 경우에, 각 데이터선(DL0,DLm)을 흐르는 전류(Id0,Idm)에 차가 생긴다. 여기서, 행 전압변위 억제회로(31)의 전압변위억제효과에 의해, 각 글로벌 데이터선(GDL)의 전압(Vdg0,Vdgm)에는, 큰 전압차가 생기지 않지만, 각 데이터선(DL0,DLm)의 전압(Vd0,Vdm) 사이에 전압차가 생긴다. 이 전압차는, 뱅크 선택 트랜지스터(70)를 흐르는 전류(Id0,Idm)의 차가 뱅크 선택 트랜지스터(70)의 소스ㆍ드레인간의 전압하강의 차에 의해 생긴다. 즉, 저항치의 낮은 쪽의 가변저항소자측의 전류(도 22의 예에서는, Id0)가 크기 때문에, 데이터선(DL0)측의 뱅크 선택 트랜지스터(70)에 의한 전압하강이 크게 되어, Vd0<Vdm이 되고, 데이터선(DLm)으로부터 데이터선(DL0)에의 랩어라운드 전류가 발생하는 결과가 된다. 즉, 뱅크 선택 트랜지스터(70)의 개재에 의해서, 행 전압변위 억제회로(31) 의 전압변위억제효과가 저하한다.
이것에 대해서, 도 20 및 도 21에 나타내는 바와 같이, 행 전압변위 억제회로(31)를 뱅크 선택 트랜지스터(70)와 데이터선(DL) 사이에 각각 별도로 삽입한 경우에는, 각 데이터선(DL0,DLm)의 전압(Vd0,Vdm)의 전압변위가, 행 전압변위 억제회로(31)의 전압변위억제효과에 의해, 직접 억제되기 때문에, 도 22에 나타내는 구성에 비해서, 각 데이터선(DL0,DLm) 사이의 전압차(Vdm-Vd0)는 작게 되고, 각 데이터선(DL0,DLm) 사이의 전압차에 기인하는 랩어라운드 전류가 억제된다.
다음에, 도 20 및 도 21에 나타내는 메모리셀 어레이 구성에 있어서, 각 메모리셀 어레이를 또한, 열방향으로도 복수 배열할 경우의 뱅크 구조에 있어서의 레이아웃 구성의 일례를, 도 23에 나타낸다.
도 23에 나타내는 바와 같이, 글로벌 데이터선(GDL)이, 행방향으로 연장되고, 뱅크 선택 트랜지스터(70)와 행 전압변위 억제회로(31)를 통해 각 뱅크(메모리셀 어레이) 중의 데이터선(DL)에 접속하고, 행 판독 전압공급회로(30)가 글로벌 데이터선(GDL)에 접속한다. 여기서, 홀수번째의 글로벌 데이터선(GDL)에 대해서는, 각 뱅크의 일방측으로부터 홀수번째의 대응하는 데이터선(DL)에 접속하고, 짝수번째의 글로벌 데이터선(GDL)에 대해서는, 각 뱅크의 타방측으로부터 짝수번째의 대응하는 데이터선(DL)에 접속하는 구성으로 되어 있다. 또한, 글로벌 비트선(GBL)이, 열방향으로 연장되고, 뱅크 선택 트랜지스터(70)를 통해 각 뱅크 내의 비트선(BL)에 접속하고, 비트선 드라이브회로(12)(도 3 참조)가 글로벌 비트선(GBL)에 접속한다. 여기서, 홀수번째의 글로벌 비트선(GBL)에 대해서는, 각 뱅크의 일방측으 로부터 홀수번째의 대응하는 비트선(BL)에 접속하고, 짝수번째의 글로벌 비트선(GBL)에 대해서는, 각 뱅크의 타방측으로부터 짝수번째의 대응하는 비트선(BL)에 접속하는 구성으로 되어 있다.
또한, 도 3에 나타내는 회로구성의 비트선 드라이브회로(12)의 경우, 열 판독 전압공급회로(40)와 열 전압변위 억제회로(41)가 분리불가능한 일체구성으로 되어 있기 때문에, 도 23에 나타나 있는 바와 같은 레이아웃 구성으로 되어 있다. 가령, 열 전압변위 억제회로(41)의 전압변위억제효과의 저하를, 행 전압변위 억제회로(31)와 마찬가지로 억제하기 위해서는, 예컨대, 뱅크 단위로 비트선 드라이브회로(12)를 설치하지만, 비트선 드라이브회로(12)의 회로구성을 계층적인 비트선 구조에 적합하도록 변경하면 좋다. 그와 같은 계층적인 비트선 구조에 적합한 비트선 드라이브회로를 이용함으로써, 열 전압변위 억제회로(41)를 각 뱅크의 비트선에 직접 접속시키는 것이 가능하게 된다.
상기 각 실시형태에서는 메모리셀 어레이의 행방향을, 각 도면 중의 가로방향으로 설정하고, 열방향을 세로방향으로 설정하고 있었지만, 행과 열의 관계는 서로 교환가능하다. 즉, 판독시에 있어서, 선택된 열 선택선을 흐르는 전류를, 비선택의 열 선택선을 흐르는 전류와 분리해서 검지가능하게 감지회로를 구성해도 상관없다. 또한, 상기 각 실시형태에서는, 메모리셀 어레이의 각 열 선택선과 각 행 선택선 양쪽에 대해서, 각각, 열 전압변위 억제회로와 행 전압변위 억제회로를 구비하였지만, 열 전압변위 억제회로와 행 전압변위 억제회로는, 어느 한쪽만을 구비하는 구성이어도 상관없다.
상기 각 실시형태에서는, 선택된 비트선에 공급하는 제 1 전압을, 비선택 비트선 및 데이터선에 공급하는 제 2 전압보다 낮게 설정하였지만, 제 1 전압을 제 2 전압보다 높게 설정해도 상관없다. 또한, 제 1 전압 및 제 2 전압은, 접지전압, 전원전압 이외의 전압이여도 상관없다.
이상, 상세하게 설명한 바와 같이, 본 발명장치에서, 데이터선 드라이브회로(11)에 행 판독 전압공급회로(30)를 구비하고, 비트선 드라이브회로(12)에 열 전압변위 억제회로(41)를 구비함으로써, 판독 대상의 메모리셀의 저항치에 의존해서 발생하는 누설 전류를 억제할 수 있고, 판독 마진의 향상을 도모할 수 있다. 또한, 이 판독 마진의 향상에 따라, 판독 속도를 향상시킬 수 있게 된다.
본 발명장치에 의하면, 예컨대, 메모리셀 어레이(뱅크) 내의 어레이 사이즈가, 128행×128열의 경우에도, 수십mV ~ 200mV 정도의 판독 마진을 확보할 수 있다. 또한, 1개의 메모리셀 어레이(1뱅크)를 128행×128열(16k비트)로 구성한 경우에는, 메모리셀 어레이 영역을 8뱅크×8뱅크의 64뱅크로 구성함으로써 1M비트의 메모리 용량이 실현가능하고, 메모리셀 어레이의 총면적의 축소에 큰 효과가 있다.
비록 본 발명은 바람직한 실시형태에 의해 기술되었지만, 당업자가 본 발명의 정신과 범위를 일탈하지 않는 범위에서 다양한 변경 및 교체가 가능하다.
본 발명의 반도체 기억장치에 의하면, 판독 대상의 메모리셀의 저항치에 의존해서 변화하는 누설 전류를 저감하여, 판독 마진의 향상을 도모할 수 있으며, 또한, 판독 대상의 메모리셀의 저항치에 의존해서 변화하는 누설 전류의 영향을 고려 한 판독회로에 의해 판독 마진의 향상할 수 있는 효과를 가지고 있다.

Claims (28)

  1. 반도체 기억장치로서,
    전기저항의 변화에 의해 정보를 기억하는 가변저항소자로 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 행방향으로 연장되는 복수의 행 선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 가변저항소자의 일단측을 동일 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 가변저항소자의 타단측을 동일 상기 열 선택선에 접속해서 이루어지는 메모리셀 어레이를 갖고,
    상기 열 선택선 각각에, 판독 선택시에 소정의 제 1 전압을 공급하고, 판독 비선택시에 상기 제 1 전압과 다른 제 2 전압을 공급하는 열 판독 전압공급회로를 구비하고,
    상기 행 선택선 각각에, 판독시에 상기 제 2 전압을 공급하는 행 판독 전압공급회로를 구비하고,
    판독시에 있어서, 선택된 상기 행 선택선을 흐르는 전류를, 비선택의 상기 행 선택선을 흐르는 전류와 분리해서 검지하여, 선택된 상기 메모리셀의 전기저항상태를 검지하는 감지회로를 구비하고,
    판독시에 있어서, 비선택의 상기 열 선택선 각각에 대하여, 공급한 전압 레벨의 변위를 각각 별도로 억제하는 열 전압변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 열 전압변위 억제회로는, 드레인과 소스의 한쪽이 상기 열 선택선과, 다른쪽이 상기 열 판독 전압공급회로에 접속하는 MOSFET와, 상기 MOSFET의 게이트 전압을 상기 열 선택선의 전압 레벨에 따라 변화시켜 상기 M0SFET의 온 저항을 조정하는 피드백 회로부를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 판독시에 있어서, 적어도 선택된 상기 행 선택선에 대하여, 공급한 전압 레벨의 변위를 억제하는 행 전압변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 판독시에 있어서, 상기 행 선택선 각각에, 공급한 전압 레벨의 변위를 억제하는 행 전압변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  5. 삭제
  6. 반도체 기억장치로서,
    전기저항의 변화에 의해 정보를 기억하는 가변저항소자로 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열하고, 행방향으로 연장되는 복수의 행 선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 가변저항소자의 일단측을 동일 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 가변저항소자의 타단측을 동일 상기 열 선택 선에 접속해서 이루어지는 메모리셀 어레이를 갖고,
    상기 열 선택선 각각에, 판독 선택시에 소정의 제 1 전압을 공급하고, 판독 비선택시에 상기 제 1 전압과 다른 제 2 전압을 공급하는 열 판독 전압공급회로를 구비하고,
    상기 행 선택선 각각에, 판독시에 상기 제 2 전압을 공급하는 행 판독 전압공급회로를 구비하고,
    판독시에 있어서, 선택된 상기 행 선택선을 흐르는 전류를, 비선택의 상기 행 선택선을 흐르는 전류와 분리해서 검지하여, 선택된 상기 메모리셀의 전기저항상태를 검지하는 감지회로를 구비하고,
    판독시에 있어서, 상기 행 선택선 각각에, 공급한 전압 레벨의 변위를 억제하는 행 전압변위 억제회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제3항에 있어서, 상기 행 전압변위 억제회로는, 드레인과 소스의 한쪽이 상기 행 선택선과, 다른쪽이 상기 행 판독 전압공급회로에 접속하는 MOSFET와, 상기 MOSFET의 게이트 전압을 상기 행 선택선의 전압 레벨에 따라 변화시켜 상기 MOSFET의 온 저항을 조정하는 피드백 회로부를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제3항에 있어서, 상기 메모리셀 어레이를 적어도 행방향으로 복수 배열해서 이루어지고,
    상기 각 메모리셀 어레이의 상기 복수의 행 선택선이, 상기 메모리셀 어레이를 선택하기 위한 어레이 선택 트랜지스터를 통해 각각 별도로 대응하는 글로벌 행 선택선에 접속하고, 상기 행 판독 전압공급회로가, 상기 어레이 선택 트랜지스터에 의해 선택된 상기 메모리셀 어레이의 상기 복수의 행 선택선 각각에, 각각 별도로 대응하는 상기 글로벌 행 선택선을 통해 상기 제 2 전압을 공급할 수 있게 구성되고,
    상기 행 전압변위 억제회로가, 상기 행 선택선과 상기 어레이 선택 트랜지스터 사이에 각각 별도로 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 메모리셀이, 전기적으로 재기록가능한 비휘발성의 가변저항소자로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 메모리셀은, 복수의 상기 행 선택선과 복수의 상기 열 선택선의 각 교차 개소에 각각 1개씩 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 저전압인 경우, 상기 열 판독 전압공급회로와 상기 행 판독 전압공급회로는, 각각 포화영역에서 동작하는 P채널 MOSFET를 통해 상기 제 2 전압을 공급하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 감지회로는,
    선택된 상기 행 선택선을 흐르는 전류와,
    선택된 상기 메모리셀의 전기저항이 고저항 상태로 있는 고저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태와, 선택된 상기 메모리셀의 전기저항이 저저항 상태로 있는 저저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태의 중간상태의 전류를 비교할 수 있게 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 감지회로는,
    선택된 상기 행 선택선을 흐르는 전류를 판독 전압 레벨로 변환하는 제 1 전류전압 변환회로부;
    상기 제 1 전류상태를 근사적으로 실현하는 제 1 참조전류 발생회로;
    상기 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로;
    상기 제 1 전류상태와 상기 제 2 전류상태의 중간상태의 전류를 참조 전압 레벨로 변환하는 제 2 전류전압 변환회로부; 및
    상기 판독 전압 레벨과 상기 참조 전압 레벨을 비교하는 비교회로를 구비하 여 이루어지는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서, 상기 감지회로는 1단 또는 복수단의 인버터 회로만으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  15. 제1항에 있어서, 상기 감지회로는,
    선택된 상기 행 선택선을 흐르는 전류를 전압으로 변환한 판독 전압과, 선택된 상기 메모리셀의 전기저항이 고저항 상태로 있는 고저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최대상태로 되는 제 1 전류상태를 전압으로 변환한 제 1 전압을 비교하는 제 1 비교회로;
    상기 판독전압과, 선택된 상기 메모리셀의 전기저항이 저저항 상태로 있는 저저항 메모리셀의 판독시에 있어서 선택된 상기 행 선택선을 흐르는 전류가 상기 메모리셀 어레이의 다른 비선택의 상기 메모리셀의 전기저항상태의 분포 패턴에 의존해서 최소상태로 되는 제 2 전류상태를 전압으로 변환한 제 2 전압을 비교하는 제 2 비교회로; 및
    상기 제 1 비교회로의 출력 전압과 상기 제 2 비교회로의 출력 전압을 비교하는 제 3 비교회로를 구비해서 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제12항에 있어서, 상기 제 1 전류상태를 근사적으로 실현하는 제 1 참조전류 발생회로와, 상기 제 2 전류상태를 근사적으로 실현하는 제 2 참조전류 발생회로를 구비하고,
    상기 제 1 참조전류 발생회로와 상기 제 2 참조전류 발생회로 각각은, 상기 메모리셀과 동일한 상기 가변저항소자로 이루어지는 참조 메모리셀을 구비해서 이루어지는 상기 메모리셀 어레이와 등가인 구성의 참조 메모리셀 어레이와, 상기 열 판독 전압공급회로와 등가인 구성의 참조 열 판독 전압공급회로와, 상기 행 판독 전압공급회로와 등가인 구성의 참조 행 판독 전압공급회로를 구비하고,
    상기 제 1 참조전류 발생회로의 상기 참조 메모리셀 어레이에 있어서의 상기 참조 메모리셀의 전기저항상태의 분포 패턴은, 선택된 상기 참조 메모리셀 어레이의 행 선택선을 흐르는 전류가 상기 제 1 전류상태로 되는 제 1 분포 패턴으로 설정되고,
    상기 제 2 참조전류 발생회로의 상기 참조 메모리셀 어레이에 있어서의 상기 참조 메모리셀의 전기저항상태의 분포 패턴은, 선택된 상기 참조 메모리셀 어레이의 행 선택선을 흐르는 전류가 상기 제 2 전류상태로 되는 제 2 분포 패턴으로 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  17. 제16항에 있어서, 상기 제 1 분포 패턴은, 1개의 행 선택선에 접속하는 1행의 상기 참조 메모리셀, 및, 1개의 열 선택선에 접속하는 1열의 상기 참조 메모리셀이 고저항이고, 상기 고저항의 참조 메모리셀 영역을 제외한 영역의 상기 참조 메모리셀이 저저항인 분포 패턴이고,
    상기 제 2 분포 패턴은, 1개의 행 선택선에 접속하는 1행의 상기 참조 메모리셀, 및, 1개의 열 선택선에 접속하는 1열의 상기 참조 메모리셀이 저저항이고, 상기 저저항의 참조 메모리셀 영역을 제외한 영역의 상기 참조 메모리셀이 고저항인 분포 패턴인 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 제 1 분포 패턴에 있어서의 상기 고저항의 참조 메모리셀은, 상기 행 전압변위 억제회로에 가장 가까운 행 선택선과 상기 열 전압변위 억제회로에 가장 가까운 열 선택선에 접속되고,
    상기 제 2 분포 패턴에 있어서의 상기 저저항의 참조 메모리셀은, 상기 행 전압변위 억제회로에 가장 먼 행 선택선과 상기 열 전압변위 억제회로에 가장 먼 열 선택선에 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  19. 제16항에 있어서, 상기 참조 메모리셀 어레이의 상기 참조 메모리셀, 상기 행 선택선, 및, 상기 열 선택선의 각 개수는, 상기 메모리셀 어레이의 상기 메모리셀, 상기 행 선택선, 및, 상기 열 선택선의 대응하는 각 개수와 동일한 것을 특징으로 하는 반도체 기억장치.
  20. 제13항에 있어서, 상기 메모리셀 어레이를 복수 구비하고,
    복수의 상기 메모리셀 어레이 중의 2개 이상의 상기 메모리셀 어레이에 대한 상기 감지회로가, 상기 제 1 참조전류 발생회로와 상기 제 2 참조전류 발생회로를 공통적으로 이용한 것을 특징으로 하는 반도체 기억장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제1항에 있어서, 상기 가변저항소자는, 회티탄석 구조를 갖는 금속산화물, 천이금속을 함유하는 금속산화물, 칼코겐 화합물, STO(SrTiO3) 또는 SZO(SrZrO3) 또 는 SRO(SrRuO3) 등의 금속산화물과 금속미립자, 불소수지계재료, 도전성 폴리머, 및 스핀 의존 터널 접합소자 중에서 선택되는 재료로 구성되는 것을 특징으로 하는 반도체 기억장치.
  26. 삭제
  27. 제6항에 있어서, 상기 가변저항소자는, 회티탄석 구조를 갖는 금속산화물, 천이금속을 함유하는 금속산화물, 칼코겐 화합물, STO(SrTiO3) 또는 SZO(SrZrO3) 또는 SRO(SrRuO3) 등의 금속산화물과 금속미립자, 불소수지계재료, 도전성 폴리머, 및 스핀 의존 터널 접합소자 중에서 선택되는 재료로 구성되는 것을 특징으로 하는 반도체 기억장치.
  28. 삭제
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