KR102150003B1 - 3차원 크로스바 메모리를 이용한 난수 발생 장치 - Google Patents

3차원 크로스바 메모리를 이용한 난수 발생 장치 Download PDF

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선우경
권효진
김다영
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이화여자대학교 산학협력단
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Abstract

본 발명의 일 측면에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치는, 3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리; 상기 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 상기 선택된 메모리 층에 상기 입력 데이터가 기록되도록 하며, 상기 선택된 메모리 층의 상기 입력 데이터의 기록 상태에 기초하여 독출되는 난수를 출력하도록 하는 제어부 및 상기 제어부의 지시에 따라 상기 난수 생성 메모리의 워드라인 및 비트라인에 전압을 공급하는 전압 공급부를 포함한다. 난수 생성 메모리의 각 메모리 층은 서로 나란하게 배치된 N개(N은 자연수)의 비트라인들, 각 비트라인과 교차하도록 상기 비트라인의 상부에 서로 나란하게 배치되는 M개(M은 자연수)의 상부 워드라인들, 상기 상부 워드라인들과 대향하며 상기 비트라인의 하부에 배치되는 M개의 하부 워드라인들, 상기 비트라인과 상기 상부 워드라인의 각 교차지점에 배치된 제 1 메모리 소자들 및 상기 비트라인과 상기 하부 워드라인의 각 교차지점에 배치된 제 2 메모리 소자들을 포함하고, 상기 제 1 메모리 소자들의 각 저항과 상기 제 2 메모리 소자들의 각 저항의 차이에 의하여 결정되는 각 비트라인의 전류에 기초하여 상기 난수가 결정되는 것이다.

Description

3차원 크로스바 메모리를 이용한 난수 발생 장치{RANDUM NUMBER GENERATOR USING 3D CROSSBAR MEMORY}
본 발명은 3차원 크로스바 메모리를 이용한 난수 발생 장치에 대한 것이다.
기존의 소프트웨어 기반 보안은 키(key)를 비휘발성 메모리에 저장해 두는 방식으로 진행되지만, 물리적 공격을 이용한 알고리즘 해킹 속도가 가속화됨에 따라 비휘발성 메모리에 저장된 디지털 키가 보안에 취약하다는 문제가 발생하게 되었다. 이를 극복하기 위해 유일한 휘발성 디지털 키를 생성하는 하드웨어 기반 보안 방식의 일종인 물리적 복제 방지 기술 (Physical Unclonable Function, PUF)이 연구 개발되고 있다.
PUF 기술은 하드웨어 장비에서 나타나는 예측 불가능하고 조절 불가능한 공정 편차를 디지털 키 생성에 활용하여, 간단한 하드웨어 칩으로 소프트웨어 보안 방식의 단점을 보완하므로, 보다 강력한 키 관리가 가능하다는 장점이 있다.
기존의 PUF 기술은 주로 CMOS를 포함한 회로 기반 방식으로 제작되며, 대표적으로 아비터(Arbiter) PUF 나 링 오실레이터(Ring Oscillator)PUF 가 알려져 있다. 이러한 CMOS 회로 기반PUF 의 경우, 상대적으로 전력과 면적 소모가 크다는 단점과 함께, 최근에는 이들을 시뮬레이션 하여 공격하는 방식이 고안되기 시작하는 등의 단점이 존재한다.
CMOS 회로 기반 PUF 대신 보안 성능이 더 뛰어나고, 전력과 면적 측면에서 유리한 나노전자 소자, 예를 들면, 멤리스터(Memristor), 탄소나노튜브 FET(CNFET), 상변화 메모리(PCM) 또는 STT-MRAM 등, 기반의 PUF 가 고안되기 시작하였다. 멤리스터 PUF 는 그 중에서도 공정 과정에서의 민감도가 높아 PUF 로서 사용하기 유리하고, CMOS 공정과 호환되어 제작 비용이 절감된다는 장점이 있다.
기존의 멤리스터 PUF 는 주로 2D 배열 형태로 여러 개의 멤리스터가 배열되었을 때 각 멤리스터 별로 서로 다른 전기 저항을 갖는다는 편차를 이용하여 난수, 즉 무작위의 출력 비트를 생성하였다. 그러나, 이러한 방식의 경우 챌린지 응답 쌍(Challenge - Response Pair, CRP) 개수가 적어 보안 성능이 낮다는 단점이 있으며, 이를 극복하기 위해 2D 배열의 크기를 늘릴 경우 PUF 칩의 면적이 커져 하드웨어 보안으로 사용하기에 부적절하다는 단점이 있다.
본 발명은 하드웨어 보안 솔루션의 일종으로 하드웨어 장비에서 나타나는 공정 편차를 보안 키 생성에 활용하는 PUF 기술의 칩 구현에 필요한 난수 발생 회로에 관한 것이다.
미국공개특허 제 2018-0278418 호(발명의 명칭: Physical unclonable function for security key)
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 일부 실시예는 3차원 크로스바 메모리를 이용한 난수 발생 장치를 제공하는 것을 그 목적으로 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일측면에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치는, 3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리; 상기 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 상기 선택된 메모리 층에 상기 입력 데이터가 기록되도록 하며, 상기 선택된 메모리 층의 상기 입력 데이터의 기록 상태에 기초하여 독출되는 난수를 출력하도록 하는 제어부 및 상기 제어부의 지시에 따라 상기 난수 생성 메모리의 워드라인 및 비트라인에 전압을 공급하는 전압 공급부를 포함한다.
이때, 난수 생성 메모리의 각 메모리 층은 서로 나란하게 배치된 N개(N은 자연수)의 비트라인들, 각 비트라인과 교차하도록 상기 비트라인의 상부에 서로 나란하게 배치되는 M개(M은 자연수)의 상부 워드라인들, 상기 상부 워드라인들과 대향하며 상기 비트라인의 하부에 배치되는 M개의 하부 워드라인들, 상기 비트라인과 상기 상부 워드라인의 각 교차지점에 배치된 제 1 메모리 소자들 및 상기 비트라인과 상기 하부 워드라인의 각 교차지점에 배치된 제 2 메모리 소자들을 포함하고, 상기 제 1 메모리 소자들의 각 저항과 상기 제 2 메모리 소자들의 각 저항의 차이에 의하여 결정되는 각 비트라인의 전류에 기초하여 상기 난수가 결정되는 것이다.
또한, 본 발명의 다른 측면에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치는, 3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리; 상기 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 상기 선택된 메모리 층에 상기 입력 데이터가 기록되도록 하며, 상기 선택된 메모리 층의 상기 입력 데이터의 기록 상태에 기초하여 독출되는 난수를 출력하도록 하는 제어부 및 상기 제어부의 지시에 따라 상기 난수 생성 메모리의 워드라인 및 비트라인에 전압을 공급하는 전압 공급부를 포함한다.
이때, 난수 생성 메모리의 각 메모리 층은 제 1 방향으로 연장 형성된 N개(N은 자연수)의 수직 비트라인, 상기 각 수직 비트라인의 양측면에 상기 제 1 방향을 따라 적층된 저항성 물질층, 상기 제 1 방향과 교차되는 제 2 방향을 따라 연장 형성되고, 상기 수직 비트라인의 일측에 적층된 제 1 저항성 물질층과 접촉하도록 배치되며, 상기 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개(M은 자연수)의 일측 워드라인들, 상기 일측 워드라인들과 대향하도록 배치되고, 상기 수직 비트라인의 타측에 적층된 제 2 저항성 물질층과 접촉하도록 배치되며, 상기 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개의 타측 워드라인들 및 상기 수직 비트라인의 단부에 접촉되며, 상기 제 1 방향 및 제 2 방향과 교차되는 제 3 방향을 따라 연장 형성된 N개의 출력 비트라인들을 포함하고, 상기 제 1 저항성 물질층과 상기 일측 워드라인들의 교차지점에 형성되는 제 1 메모리 소자들의 각 저항과 상기 제 2 저항성 물질층과 상기 타측 워드라인들의 교차지점에 형성되는 제 2 메모리 소자들의 각 상기 제 1 메모리 소자들의 각 저항과 상기 제 2 메모리 소자들의 각 저항의 차이에 의하여 결정되는 각 수직 비트라인의 전류에 기초하여 상기 난수가 결정되는 것이다.
전술한 본 발명의 과제 해결 수단에 의하면, 3차원 크로스바 메모리를 이용한 난수 발생 장치를 통해, 에러율이 낮은 대량의 암호 키를 생성할 수 있다. 암호키의 경우 생성 개수와 보안성이 비례하므로, 따라서 고집적이 가능한 본 발명의 구조를 사용할 경우, 대량의 암호 키를 생성할 수 있어, 보안 성능이 높은 PUF 칩을 효율적으로 제작할 수 있다.
특히, 기존 기술의 경우 칩으로 제작하면 한번 결정된 챌린지-응답 쌍에 의해 발생 난수가 바뀌지 않지만, 본 발명은 메모리 구조를 이용하므로 난수를 발생시킨 후, 이를 지우고, 입력 데이터를 다시 기록하여 새로운 난수를 다시 발생 시킬 수 있으므로 기존에 하드웨어 칩 형태로 제작되는 난수 발생 회로에 비해 보안성을 크게 높일 수 있음.
또한, 2차원 크로스바 메모리를 이용하여 난수 발생 회로를 구현하기 위해서는 칩 면적 증가가 불가피하지만, 본 제안과 같이 3 차원 크로스바 메모리를 이용하여 구현할 경우 면적 증가를 최소화 할 수 있다.
또한, 2차원 크로스바 메모리를 이용하여 메모리소자 1개로 0과 1을 판별하는 난수발생기의 경우, 확률적 판별로 인해 에러 발생 확률이 존재하지만, 본 발명의 경우, 메모리 소자 2개의 전류차로 난수를 발생시키므로, 에러율을 개선할 수 있다.
또한, 2차원 크로스바 메모리를 이용하여 2개의 메모리값을 비교하여 난수를 생성시킬 경우, 두 메모리소자의 전류를 비교하는 비교기 회로가 추가로 필요하여 칩의 면적을 부가적으로 증가시키지만, 본 발명에서는 부가적인 메모리 전류 비교 회로가 필요하지 않게 되므로, 회로의 집적도를 크게 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 난수 생성 메모리의 난수 생성 과정을 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 난수 생성 메모리의 난수 생성 과정을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치의 동작 방법을 도시한 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치를 도시한 블록도이다.
도시된 바와 같이, 난수 발생 장치(10)는 난수 생성 메모리(100), 제어부(200) 및 전압 공급부(300)를 포함한다.
난수 생성 메모리(100)는 3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함한다. 난수 생성 메모리(100)는 도 2 또는 도 3에 도시된 바와 같이, 서로 나란하게 배치된 N개(N은 자연수)의 비트라인들, 각 비트라인과 교차하도록 비트라인의 상부에 서로 나란하게 배치되는 M개(M은 자연수)의 상부 워드라인들, 상부 워드라인들과 대향하며 비트라인의 하부에 배치되는 M개의 하부 워드라인들, 비트라인과 상부 워드라인의 각 교차지점에 배치된 제 1 메모리 소자들 및 비트라인과 하부 워드라인의 각 교차지점에 배치된 제 2 메모리 소자들을 포함하는 형태를 가질 수 있다.
또한, 도 4에 도시된 바와 같이, 난수 생성 메모리(100)는 제 1 방향으로 연장 형성된 N개(N은 자연수)의 수직 비트라인, 상기 각 수직 비트라인의 양측면에 상기 제 1 방향을 따라 적층된 저항성 물질층, 제 1 방향과 교차되는 제 2 방향을 따라 연장 형성되고, 수직 비트라인의 일측에 적층된 제 1 저항성 물질층과 접촉하도록 배치되며, 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개(M은 자연수)의 일측 워드라인들, 일측 워드라인들과 대향하도록 배치되고, 수직 비트라인의 타측에 적층된 제 2 저항성 물질층과 접촉하도록 배치되며, 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개의 타측 워드라인들 및 수직 비트라인의 단부에 접촉되며, 제 1 방향 및 제 2 방향과 교차되는 제 3 방향을 따라 연장 형성된 N개의 출력 비트라인들을 포함하는 형태를 가질 수 있다.
한편, 각각의 제 1 메모리 소자 및 제 2 메모리 소자는 2단자로 구성할 수 있는 저항성 메모리로서 PCRAM, MRAM, RRAM 등이 사용될 수 있다.
제어부(200)는 난수 생성 메모리(100)의 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 선택된 메모리 층에 입력 데이터가 기록되도록 한다. 그리고, 제어부(200)는 선택된 메모리 층에 입력 데이터가 기록된 상태에 기초하여 독출되는 난수를 출력하도록 한다.
이때, 입력 데이터는 해당 메모리 층에 포함된 메모리 셀의 저항 상태를 모두 고저항 상태(High resistor state)로 설정하거나, 모두 저저항 상태(Low resistor state)로 설정하거나, 그 중간 저항 상태로 설정하도록 기록될 수 있다. 본 발명에서는 동일한 메모리 층에 포함된 메모리 셀에 대하여 모두 동일한 저항 상태를 갖도록 입력 데이터를 기록한다. 그리고, 난수 생성 메모리의 PUF 특성에 따라 서로 인접한 메모리 셀은 미세한 값의 저항 차이가 발생하게 되며, 각 저항의 차이에 의하여 결정되는 각 비트라인의 전류에 기초하여 난수가 생성되도록 한다. 전압 공급부(300)는 제어부(200)의 지시에 따라 난수 생성 메모리(100)의 워드라인 또는 비트라인에 각각 쓰기 전압 또는 독출 전압을 인가한다.
도 2는 본 발명의 일 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
도 2에 도시된 바와 같이, 서로 나란하게 배치된 N개(N은 자연수)의 비트라인들(110~113), 각 비트라인(110~113)과 교차하도록 그 상부에 서로 나란하게 배치되는 M개(M은 자연수)의 상부 워드라인들(120~123), 상부 워드라인들(120~123)과 대향하며 비트라인의 하부에 배치되는 M개의 하부 워드라인들(124~127), 비트라인(110~113)과 상부 워드라인(120~123)의 각 교차지점에 배치된 제 1 메모리 소자들(150) 및 비트라인(110~113)과 하부 워드라인(124~127)의 각 교차지점에 배치된 제 2 메모리 소자들(152)을 포함하는 형태를 가질 수 있다.
이와 같이, 한 층의 메모리 층은 비트라인들, 비트라인의 상부에 배치된 상부 워드라인들, 비트라인의 하부에 배치된 하부 워드라인들, 각 교차지점에 배치된 제 1 및 제 2 메모리 소자를 포함한다. 그리고, 각각의 메모리 층은 절연물질층(140)에 의하여 구분될 수 있다.
그리고, 서로 인접한 메모리 층의 워드라인들과 비트라인들은 서로 나란하게 배치되어 있다. 즉, 절연물질층(140)의 상부에 있는 비트라인들(110~113)과 절연물질층(140)의 하부에 있는 비트라인들(115~117)이 서로 나란하게 배치되어 있다. 또한, 절연물질층(140)의 상부에 있는 상부 워드라인들(120~123)과 절연물질층(140)의 하부에 있는 상부 워드라인들(130~133)이 서로 나란하게 배치되어 있고, 절연물질층(140)의 상부에 있는 하부 워드라인들(124~127)과 절연물질층(140)의 하부에 있는 하부 워드라인들(134~137)이 서로 나란하게 배치되어 있다.
도 3은 본 발명의 다른 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
도 2의 실시예와 대체로 유사하나, 도 2와는 달리, 서로 인접한 메모리 층의 워드라인들과 서로 인접한 메모리 층의 비트라인들은 서로 교차하도록 배치되어 있다.
즉, 절연물질층(140)의 상부에 있는 비트라인들(110~113)과 절연물질층(140)의 하부에 있는 비트라인들(115~117)이 서로 교차하도록 배치되어 있다. 또한, 절연물질층(140)의 상부에 있는 상부 워드라인들(120~123)과 절연물질층(140)의 하부에 있는 상부 워드라인들(130~133)이 서로 교차하도록 배치되어 있고, 절연물질층(140)의 상부에 있는 하부 워드라인들(124~127)과 절연물질층(140)의 하부에 있는 하부 워드라인들(134~137)이 서로 교차하도록 배치되어 있다.
도 2 또는 도 3의 난수 생성 메모리에 대하여 입력 데이터를 기록하는 방법으로서, 각 비트라인 단위로 데이터를 기록하는 방법을 고려할 수 있다. 즉, 선택된 메모리 층에서 각 비트라인(110~113) 별로 순차적으로, 각 비트라인에 형성된 제 1 메모리 소자들(150) 및 제 2 메모리 소자들(152)에 입력 데이터가 기록되도록 하되, 제 j 번째(j는 N보다 작거나 같은 자연수) 비트라인에 접촉한 상부 워드라인들(120~123) 및 하부 워드라인들(124~127)과 제 j 번째 비트라인에 쓰기전압을 인가하여, 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 한다. 예를 들면, 비트라인(110)에 연결된 총 8개의 메모리 소자에 동시에 입력 데이터를 기록하기 위해, 비트라인(110)의 상부 워드라인들(120~123) 및 하부 워드라인들(124~127)에 쓰기 전압을 모두 인가할 수 있다.
입력 데이터를 기록하는 다른 방법으로서, 각 비트라인 단위로 데이터를 기록하되, 제 1 메모리 소자들과 제 2 메모리 소자들에 대하여 데이터를 기록하는 과정을 구분해서 수행할 수 있다. 즉, 제 j 번째 비트라인에 접촉한 상부 워드라인들과 제 j 번째 비트라인에 쓰기전압을 인가하여 제 j 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 비트라인에 접촉한 하부 워드라인들과 제 j 번째 비트라인에 쓰기전압을 인가하여 제 j 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다. 또는, 제 j 번째 비트라인에 접촉한 하부 워드라인들과 제 j 번째 비트라인에 쓰기전압을 인가하여 제 j 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 비트라인에 접촉한 상부 워드라인들과 제 j 번째 비트라인에 쓰기전압을 인가하여 제 j 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다.
또한, 입력 데이터를 기록하는 다른 방법으로서 워드라인 별로 입력 데이터가 기록되도록 하는 방법을 고려할 수 있다. 선택된 메모리 층에서 상부 워드라인 및 그에 대향하는 하부 워드라인 별로 순차적으로, 상부 워드라인 및 하부 워드라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 한다. 즉, 제 k 번째(k는 M보다 작거나 같은 자연수) 상부 워드라인(120), 제 k 번째 하부 워드라인(124) 및 그에 접촉하는 비트라인들(110~113)에 쓰기전압을 인가하여 제 k 번째 상부 워드라인(120)과 제 k 번째 하부 워드라인(124)에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 한다.
입력 데이터를 기록하는 다른 방법으로서, 각 워드라인 단위로 데이터를 기록하되, 제 1 메모리 소자들과 제 2 메모리 소자들에 대하여 데이터를 기록하는 과정을 구분해서 수행할 수 있다. 즉, 제 k 번째 상부 워드라인(120) 및 그에 접촉하는 비트라인들(110~113)에 쓰기전압을 인가하여 제 k 번째 상부 워드라인(120)에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 하부 워드라인(124) 및 그에 접촉하는 비트라인들(110~113)에 쓰기전압을 인가하여 제 k 번째 하부 워드라인(124)에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다. 또는, 제 k 번째 하부 워드라인(124) 및 그에 접촉하는 비트라인들(110~113)에 쓰기전압을 인가하여 제 k 번째 하부 워드라인(124)에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 상부 워드라인(120) 및 그에 접촉하는 비트라인들(110~113)에 쓰기전압을 인가하여 제 k 번째 상부 워드라인(120)에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 난수 생성 메모리의 상세 구성을 도시한 도면이다.
난수 생성 메모리(100)는 제 1 방향으로 연장 형성된 N개(N은 자연수)의 수직 비트라인(160, 161), 각 수직 비트라인(160, 161)의 양측면에 제 1 방향을 따라 적층된 저항성 물질층(180, 181, 183, 184), 제 1 방향과 교차되는 제 2 방향을 따라 연장 형성되고, 수직 비트라인(160, 161)의 일측에 적층된 제 1 저항성 물질층(180, 183)과 접촉하도록 배치되며, 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개(M은 자연수)의 일측 워드라인들(171, 172), 일측 워드라인들(171, 172)과 대향하도록 배치되고, 수직 비트라인(160, 161)의 타측에 적층된 제 2 저항성 물질층(181, 184)과 접촉하도록 배치되며, 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개의 타측 워드라인들(173, 174) 및 수직 비트라인(160, 161)의 단부에 접촉되며, 제 1 방향 및 제 2 방향과 교차되는 제 3 방향을 따라 연장 형성된 N개의 출력 비트라인들(165, 166)을 포함하는 형태를 가질 수 있다.
추가적으로, 각 수직 비트라인들을 활성화하는 선택 비트라인들(190, 191)이 배치될 수 있다. 선택 비트라인들(190, 191)은 워드라인들과 같이 제 2 방향을 따라 연장되는 것으로, 복수의 수직 비트라인에 각각 결합되어, 자신들과 결합된 수직 비트라인들을 각각 활성화한다. 예를 들면, 입력 데이터를 기록하는 과정 또는 난수 값을 독출하는 과정에서 선택 비트라인(190)이 활성화되면, 수직 비트라인들(160, 161)에 대하여 입력 데이터 기록 또는 난수 값 독출을 수행할 수 있다. 마찬가지로, 선택 비트라인(191)이 활성화되면, 수직 비트라인들(162, 163)에 대하여 입력 데이터 기록 또는 난수 값 독출을 수행할 수 있다.
이와 같이, 수직형상의 수직 비트라인들을 중심으로 각 메모리 층이 구성될 수 있다. 이때, 수직 비트라인(160, 161)을 포함하는 메모리 층의 타측 워드라인들(173, 174)은 그와 인접한 수직 비트라인(162, 163)을 포함하는 메모리 층의 일측 워드라인(173, 174)으로서 기능할 수 있다. 즉, 각 메모리 층의 수직 비트라인 사이에 배치된 워드라인들은 각 메모리 층에 공통으로 사용될 수 있다.
도 4의 난수 생성 메모리에 대하여 입력 데이터를 기록하는 방법으로서, 선택된 메모리 층에서 각 수직 비트라인 별로 순차적으로, 각 수직 비트라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 할 수 있다. 즉, 제 j 번째(j는 N보다 작거나 같은 자연수) 수직 비트라인(160)에 접촉한 일측 워드라인들(171, 172) 및 타측 워드라인들(173, 174)과 제 j 번째 수직 비트라인(160)에 쓰기전압을 인가하여 제 1 메모리 소자들(150) 및 제 2 메모리 소자들(152)에 입력 데이터가 기록되도록 할 수 있다.
입력 데이터를 기록하는 다른 방법으로서, 각 비트라인 단위로 데이터를 기록하되, 제 1 메모리 소자들과 제 2 메모리 소자들에 대하여 데이터를 기록하는 과정을 구분해서 수행할 수 있다. 즉, 제 j 번째 수직 비트라인(160)에 접촉한 일측 워드라인들(171, 172)과 제 j 번째 수직 비트라인(160)에 쓰기전압을 인가하여 제 1 메모리 소자들(150)에 입력 데이터가 기록되도록 한 후, 제 j 번째 수직 비트라인(160)에 접촉한 타측 워드라인들(173, 174)과 제 j 번째 수직 비트라인(160)에 쓰기전압을 인가하여 제 2 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다. 또한, 순서를 바꾸어, 제 j 번째 수직 비트라인(160)에 접촉한 타측 워드라인들(173, 174)과 제 j 번째 수직 비트라인(160)에 쓰기전압을 인가하여 제 2 메모리 소자들(152)에 입력 데이터가 기록되도록 한 후, 제 j 번째 수직 비트라인(160)에 접촉한 일측 워드라인들(171, 172)과 제 j 번째 수직 비트라인(160)에 쓰기전압을 인가하여 제 1 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다.
입력 데이터를 기록하는 다른 방법으로서, 워드라인 별로 입력 데이터가 기록되도록 하는 방법을 고려할 수 있다. 즉, 제 k 번째(k는 M보다 작거나 같은 자연수) 일측 워드라인(171), 제 k 번째 타측 워드라인(173) 및 그에 접촉하는 수직 비트라인들(160, 161)에 쓰기전압을 인가하여 제 k 번째 일측 워드라인(171)과 제 k 번째 타측 워드라인(173)에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다.
입력 데이터를 기록하는 다른 방법으로서, 각 워드라인 단위로 데이터를 기록하되, 제 1 메모리 소자들과 제 2 메모리 소자들에 대하여 데이터를 기록하는 과정을 구분해서 수행할 수 있다. 즉, 제 k 번째 일측 워드라인(171) 및 그에 접촉하는 수직 비트라인들(160, 161)에 쓰기전압을 인가하여 제 k 번째 일측 워드라인(171)에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 타측 워드라인(173) 및 그에 접촉하는 수직 비트라인들(160, 161)에 쓰기전압을 인가하여 제 k 번째 타측 워드라인(173)에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다. 또한, 순서를 바꾸어, 제 k 번째 타측 워드라인(173) 및 그에 접촉하는 수직 비트라인들(160, 161)에 쓰기전압을 인가하여 제 k 번째 타측 워드라인(173)에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 일측 워드라인(171) 및 그에 접촉하는 수직 비트라인들(160, 161)에 쓰기전압을 인가하여 제 k 번째 일측 워드라인(171)에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 난수 생성 메모리의 난수 생성 과정을 설명하기 위한 도면이다.
도 5 및 도 6은 도 2의 실시예에서의 비트라인(110~113) 상부의 제 1 메모리 소자(150)와 비트라인 하부의 제 2 메모리 소자(152)의 구성을 등가회로로 도시한 것이다.
앞서 설명한 바와 같이, 제 1 메모리 소자와 제 2 메모리 소자가 동일한 저항 상태를 갖도록 입력 데이터가 기록되더라도, 반도체 공정상의 차이로 인해 제 1 메모리 소자와 제 2 메모리 소자의 저항 상태가 미세하게 상이할 수 있다. 이와 같은, 제 1 메모리 소자의 저항 및 제 2 메모리 소자의 저항 차이에 의해, 제 1 메모리 소자 및 제 2 메모리 소자와 접하는 비트라인에 흐르는 전류에 기초하여 제 1 메모리 소자 및 제 2 메모리 소자에 저장된 값을 결정한다.
도 5에 도시된 바와 같이, 제 1 메모리 소자의 저항이 제 2 메모리 소자의 저항보다 작으면, 제 1 메모리 소자에 흐르는 전류가 더 커지므로 결과적으로 제 1 메모리 소자 및 제 2 메모리 소자의 접속 노드 측으로 흐르는 전류가 증가하게 된다. 이와 같이, 비트라인에 음의 전류가 흐르는 경우, 제 1 메모리 소자 및 제 2 메모리 소자에 ‘0’이 저장된 것으로 독출한다.
또한, 도 6에 도시된 바와 같이, 제 1 메모리 소자의 저항이 제 2 메모리 소자의 저항보다 크면, 제 2 메모리 소자에 흐르는 전류가 더 커지므로 결과적으로 제 1 메모리 소자 및 제 2 메모리 소자의 접속 노드에서 외부로 흐르는 전류가 증가하게 된다. 이와 같이, 비트라인에 양의 전류가 흐르는 경우, 제 1 메모리 소자 및 제 2 메모리 소자에 ‘1’이 저장된 것으로 독출한다.
이와 같이 독출된 값을 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값으로 결정한다. 그리고, 이와 같은 독출 작업을 반복하여, 각 메모리 층의 난수를 독출한다.
즉, 제어부(200)는 I 번째(I는 M 보다 작거나 같은 자연수) 상부 워드라인과 그에 대향하는 I 번째 하부 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 저항 차이에 의하여 결정되는 비트라인 전류를 감지하고, 감지된 비트라인 전류에 따라 해당 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값을 결정한다.
즉, I를 1부터 M까지 순차적으로 증가시켜가며, 첫번째 상부 워드라인(120) 및 첫번째 하부 워드라인(124)에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값부터 M번째 상부 워드라인(123) 및 M번째 하부 워드라인(127)에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값까지를 순차적으로 병합하여 선택된 메모리 층에 저장된 난수 값으로서 설정한다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 난수 생성 메모리의 난수 생성 과정을 설명하기 위한 도면이다.
도 7 및 도 8은 도 4의 실시예에서의 수직 비트라인(160~163)의 일측에 형성된 제 1 메모리 소자(150)와 수직 비트라인(160~163)의 타측에 형성된 제 2 메모리 소자(152)의 구성을 등가회로로 도시한 것이다.
도 7에 도시된 바와 같이, 제 1 메모리 소자의 저항이 제 2 메모리 소자의 저항보다 작으면, 제 1 메모리 소자에 흐르는 전류가 더 커지므로 결과적으로 제 1 메모리 소자 및 제 2 메모리 소자의 접속 노드 측으로 흐르는 전류가 증가하게 된다. 이와 같이, 비트라인에 음의 전류가 흐르는 경우, 제 1 메모리 소자 및 제 2 메모리 소자에 ‘0’이 저장된 것으로 독출한다.
또한, 도 8에 도시된 바와 같이, 제 1 메모리 소자의 저항이 제 2 메모리 소자의 저항보다 크면, 제 2 메모리 소자에 흐르는 전류가 더 커지므로 결과적으로 제 1 메모리 소자 및 제 2 메모리 소자의 접속 노드에서 외부로 흐르는 전류가 증가하게 된다. 이와 같이, 비트라인에 양의 전류가 흐르는 경우, 제 1 메모리 소자 및 제 2 메모리 소자에 ‘1’이 저장된 것으로 독출한다.
이와 같이 독출된 값을 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값으로 결정한다. 그리고, 이와 같은 독출 작업을 반복하여, 각 메모리 층의 난수를 독출한다.
즉, 제어부(200)는 I 번째(I는 M 보다 작거나 같은 자연수) 일측 워드라인과 그에 대향하는 I 번째 타측 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 저항 차이에 의하여 결정되는 비트라인 전류를 감지하고, 감지된 비트라인 전류에 따라 해당 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값을 결정한다.
즉, I를 1부터 M까지 순차적으로 증가시켜가며, 첫번째 일측 워드라인(171) 및 첫번째 타측 워드라인(173)에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값부터 M번째 일측 워드라인(172) 및 M번째 타측 워드라인(174)에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값까지를 순차적으로 병합하여 선택된 메모리 층에 저장된 난수 값으로서 설정한다.
도 9는 본 발명의 일 실시예에 따른 3차원 크로스바 메모리를 이용한 난수 발생 장치의 동작 방법을 도시한 순서도이다.
난수 발생 장치(10)의 제어부(200)는 3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리에서 입력 데이터를 기록할 메모리 층을 선택한다(S310). 본 발명의 난수 생성 메모리는 3차원 크로스바 메모리 구조를 가지므로 복수의 메모리 층을 포함하며, 각 메모리 층은 적어도 비트라인, 비트라인과 교차하는 한쌍의 워드라인, 비트라인과 각 워드라인의 교차지점에 형성된 제 1 메모리 소자 및 제 2 메모리 소자를 포함한다.
다음으로, 선택된 메모리 층에 대하여 입력 데이터를 기록한다(S320).
입력 데이터는 선택된 메모리 층에 포함된 각 메모리 소자가 모두 동일한 저항 상태를 갖도록 설정된다. 예를 들면, 입력 데이터는 모두 0 이거나 모두 1일 수 있다.
다음으로, 각 메모리 층에 대하여 입력 데이터를 기록한 후, 각 메모리 층에 대하여 난수를 독출한다(S930).
난수 독출 과정에 대해서는 앞서 도 5 내지 도 8을 통해 설명한 바와 같다.
즉, 제 1 메모리 소자와 제 2 메모리 소자의 저항 차이에 의하여, 비트라인에 흐르는 전류가 달라지게 되고, 이를 이용하여 제 1 메모리 소자 및 제 2 메모리 소자의 난수 값을 결정한다. 종래의 2차원 크로스바 메모리를 이용하여 2개의 메모리값을 비교하여 난수를 생성시킬 방식에서는, 두 메모리소자의 전류를 비교하는 비교기 회로가 추가로 필요하여 칩의 면적을 부가적으로 증가시키지만, 본 발명에서는 부가적인 메모리 전류 비교 회로가 필요하지 않게 되므로, 회로의 집적도를 크게 개선할 수 있다.
다음으로, 제어부(200)는 각 메모리 층의 난수 값을 독출하여 별도 메모리(미도시 됨)에 각 메모리 층의 식별정보와 함께 매칭하여 저장한다(S940). 이때, 별도 메모리는 제어부(200) 외부에 배치되거나 제어부(200)에 내장된 것일 수 있다.
이와 같이, 앞선 단계(S910, S920)를 수행하면, 난수 생성 메모리의 제조 공정상의 공정 편차에 의하여 난수가 기록되는 효과를 기대할 수 있다. 그리고, 단계(S930, S940)을 수행하면, 난수 생성 메모리의 각 메모리 층으로부터 난수를 독출하고, 별도 메모리에 저장하며, 이를 다른 응용에 사용할 수 있게 된다.
이와 같은 과정을 통해, 난수 생성 메모리의 제조 공정상의 공정 편차에 의하여 결정되는 난수를 용이하게 대량으로 생산할 수 있게 된다.
또한, 본 발명의 일 실시예는 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행 가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 난수 발생 장치
100: 난수 생성 메모리
200: 제어부
300: 전압 공급부

Claims (17)

  1. 3차원 크로스바 메모리를 이용한 난수 발생 장치에 있어서,
    3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리;
    상기 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 상기 선택된 메모리 층에 상기 입력 데이터가 기록되도록 하며, 상기 선택된 메모리 층의 상기 입력 데이터의 기록 상태에 기초하여 독출되는 난수를 출력하도록 하는 제어부 및
    상기 제어부의 지시에 따라 상기 난수 생성 메모리의 워드라인 및 비트라인에 전압을 공급하는 전압 공급부를 포함하되,
    상기 난수 생성 메모리의 각 메모리 층은 서로 나란하게 배치된 N개(N은 자연수)의 비트라인들, 각 비트라인과 교차하도록 상기 비트라인의 상부에 서로 나란하게 배치되는 M개(M은 자연수)의 상부 워드라인들, 상기 상부 워드라인들과 대향하며 상기 비트라인의 하부에 배치되는 M개의 하부 워드라인들, 상기 비트라인과 상기 상부 워드라인의 각 교차지점에 배치된 제 1 메모리 소자들 및 상기 비트라인과 상기 하부 워드라인의 각 교차지점에 배치된 제 2 메모리 소자들을 포함하고,
    상기 제 1 메모리 소자들의 각 저항과 상기 제 2 메모리 소자들의 각 저항의 차이에 의하여 결정되는 각 비트라인의 전류에 기초하여 상기 난수가 결정되는 것이되,
    상기 제어부는 상기 선택된 메모리 층에 포함된 모든 메모리 소자들이 복수의 수준의 저항 상태 중 어느 한 수준의 저항 상태를 갖도록 상기 입력 데이터를 기록하고,
    상기 제 1 메모리 소자의 저항 및 상기 제 1 메모리 소자와 대향하는 제 2 메모리 소자의 저항 차이에 의해, 상기 제 1 메모리 소자 및 제 2 메모리 소자와 접하는 비트라인에 흐르는 전류에 기초하여 상기 제 1 메모리 소자 및 제 2 메모리 소자에 저장된 값을 결정하되,
    상기 제 1 메모리 소자의 저항이 상기 제 2 메모리 소자의 저항보다 작아서 상기 비트라인에 음의 전류가 흐르는 경우, 상기 제 1 메모리 소자 및 제 2 메모리 소자에 '0'이 저장된 것으로 독출하고,
    상기 제 1 메모리 소자의 저항이 상기 제 2 메모리 소자의 저항보다 커서 상기 비트라인에 양의 전류가 흐르는 경우, 상기 제 1 메모리 소자 및 제 2 메모리 소자에 '1'이 저장된 것으로 독출하고,
    상기 독출된 값을 상기 난수로 결정하는 것인 난수 발생장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어부는 I 번째(I는 M 보다 작거나 같은 자연수) 상부 워드라인과 그에 대향하는 I 번째 하부 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 저항 차이에 의하여 결정되는 비트라인 전류를 감지하고, 감지된 비트라인 전류에 따라 해당 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값을 결정하고,
    상기 I를 1부터 M까지 순차적으로 증가시켜가며, 첫번째 상부 워드라인 및 첫번째 하부 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값부터 M번째 상부 워드라인 및 M번째 하부 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값까지를 순차적으로 병합하여 상기 선택된 메모리 층에 저장된 난수 값으로서 설정하는 난수 발생장치.
  4. 제 3 항에 있어서,
    상기 제어부는 상기 각 메모리 층의 난수 값을 독출하여 별도 메모리에 각 메모리 층의 식별정보와 함께 매칭하여 저장하는 난수 발생장치.
  5. 제 1 항에 있어서,
    상기 난수 생성 메모리는 상기 각 메모리 층 사이에 배치되는 절연물질층을 더 포함하고,
    서로 인접한 메모리 층의 워드라인들과 서로 인접한 메모리 층의 비트라인들은 각각 서로 나란하게 배치된 것인 난수 발생장치.
  6. 제 1 항에 있어서,
    상기 난수 생성 메모리는 상기 각 메모리 층 사이에 배치되는 절연물질층을 더 포함하고,
    서로 인접한 메모리 층들의 워드라인과 서로 인접한 메모리 층의 비트라인들은 각각 서로 교차하도록 배치된 것인 난수 발생장치.
  7. 제 1 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 각 비트라인 별로 순차적으로, 각 비트라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 j 번째(j는 N보다 작거나 같은 자연수) 비트라인에 접촉한 상부 워드라인들 및 하부 워드라인들과 상기 제 j 번째 비트라인에 쓰기전압을 인가하여 상기 제 j 비트라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  8. 제 1 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 각 비트라인 별로 순차적으로, 각 비트라인에 형성된 제 1 메모리 소자들 또는 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 j 번째(j는 N보다 작거나 같은 자연수) 비트라인에 접촉한 상부 워드라인들과 상기 제 j 번째 비트라인에 쓰기전압을 인가하여 상기 제 j 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 비트라인에 접촉한 하부 워드라인들과 상기 제 j 번째 비트라인에 쓰기전압을 인가하여 상기 제 j 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 하거나,
    제 j 번째 비트라인에 접촉한 하부 워드라인들과 상기 제 j 번째 비트라인에 쓰기전압을 인가하여 상기 제 j 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 비트라인에 접촉한 상부 워드라인들과 상기 제 j 번째 비트라인에 쓰기전압을 인가하여 상기 제 j 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  9. 제 1 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 상부 워드라인 및 그에 대향하는 하부 워드라인 별로 순차적으로, 상기 상부 워드라인 및 하부 워드라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 k 번째(k는 M보다 작거나 같은 자연수) 상부 워드라인, 제 k 번째 하부 워드라인 및 그에 접촉하는 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 상부 워드라인과 제 k 번째 하부 워드라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  10. 제 1 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 상부 워드라인 및 그에 대향하는 하부 워드라인 별로 순차적으로, 상기 상부 워드라인 및 하부 워드라인에 형성된 제 1 메모리 소자들 또는 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 k 번째(k는 M보다 작거나 같은 자연수) 상부 워드라인 및 그에 접촉하는 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 상부 워드라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 하부 워드라인 및 그에 접촉하는 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 하부 워드라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 하거나,
    제 k 번째 하부 워드라인 및 그에 접촉하는 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 하부 워드라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 k 번째 상부 워드라인 및 그에 접촉하는 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 상부 워드라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  11. 3차원 크로스바 메모리를 이용한 난수 발생 장치에 있어서,
    3차원 크로스바 메모리 구조를 갖는 복수의 메모리 층을 포함하는 난수 생성 메모리;
    상기 복수의 메모리 층 중 난수 생성을 위한 입력 데이터를 기록할 메모리 층을 선택하고, 상기 선택된 메모리 층에 상기 입력 데이터가 기록되도록 하며, 상기 선택된 메모리 층의 상기 입력 데이터의 기록 상태에 기초하여 독출되는 난수를 출력하도록 하는 제어부 및
    상기 제어부의 지시에 따라 상기 난수 생성 메모리의 워드라인 및 비트라인에 전압을 공급하는 전압 공급부를 포함하되,
    상기 난수 생성 메모리의 각 메모리 층은 제 1 방향으로 연장 형성된 N개(N은 자연수)의 수직 비트라인, 상기 각 수직 비트라인의 양측면에 상기 제 1 방향을 따라 적층된 저항성 물질층,
    상기 제 1 방향과 교차되는 제 2 방향을 따라 연장 형성되고, 상기 수직 비트라인의 일측에 적층된 제 1 저항성 물질층과 접촉하도록 배치되며, 상기 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개(M은 자연수)의 일측 워드라인들,
    상기 일측 워드라인들과 대향하도록 배치되고, 상기 수직 비트라인의 타측에 적층된 제 2 저항성 물질층과 접촉하도록 배치되며, 상기 제 1 방향을 따라 서로 나란하게 이격되어 배치된 M개의 타측 워드라인들 및
    상기 수직 비트라인의 단부에 접촉되며, 상기 제 1 방향 및 제 2 방향과 교차되는 제 3 방향을 따라 연장 형성된 N개의 출력 비트라인들을 포함하고,
    상기 제 1 저항성 물질층과 상기 일측 워드라인들의 교차지점에 형성되는 제 1 메모리 소자들의 각 저항과 상기 제 2 저항성 물질층과 상기 타측 워드라인들의 교차지점에 형성되는 제 2 메모리 소자들의 각 상기 제 1 메모리 소자들의 각 저항과 상기 제 2 메모리 소자들의 각 저항의 차이에 의하여 결정되는 각 수직 비트라인의 전류에 기초하여 상기 난수가 결정되는 것이되,
    상기 제어부는 상기 선택된 메모리 층에 포함된 모든 메모리 소자들이 복수의 수준의 저항 상태 중 어느 한 수준의 저항 상태를 갖도록 상기 입력 데이터를 기록하고,
    상기 제 1 메모리 소자의 저항 및 상기 제 1 메모리 소자와 대향하는 제 2 메모리 소자의 저항 차이에 의해, 상기 제 1 메모리 소자 및 제 2 메모리 소자와 접하는 수직 비트라인에 흐르는 전류에 기초하여 상기 제 1 메모리 소자 및 제 2 메모리 소자에 저장된 값을 결정하되,
    상기 제 1 메모리 소자의 저항이 상기 제 2 메모리 소자의 저항보다 작아서 상기 수직 비트라인에 음의 전류가 흐르는 경우, 상기 제 1 메모리 소자 및 제 2 메모리 소자에 '0'이 저장된 것으로 독출하고,
    상기 제 1 메모리 소자의 저항이 상기 제 2 메모리 소자의 저항보다 커서 상기 수직 비트라인에 양의 전류가 흐르는 경우, 상기 제 1 메모리 소자 및 제 2 메모리 소자에 '1'이 저장된 것으로 독출하고,
    상기 독출된 값을 상기 난수로 결정하는 것인 난수 발생장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제어부는 I 번째(I는 M 보다 작거나 같은 자연수) 일측 워드라인과 그에 대향하는 상기 I 번째 타측 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 저항 차이에 의하여 결정되는 비트라인 전류를 감지하고, 감지된 비트라인 전류에 따라 해당 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값을 결정하고,
    상기 I를 1부터 M까지 순차적으로 증가시켜가며, 첫번째 일측 워드라인 및 첫번째 타측 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값부터 M번째 일측 워드라인 및 M번째 타측 워드라인에 위치한 제 1 메모리 소자 및 제 2 메모리 소자의 출력 난수 값까지를 순차적으로 병합하여 상기 선택된 메모리 층에 저장된 난수 값으로서 설정하는 난수 발생장치.
  14. 제 11 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 각 수직 비트라인 별로 순차적으로, 각 수직 비트라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 j 번째(j는 N보다 작거나 같은 자연수) 수직 비트라인에 접촉한 일측 워드라인들 및 타측 워드라인들과 상기 제 j 번째 수직 비트라인에 쓰기전압을 인가하여 상기 제 j 번째 수직 비트라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  15. 제 11 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 각 수직 비트라인 별로 순차적으로, 각 수직 비트라인에 형성된 제 1 메모리 소자들 또는 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 j 번째(j는 N보다 작거나 같은 자연수) 수직 비트라인에 접촉한 일측 워드라인들과 상기 제 j 번째 수직 비트라인에 쓰기전압을 인가하여 상기 제 j 번째 수직 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 수직 비트라인에 접촉한 타측 워드라인들과 상기 제 j 번째 수직 비트라인에 쓰기전압을 인가하여 상기 제 j 번째 수직 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 하거나,
    제 j 번째 수직 비트라인에 접촉한 일측 워드라인들과 상기 제 j 번째 수직 비트라인에 쓰기전압을 인가하여 상기 제 j 번째 수직 비트라인에 형성된 제 1 메모리 소자들에 입력 데이터가 기록되도록 한 후, 제 j 번째 수직 비트라인에 접촉한 타측 워드라인들과 상기 제 j 번째 수직 비트라인에 쓰기전압을 인가하여 상기 제 j 번째 수직 비트라인에 형성된 제 2 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  16. 제 11 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 일측 워드라인 및 그에 대향하는 일측 워드라인 별로 순차적으로, 상기 일측 워드라인 및 타측 워드라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
    제 k 번째(k는 M보다 작거나 같은 자연수) 일측 워드라인, 제 k 번째 타측 워드라인 및 그에 접촉하는 수직 비트라인들에 쓰기전압을 인가하여 상기 제 k 번째 일측 워드라인과 제 k 번째 타측 워드라인에 형성된 제 1 메모리 소자들 및 제 2 메모리 소자들에 입력 데이터가 기록되도록 하는 난수 발생장치.
  17. 제 11 항에 있어서,
    상기 제어부는 상기 입력 데이터의 기록시에,
    선택된 메모리 층에서 일측 워드라인 및 그에 대향하는 타측 워드라인 별로 순차적으로, 상기 일측 워드라인 및 타측 워드라인에 형성된 제 1 메모리 소자들 또는 제 2 메모리 소자들에 입력데이터가 기록되도록 하되,
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4375832A1 (fr) * 2022-11-28 2024-05-29 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fourniture d'un aléa pour un algorithme cryptographique, procédé de traitement d'une donnée et programme d ordinateur associés

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160023480A (ko) * 2014-08-22 2016-03-03 삼성전자주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR101654135B1 (ko) * 2015-10-23 2016-09-09 이화여자대학교 산학협력단 저항성 메모리 장치 및 그 구동 방법
US20170256312A1 (en) * 2016-03-07 2017-09-07 Kabushiki Kaisha Toshiba Memory device
US20180287793A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Random number generation with unstable bit states of non-volatile memory
KR20190075682A (ko) * 2017-12-21 2019-07-01 이화여자대학교 산학협력단 3차원 크로스바 메모리 구조를 이용한 뉴로 모픽 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160023480A (ko) * 2014-08-22 2016-03-03 삼성전자주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR101654135B1 (ko) * 2015-10-23 2016-09-09 이화여자대학교 산학협력단 저항성 메모리 장치 및 그 구동 방법
US20170256312A1 (en) * 2016-03-07 2017-09-07 Kabushiki Kaisha Toshiba Memory device
US20180287793A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Random number generation with unstable bit states of non-volatile memory
KR20190075682A (ko) * 2017-12-21 2019-07-01 이화여자대학교 산학협력단 3차원 크로스바 메모리 구조를 이용한 뉴로 모픽 소자

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국공개특허 제 2018-0278418 호(발명의 명칭: Physical unclonable function for security key)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4375832A1 (fr) * 2022-11-28 2024-05-29 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fourniture d'un aléa pour un algorithme cryptographique, procédé de traitement d'une donnée et programme d ordinateur associés
FR3142577A1 (fr) * 2022-11-28 2024-05-31 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fourniture d’un aléa pour un algorithme cryptographique, procédé de traitement d’une donnée et programme d’ordinateur associés

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