KR20190124015A - 저항 변화 메모리 장치를 포함하는 메모리 시스템 및 그 동작 방법 - Google Patents

저항 변화 메모리 장치를 포함하는 메모리 시스템 및 그 동작 방법 Download PDF

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KR20190124015A
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Abstract

본 발명의 실시 예에 따른 메모리 시스템은 복수의 셀 영역들을 포함하는 메모리 장치; 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 복수의 셀 영역들에 대한 물리 블록 어드레스들, 각 물리 블록 어드레스에 매핑되는 논리 블록 어드레스들 및 각 물리 블록 어드레스에 대한 상태 값들로 구성된 어드레스 매핑 테이블이 저장되는 램(RAM); 및 상기 상태 값들에 근거하여 상기 복수의 셀 영역들 중 클리어(clear)할 셀 영역이 존재하는지 여부를 판단하고, 클리어할 셀 영역이 존재하면 해당 셀 영역을 클리어하기 위한 셀 클리어 커맨드를 생성하여 상기 메모리 장치로 전송하는 셀 영역 관리부를 포함한다.

Description

저항 변화 메모리 장치를 포함하는 메모리 시스템 및 그 동작 방법{Memory system including resistive variable memory device and operating method thereof}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 저항 변화 메모리 장치를 포함하는 메모리 시스템 및 그 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성이면서 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 실시 예는 메모리 셀의 열화 및 동작 파워 소모를 줄일 수 있는 메모리 시스템 및 그 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 셀 영역들을 포함하는 메모리 장치; 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 복수의 셀 영역들에 대한 물리 블록 어드레스들, 각 물리 블록 어드레스에 매핑되는 논리 블록 어드레스들 및 각 물리 블록 어드레스에 대한 상태 값들로 구성된 어드레스 매핑 테이블이 저장되는 램(RAM); 및 상기 상태 값들에 근거하여 상기 복수의 셀 영역들 중 클리어(clear)할 셀 영역이 존재하는지 여부를 판단하고, 클리어할 셀 영역이 존재하면 해당 셀 영역을 클리어하기 위한 셀 클리어 커맨드를 생성하여 상기 메모리 장치로 전송하는 셀 영역 관리부를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 메모리 장치의 복수의 셀 영역들에 대한 물리 블록 어드레스들, 각 물리 블록 어드레스에 매핑되는 논리 블록 어드레스들 및 각 물리 블록 어드레스에 대한 상태 값들로 구성된 어드레스 매핑 테이블에서 상기 상태 값들을 참조하여 상기 복수의 셀 영역들 중 클리어할 제1 셀 영역이 존재하는지 여부를 판단하는 단계; 및 상기 제1 셀 영역의 메모리 셀들을 모두 제1 상태 또는 제2 상태로 만들기 위한 클리어 동작을 수행하는 단계를 포함한다.
본 실시 예들에 따르면, 리셋 상태의 메모리 셀을 다시 리셋 상태로 프로그램하는 경우가 발생하지 않으므로, 메모리 셀의 열화를 억제함과 동시에 기입 동작에 소모되는 파워를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 구현 예를 나타낸 블록도이다.
도 3은 도 1의 메모리 장치의 구현 예를 나타낸 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 구현 예를 나타낸 블록도이다.
도 5는 도 4의 메모리 셀 어레이의 구현 예를 나타낸 회로도이다.
도 6a 내지 도 6c는 도 5의 메모리 셀(MC)의 변형 예들을 나타낸 회로도들이다.
도 7a는 본 발명의 실시 예에 따른 어드레스 매핑 테이블(AMT)의 구현 예를 나타낸 도면이다.
도 7b는 도 7a의 상태 값(status value)의 종류 및 정의를 예시적으로 나타낸 도면이다.
도 8a는 본 발명의 실시 예에 따른 셀 영역 클리어 동작을 설명하기 위해 간략하게 도시한 메모리 셀 어레이의 블록도이다
도 8b는 도 8a의 메모리 셀 어레이에 대응하는 어드레스 매핑 테이블을 예시적으로 나타낸 도면이다.
도 9a 내지 도 9d는 웨어-레벨링 후 수행되는 셀 영역 클리어 동작 및 어드레스 매핑 테이블의 상태 값 변화를 예시적으로 나타낸 도면들이다.
도 10a 내지 도 10d는 호스트의 요청에 의해 일부 영역이 비할당된 경우에 대한 셀 영역 클리어 동작 및 어드레스 매핑 테이블의 상태 값 변화를 예시적으로 나타낸 도면들이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 ‘메모리 장치’라 함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 본 실시 예에서 메모리 셀 어레이(110)는 저항성 메모리 셀들을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로도 불릴 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 기입(write)(또는, 프로그램(program)), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도 1에 도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세서(processor), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface) 등을 포함할 수 있다. 램은 프로세서의 동작 메모리로서 이용될 수 있다. 프로세서는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시 예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 다른 실시 예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다.
본 실시 예에서, 복수의 메모리 셀들 각각은 적어도 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 하나의 메모리 셀에 2개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시 예에서, 하나의 메모리 셀에 3비트의 데이터가 기입되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 실시 예는 이에 한정되지 않고, 4비트 이상의 데이터가 기입될 수 있는 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(110)는 2차원 수평 구조로 배치된 메모리 셀들을 포함할 수 있다. 또는, 메모리 셀 어레이(110)는 3차원 수직 구조로 배치된 메모리 셀들을 포함할 수 있다.
본 실시 예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더에 연결되고 상기 비트 라인들은 하나의 컬럼 디코더에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 블록(block)(또는, 타일(Tile))으로 정의할 수 있다. 이후부터는 셀 영역이 블록(block) 단위인 것으로 예를 들어 설명할 것이다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항 변화 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화 물질(phase change material)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, Gete, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등과 같이 다양한 종류의 원소들을 화합한 물질 등을 포함할 수 있다. 상변화 물질은 상대적으로 저항이 높은 비정질 상태(amorphous state)와 상대적으로 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule’s heat) 및 냉각 시간에 의해 상(phash)이 변화될 수 있다.
가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 ReRAM(Resistive random-access memory)이 될 수 있다. 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 PRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀 어레이(110)의 메모리 셀들 각각에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다. 기입/독출 회로(120)는 복수의 메모리 셀들 중, 로우 디코더(미도시) 및 컬럼 디코더(미도시)에 의해 선택되는 메모리 셀에 전류 펄스 또는 전압 펄스를 제공함으로써, 선택된 메모리 셀에 대한 기입 및 독출 동작을 수행할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(130)은 기입 또는 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 전압들 및 전류들을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 제어 로직(130)의 제어 하에서 전압 및 전류들의 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 레벨이 증가하거나 또는 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 대응하는 저항 레벨을 가질 수 있으며, 각각의 메모리 셀들로 기입될 데이터에 따라 저항 레벨이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 레벨을 가지며, 리셋(Reset) 상태는 상대적으로 높은 저항 레벨을 가질 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 컨트롤러(200)의 구현 예를 나타낸 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 중앙 처리 장치(CPU, 210), 램(RAM)(220), 마모도 관리부(230), 셀 영역 관리부(240), 호스트 인터페이스(250), 에러 정정 코드(error correction code) 유닛(ECC unit, 260) 및 메모리 인터페이스(270)를 포함할 수 있다. 메모리 컨트롤러(200)는 도 2에 도시한 구성들 이외에도 다양한 구성들을 더 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 메모리 시스템(10)이 채용된 장치의 초기 부팅에 필요한 코드 데이터(code)를 저장하는 ROM(read only memory)이나, 버퍼 메모리 장치를 제어하는 버퍼 메모리 컨트롤러 등을 더 포함할 수 있다.
중앙 처리 장치(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있으며, 일 예로서 메모리 장치(100)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 또한, 중앙 처리 장치(210)는 메모리 컨트롤러(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
램(220)은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)일 수 있다. 램(220)은 메모리 장치(100)에 기입될 데이터 또는 메모리 장치(100)로부터 독출된 데이터를 임시로 저장할 수 있다. 즉, 램(220)은 메모리 컨트롤러(200)의 버퍼 메모리(buffer memory)로서 동작할 수 있다. 램(200)은 중앙 처리 장치(210)에 의해 구동되는 펌웨어를 저장할 수 있다. 또한, 램(220)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 램(220)는 중앙 처리 장치(210)의 동작 메모리(working memory)로서 동작할 수 있다. 도 2에서는 램(220)이 메모리 컨트롤러(200) 내에 포함되는 것으로 도시하였으나, 램(220)은 메모리 컨트롤러(200)의 외부에 구비될 수도 있다.
램(220)은 어드레스 매핑 테이블(AMT)을 저장할 수 있다. 어드레스 매핑 테이블(AMT)은 호스트로부터 수신되는 논리 블록 어드레스(logical block address, LBA)와 이에 대응하는 메모리 장치(100)의 실제 어드레스 즉, 물리 블록 어드레스(physical block address, PBA) 간의 매핑 정보를 저장하도록 구성될 수 있다. 또한, 어드레스 매핑 테이블(AMT)은 각 물리 블록 어드레스(PBA) 별 상태 정보를 포함하도록 구성될 수 있다. 어드레스 매핑 테이블(AMT)에 대해서는 이후 도면을 참조하여 구체적으로 설명될 것이다.
마모도 관리부(230)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(B1~Bk, 도 4 참조) 각각에 대한 마모도(wear-level)를 관리하도록 구성될 수 있다. 예를 들어, 마모도 관리부(230)는 각 메모리 블록(B1~Bk)에 대한 기입 카운트(또는 프로그램 카운트)를 확인하고, 기 설정된 임계 카운트를 초과하는 기입 카운트를 갖는 메모리 블록에 저장된 데이터를 상대적으로 기입 카운트가 낮은 메모리 블록으로 이동 및 저장함으로써 메모리 블록들(B1~Bk) 각각에 대한 마모도(wear-level)를 평준화할 수 있다. 마모도 관리부(230)는 중앙 처리 장치(210)의 제어에 의해 동작할 수 있다.
이때, 복수의 메모리 블록들 중 제1 메모리 블록(예컨대, 기입 카운트가 기 설정된 임계 카운트를 초과한 메모리 블록)에 기 저장된 데이터가 제2 메모리 블록(예컨대, 상대적으로 기입 카운트가 낮은 메모리 블록)으로 이동 및 저장되면, 제1 메모리 블록의 메모리 셀들에 저장된 데이터는 무효 데이터가 되고 제2 메모리 블록의 메모리 셀들에 저장된 데이터는 유효 데이터가 될 수 있다. 즉, 제1 메모리 블록에 저장된 데이터는 쓸모없는 데이터가 된다. 본 실시 예에서, 무효 데이터가 저장된 메모리 블록은 클리어(clear) 대상 블록이 될 수 있다.
또한, 제1 메모리 블록으로부터 제2 메모리 블록으로 데이터가 이동 및 저장되면, 제1 메모리 블록에 대한 물리 블록 어드레스(PBA)에 매핑된 논리 블록 어드레스(LBA)는 제2 메모리 블록에 대한 물리 블록 어드레스(PBA)에 리매핑(remapping)될 수 있다. 이에 따라, 호스트에서는 동일한 논리 블록 어드레스(LBA)에 대한 액세스를 요청하지만 메모리 컨트롤러(200)에서는 이전에 매핑된 제1 메모리 블록의 물리 블록 어드레스(PBA)가 아닌 리매핑된 제2 메모리 블록의 물리 블록 어드레스(PBA)를 액세스할 수 있다.
셀 영역 관리부(240)는 메모리 셀 어레이(110)의 셀 영역들 즉, 메모리 블록들(B1~Bk)의 상태를 확인하고, 메모리 블록들(B1~Bk)의 상태에 따라 각 메모리 블록(B1~Bk)에 대한 클리어(clear) 수행 여부를 판단할 수 있다. 본 실시 예에서 클리어(clear)는 메모리 블록의 모든 메모리 셀들을 하나의 상태에 해당하는 값을 갖도록 만드는 것을 의미할 수 있다. 이에 따라, 클리어된 메모리 블록(예컨대, 프리 블록)의 모든 메모리 셀들은 제1 상태 또는 제2 상태를 가질 수 있다.
셀 영역 관리부(240)는 어드레스 매핑 테이블(AMT)의 상태 값 필드에 저장된 각 물리 블록 어드레스(PBA)에 대한 상태 값들을 확인하고, 상태 값들에 근거하여 복수의 메모리 블록들(B1~Bk) 중 클리어(clear)할 메모리 블록이 존재하는지 여부를 판단할 수 있다. 클리어(clear)할 메모리 블록이 존재하면, 셀 영역 관리부(240)는 해당 메모리 블록에 대한 클리어(clear) 동작을 수행하기 위한 셀 클리어 커맨드(CMD_cc)를 생성하여 메모리 인터페이스(270)를 통해 메모리 장치(100)로 제공할 수 있다. 셀 영역 관리부(240)는 중앙 처리 장치(210)의 제어에 의해 동작할 수 있다.
호스트 인터페이스(250)는 호스트와 메모리 컨트롤러(200) 사이의 인터페이스를 제공하며, 호스트로부터 메모리 동작의 요청을 수신한다. 예컨대, 호스트 인터페이스(250)는 호스트로부터 데이터의 독출 및 기입 등과 같은 다양한 요청들을 수신하고, 이에 응답하여 메모리 장치(100)에서 수행될 메모리 동작들에 대응하는 다양한 내부 신호들을 발생시킨다. 예를 들어, 메모리 컨트롤러(200)는 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있으며, 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), Parallel-ATA, SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), IDE(Integrated Drive Electronics), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
ECC 유닛(260)은 기입 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩을 수행할 수 있으며, 이에 따라 메모리 장치(100)로부터 독출된 데이터에 대해 에러 검출 결과를 발생하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. ECC 유닛(260)은 소정 단위의 데이터 별로 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. ECC 유닛(260)은 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. ECC 인코딩은 메모리 장치(100)에 기입될 데이터에 대한 패리티 비트를 생성하는 동작을 포함하며, ECC 디코딩은 패리티 비트를 이용하여 메모리 장치(100)로부터 독출된 데이터로부터 에러 비트를 검출하고, 검출된 에러 비트를 정정하는 동작을 포함한다.
ECC 유닛(260)은 소정의 에러 정정 능력을 갖도록 설정될 수 있으며, 에러 정정 능력이 높아질수록 동일 사이즈의 데이터 당 생성되는 패리티 비트 수는 증가할 수 있다. 예컨대, 에러 정정 능력이 높아질수록 소정의 데이터 사이즈(또는 ECC 단위) 당 더 많은 비트의 에러를 정정할 수 있다. 도 2에서는 ECC 유닛(260)이 메모리 컨트롤러(200) 내부의 구성요소인 것으로 도시되었으나, ECC 유닛(260)의 기능은 메모리 장치(100)에 구현되도록 구성되어도 무방하다.
메모리 인터페이스(270)는 메모리 컨트롤러(200)와 메모리 장치(100) 사이의 인터페이스를 제공할 수 있다. 메모리 컨트롤러(200)는 메모리 인터페이스(270)를 통해 메모리 장치(100)로 호스트의 요청에 대응하는 커맨드 또는 백그라운드 동작들에 대응하는 커맨드 등을 제공할 수 있다. 메모리 인터페이스(270)를 통해 기입 데이터 및 독출 데이터가 메모리 컨트롤러(200)와 메모리 장치(100)로 송수신될 수 있다.
도 3은 도 1의 메모리 장치(100)의 구현 예를 나타낸 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 컬럼 디코더(160)를 더 포함할 수 있다. 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예를 들어 본 실시 예를 설명하기로 한다.
커맨드(CMD)에 수반하여 액세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 컬럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다. 컬럼 디코더(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 컬럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한, 기입/독출 회로(120)는 기입 결과 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과 신호, 예컨대 패스 또는 페일(P/F) 신호를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 로우 디코더(150) 또는 컬럼 디코더(160)에 선택적으로 연결될 수 있다. 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 기입 회로(121)는 컬럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고도 불릴 수 있다. 프로그램 펄스는 전류 펄스 또는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋(set) 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋(reset) 기입 동작을 수행할 수 있다.
독출 회로(122)는 컬럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 메모리 셀(MC)의 저항 레벨을 판별하여 저장된 데이터(DATA)를 독출할 수 있다. 독출 회로(122)는 비트 라인(BL)의 전압을 센싱하고, 센싱된 전압을 기준 전압과 비교하여 선택된 메모리 셀(MC)의 저항 레벨을 판별할 수 있다. 메모리 셀(MC)이 멀티 레벨 셀일 경우, 독출 회로(122)는 센싱된 비트 라인(BL)의 전압을 복수의 기준 전압과 비교하여 선택된 메모리 셀(MC)의 저항 레벨을 판별할 수 있다.
메모리 컨트롤러(200)로부터 일반 독출 커맨드(CMD_op)가 수신되면, 독출 회로(122)는 대응하는 메모리 셀들(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 메모리 컨트롤러(200)로부터 셀 클리어 커맨드(CMD_cc)가 수신되면, 독출 회로(122)는 대응하는 메모리 셀들(MC)에 대한 저항 상태들을 독출하는 선 독출(pre-read) 동작을 수행할 수 있다. 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
일반 독출 동작에서 독출 회로(122)는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 선 독출 동작 및 검증 독출 동작에서 독출 회로(122)는 독출된 데이터(DATA) 및 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
기입 회로(121) 및 독출 회로(122)는 도 3에 도시한 것처럼 비트 라인(BL)에 연결될 수 있으나, 특별히 이에 한정되는 것은 아니다. 다른 실시 예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 또 다른 실시 예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시 예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.
전압 생성부(140)는 제어 로직(130)으로부터 제공되는 전압 제어 신호(CTRL_vol)에 근거하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 전압들을 생성할 수 있다. 전압 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성부(140)는 메모리 셀(MC)에 저장된 데이터를 독출하기 위하여 적어도 하나 이상의 기준 전압들을 생성할 수 있다. 멀티 레벨 셀의 데이터를 독출하기 위해 생성된 복수의 기준 전압들은 순차적으로 독출 회로(122)에 제공될 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD_op, CMD_cc), 어드레스(ADDR_op, ADDR_cc) 및 제어 신호(CTRL)에 근거하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나, 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하거나, 또는 메모리 셀 어레이(110)의 특정 셀 영역을 클리어하기 위한 각종 제어 신호를 출력할 수 있다. 여기에서, 특정 셀 영역은 메모리 블록 전체이거나 또는 일부일 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 컬럼 디코더(160)에 제공될 수 있다. 이에 따라, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD_op) 및 제어 신호(CTRL)에 근거하여 일반 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 일반 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다. 제어 로직(130)은 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 컬럼 디코더(160)에 컬럼 어드레스(Y_ADDR)를 제공할 수 있다. 또한, 제어 로직(130)은 커맨드(CMD_cc) 및 제어 신호(CTRL)에 근거하여 클리어 동작 제어 신호들(CTRL_cc)을 생성할 수 있고, 생성된 클리어 동작 제어 신호들(CTRL_cc)을 기입/독출 회로(120)에 제공할 수 있다. 제어 로직(130)은 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 컬럼 디코더(160)에 컬럼 어드레스(Y_ADDR)를 제공할 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)의 구현 예를 나타낸 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(B1~Bk)을 포함할 수 있다. 각 메모리 블록(B1~Bk)은 복수의 페이지들(P1~Pi)을 포함할 수 있으며, 각 페이지(P1~Pi)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 호스트에서 인식할 수 있는 제1 영역(111) 및 호스트에서 인식할 수 없는 제2 영역(112)을 포함할 수 있다. 호스트에서 인식 가능한 제1 영역(111)은 사용자 영역으로도 불릴 수 있다. 또한, 호스트에서 인식할 수 없는 제2 영역(112)은 스페어 영역으로도 불릴 수 있다.
예컨대, 메모리 셀 어레이(110)의 제1 영역(111)은 j 개의 메모리 블록들(B1~Bj)을 포함할 수 있고, 제2 영역(112)은 k-j 개의 메모리 블록들(Bj+1~Bk)을 포함할 수 있다. 여기에서, i, j, k는 각각 1 이상의 자연수이며, k는 j보다 클 수 있다. 호스트는 메모리 셀 어레이(110)에서 제1 영역(111)에 해당하는 물리 블록 어드레스(PBA)들에 대응하는 논리 블록 어드레스(LBA)들을 메모리 시스템(10)으로 전송할 수 있다.
도 5는 도 4의 메모리 셀 어레이(110)의 구현 예를 나타낸 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시 예에 따라 다양하게 변경될 수 있다. 도 5에는 수평 구조의 2차원 메모리가 도시되었으나 본 실시 예는 특별히 이에 한정되지 않고, 수직 구조의 3차원 메모리일 수도 있다.
본 실시 예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(S)는 스위칭 소자라고 지칭할 수 있다.
선택 소자(S)는 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 가변 저항 소자(R) 사이에 연결되며, 가변 저항 소자(R)는 선택 소자(S)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 실시 예는 특별히 이에 한정되지 않는다. 다른 실시 예에서, 가변 저항 소자(R)는 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 선택 소자(S)의 사이에 연결되고, 선택 소자(S)는 가변 저항 소자(R)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수도 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
선택 소자(S)는 복수의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 선택 소자(S)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 5에서, 선택 소자(S)는 다이오드인 것으로 도시되었으나, 본 실시 예는 특별히 이에 한정되지 않으며, 선택 소자(S)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 6a 내지 도 6c는 도 5의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 6a를 참조하면, 메모리 셀(MC1)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MC1)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 6b를 참조하면, 메모리 셀(MC2)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르는 누설 전류를 차단할 수 있다.
도 6c를 참조하면, 메모리 셀(MC3)은 가변 저항 소자(Rc)와 3상 스위치(S2)를 포함할 수 있다. 3상 스위치(S2)는 워드 라인(WL) 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 및 차단하도록 구성될 수 있다. 3상 스위치(S2)는 트랜지스터 또는 OTS(ovonic threshold switch) 스위치일 수 있다. 3상 스위치(S2)를 이용하는 경우, 가변 저항 소자(Rc)의 양단의 전압 레벨을 조절하기 위하여, 소스 라인(SL)이 추가로 구비될 수 있다. 3상 스위치(S2)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수 있다.
도 7a는 본 발명의 실시 예에 따른 어드레스 매핑 테이블(AMT)의 구현 예를 나타낸 도면이고, 도 7b는 도 7a의 상태 값 필드에 저장되는 상태 값(status value)들 및 각 상태 값이 나타내는 의미를 예시적으로 나타낸 도면이다.
도 7a를 참조하면, 어드레스 매핑 테이블(AMT)은 y 개의 물리 블록 어드레스(PBA)들, 각 물리 블록 어드레스(PBA)에 매핑되는 x 개의 논리 블록 어드레스(LBA)들 및 각 물리 블록 어드레스(PBA)에 대응하는 상태 값들을 저장하도록 구성될 수 있다. 여기에서, y 및 x는 각각 1 이상의 자연수일 수 있고, y는 x보다 클 수 있다. 어드레스 매핑 테이블(AMT)의 상태 값 필드에 저장되는 상태 값들 및 의미를 도 7b에 예시적으로 도시하였다.
도 7b에서는 상태 값이 3비트(bit)로 표현되는 것을 예를 들어 도시하였으나, 상태 값의 표현 예가 특별히 이에 한정되는 것은 아니다. 또한, 도 7b에서는 8 가지의 상태 값들을 예로써 도시하였으나, 상태 값들의 개수가 특별히 이에 한정되는 것은 아니며 설계 또는 필요에 따라 달라질 수 있다. 설명의 편의를 위하여 본 실시 예에서는 8가지의 상태를 3비트의 값으로 표현한 8개의 상태 값을 사용하는 것으로 가정한다.
도 7a 및 도 7b를 참조하면, 어드레스 매핑 테이블(AMT)에서 각 물리 블록 어드레스(PBA)에 대한 상태 값 필드에는 8가지의 상태들 즉, 프리 영역, 사용되지 않은 할당 영역, 유효 데이터가 저장된 할당 영역, 무효 데이터가 저장된 할당 영역, 사용되지 않은 스페어 영역, 유효 데이터가 저장된 스페어 영역, 무효 데이터가 저장된 스페어 영역, 또는 비할당 영역을 나타내는 상태들 중 하나의 상태에 대응하는 상태 값이 저장될 수 있다.
프리 영역(free area)은 클리어된 셀 영역을 의미할 수 있다. 할당 영역은 메모리 셀 어레이(110)의 제1 영역(111) 중 호스트가 사용하는 셀 영역을 의미할 수 있다. 비할당 영역은 메모리 셀 어레이(110)의 제1 영역(111) 중 호스트가 사용하지 않는 셀 영역을 의미할 수 있다. 스페어 영역은 호스트가 인식할 수 없는 셀 영역 즉, 메모리 셀 어레이(110)의 제2 영역(112)을 의미할 수 있다.
사용되지 않은 할당 영역은 호스트의 요청에 따른 기입 동작이 수행되지 않은 셀 영역을 의미할 수 있다. 유효 데이터가 저장된 할당 영역은 호스트의 요청에 따른 기입 동작이 수행된 셀 영역을 의미할 수 있다. 무효 데이터가 저장된 할당 영역은 기 저장된 데이터가 다른 셀 영역(할당 영역 또는 스페어 영역)으로 이동 및 저장된 셀 영역을 의미할 수 있다.
사용되지 않은 스페어 영역은 어떠한 데이터도 기입되지 않은 셀 영역을 의미할 수 있다. 유효 데이터가 저장된 스페어 영역은 메모리 컨트롤러(200)의 판단에 의해 다른 셀 영역(예를 들어, 할당 영역의 셀 영역)으로부터 데이터가 이동 및 기입된 셀 영역을 의미할 수 있다. 예를 들어, 할당 영역 중 유효 데이터가 저장된 특정 셀 영역의 기입 카운트가 기 설정된 카운트를 초과하는 경우, 메모리 컨트롤러(200)는 특정 셀 영역에 기 저장된 데이터를 스페어 영역에 기입하도록 메모리 장치(100)를 제어할 수 있다. 무효 데이터가 저장된 스페어 영역은 기 저장된 데이터가 다른 셀 영역으로 이동 및 기입된 셀 영역을 의미할 수 있다.
본 실시 예에서는 무효 데이터가 저장된 할당 영역, 무효 데이터가 저장된 스페어 영역 및 비할당 영역은 모두 클리어 대상 셀 영역에 해당할 수 있다. 즉, 메모리 셀 어레이(110)에서 쓸모 없는 데이터가 저장된 셀 영역들 및 호스트가 사용하지 않는 셀 영역들은 모두 클리어 대상 셀 영역에 해당할 수 있다. 메모리 컨트롤러(200)는 어드레스 매핑 테이블(AMT)의 상태 값 필드를 참조하여 무효 데이터가 저장된 할당 영역, 무효 데이터가 저장된 스페어 영역 및 비할당 영역에 해당하는 셀 영역이 존재하는지 여부를 판단하고, 해당 셀 영역에 대한 클리어 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
도 8a는 본 발명의 실시 예에 따른 셀 영역 클리어 동작을 설명하기 위해 예시적으로 나타낸 메모리 셀 어레이(110)의 블록도이고, 도 8b는 도 8a의 메모리 셀 어레이(110)에 대응하는 어드레스 매핑 테이블(AMT)을 예시적으로 나타낸 도면이다. 도면의 간략화 및 설명의 편의를 위해 메모리 셀 어레이(110)는 4개의 메모리 블록들(B1~B4)을 포함하고, 각 메모리 블록(B1~B4)은 3개의 페이지들을 포함하는 것으로 가정한다. 또한, 메모리 셀 어레이(110)의 제1 영역(111) 즉, 사용자 영역은 3개의 메모리 블록들(B1~B3)을 포함하고, 제2 영역(112)즉, 스페어 영역은 1개의 메모리 블록(B4)을 포함하는 것으로 가정한다.
도 8a를 참조하면, 메모리 셀 어레이(110)의 제1 메모리 블록(B1)은 호스트의 기입 요청에 대응하는 기입 데이터가 저장된 유효 데이터가 저장된 할당 영역이다. 그리고, 나머지 제2 및 제3 메모리 블록들(B2, B3)은 사용되지 않은 할당 영역이다. 이에 따라, 도 8b에 도시한 바와 같이, 어드레스 매핑 테이블(AMT)에서 제1 메모리 블록(B1)에 해당하는 물리 블록 어드레스들(1~3)에는 대응하는 논리 블록 어드레스들(1~3)이 매핑된다. 또한, 물리 블록 어드레스 ‘1~3’, 물리 블록 어드레스 ‘4~9’ 및 물리 블록 어드레스 ‘10-12’ 각각에 대한 상태 값 필드에는 유효 데이터가 저장된 할당 영역에 해당하는 상태 값 ‘010’, 사용되지 않은 할당 영역에 해당하는 상태 값 ‘001’ 및 사용되지 않은 스페어 영역에 해당하는 상태 값 ‘100’이 저장될 수 있다.
이때, 제1 메모리 블록(B1)의 기입 카운트가 기 설정된 임계 카운트를 초과하면, 메모리 컨트롤러(200, 도 2 참조)의 마모도 관리부(230, 도 2 참조)는 제1 메모리 블록(B1)에 기 저장된 데이터를 다른 메모리 블록 예컨대, 상대적으로 기입 카운트가 낮은 메모리 블록으로 이동 및 저장할 수 있다. 본 실시 예에서는 제1 메모리 블록(B1)에 기 저장된 데이터가 제2 영역(112)의 제4 메모리 블록(B4)으로 이동 및 저장되는 것을 예를 들어 설명한다.
도 9a를 참조하면, 제1 메모리 블록(B1)에 기 저장된 데이터가 제4 메모리 블록(B4)으로 이동 및 저장됨에 따라, 제1 메모리 블록(B1)에 기 저장된 데이터는 무효 데이터가 되고, 제4 메모리 블록(B4)에 저장된 데이터는 유효 데이터가 될 것이다. 이에 따라, 도 9b에 도시한 바와 같이, 어드레스 매핑 테이블(AMT)에서 제1 메모리 블록(B1)에 해당하는 물리 블록 어드레스들(1~3)에는 대응하는 논리 블록 어드레스들(1~3)은 제4 메모리 블록(B4)에 해당하는 물리 블록 어드레스들(10~12)에 리매핑된다. 또한, 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대한 상태 값 필드에는 무효 데이터가 저장된 할당 영역을 나타내는 상태 값 ‘011’이 저장되고, 제4 메모리 블록(B4)의 물리 블록 어드레스들 ‘10~12’에 대한 상태 값 필드에는 유효 데이터가 저장된 스페어 영역을 나타내는 상태 값 ‘101’이 저장될 수 있다.
셀 영역 관리부(240)는 어드레스 매핑 테이블(AMT)의 상태 값 필드를 참조하여 클리어(clear)할 셀 영역이 있는지를 판단할 수 있다. 도 9b에 도시된 바와 같이, 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대한 상태 값이 ‘011’이므로, 셀 영역 관리부(240)는 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역을 클리어(clear)할 셀 영역으로 판단하고, 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대한 클리어(clear) 동작을 수행하기 위한 셀 클리어 커맨드(CMD_cc) 및 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 해당하는 어드레스(ADDR_cc)를 메모리 인터페이스(270)를 통해 메모리 장치(100)로 제공할 수 있다.
메모리 장치(100)의 제어 로직(130, 도 3 참조)은 메모리 컨트롤러(200)로부터 수신된 셀 클리어 커맨드(CMD_cc) 및 어드레스(ADDR_cc)에 근거하여 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 기 저장된 데이터를 독출하고, 비교부(131)를 이용하여 독출된 데이터와 기준 전압을 비교하고, 셋/리셋 판단부(132)를 이용하여 독출된 데이터가 셋(set) 상태인지 또는 리셋(reset) 상태인지를 판단할 수 있다. 예를 들어, 셋/리셋 판단부(132)는 독출된 데이터의 각 비트가 셋(set) 상태인지 또는 리셋(reset) 상태인지 여부를 판단할 수 있다.
제어 로직(130)은 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역의 메모리 셀들을 모두 셋(set) 상태 또는 리셋(reset) 상태로 만들기 위한 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다. 구체적으로, 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역으로부터 독출된 데이터의 비트들이 셋(set) 상태인 비트들과 리셋(reset) 상태인 비트들이 혼재된 경우, 제어 로직(130)은 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역의 메모리 셀들 중 셋(set) 상태인 메모리 셀들을 제외한 나머지 메모리 셀들 즉, 리셋(reset) 상태인 메모리 셀들만 셋(set) 상태로 만들기 위한(또는 프로그램하기 위한) 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다. 또는, 제어 로직(130)은 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역의 메모리 셀들 중 리셋(reset) 상태인 메모리 셀들을 제외한 나머지 메모리 셀들 즉, 셋(set) 상태인 메모리 셀들만 리셋(reset) 상태로 만들기 위한(또는 프로그램하기 위한) 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다.
이에 따라, 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역의 메모리 셀들은 모두 셋(set) 상태가 되거나 또는 리셋(reset) 상태가 될 수 있으며, 이로써 제1 메모리 블록(B1)의 물리 블록 어드레스들 ‘1~3’에 대응하는 셀 영역에 대한 클리어(clear) 동작이 완료될 수 있다. 제1 메모리 블록(B1)이 클리어(clear)된 메모리 셀 어레이(110)를 도 9c에 도시하였다. 또한, 도 9d에 도시한 바와 같이, 어드레스 매핑 테이블(AMT)에서 제1 메모리 블록(B1)에 해당하는 물리 블록 어드레스들 ‘1~3’에 대한 상태 값 필드에는 프리 영역을 나타내는 상태 값 ‘000’이 저장될 수 있다.
한편, 전술한 바와 같이, 제1 영역(111)은 호스트가 사용하지 않는 비할당 영역을 포함할 수 있다. 이는, 호스트로부터 제1 영역(111) 중 특정 셀 영역은 사용하지 않음을 나타내는 정보가 수신됨으로써 메모리 컨트롤러(200)가 인식할 수 있다. 예를 들어, 호스트로부터 제1 영역(111)의 제2 메모리 블록(B2)을 사용하지 않음을 나타내는 정보가 수신된 것을 예를 들어 설명한다.
도 10a 및 도 10b에 도시한 바와 같이, 제1 메모리 블록(B1)은 호스트의 기입 요청에 따라 유효 데이터가 저장된 할당 영역이고, 제2 메모리 블록(B2)은 호스트가 사용하지 않는 비할당 영역인 경우, 어드레스 매핑 테이블(AMT)에서 비할당 영역인 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 대한 상태 값 필드에는 비할당 영역을 나타내는 상태 값 ‘111’이 저장될 수 있다.
이에 따라, 셀 영역 관리부(240)는 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 대응하는 셀 영역을 클리어(clear)할 셀 영역으로 판단하고, 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 대한 클리어(clear) 동작을 수행하기 위한 셀 클리어 커맨드(CMD_cc) 및 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 해당하는 어드레스(ADDR_cc)를 메모리 인터페이스(270)를 통해 메모리 장치(100)로 제공할 수 있다. 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 대응하는 셀 영역에 대한 클리어(clear) 동작은 위에서 상세히 설명하였으므로 여기에서는 생략한다.
클리어(clear)된 제2 메모리 블록(B2)의 물리 블록 어드레스들 ‘4~6’에 대응하는 셀 영역의 메모리 셀들은 모두 셋(set) 상태가 되거나 또는 리셋(reset) 상태가 될 수 있다. 제2 메모리 블록(B2)이 클리어(clear)된 메모리 셀 어레이(110)를 도 10c에 도시하였다. 또한, 도 10d에 도시한 바와 같이, 어드레스 매핑 테이블(AMT)에서 제2 메모리 블록(B2)에 해당하는 물리 블록 어드레스들 ‘4~6’에 대한 상태 값 필드에는 프리 영역에 해당하는 상태 값 ‘000’이 저장될 수 있다.
이와 같이, 프리 영역의 메모리 셀들은 모두 동일한 상태를 가지므로, 메모리 컨트롤러(200)는 프리 영역에 대한 첫 번째 기입 동작 시 현재 상태와 다른 상태로 프로그램되어야 할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 프리 영역의 메모리 셀들이 모두 셋(set) 상태로 클리어된 경우, 메모리 컨트롤러(200)는 프리 영역에 대한 첫 번째 기입 동작 시 리셋(reset) 상태로 프로그램되어야할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 또는, 프리 영역의 메모리 셀들이 모두 리셋(reset) 상태로 클리어된 경우, 메모리 컨트롤러(200)는 프리 영역에 대한 첫 번째 기입 동작 시 셋(set) 상태로 프로그램되어야할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
또한, 프리 영역의 메모리 셀들이 모두 셋(set) 상태로 클리어된 경우, 호스트로부터 수신된 기입 요청이 프리 영역의 모든 메모리 셀들을 셋(set) 상태로 만들기 위한 기입 요청이면, 메모리 컨트롤러(200)는 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기할 수 있다. 마찬가지로, 프리 영역의 메모리 셀들이 모두 리셋(reset) 상태로 클리어된 경우, 호스트로부터 수신된 기입 요청이 프리 영역의 모든 메모리 셀들을 리셋(reset) 상태로 만들기 위한 기입 요청이면, 메모리 컨트롤러(200)는 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기할 수 있다.
이에 따라, 리셋(reset) 상태인 메모리 셀을 다시 리셋(reset) 상태로 프로그램하는 경우를 방지함으로써, 메모리 셀로 과다한 전류가 흐름에 따라 메모리 셀의 특성이 나빠지는 문제를 개선할 수 있으며, 아울러, 프로그램 시 소모되는 파워를 감소시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 순서도이다. 도 11을 참조하여 본 실시 예에 따른 메모리 시스템의 동작 방법을 설명함에 있어서 도 1 내지 도 10d가 참조될 수 있다.
S1110 단계에서, 메모리 컨트롤러(200)의 셀 영역 관리부(240)는 어드레스 매핑 테이블(AMT)의 셀 영역 별 상태 값 필드를 참조하여 클리어할 제1 셀 영역이 존재하는지 여부를 판단할 수 있다. 셀 영역은 대응하는 복수의 물리 블록 어드레스들을 포함하고, 어드레스 매핑 테이블(AMT)의 상태 값 필드에는 복수의 물리 블록 어드레스들 각각에 대응하는 상태 값이 저장될 수 있다. 각각의 물리 블록 어드레스에 대한 상태 값은 각 물리 블록 어드레스에 대응하는 페이지의 상태에 따라 갱신될 수 있다. 어드레스 매핑 테이블(AMT)의 상태 값 필드에 저장되는 상태 값들에 대해서는 위에서 설명하였으므로, 여기에서 상태 값들에 대한 상세한 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 셀 영역 관리부(240)는 어드레스 매핑 테이블(AMT)의 상태 값 필드를 참조하여 무효 데이터가 저장된 할당 영역을 나타내는 상태 값 ‘011’, 무효 데이터가 저장된 스페어 영역을 나타내는 상태 값 ‘110’ 및 비할당 영역을 나타내는 상태 값 ‘111’이 저장된 물리 블록 어드레스들이 존재하면 해당 물리 어드레스들을 포함하는 셀 영역을 클리어할 제1 셀 영역으로 판단할 수 있다.
S1120 단계에서, 메모리 컨트롤러(200)는 클리어할 제1 셀 영역의 모든 메모리 셀들을 제1 상태 또는 제2 상태로 만들기 위한 클리어 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 여기에서, 제1 상태는 셋(set) 상태를 의미하고, 제2 상태는 리셋(reset) 상태를 의미할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 셀 영역을 클리어하기 위한 셀 클리어 커맨드(CMD_cc)를 생성하고, 생성된 셀 클리어 커맨드(CMD_cc)와 제1 셀 영역의 위치를 지시하는 어드레스(ADDR_cc)를 함께 메모리 장치(100)로 제공할 수 있다.
메모리 장치(100)의 제어 로직(130)은 메모리 컨트롤러(200)로부터 수신된 셀 클리어 커맨드(CMD_cc) 및 어드레스(ADDR_cc)에 근거하여 제1 셀 영역의 메모리 셀들에 기 저장된 데이터를 독출하고, 비교부(131)를 이용하여 독출된 데이터와 기준 전압을 비교하고, 셋/리셋 판단부(132)를 이용하여 독출된 데이터의 각 비트가 셋(set) 상태인지 또는 리셋(reset) 상태인지를 판단한다. 이어서, 제어 로직(130)은 제1 셀 영역의 모든 메모리 셀들을 셋(set) 상태 또는 리셋(reset) 상태로 만들기 위한 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다.
예를 들어, 제어 로직(130)은 제1 셀 영역의 메모리 셀들 중 셋(set) 상태인 메모리 셀들을 제외한 나머지 메모리 셀들 즉, 리셋(reset) 상태인 메모리 셀들만 셋(set) 상태로 만들기 위한 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다. 또는, 제어 로직(130)은 제1 셀 영역의 메모리 셀들 중 리셋(reset) 상태인 메모리 셀들을 제외한 나머지 메모리 셀들 즉, 셋(set) 상태인 메모리 셀들만 리셋(reset) 상태로 만들기 위한 기입 동작을 수행하도록 기입/독출 회로(120)를 제어할 수 있다. 이에 따라, 제1 셀 영역의 메모리 셀들은 모두 셋(set) 상태가 되거나 또는 리셋(reset) 상태가 될 수 있으며, 이로써 제1 셀 영역에 대한 클리어(clear) 동작이 완료된다.
S1130 단계에서, 호스트로부터 클리어된 제1 셀 영역 즉, 프리 영역을 제1 상태 또는 제2 상태로 만들기 위한 기입 요청이 수신되면, 메모리 컨트롤러(200)는 해당 기입 요청을 처리하지 않고 폐기할 수 있다. 예를 들어, 프리 영역의 메모리 셀들이 모두 셋(set) 상태로 클리어된 경우, 호스트로부터 수신된 기입 요청이 프리 영역의 모든 메모리 셀들을 셋(set) 상태로 만들기 위한 기입 요청이면, 메모리 컨트롤러(200)는 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기할 수 있다. 마찬가지로, 프리 영역의 메모리 셀들이 모두 리셋(reset) 상태로 클리어된 경우, 호스트로부터 수신된 기입 요청이 프리 영역의 모든 메모리 셀들을 리셋(reset) 상태로 만들기 위한 기입 요청이면, 메모리 컨트롤러(200)는 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기할 수 있다.
도면 상에 도시하지는 않았으나, 메모리 컨트롤러(200)는 프리 영역에 대한 첫 번째 기입 동작 시 현재 상태와 다른 상태로 프로그램되어야 할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수도 있다. 예를 들어, 제1 셀 영역의 메모리 셀들이 모두 셋(set) 상태로 클리어된 경우, 메모리 컨트롤러(200)는 제1 셀 영역에 대한 첫 번째 기입 동작 시 리셋(reset) 상태로 프로그램되어야할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 또는, 제1 셀 영역의 메모리 셀들이 모두 리셋(reset) 상태로 클리어된 경우, 메모리 컨트롤러(200)는 프리 영역에 대한 첫 번째 기입 동작 시 셋(set) 상태로 프로그램되어야할 메모리 셀들만을 프로그램하도록 메모리 장치(100)를 제어할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 13은 본 발명의 실시 예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 13을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 차단 전압들의 개수 또는 차단 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 14를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 15에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 11에 도시된 실시예들을 이용하여 구현될 수 있다.
실시 예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 메모리 장치
110: 메모리 셀 어레이 120: 기입/독출 회로
121: 기입 회로 122: 독출 회로
130: 제어 로직 131: 비교부
132: 셋/리셋 판단부 140: 전압 생성부
150: 로우 디코더 160: 컬럼 디코더
200: 컨트롤러 210: CPU
220: RAM 230: 마모도 관리부
240: 셀 영역 관리부 250: 호스트 인터페이스
260: ECC 유닛 270: 메모리 인터페이스

Claims (19)

  1. 복수의 셀 영역들을 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 셀 영역들에 대한 물리 블록 어드레스들, 각 물리 블록 어드레스에 매핑되는 논리 블록 어드레스들 및 각 물리 블록 어드레스에 대한 상태 값들로 구성된 어드레스 매핑 테이블이 저장되는 램(RAM); 및
    상기 상태 값들에 근거하여 상기 복수의 셀 영역들 중 클리어(clear)할 제1 셀 영역이 존재하는지 여부를 판단하고, 상기 제1 셀 영역의 메모리 셀들을 모두 제1 상태 또는 제2 상태로 프로그램하기 위한 셀 클리어 커맨드를 생성하여 상기 메모리 장치로 전송하는 셀 영역 관리부를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 복수의 셀 영역들은 호스트가 인식할 수 있는 제1 영역 및 호스트가 인식할 수 없는 제2 영역으로 그룹화되는 메모리 시스템.
  3. 제2항에 있어서,
    상기 상태 값들은,
    상기 물리 블록 어드레스가 상기 제1 영역에 포함되고 상기 호스트가 사용하며 기입 동작이 수행되지 않음을 나타내는 제1 상태 값;
    상기 물리 블록 어드레스가 상기 제1 영역에 포함되고 상기 호스트가 사용하며 유효 데이터가 저장되었음을 나타내는 제2 상태 값;
    상기 물리 블록 어드레스가 상기 제1 영역에 포함되고 상기 호스트가 사용하며 저장된 데이터가 무효 데이터임을 나타내는 제3 상태 값;
    상기 물리 블록 어드레스가 상기 제1 영역에 포함되고 상기 호스트가 사용하지 않음을 나타내는 제4 상태 값;
    상기 물리 블록 어드레스가 상기 제2 영역에 포함되고 기입 동작이 수행되지 않음을 나타내는 제5 상태 값;
    상기 물리 블록 어드레스가 상기 제2 영역에 포함되고 유효 데이터가 저장되었음을 나타내는 제6 상태 값; 및
    상기 물리 블록 어드레스가 상기 제2 영역에 포함되고 무효 데이터가 저장되었음을 나타내는 제7 상태 값
    을 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 셀 영역 관리부는 상기 제3 상태 값, 상기 제4 상태 값 또는 상기 제7 상태 값에 대응하는 물리 블록 어드레스의 셀 영역을 상기 제1 셀 영역으로 판단하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 장치는,
    상기 셀 클리어 커맨드에 대응하여 상기 제1 셀 영역에 포함된 메모리 셀들에 대한 리드 동작을 수행하고, 독출된 데이터에 근거하여 각 메모리 셀이 상기 제1 상태인지 또는 상기 제2 상태인지를 판단하고, 상기 제1 셀 영역의 상기 메모리 셀들을 모두 상기 제1 상태 또는 상기 제2 상태로 만들기 위한 프로그램이 수행되도록 제어하는 제어 로직을 포함하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 제1 상태는 셋(set) 상태이고, 상기 제2 상태는 리셋(reset) 상태인 메모리 시스템.
  7. 제6항에 있어서,
    상기 제어 로직은 상기 메모리 셀들 중 셋(set) 상태인 메모리 셀들은 제외하고 리셋(reset) 상태인 메모리 셀들을 셋(set) 상태로 만들기 위한 프로그램이 수행되도록 제어하는 메모리 시스템.
  8. 제7항에 있어서,
    호스트로부터 수신된 기입 요청이 상기 제1 셀 영역을 상기 셋(set) 상태로 만들기 위한 기입 요청이면, 상기 메모리 컨트롤러는 상기 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기하는 메모리 시스템.
  9. 제6항에 있어서,
    상기 제어 로직은 상기 메모리 셀들 중 리셋(reset) 상태인 메모리 셀들은 제외하고 셋(set) 상태인 메모리 셀들을 리셋(reset) 상태로 만들기 위한 프로그램이 수행되도록 제어하는 메모리 시스템.
  10. 제9항에 있어서,
    호스트로부터 수신된 기입 요청이 상기 제1 셀 영역을 상기 리셋(reset) 상태로 만들기 위한 기입 요청이면, 상기 메모리 컨트롤러는 상기 호스트로부터 수신된 기입 요청을 처리하지 않고 폐기하는 메모리 시스템.
  11. 제5항에 있어서,
    상기 제어 로직은,
    상기 제1 셀 영역의 상기 메모리 셀들로부터 독출된 데이터와 기준 전압을 비교하는 비교부; 및
    상기 비교 결과에 따라 상기 각 메모리 셀이 셋(set) 상태인지 또는 리셋(reset) 상태인지 여부를 판단하는 셋/리셋 판단부
    를 포함하는 메모리 시스템.
  12. 제1항에 있어서,
    상기 메모리 컨트롤러는 상기 복수의 셀 영역들 각각에 대한 기입 카운트를 확인하고, 기입 카운트가 기 설정된 임계 카운트를 초과하는 셀 영역에 저장된 데이터를 상대적으로 기입 카운트가 낮은 다른 셀 영역으로 이동 및 저장하는 마모도 관리부를 더 포함하는 메모리 시스템.
  13. 메모리 장치의 복수의 셀 영역들에 대한 물리 블록 어드레스들, 각 물리 블록 어드레스에 매핑되는 논리 블록 어드레스들 및 각 물리 블록 어드레스에 대한 상태 값들로 구성된 어드레스 매핑 테이블에서 상기 상태 값들을 참조하여 상기 복수의 셀 영역들 중 클리어할 제1 셀 영역이 존재하는지 여부를 판단하는 단계; 및
    상기 제1 셀 영역의 메모리 셀들을 모두 제1 상태 또는 제2 상태로 만들기 위한 클리어 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 제1 셀 영역이 존재하는지 여부를 판단하는 단계는,
    상기 상태 값들 중 무효 데이터가 저장된 셀 영역을 나타내는 상태 값 또는 호스트가 사용하지 않는 셀 영역을 나타내는 상태 값이 존재하는지 여부를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 제1 상태는 셋(set) 상태이고, 상기 제2 상태는 리셋(reset) 상태인 메모리 시스템의 동작 방법.
  16. 제14항에 있어서,
    상기 클리어 동작을 수행하는 단계는,
    상기 제1 셀 영역의 상기 메모리 셀들 중 상기 셋(set) 상태인 메모리 셀들을 제외한 나머지 리셋(reset) 상태인 메모리 셀들만 셋(set) 상태로 만들기 위한 기입 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 클리어 동작을 수행하는 단계 이후에,
    호스트로부터 클리어된 상기 제1 셀 영역을 상기 셋(set) 상태로 만들기 위한 기입 요청이 수신되면, 상기 호스트로부터 수신된 상기 기입 요청을 처리하지 않고 폐기하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  18. 제14항에 있어서,
    상기 클리어 동작을 수행하는 단계는,
    상기 제1 셀 영역의 상기 메모리 셀들 중 상기 리셋(reset) 상태인 메모리 셀들을 제외한 나머지 셋(set) 상태인 메모리 셀들만 리셋(reset) 상태로 만들기 위한 기입 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 클리어 동작을 수행하는 단계 이후에,
    호스트로부터 클리어된 상기 제1 셀 영역을 상기 리셋(reset) 상태로 만들기 위한 기입 요청이 수신되면, 상기 호스트로부터 수신된 상기 기입 요청을 처리하지 않고 폐기하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
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