JP2008158907A - シミュレーション装置及び回路設計支援方法 - Google Patents
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Abstract
【課題】抵抗変化メモリ素子の動作検証のシミュレーションを行う。
【解決手段】抵抗変化メモリ素子の動作検証を行うシミュレーション装置は、第１の電位に保持された高電位電源ノードｖｄｄｒと、このノードに接続された抵抗素子Ｒ２１と、抵抗素子Ｒ２１に抵抗素子Ｒ２３を介して直列に接続され、第２の電位に保持された低電位電源ノードｖｓｓｒと、記憶ノードｒｉｎと、キャパシタＣ２４と、を備え、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の抵抗値をシミュレーション装置に設けた可変抵抗部１０に印加される電圧によって変化させ、記憶ノードｒｉｎの電位が高電位電源ノードｖｄｄｒまたは低電位電源ノードｖｓｓｒのいずれかの電位に制御されることを特徴とする。これにより、抵抗変化メモリ素子の書込みと読込みを連続して行うことができる。
【選択図】図１
【解決手段】抵抗変化メモリ素子の動作検証を行うシミュレーション装置は、第１の電位に保持された高電位電源ノードｖｄｄｒと、このノードに接続された抵抗素子Ｒ２１と、抵抗素子Ｒ２１に抵抗素子Ｒ２３を介して直列に接続され、第２の電位に保持された低電位電源ノードｖｓｓｒと、記憶ノードｒｉｎと、キャパシタＣ２４と、を備え、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の抵抗値をシミュレーション装置に設けた可変抵抗部１０に印加される電圧によって変化させ、記憶ノードｒｉｎの電位が高電位電源ノードｖｄｄｒまたは低電位電源ノードｖｓｓｒのいずれかの電位に制御されることを特徴とする。これにより、抵抗変化メモリ素子の書込みと読込みを連続して行うことができる。
【選択図】図１
Description
本発明はシミュレーション装置及び回路設計支援方法に関し、特にアナログシミュレータで利用可能なシミュレーション装置及び回路設計支援方法に関する。
最近、抵抗変化メモリ（Resistive Random Access Memory、ReRAM）素子が注目されている。抵抗変化メモリ素子は、読出しが高速で、高温でも動作し、混載用途において低価格に製造できる。このうち、単一符号の電気的刺激によって抵抗値が変化する抵抗変化メモリ素子（単極性抵抗変化メモリ素子）は、シリコンプロセスとの親和性がよく、安価な材料の単層膜より成り、混載用不揮発性メモリとして適している。
単極性抵抗変化メモリ素子は、セット電圧より高い電圧を加えることによって、抵抗値が高抵抗状態から低抵抗状態へと変化する。これをセットと呼ぶ。また、リセット電圧より高く、セット電圧より低い電圧を印加することによって、低抵抗状態から高抵抗状態へと変化する。これをリセットと呼ぶ。読出しについては、リセット電圧よりもさらに小さい電圧を印加することによって行う。例えば、セット電圧は１．６Ｖ、リセット電圧は０．７５Ｖである。また、高抵抗状態の抵抗値は１．６Ｖ印加時で８０ｋΩ、低抵抗状態の抵抗値は４ｋΩである。また、高抵抗状態の抵抗値は、自分自身にかかる電圧によって抵抗値が大きく変わることも単極性抵抗変化メモリ素子の特徴である。
図３４は単極性抵抗変化メモリ素子の一般的な電圧−電流特性を説明する図である。この図の横軸は、電圧（Ｖ）であり、縦軸は電流（ｍＡ）を表している。
例えば、図中のＡ−Ｂ間に示す曲線は、抵抗が高抵抗状態にある場合の電圧と電流の関係であり、Ａ−Ｂ間のＩ−Ｖ曲線は線形状になっていない。これは、上述したように、抵抗が高抵抗状態では自分自身にかかる電圧によって抵抗値が大きく変わるためである。そして、このＩ−Ｖ曲線に沿って、電圧を徐々に増加させると、セット電圧であるＢ点で、抵抗が高抵抗状態から低抵抗状態に移行する。
例えば、図中のＡ−Ｂ間に示す曲線は、抵抗が高抵抗状態にある場合の電圧と電流の関係であり、Ａ−Ｂ間のＩ−Ｖ曲線は線形状になっていない。これは、上述したように、抵抗が高抵抗状態では自分自身にかかる電圧によって抵抗値が大きく変わるためである。そして、このＩ−Ｖ曲線に沿って、電圧を徐々に増加させると、セット電圧であるＢ点で、抵抗が高抵抗状態から低抵抗状態に移行する。
抵抗が低抵抗状態になると、抵抗値は一定であるために、今度は、Ａ−Ｃ間に示す線形状のＩ−Ｖ曲線に則ることになる。
そして、リセットを開始するために、Ａ−Ｃ間に示すＩ−Ｖ曲線上で電圧を上昇させると、リセット電圧であるＣ点で、再び抵抗が低抵抗状態から高抵抗状態に移行する。
そして、リセットを開始するために、Ａ−Ｃ間に示すＩ−Ｖ曲線上で電圧を上昇させると、リセット電圧であるＣ点で、再び抵抗が低抵抗状態から高抵抗状態に移行する。
このような電圧の印加によって、抵抗値が変化をする特性を利用して、抵抗変化メモリ素子の書込みと読出しが行われる。尚、単極性抵抗変化メモリ素子の抵抗材料としては、例えば遷移金属酸化物を用いた抵抗変化メモリ素子の報告例が開示されている（例えば、非特許文献１）。
尚、単極性抵抗変化メモリ素子は、最初に高電圧を加え、抵抗変化メモリ素子に絶縁破壊のような現象を起こさせてから使用する。これをフォーミングと呼ぶ。フォーミングは、１つの抵抗変化メモリ素子に対して１回行えばよい。フォーミングについては、材料や膜厚によって必要な場合と必要でない場合がある。フォーミングに必要な電圧をフォーミング電圧と呼ぶが、フォーミング電圧は、セット電圧より高く、例えば３Ｖ程度である。
但し、抵抗変化メモリ素子は、セットをし、低抵抗状態になる際に、大きな電流が流れすぎると抵抗変化メモリ素子が破壊されてしまう。このため、セットをする際の電流を制限する必要がある。単極性抵抗変化メモリ素子の場合、セットは数ｎｓで起きる。一方、リセットは１００ｎｓ以上の時間を要する。また、リセット時には、抵抗値が高くなるので、この瞬間に大きな電圧がかかり、再びセットしてしまうことがないように電圧を制御しなければならない。
このようなセット電圧及びリセット電圧は、単極性抵抗変化メモリ素子によってばらつくため、セットする際にはセット電圧より充分に高い電圧が抵抗変化メモリにかかる必要があり、リセットする際にはリセット電圧より充分に高くセット電圧より充分に低い電圧が抵抗変化メモリ素子にかかる必要がある。
ところで、抵抗変化メモリ素子を用いて抵抗変化メモリ製品や抵抗変化メモリ用ＣＴＥＧ（Circuit Test Element Group）を設計するにあたっては、設計前の回路シミュレーションが重要な役割を果たす。何故ならば、回路を構成する素子属性は製品により異なるものとなるため、回路の動作を保証する目的で、設計段階においてメモリ回路全体またはその一部の回路について回路シミュレーションを行う必要があるからである。また、メモリ回路の動作の実証に用いられるＣＴＥＧに搭載する回路についても、同様な理由により、回路シミュレーションによる検証が必要になるからである。
ここで、アナログ的な動作をするメモリ回路の回路シミュレーションには、一般的には市販のアナログ回路シミュレータＨＳＰＩＣＥ（ｓｙｎｏｐｓｙｓ社登録商標）が用いられている。そして、ＨＳＰＩＣＥを用いて回路シミュレーションを行う場合、素子属性をまとめたライブラリが必要となる。
例えば、抵抗変化メモリ素子を用いた回路シミュレーションを行う場合でも、抵抗変化メモリ素子中のデータ記憶を行う部分の素子属性が上記のライブラリに含まれている必要がある。しかし、抵抗変化メモリ素子のシミュレーションが可能となるライブラリは、現時点では提供されていない。従って、現状では、アナログ回路シミュレータを用いて、抵抗変化メモリ素子の動作検証をシミュレーションによって確認することができない。
しかし、抵抗変化メモリ素子を用いた回路の読出し動作を検証する場合には、抵抗変化メモリ素子として、抵抗値が一定である１つの純抵抗、或いは自分自身にかかる電圧によって抵抗値が変化する１つの電圧依存抵抗を用いて、シミュレーションをする方法が考えられる。この方法では、抵抗変化メモリ素子に１または０のどちらか一方が記憶されていることを想定して読出し動作を行う。このような方法によれば、比較的正確に読出し動作を検証できることが予測できる。
また、抵抗変化メモリ素子を用いた回路の書込みについては、抵抗変化メモリ素子として用いる上記抵抗に、特定の時間、特定の電圧がかかったことをシミュレーション結果によって詳細に確認するということも不可能ではない。
I.G.Baek et al., "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", Tech. Digest IEDM 2004,p.587
I.G.Baek et al., "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", Tech. Digest IEDM 2004,p.587
しかしながら、上記のシミュレーション方法では、シミュレーションと、その結果の確認を含む作業に手間がかかる。
例えば、抵抗変化メモリ素子に対して書込みを行った後に、書込みを行った抵抗変化メモリ素子からの読出し動作を含んだシミュレーションを行う場合では、書込みと読込みの組み合わせパターンが多数になり、全てのパターンごとにシミュレーションをしなければならず、労力を要する。
例えば、抵抗変化メモリ素子に対して書込みを行った後に、書込みを行った抵抗変化メモリ素子からの読出し動作を含んだシミュレーションを行う場合では、書込みと読込みの組み合わせパターンが多数になり、全てのパターンごとにシミュレーションをしなければならず、労力を要する。
このように上記のシミュレーション方法では、抵抗変化メモリ素子の抵抗値を可変させながら、抵抗変化メモリ素子に対して書込みと読出しを繰返して連続的に行う動作の検証は事実上不可能である。
本発明はこのような点に鑑みてなされたものであり、製造条件等によって決定される抵抗変化メモリ素子の特性を簡便に再現でき、且つ抵抗変化メモリ素子から成る記憶部に対する読出しと書込みを交えた動作を容易に行うことができるシミュレーション装置及び回路設計支援方法を提供することを目的とする。
本発明では上記課題を解決するために、図１に例示する構成で実現可能なシミュレーション装置が提供される。本発明のシミュレーション装置は、抵抗変化メモリ素子の動作検証を行うシミュレーション装置であり、第１の電位に保持された第１の電源ノード（高電位電源ノードｖｄｄｒ）と、第１の電源ノードに接続された第１の抵抗（抵抗素子Ｒ２１）と、第１の抵抗に第２の抵抗（抵抗素子Ｒ２３）を介して直列に接続され、第２の電位に保持された第２の電源ノード（低電位電源ノードｖｓｓｒ）と、第１の抵抗と第２の抵抗との間に位置する記憶ノードｒｉｎと、記憶ノードと第２の電源ノードとの間に第２の抵抗に並列に接続されたキャパシタＣ２４と、を備え、第１の抵抗の抵抗値及び第２の抵抗の抵抗値をシミュレーション装置に設けた可変抵抗部１０に印加される電圧によって変化させ、記憶ノードの電位が第１の電源ノードまたは第２の電源ノードのいずれかの電位に制御されることを特徴とする。
このようなシミュレーション装置によれば、シミュレーション装置に設けた可変抵抗部１０に印加される電圧によって第１の抵抗の抵抗値及び第２の抵抗の抵抗値が可変され、第１の可変抵抗と第２の可変抵抗との間に位置する記憶ノードの電位が第１の電位または第２の電位に制御される。
また、本発明では、上記課題を解決するために、抵抗変化メモリ素子を含む記憶部を用いた記憶装置の回路設計を、アナログシミュレータを用いて支援する回路設計支援方法であって、サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットを前記アナログシミュレータに入力するステップと、前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストを前記アナログシミュレータに入力するステップと、
アナログシミュレーションを行い、前記記憶装置を構成する前記回路部品間の前記接続ノードの電圧の時間変化を求めるステップと、を有することを特徴とする回路設計支援方法が提供される。
アナログシミュレーションを行い、前記記憶装置を構成する前記回路部品間の前記接続ノードの電圧の時間変化を求めるステップと、を有することを特徴とする回路設計支援方法が提供される。
このような回路設計支援方法によれば、サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、記憶部の記憶状態に対応する電圧を保持するノードを備えたサブサーキットがアナログシミュレータに入力され、記憶装置を構成する回路部品間の接続関係が記載されているネットリストがアナログシミュレータに入力され、アナログシミュレーションが行われ、記憶装置を構成する回路部品間の接続ノードの電圧の時間変化が求められる。
本発明のシミュレーション装置及び回路設計支援方法によれば、記憶部を表すサブサーキットに記憶状態を示す記憶ノードが設けられ、記憶部を表すサブサーキットは可変抵抗部の状態に応じて動作をする。これにより、記憶部を表すサブサーキットの動作後の状態が保持され、その状態に基づいて、さらに、記憶部を表すサブサーキットは次の動作を連続して行うことができる。
その結果、抵抗変化メモリ素子を含む記憶部を用いた記憶装置の書込み及び読込みのアナログシミュレーションを連続して行えるため、上記の記憶部を含む、メモリ回路のシミュレーションを容易に行える抵抗変化メモリ素子のシミュレーション装置及び回路設計支援方法を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
（第１の実施の形態）
最初に、第１の実施の形態であるシミュレーション装置、シミュレーション方法、及び、そのシミュレーション方法を使用した抵抗変化メモリ回路の設計支援方法を図１乃至図２３を用いて説明する。
（第１の実施の形態）
最初に、第１の実施の形態であるシミュレーション装置、シミュレーション方法、及び、そのシミュレーション方法を使用した抵抗変化メモリ回路の設計支援方法を図１乃至図２３を用いて説明する。
先ず、抵抗変化メモリ素子の回路構成の基本構成について説明する。
図１は抵抗変化メモリ素子に相当するサブサーキットの中身を表す回路図である。
この図に示す回路は、可変抵抗部１０、遅延電位発生部３０、記憶部２０を含む構成をしている。そして、この回路では、抵抗変化メモリ素子の状態、即ち高抵抗状態か低抵抗状態かの情報を、記憶部２０の記憶ノードｒｉｎで表す。
図１は抵抗変化メモリ素子に相当するサブサーキットの中身を表す回路図である。
この図に示す回路は、可変抵抗部１０、遅延電位発生部３０、記憶部２０を含む構成をしている。そして、この回路では、抵抗変化メモリ素子の状態、即ち高抵抗状態か低抵抗状態かの情報を、記憶部２０の記憶ノードｒｉｎで表す。
可変抵抗部１０は、高抵抗素子Ｒ１１、低抵抗素子Ｒ１２、抵抗素子Ｒ１３、抵抗素子Ｒ１４、ノードｂｌ及びノードｇｌを含む構成をし、ノードｂｌとノードｇｌとの間に高抵抗素子Ｒ１１と抵抗素子Ｒ１３とが直列に接続されている。また、ノードｂｌとノードｇｌとの間に低抵抗素子Ｒ１２と抵抗素子Ｒ１４とが直列に接続されている。
高抵抗素子Ｒ１１は、高抵抗状態の抵抗変化メモリ素子の特性を表し、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗である。
低抵抗素子Ｒ１２は、低抵抗状態の抵抗変化メモリ素子の特性を表す素子である。低抵抗素子Ｒ１２は、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗であっても、自分自身にかかる電圧によって抵抗値が変わらない一定抵抗でもよい。一定抵抗とした場合は、低抵抗素子Ｒ１２は、例えば４ｋΩが適する。
低抵抗素子Ｒ１２は、低抵抗状態の抵抗変化メモリ素子の特性を表す素子である。低抵抗素子Ｒ１２は、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗であっても、自分自身にかかる電圧によって抵抗値が変わらない一定抵抗でもよい。一定抵抗とした場合は、低抵抗素子Ｒ１２は、例えば４ｋΩが適する。
一方、記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチ及びリセッタ負荷抵抗素子として機能する抵抗素子Ｒ２１、セッタスイッチとして機能する抵抗素子Ｒ２３及びキャパシタＣ２４を含む構成をし、高電位電源ノードｖｄｄｒと低電位電源ノードｖｓｓｒとの間に、抵抗素子Ｒ２１及び抵抗素子Ｒ２３が直列に接続されている。そして、記憶ノードｒｉｎと低電位電源ノードｖｓｓｒとの間には、キャパシタＣ２４が接続されている。
ここで、抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、２つのノードｂｌ−ノードｇｌ間の電圧に依存する電圧依存抵抗である。
また、抵抗素子Ｒ２１は、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以上セット電圧以下となった場合に、抵抗値がある程度低い値になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
また、抵抗素子Ｒ２１は、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以上セット電圧以下となった場合に、抵抗値がある程度低い値になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
そして、記憶ノードｒｉｎの電位は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の抵抗値を変化させることにより、変化する。
遅延電位発生部３０は、遅延素子３１とノードｄｔｍｏ、低電位電源ノードｖｓｓｒを含む構成をしている。遅延素子３１は、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子３１は、２つのノードｂｌ−ノードｇｌ間の電圧をある程度短い遅延を持たせてノードｄｔｍｏの電位にコピーする。
遅延電位発生部３０は、遅延素子３１とノードｄｔｍｏ、低電位電源ノードｖｓｓｒを含む構成をしている。遅延素子３１は、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子３１は、２つのノードｂｌ−ノードｇｌ間の電圧をある程度短い遅延を持たせてノードｄｔｍｏの電位にコピーする。
このサブサーキッドについては、その動作を容易に理解するために、別の図面を用いて説明する。
図２は抵抗変化メモリ素子に相当する回路図である。図２は、図１に示す抵抗変化メモリ素子に相当するサブサーキットの中身がより具体的に説明され、第１の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するためにスイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２は抵抗変化メモリ素子に相当する回路図である。図２は、図１に示す抵抗変化メモリ素子に相当するサブサーキットの中身がより具体的に説明され、第１の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するためにスイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２に示す回路は、抵抗変化メモリ素子の基本構成を表しており、抵抗変化メモリ素子は、可変抵抗部１０と記憶部２０を含む構成をしている。
そして、この記憶部２０は、記憶を保持し、可変抵抗部１０に印加される電圧等の情報に応じて、状態と記憶内容を変化する機能を有する。また、可変抵抗部１０は、記憶部２０の記憶ノードｒｉｎの電位によって、２つのノードｂｌ−ノードｇｌ間の抵抗値が変化する機能を有する。
そして、この記憶部２０は、記憶を保持し、可変抵抗部１０に印加される電圧等の情報に応じて、状態と記憶内容を変化する機能を有する。また、可変抵抗部１０は、記憶部２０の記憶ノードｒｉｎの電位によって、２つのノードｂｌ−ノードｇｌ間の抵抗値が変化する機能を有する。
従って、記憶部２０は、可変抵抗部１０によって制御され、可変抵抗部１０は、記憶部２０によって制御されている。そして、抵抗変化メモリ素子が高抵抗状態にあるのか、或いは低抵抗状態にあるのかの情報を記憶部２０の記憶ノードｒｉｎで表している点に特徴がある。即ち、可変抵抗部１０が高抵抗状態或いは低抵抗状態にあるかを記憶ノードｒｉｎの電位で制御している。
次に、記憶部２０及び可変抵抗部１０の回路を構成する部材について説明する。
記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３、記憶保持用の一定の容量を有するキャパシタＣ２４を含む構成をしている。高電位電源ノードｖｄｄｒ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３及び低電位電源ノードｖｓｓｒは直列に接続されている。
記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３、記憶保持用の一定の容量を有するキャパシタＣ２４を含む構成をしている。高電位電源ノードｖｄｄｒ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３及び低電位電源ノードｖｓｓｒは直列に接続されている。
セッタスイッチＳＷ２３は、セットの電圧条件が満たされるとき導通する。一方、リセッタスイッチＳＷ２１は、リセットの条件が満たされるときに導通する。その条件を満たすか満たさないかは、可変抵抗部１０の２つのノードｂｌ−ノードｇｌ間に印加される電圧によって決定される。このように、記憶部２０は、可変抵抗部１０によって制御されている。
ここで、セットの電圧条件が満たされるとは、例えば、２つのノードｂｌ−ノードｇｌ間の電圧が、セット電圧以上である場合を言う。セットの条件が満たされると、セッタスイッチＳＷ２３が導通し、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒと同じになる。
また、リセットの電圧条件が満たされるとは、例えば、２つのノードｂｌ−ノードｇｌ間の電圧が、リセット電圧以上セット電圧以下である場合を言う。リセットの条件が満たされると、リセッタスイッチＳＷ２１が導通し、記憶ノードｒｉｎの電位が高電位電源ノードｖｄｄｒの電位まで上昇する。
但し、リセッタスイッチＳＷ２１が導通した直後においては、記憶ノードｒｉｎの電位は、直ぐには高電位電源ノードｖｄｄｒの電位と同じにはならない。何故なら、記憶部２０には、リセッタ負荷抵抗素子Ｒ２２及びキャパシタＣ２４が存在するからである。この場合の記憶ノードｒｉｎの電位変化は、リセッタ負荷抵抗素子Ｒ２２及びキャパシタＣ２４の時定数によって決定される（後述）。
ここで、時定数とは、リセッタ負荷抵抗素子Ｒ２２の抵抗値とキャパシタＣ２４の容量の積である。従って、リセッタ負荷抵抗素子Ｒ２２とキャパシタＣ２４を調整することにより、時定数が変化し、リセットに要する時間を調整することができる。
上述したように、単極性抵抗変化メモリ素子の場合、高抵抗状態から低抵抗状態に移行するセットに要する時間は短く、低抵抗状態から高抵抗状態に移行するリセットに要する時間は長い。従って、実際の単極性抵抗変化メモリ素子の性質と類似させるために、図２に示す回路では、可変抵抗部１０の他に記憶部２０を設け、セットにかかる時間を一瞬とし、リセットにかかる時間のみをＲＣ積を利用して、低抵抗状態と高抵抗状態の切り替えを調整可能にしている。
尚、セットの条件、リセットの条件のいずれも満たさない場合は、セッタスイッチＳＷ２３及びリセッタスイッチＳＷ２１がいずれも導通しない。この場合は、キャパシタＣ２４によって所定の電位に保持されるとする。
次に、可変抵抗部１０は、高抵抗状態の抵抗変化メモリ素子を表す高抵抗素子Ｒ１１、低抵抗状態の抵抗変化メモリ素子を表す低抵抗素子Ｒ１２、高抵抗状態を選択するスイッチＳＷ１３、低抵抗状態を選択するスイッチＳＷ１４を含む構成をしている。
スイッチＳＷ１３、スイッチＳＷ１４は、記憶部２０の記憶ノードｒｉｎの電位に応じて、常にどちらか一方のスイッチが導通される。このように、可変抵抗部１０は、記憶部２０によって制御されている。
ここで、スイッチＳＷ１３またはスイッチＳＷ１４のいずれかを記憶ノードｒｉｎの電位に応じて選択する制御は、例えば、記憶ノードｒｉｎの電位に、ある基準電位Ｖthを設け、記憶ノードｒｉｎの電位が基準電位Ｖthより高い場合にノードｂｌ−ノードｇｌ間の抵抗を高抵抗に、記憶ノードｒｉｎの電位が基準電位Ｖthより低い場合にノードｂｌ−ノードｇｌ間の抵抗を低抵抗にするという制御をする。
具体的には、記憶ノードｒｉｎの電位が基準電位Ｖthより高い場合には、スイッチＳＷ１３を導通させ、記憶ノードｒｉｎの電位が基準電位Ｖthより低い場合にスイッチＳＷ１４を導通させることにより行う。
以上のような制御方法によって、記憶ノードｒｉｎの電位が基準電位Ｖthより高い場合には、２つのノードｂｌ−ノードｇｌ間の抵抗は、スイッチＳＷ１３自体の抵抗値を充分低くすることにより、高抵抗状態の抵抗変化メモリ素子を表す高抵抗素子Ｒ１１のみが単独で存在するようになり、記憶ノードｒｉｎの電位が基準電位Ｖthより低い場合には、２つのノードｂｌ−ノードｇｌ間の抵抗は、スイッチＳＷ１４自体の抵抗値を充分低くすることにより、低抵抗状態の抵抗変化メモリ素子を表す低抵抗素子Ｒ１２のみが単独で存在するようになる。
同時に、記憶ノードｒｉｎの電位をみることにより、２つのノードｂｌ−ノードｇｌ間の抵抗が高抵抗状態にあるのか、或いは低抵抗状態にあるのかを判断することができる。
尚、厳密な意味でのグラウンド線（ground line）は、図２に示すノードｇｌではなく、後述する図１１に示す選択トランジスタ４４の下のＧＮＤノードになるが、図２中のｇｌと記されたノードはグラウンド線を示すｇｌと呼ぶものとする。
尚、厳密な意味でのグラウンド線（ground line）は、図２に示すノードｇｌではなく、後述する図１１に示す選択トランジスタ４４の下のＧＮＤノードになるが、図２中のｇｌと記されたノードはグラウンド線を示すｇｌと呼ぶものとする。
また、図２に示す可変抵抗部１０、記憶部２０の構成は一例であり、これ以外にも、抵抗変化メモリ素子を表す構成要素は考えられる。
ところが、図２に示す回路構成では、可変抵抗部１０と記憶部２０とが互いに制御し合っているために、実際には、アナログシミュレーション用の抵抗変化メモリ素子のサブサーキットとしては正常に動作しない場合がある。それは、例えば、以下のような場合である。
ところが、図２に示す回路構成では、可変抵抗部１０と記憶部２０とが互いに制御し合っているために、実際には、アナログシミュレーション用の抵抗変化メモリ素子のサブサーキットとしては正常に動作しない場合がある。それは、例えば、以下のような場合である。
上述したように、記憶ノードｒｉｎの電位が基準電位Ｖthを下回った状態で、ノードｂｌ−ノードｇｌ間の抵抗が低抵抗になり、記憶ノードｒｉｎの電位が基準電位Ｖthを上回った状態で、ノードｂｌ−ノードｇｌ間の抵抗が低抵抗になる。
ここで、可変抵抗部１０のノードｂｌ−ノードｇｌ間に印加される電圧がセットの条件を満たし、記憶部２０において、記憶ノードｒｉｎの電位が基準電位Ｖthをわずかに下回ったら、すぐに可変抵抗部１０のノードｂｌ−ノードｇｌ間の抵抗が低抵抗状態になる。
そうすると、２つのノードｂｌ−ノードｇｌ間に印加される電圧が下がり、ノードｂｌ−ノードｇｌ間の電圧がセットの電圧条件からリセットの電圧条件に移行する。
そうすると、記憶ノードｒｉｎの電位は、すぐに基準電位Ｖth以上に達し、リセットが起きる。
そうすると、記憶ノードｒｉｎの電位は、すぐに基準電位Ｖth以上に達し、リセットが起きる。
そうすると、２つのノードｂｌ−ノードｇｌ間にかかる電圧がセットの電圧条件を満たし、記憶ノードｒｉｎの電位は基準電位Ｖthより下降に転じる。
このような繰り返しによって、記憶ノードｒｉｎの電位は、基準電位Ｖthを基準にして振動する現象が起きる。このような振動によってスイッチＳＷ１３またはスイッチＳＷ１４のいずれかの一方が絶えず導通され、ノードｂｌ及びノードｇｌの電位も激しく振動する。
このような繰り返しによって、記憶ノードｒｉｎの電位は、基準電位Ｖthを基準にして振動する現象が起きる。このような振動によってスイッチＳＷ１３またはスイッチＳＷ１４のいずれかの一方が絶えず導通され、ノードｂｌ及びノードｇｌの電位も激しく振動する。
このような振動現象は、記憶ノードｒｉｎの電位が基準電位Ｖthを僅かに下回り、セットが開始した直後に、リセットがおきやすい状況が生じることによる。
ところで、実際の単極性抵抗変化メモリ素子の特性を評価すると、リセットが起きた直後に、非常に短い時間でもセットに必要な電圧条件を満たすと、セットが起こってしまうことが分かっている。また、セットが起きた直後にリセットに必要な電圧条件を満たしても、すぐにはリセットが起きないことが分かっている。従って、シミュレーション装置においても、セットが起きた直後に、すぐにリセットが起きないような回路構成にする必要がある。
ところで、実際の単極性抵抗変化メモリ素子の特性を評価すると、リセットが起きた直後に、非常に短い時間でもセットに必要な電圧条件を満たすと、セットが起こってしまうことが分かっている。また、セットが起きた直後にリセットに必要な電圧条件を満たしても、すぐにはリセットが起きないことが分かっている。従って、シミュレーション装置においても、セットが起きた直後に、すぐにリセットが起きないような回路構成にする必要がある。
このような振動の問題は、リセッタスイッチＳＷ２１、セッタスイッチＳＷ２３を導通させるかどうかの判断に、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧によって判断させることにより解決できる。
即ち、セッタスイッチＳＷ２３は、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧信号がセット電圧以上である場合に導通させ、リセッタスイッチＳＷ２１は、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧信号がリセット電圧以上セット電圧以下である場合に導通させるようにする。
こうすることにより、セット時に、抵抗変化メモリ素子は、以下のような動作をする。
上述したように、遅延を行わない場合は、２つのノードｂｌ−ノードｇｌ間の電圧が、セットの電圧条件を満たしている状態で、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１は絶縁状態（開放状態）になっている。この状態で、記憶ノードｒｉｎの電位が基準電位Ｖthを上回った状態から下回った状態に変化すると、スイッチＳＷ１３は絶縁状態（開放状態）になり、スイッチＳＷ１４は導通状態になる。その結果、２つのノードｂｌ−ノードｇｌ間の抵抗値は、高抵抗から低抵抗に移行する。この場合、記憶ノードｒｉｎの電位は、基準電位Ｖthを基準に振動する。
上述したように、遅延を行わない場合は、２つのノードｂｌ−ノードｇｌ間の電圧が、セットの電圧条件を満たしている状態で、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１は絶縁状態（開放状態）になっている。この状態で、記憶ノードｒｉｎの電位が基準電位Ｖthを上回った状態から下回った状態に変化すると、スイッチＳＷ１３は絶縁状態（開放状態）になり、スイッチＳＷ１４は導通状態になる。その結果、２つのノードｂｌ−ノードｇｌ間の抵抗値は、高抵抗から低抵抗に移行する。この場合、記憶ノードｒｉｎの電位は、基準電位Ｖthを基準に振動する。
しかし、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させることのできる回路を備えることにより、可変抵抗部１０から記録部２０に伝送されるノードｂｌ−ノードｇｌ間の電圧信号がその遅延時間分、遅延する。
即ち、ノードｂｌ−ノードｇｌ間の抵抗値が低抵抗の状態になり、ノードｂｌ−ノードｇｌ間に印加される電圧がリセットの電圧条件を満たしたとしても、記録部２０は遅延時間分、可変抵抗部１０がセットの電圧条件を満たしていると認識する。従って、遅延時間分は、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１が絶縁状態である状態が続くことになる。
その結果、実際には、可変抵抗部１０においてセット直後のリセット電圧条件が満たされていたとしても、遅延時間分の時間が終わるまでに、記憶ノードｒｉｎの電位は基準電位Ｖthを一旦下がり跳ね返ることなく、低電位電源ノードｖｓｓｒと略同じ電位に到達する。そして、リセットが開始する場合は、記憶ノードｒｉｎの電位が基準電位Ｖthを僅かに下回った状態から跳ね返るのではなく、低電位電源ノードｖｓｓｒと略同じ電位の状態から上昇する。従って、リセットの電圧条件が満たされる時間は、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒの電位から高電位電源ノードｖｄｄｒの電位まで上昇するリセッタ負荷抵抗素子Ｒ２２とキャパシタＣ２４とのＲＣ積で調整できることになる。
さらに、抵抗変化メモリ素子を現実の単極性抵抗変化メモリ素子と同じように動作させるには、注意を要することがある。
それは、セッタスイッチＳＷ２３自体の抵抗及びリセッタスイッチＳＷ２１自体の抵抗も考慮し、セッタスイッチＳＷ２３またはリセッタスイッチＳＷ２１が導通した状態の抵抗値とキャパシタＣ２４との積で表される時定数と、上述した遅延時間の大小関係である。
それは、セッタスイッチＳＷ２３自体の抵抗及びリセッタスイッチＳＷ２１自体の抵抗も考慮し、セッタスイッチＳＷ２３またはリセッタスイッチＳＷ２１が導通した状態の抵抗値とキャパシタＣ２４との積で表される時定数と、上述した遅延時間の大小関係である。
ここで、図２に示すセッタスイッチＳＷ２３が導通した場合のセッタスイッチＳＷ２３自体の抵抗をＲ23、リセッタ負荷抵抗素子Ｒ２２の抵抗値をＲ22とおき、キャパシタＣ２４の容量値をＣ24とする。セッタスイッチＳＷ２３については、スイッチ機能のみであり、抵抗は０であると考えることもできるが、後述する図１のような回路図で表現した場合、セッタスイッチＳＷ２３を導通させても極めて小さい抵抗を有している。従って、ここでは、セッタスイッチＳＷ２３を導通させた場合でも、抵抗は０でないとする。
そして、セット時とリセット時における記憶ノードｒｉｎの電位変化における時定数をそれぞれｔ1，ｔ2とおく。また、上述した遅延時間をｔ3とする。
ｔ1とｔ2については、図２からｔ1＝Ｒ23Ｃ24、ｔ2＝Ｒ22Ｃ24と表されることは明らかである。そして、ｔ1，ｔ2，ｔ3の関係は、ｔ1＜ｔ3＜ｔ2のように設定する必要がある。特に、ｔ1＜＜ｔ3＜＜ｔ2のように設定されていることが望ましい。
ｔ1とｔ2については、図２からｔ1＝Ｒ23Ｃ24、ｔ2＝Ｒ22Ｃ24と表されることは明らかである。そして、ｔ1，ｔ2，ｔ3の関係は、ｔ1＜ｔ3＜ｔ2のように設定する必要がある。特に、ｔ1＜＜ｔ3＜＜ｔ2のように設定されていることが望ましい。
その理由は、ｔ1＜ｔ3とすることにより、セット直後の遅延時間ｔ3の間に、記憶ノードｒｉｎの電位を低電位電源ノードｖｓｓｒに近い値にすることができるからである。また、ｔ1＜＜ｔ3とすることにより、セット直後の遅延時間ｔ3の間に、記憶ノードｒｉｎの電位を低電位電源ノードｖｓｓｒとほぼ同等にすることができる。例えば、具体的な計算では、ｔ1＝ｔ3／１０である場合、セット直後の遅延時間ｔ3の間に、記憶ノードｒｉｎの電位を例えば、４．５×１０-5（Ｖ）まで減少させることができる。
また、ｔ3＜ｔ2とすることにより、リセット時の遅延時間ｔ3の影響を小さく抑えることができる。リセット時には、遅延時間ｔ3がそのまま遅延する。つまり、リセットの電圧条件を満たしてから、ｔ3の時間経過して、ｔ2に比例する時間経過後、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になる。
但し、ｔ3＜＜ｔ2とすることが望ましい。その理由は、ｔ2の時間が短いと、ｔ2に比例する時間経過後、ｔ2に比例する時間経過＋ｔ3の時間経過するまでの間に、セットの電圧条件を満たした場合、セットの電圧条件が満たされている間に一旦２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になり、その後、低抵抗になるといった予期しないことが起きやすくなるからである。
次に、リセッタスイッチＳＷ２１に関するリセット時間を所望の値に調整する方法について説明する。
記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒの電位まで下がり、この状態でリセットの電圧条件を満たしても、すぐには２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗にならず、一定時間リセットの電圧条件を満たした場合のみノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になるようにするには、リセッタ負荷抵抗素子Ｒ２２の抵抗値Ｒ22及びキャパシタＣ２４の容量値Ｃ24によるＲＣ遅延を利用する。
記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒの電位まで下がり、この状態でリセットの電圧条件を満たしても、すぐには２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗にならず、一定時間リセットの電圧条件を満たした場合のみノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になるようにするには、リセッタ負荷抵抗素子Ｒ２２の抵抗値Ｒ22及びキャパシタＣ２４の容量値Ｃ24によるＲＣ遅延を利用する。
記憶ノードｒｉｎの電位が基準電位Ｖthより高い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗とし、記憶ノードｒｉｎの電位がＶthより低い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が低抵抗とし、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒの電位をそれぞれＶvddr、Ｖvssrとする場合、リセットに要する時間Ｔ2は、以下の式で表される。
Ｔ2＝ｔ2×Ａ＋ｔ3……（１）
但し、ｔ2＝Ｒ22×Ｃ24……（２）
Ａ＝ｌｎ（（Ｖvddr−Ｖvssr）／（Ｖth−Ｖvssr））……（３）
ここで、ｔ2にファクタＡをかけているのは、ｔ2に要する時間の途中で記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒから基準電位Ｖthに達し、ｔ2より短い時間でリセットが起こるからである。但し、リセットに要する時間は、リセッタ負荷抵抗素子Ｒ２２の抵抗値Ｒ22、キャパシタＣ２４の容量値Ｃ24を調整することにより、自由に調整することができる。
但し、ｔ2＝Ｒ22×Ｃ24……（２）
Ａ＝ｌｎ（（Ｖvddr−Ｖvssr）／（Ｖth−Ｖvssr））……（３）
ここで、ｔ2にファクタＡをかけているのは、ｔ2に要する時間の途中で記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒから基準電位Ｖthに達し、ｔ2より短い時間でリセットが起こるからである。但し、リセットに要する時間は、リセッタ負荷抵抗素子Ｒ２２の抵抗値Ｒ22、キャパシタＣ２４の容量値Ｃ24を調整することにより、自由に調整することができる。
次に、図２に示す抵抗変化素子の構成で、リセットの電圧条件を満たし、２つのノードｂｌ−ノードｇｌ間にかかる電圧がリセット電圧以下になってリセットの電圧条件を満たさなくなり、再びリセットの電圧条件を満たした場合に記憶ノードｒｉｎがどのように動作するかを説明する。
図３はリセットをする場合の記憶ノードｒｉｎの電位の変化を説明する図である。横軸は時刻（ｎｓ）で、縦軸は記憶ノードｒｉｎの電位（Ｖ）を表している。この図は、後述する具体的な値、例えば、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、
Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖ、Ｔ2＝７０．３ｎｓを用いて作成している。
Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖ、Ｔ2＝７０．３ｎｓを用いて作成している。
ここで、図中の期間Ａ及び期間Ｃは、リセットの電圧条件を満たしている期間である。一方、期間Ｂは、リセットの電圧条件もセットの電圧条件も満たしていない期間、つまり、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以下の期間である。
期間Ａ及び期間Ｃでは、記憶ノードｒｉｎの電位Ｖrinは、時定数ｔ2で変化する。
そして、期間Ａにおける記憶ノードｒｉｎの電位は、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）
）……（４）
期間Ｂは、キャパシタＣ２４の機能によって電位が保持される期間である。期間Ｂの長さをＴ4とするとき、期間Ｃでの記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
そして、期間Ａにおける記憶ノードｒｉｎの電位は、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）
）……（４）
期間Ｂは、キャパシタＣ２４の機能によって電位が保持される期間である。期間Ｂの長さをＴ4とするとき、期間Ｃでの記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−（Ｔ4＋ｔ3）
）／ｔ2））……（５）
図２、図３で示される構成では、リセットに要する時間は、セットの電圧条件を満たさない限りにおいて、累積時間が適用される。つまり、セットの電圧条件を満たさない限りにおいて、リセットの電圧条件を満たしている期間の合計時間がＴ2に達するとリセットが起き、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になる。図３においては、期間Ａ及び期間Ｃの長さをそれぞれＴ2A、Ｔ2Bとすると、Ｔ2A＋Ｔ2B＝Ｔ2となる。即ち、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒにある場合、Ｔ2の時間を経てノードｂｌ−ノードｇｌ間の抵抗値が低抵抗から高抵抗に移行する。尚、この場合、Ｔ4は考慮せず、Ｔ4＝０としている。
）／ｔ2））……（５）
図２、図３で示される構成では、リセットに要する時間は、セットの電圧条件を満たさない限りにおいて、累積時間が適用される。つまり、セットの電圧条件を満たさない限りにおいて、リセットの電圧条件を満たしている期間の合計時間がＴ2に達するとリセットが起き、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗になる。図３においては、期間Ａ及び期間Ｃの長さをそれぞれＴ2A、Ｔ2Bとすると、Ｔ2A＋Ｔ2B＝Ｔ2となる。即ち、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒにある場合、Ｔ2の時間を経てノードｂｌ−ノードｇｌ間の抵抗値が低抵抗から高抵抗に移行する。尚、この場合、Ｔ4は考慮せず、Ｔ4＝０としている。
以上で、本発明の抵抗変化メモリ素子の基本構成と、その動作に関する説明が終わった。さらに、本発明の理解を深めるために、具体的な数値を用いて説明する。但し、以下で用いる数値は、あくまで理解を深くするための例であり、本発明の請求の範囲は、以下で用いる数値に限定されるものではない。
ところで、実際の抵抗変化メモリ素子は、高抵抗状態では、自分自身に印加される電圧が０Ｖ付近では抵抗値が高く、自分自身に印加される電圧によって大きく抵抗が異なり、自分自身に印加される電圧がセット電圧付近の比較的高い電圧のときは、抵抗値が低くなってしまう。一方、実際の抵抗変化メモリ素子の低抵抗状態は、自分自身に印加される電圧によって比較的抵抗値が変わらない。従って、図２に示した高抵抗状態の抵抗変化メモリ素子を表す高抵抗素子Ｒ１１は、２つのノードｂｌ−ノードｇｌ間に印加される電圧によって抵抗値が変化し、例えば、図４のような特性になるようにする。図４は高抵抗素子のＩ−Ｖ曲線の一例を説明する図である。また、低抵抗状態の抵抗変化メモリ素子を表す低抵抗素子Ｒ１２については、２つのノードｂｌ−ノードｇｌ間に印加される電圧によって抵抗値が変化しない一定抵抗としてもよく、２つのノードｂｌ−ノードｇｌ間に印加される電圧によって抵抗値が変化する電圧依存抵抗としてもよい。一定抵抗の場合は、例えば４ｋΩとする。
そして、図２に示す高電位電源ノードｖｄｄｒの電位は常に１．０Ｖ、低電位電源ノードｖｓｓｒの電位は常に０．０Ｖ、リセッタ負荷抵抗素子Ｒ２２の抵抗値は１００Ω、キャパシタＣ２４の容量値は１ｎＦとする。２つのノードｂｌ−ノードｇｌ間の抵抗値は、記憶ノードｒｉｎの電位が０．５Ｖより高い場合に高抵抗、記憶ノードｒｉｎの電位が０．５Ｖより低い場合に低抵抗とする。これまでに用いた記号で表現すると、Ｃ24＝１ｎＦ、Ｒ22＝１００Ω、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖである。
この条件下では、Ｔ2＝７０．３ｎｓとなる。但し、記憶ノードｒｉｎの電位の変化は、特に上記の数値と、これから示す以下の例に限定されるものではなく、また、本実施の形態における理論と説明は、上記の数値と以下の例にのみ該当するものではない。
そして、式４、式５は、それぞれ以下の式６、式７のようになる。但し、ｔ2については、数値を代入していない。
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）≒１−ｅｘｐ（−ｔ／ｔ2）……（６）
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−（Ｔ4＋ｔ3））／ｔ2）≒１−ｅｘｐ（−（ｔ−Ｔ4）／ｔ2）……（７）
セットに関して、さらに詳細に説明すると、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位によって、厳密にはセットに要する時間は異なる。しかし、セットに要する時間はきわめて短く、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位にかかわらず一瞬とみなすことができ、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位は問題にならない。
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）≒１−ｅｘｐ（−ｔ／ｔ2）……（６）
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−（Ｔ4＋ｔ3））／ｔ2）≒１−ｅｘｐ（−（ｔ−Ｔ4）／ｔ2）……（７）
セットに関して、さらに詳細に説明すると、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位によって、厳密にはセットに要する時間は異なる。しかし、セットに要する時間はきわめて短く、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位にかかわらず一瞬とみなすことができ、セットの電圧条件が満たされる直前の記憶ノードｒｉｎの電位は問題にならない。
以上で、図２の構成と動作の説明が終わったので、次にシミュレータ上でのより具体的な回路素子の配置と接続について説明する。ＨＳＰＩＣＥなどのアナログシミュレータにおいて、図２で用いたスイッチ類は、電圧依存抵抗を用いるのがよい。また、ＨＳＰＩＣＥでは、電圧依存抵抗は、特定の２点間の符号付の電圧によって抵抗値の変化する素子として記述する。ここで、特定の２点間の符号付の電圧とは、任意の２点の電位をＶDA、ＶDBとするとき、「ＶDB−ＶDA」で表される。以下では、低電圧電源ノードｖｓｓｒの電位Ｖvssrは０．０Ｖとし、「記憶ノードｒｉｎの電位」は、「記憶ノードｒｉｎと低電圧電源ノードｖｓｓｒの間の電圧」、または「記憶ノードｒｉｎの電位から低電圧電源ノードｖｓｓｒの電位を引いたもの」と同じとして説明する。しかし、本特許の請求の範囲は、Ｖvssr＝０．０Ｖの場合に限定されるものではない。
図５は抵抗変化メモリ素子を構成する素子の役割と機能を説明した図である。図５に示す記述例は、後述するＨＳＰＩＣＥ等のアナログシミュレータのネットリスト記述において、回路素子の名称をどのように設定するかの例が示されている。
ここで、サブサーキットの動作の説明が終わったので、再び、図１に戻り、シミュレーション装置に用いるサブサーキットを図２に示す基本原理と対応させながらその動作を説明する。
可変抵抗部１０の高抵抗素子Ｒ１１は、上述したように、高抵抗状態の抵抗変化メモリ素子の特性を表し、自分自身にかかる電圧によって抵抗値が変化する電圧依存抵抗である。高抵抗素子Ｒ１１は、例えば、図４のような特性になるようにする。
低抵抗素子Ｒ１２は、低抵抗状態の抵抗変化メモリ素子の特性を表す素子である。低抵抗素子Ｒ１２は、自分自身にかかる電圧によって抵抗値が変わらない一定抵抗でもよく、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗であってもよい。低抵抗素子Ｒ１２には、一定抵抗の場合は、例えば、４ｋΩが適する。
高抵抗状態及び低抵抗状態における抵抗変化メモリ素子の読出し特性は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の特性を調整することにより、自由に調整できる。尚、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２は、電圧依存電流源を用いても代用できる。
ノードｂｌ−ノードｇｌ間における高抵抗状態を選択する抵抗素子Ｒ１３及び低抵抗状態を選択する抵抗素子Ｒ１４は、記憶ノードｒｉｎの電位に依存する抵抗である。
抵抗素子Ｒ１３は、スイッチとして機能し、記憶ノードｒｉｎの電位が高い場合に非常に低抵抗（導通状態）になり、記憶ノードｒｉｎの電位が低い場合は非常に高抵抗（開放状態）となる。
抵抗素子Ｒ１３は、スイッチとして機能し、記憶ノードｒｉｎの電位が高い場合に非常に低抵抗（導通状態）になり、記憶ノードｒｉｎの電位が低い場合は非常に高抵抗（開放状態）となる。
抵抗素子Ｒ１４は、スイッチとして機能し、記憶ノードｒｉｎの電位が低い場合に非常に低抵抗（導通状態）になり、記憶ノードｒｉｎの電位が高い場合は非常に高抵抗（開放状態）となる。
抵抗素子Ｒ１３及び抵抗素子Ｒ１４が、非常に高抵抗になるか非常に低抵抗になるかの基準となる記憶ノードｒｉｎの電位Ｖthは、例えば、０．５Ｖが適する。
シミュレーションの安定動作のため、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に、非常に高抵抗の状態（開放状態）になる記憶ノードｒｉｎの電位は無いほうがよい。
シミュレーションの安定動作のため、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に、非常に高抵抗の状態（開放状態）になる記憶ノードｒｉｎの電位は無いほうがよい。
記憶ノードｒｉｎの電位が丁度Ｖthのときに、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に、非常に高抵抗の状態（開放状態）になることを避けるための一つの方法として、抵抗素子Ｒ１３は、記憶ノードｒｉｎの電位が０．４９９９Ｖ以上で非常に低抵抗（導通状態）になり、抵抗素子Ｒ１４は、記憶ノードｒｉｎの電位が０．５００１Ｖ以下で非常に低抵抗（導通状態）になるようにすることが挙げられる。
導通状態にある抵抗素子Ｒ１３及び抵抗素子Ｒ１４自体の抵抗値を充分に低くさせると、記憶ノードｒｉｎの電位が標準電位Ｖthより高い場合は、図１に示すノードｂｌ−ノードｇｌ間では、高抵抗素子Ｒ１１のみが単独で存在するようになり、記憶ノードｒｉｎの電位が標準電位Ｖthより低い場合は、低抵抗素子Ｒ１２のみが単独で存在するようになる。
読出し特性における現実の素子との差を無視できるくらい小さくするため、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に低抵抗の状態（導通状態）の抵抗値は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の抵抗値に比べて非常に小さく、少なくとも１桁以上小さくし、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に高抵抗の状態（開放状態）の抵抗値は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の抵抗値に比べて非常に大きく、少なくとも１桁以上大きくさせてもよい。
抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に低抵抗の状態（導通状態）の抵抗値は、例えば１ｍΩが適し、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に高抵抗の状態（開放状態）の抵抗値は、例えば１ＴΩが適する。より具体的には、例えば、抵抗素子Ｒ１３は、記憶ノードｒｉｎの電位が０．４９９９Ｖ以上の場合に１ｍΩになり、記憶ノードｒｉｎの電位が０．４９９９Ｖ以下場合には１ＴΩとなる。抵抗素子Ｒ１４は、記憶ノードｒｉｎの電位が０．５００１Ｖ以下の場合に１ｍΩになり、記憶ノードｒｉｎの電位０．５００１Ｖ以上の場合には１ＴΩになる。
遅延電位発生部３０の遅延素子３１は、上述したように、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子３１は、２つのノードｂｌ−ノードｇｌ間の電圧をある程度短い遅延ｔ3を持たせてノードｄｔｍｏの電位にコピーする。
ここで、ノードｄｔｍｏの電位にコピーするとは、ノードｄｔｍｏと低電位電源ノードｖｓｓｒの間の電圧にコピーするということである。「ノードｄｔｍｏの電位」と、「ノードｄｔｍｏと低電位電源ノードｖｓｓｒの間の電圧」、「ノードｄｔｍｏの電位から低電位電源ノードｖｓｓｒの電位を引いたもの」は、同義とする。
遅延時間ｔ3としては、例えば、１ｎｓが適する。遅延素子は、ＨＳＰＩＣＥに存在するので、そのまま用いればよい。遅延素子は、以下のように記述する。
例えば、「Ｅ３１ ｄｔｍｏ ｖｓｓｒ ＶＣＶＳ ＤＥＬＡＹ ｂｌ−ｇｌ ＴＤ＝１ｎｓ」と記述する。
例えば、「Ｅ３１ ｄｔｍｏ ｖｓｓｒ ＶＣＶＳ ＤＥＬＡＹ ｂｌ−ｇｌ ＴＤ＝１ｎｓ」と記述する。
これで、１ｎｓの遅延を与えて、ノードｂｌとノードｇｌの間の電圧を、ノードｄｔｍｏと低電位電源ノードｖｓｓｒの間の電圧にコピーせよ、という意味になる。
また、記憶部２０の抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、上述したように可変抵抗である。尚、図２に示したリセッタ負荷抵抗素子Ｒ２２は、図１においては、抵抗素子Ｒ２１に含めて表している。
また、記憶部２０の抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、上述したように可変抵抗である。尚、図２に示したリセッタ負荷抵抗素子Ｒ２２は、図１においては、抵抗素子Ｒ２１に含めて表している。
抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、ノードｄｔｍｏの電位に依存する電圧依存抵抗である。また、抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、２つのノードｂｌ−ノードｇｌ間の電圧に直接的には依存せず、ノードｄｔｍｏの電位に依存することによって、２つのノードｂｌ−ノードｇｌ間の電圧を遅延時間ｔ3だけ遅延させた電圧に依存する。
抵抗素子Ｒ２１は、ノードｄｔｍｏの電位がリセット電圧以上セット電圧以下となった場合に抵抗値がある程度低い値Ｒ22になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。抵抗素子Ｒ２３は、ノードｄｔｍｏの電位がセット電圧以上の電圧となった場合に低抵抗（抵抗値Ｒ23）になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
抵抗素子Ｒ２１の低抵抗状態（導通状態）の抵抗値Ｒ22は、例えば１００Ωが適する。抵抗素子Ｒ２３の低抵抗状態（導通状態）の抵抗値Ｒ23は、例えば、１ｍΩが適する。
抵抗素子Ｒ２１の非常に高抵抗の状態（開放状態）の抵抗値は、例えば１０18Ωが適する。セット電圧とリセット電圧は、例えば、それぞれ１．６Ｖ、０．７５Ｖが可能である。セット電圧とリセット電圧については、自由に調整できることは言うまでもない。
抵抗素子Ｒ２１の非常に高抵抗の状態（開放状態）の抵抗値は、例えば１０18Ωが適する。セット電圧とリセット電圧は、例えば、それぞれ１．６Ｖ、０．７５Ｖが可能である。セット電圧とリセット電圧については、自由に調整できることは言うまでもない。
より具体的には、例えば、抵抗素子Ｒ２１は、ノードｄｔｍｏの電位が０．７５Ｖ以上１．６Ｖ以下となった場合に抵抗値が１００Ωになり、それ以外の場合は、１０18Ωになり、抵抗素子Ｒ２３は、ノードｄｔｍｏの電位が１．６Ｖ以上の電圧となった場合に１ｍΩになり、それ以外の場合は、１０18Ωにすることもできる。
キャパシタＣ２４は、記憶保持をし、遅延を与えるための一定容量を有する容量素子である。キャパシタＣ２４は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の両方が共に非常に高い抵抗値（開放状態）のときに、記憶ノードｒｉｎの電位を保持する機能を有する。また、抵抗素子Ｒ２１の低抵抗状態（導通状態）の抵抗値Ｒ22とキャパシタＣ２４の容量値Ｃ24の積ｔ2は、リセット時間を決定する。キャパシタＣ２４の容量値Ｃ24は例えば１ｎＦが適する。
上記の説明では、ｔ1＝Ｒ23Ｃ24、ｔ2＝Ｒ22Ｃ24と表されるが、ここで挙げた例では、ｔ1＝１ｐｓ、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓである。従って、ｔ1＜＜ｔ3＜＜ｔ2の関係を満たしていることが分かる。高電位電源ノードｖｄｄｒの電位をＶvddr＝１．０Ｖ、低電位電源ノードｖｓｓｒの電位は、既に述べたとおりＶvssr＝０．０Ｖとする。このとき、式（１）〜式（３）により、リセットに要する時間Ｔ2＝７０．３ｎｓとなる。一方、セットに要する時間は、遅延素子３１が機能する遅延時間ｔ3でおよそ決まってしまい、約１ｎｓである。
遅延電位発生部３０には、ＨＳＰＩＣＥで予め与えられている遅延素子を使わなくてもよい。遅延機能は、抵抗と容量によるＲＣ遅延を用いて作製することもできる。ここで、遅延電位発生部３０の抵抗と容量は、記憶部２０中の抵抗や容量とは別のものである。遅延機能の構成要素を、ＲＣ遅延を用いて作った例で図６に示す。
図６は遅延電位発生部の基本構成を説明する図である。この図に示すように、遅延電位発生部３０は、電圧依存電圧源３２、抵抗値が一定の抵抗素子Ｒ３３、一定の容量を有するキャパシタＣ３４を含む構成をしている。
電圧依存電圧源３２は、ノードｂｌ−ノードｇｌ間の電圧を、電圧依存電圧源３２の両端の電圧にそのままコピーする。その結果、抵抗素子Ｒ３３の抵抗値と、キャパシタＣ３４の容量値の積と概ね同じオーダーの遅延時間をもって、図６に示すノードｄｔｍｏに、ノード３５の電位がコピーされる。
また、図１に示した回路には、さらに可変抵抗部１０に並列に、キャパシタＣ１５を挿入する場合がある。図７はキャパシタを挿入した可変抵抗部の基本構成を説明する図である。実際の抵抗変化メモリ素子は、２つの導体からなる平行平板間に比較的抵抗値の高い物質が挿入された構造をとっているため、平行平板間に容量成分が存在する。キャパシタＣ１５は、この平行平板間の容量成分を再現するものである。キャパシタＣ１５が存在しても、図１に示した回路の本質的な動作に変わりはない。
次に、シミュレーション装置及びシミュレーション方法を用いた抵抗変化メモリ回路の設計支援方法の概要から説明する。
図８は抵抗変化メモリ回路の設計を支援する方法を説明するフローチャート図である。図示するように、抵抗変化メモリ回路の設計を支援する方法は、抵抗変化メモリ回路のシミュレーション（ステップＳ１）、動作検証（ステップＳ２）及びネットリスト変更または素子属性の変更（ステップＳ３）の支援ステップを有している。
図８は抵抗変化メモリ回路の設計を支援する方法を説明するフローチャート図である。図示するように、抵抗変化メモリ回路の設計を支援する方法は、抵抗変化メモリ回路のシミュレーション（ステップＳ１）、動作検証（ステップＳ２）及びネットリスト変更または素子属性の変更（ステップＳ３）の支援ステップを有している。
ここで、抵抗変化メモリ回路のシミュレーション（ステップＳ１）の支援ステップは、ライブラリ１００、記憶部を表すサブサーキット１０１、ネットリスト１０２及び初期設定電圧１０３を使用して、メモリ回路に含まれるノードの電圧の時間変化をシミレーションするステップである。
また、動作検証（ステップＳ２）の支援ステップは、期待電圧１０４と、抵抗変化メモリ回路のシミュレーション（ステップＳ１）で得られたシミュレーション結果とから、抵抗変化メモリ回路の動作の検証を支援するステップである。
ネットリスト変更または素子属性の変更（ステップＳ３）の支援ステップは、動作検証（ステップＳ２）の支援ステップにおいて、抵抗変化メモリ回路の動作に不具合があった場合に、ネットリストの変更または素子属性の変更を行う支援ステップである。
図９は抵抗変化メモリ回路のシミュレーションステップをさらに詳細に説明するフローチャート図である。上述した抵抗変化メモリ回路のシミュレーション（ステップＳ１）は、図示するように、上記ライブラリ１００からの部品属性の読込み（ステップＳ１０）、ネットリストの読込み（ステップＳ１１）、記憶部を表すサブサーキットの読込み（ステップＳ１２）、初期設定電圧の読込み（ステップＳ１３）、ノードの電圧の時間解析シミュレーション（ステップＳ１４）及びノードの電圧の時間依存テーブルの作成（ステップＳ１５）を有している。
ここで、部品属性の読込み（ステップＳ１０）のステップは、後述する図１０に示す部品属性をシミュレーション装置に入力するステップである。
ネットリストの読込み（ステップＳ１１）のステップは、後述する図１１に示すネットリストをシミュレーション装置に読み込ませる、即ち、入力するステップである。
サブサーキットの読込み（ステップＳ１２）のステップは、図１及び図５に示す記憶部のサブサーキットをシミュレーション装置に読み込ませる、即ち、入力するステップである。
サブサーキットの読込み（ステップＳ１２）のステップは、図１及び図５に示す記憶部のサブサーキットをシミュレーション装置に読み込ませる、即ち、入力するステップである。
初期設定電圧の読込み（ステップＳ１３）のステップは、後述する図１３に示す初期設定電圧のテーブルをシミュレーション装置に読み込ませる、即ち、入力するステップである。
次に、図１０は素子及び素子の属性を説明する図である。この図では、例えば、素子であるtransistorＡと、その属性Ａ、transistorＢと、その属性Ｂ、capacitorＡとその属性Ｍ、resistorＡとその属性Ｘが示されている。
図１１はネットリストが表す回路の一例を示す図である。また、図１２はネットリストの一覧を表す図である。
図１１に示す回路は、部品、即ち、素子の接続関係及び接続ノードを示すリストである。具体的には、多機能pMOS４０、カラムスイッチであるnMOS４１ａ〜４１ｐ、カラムスイッチであるpMOS４２ａ〜４２ｐ、抵抗変化メモリ素子４３、選択トランジスタ４４、増幅用インバータ４５，４６、プリチャージ制御トランジスタ４７，４８、ビットライン寄生容量４９により構成されている。また各素子は、ノード５０，５１，５２，５３，５４によって接続されている。
図１１に示す回路は、部品、即ち、素子の接続関係及び接続ノードを示すリストである。具体的には、多機能pMOS４０、カラムスイッチであるnMOS４１ａ〜４１ｐ、カラムスイッチであるpMOS４２ａ〜４２ｐ、抵抗変化メモリ素子４３、選択トランジスタ４４、増幅用インバータ４５，４６、プリチャージ制御トランジスタ４７，４８、ビットライン寄生容量４９により構成されている。また各素子は、ノード５０，５１，５２，５３，５４によって接続されている。
また、多機能pMOS４０、nMOS４１ａ〜４１ｐ及びpMOS４２ａ〜４２ｐの間にノード５０を、nMOS４１ａ〜４１ｐ、pMOS４２ａ〜４２ｐと抵抗変化メモリ素子４３の間にノード５１、抵抗変化メモリ素子４３と選択トランジスタ４４の間にノード５２を有する。さらに、多機能pMOS４０のゲートにノードXWE、nMOS４１ａ〜４１ｐのゲートにノードCL1、pMOS４２ａ〜４２ｐのゲートにノードCPL1、選択トランジスタ４４のゲートにノードWL、プリチャージ制御トランジスタ４７，４８のゲートにノードPRCを有する。
ここで、図１２に示すＭＮ４０は、多機能pMOS４０に対応し、ＭＮ４１ａ〜ＭＮ４１ｐは、カラムスイッチのnMOS４１ａ〜４１ｐに対応し、ＭＰ４２ａ〜ＭＮ４２ｐは、カラムスイッチのpMOS４２ａ〜４２ｐに対応し、サブサーキット４３は、抵抗変化メモリ素子４３に対応し、ＭＮ４４は選択トランジスタ４４に対応し、サブサーキット４５，４６は、増幅用インバータ４５，４６に対応し、ＭＮ４７，ＭＮ４８は、プリチャージ制御トランジスタ４７，４８に対応し、Ｃ４９は、ビットライン寄生容量４９に対応している。
また、ＭＯＳトランジスタを示すＭＮ４０等の括弧内は、順に、ドレイン端子、ゲート端子、ソース端子、基板に接続する端子を示している。そして、括弧の右隣には、ＭＯＳトランジスタの属性を示している。例えば、N、L、Wは、順に、導電型、チャネル長（ゲート電極の幅）、チャネル幅を示している。
このように、図１１に示す回路は、メモリセルが、１つの選択トランジスタ４４及び１つの抵抗変化メモリ素子４３により構成される１Ｔ１Ｒ型抵抗変化メモリである。また、図１１に示す回路は、メモリセルの他に、書込みと読出しに必要な回路が含まれる。
図１に示した回路は、以上のような動作原理に基づいて実際の抵抗変化メモリ素子に極めて近い電気的特性を示す。図１に示したサブサーキットが図１１に示した回路の抵抗変化メモリ素子４３の部分に組込まれることにより、図１１の回路は、実際の抵抗変化メモリ素子を含む回路と極めて近い回路動作をする。従って、正しくネットリストを記述し、抵抗変化メモリ素子４３として組込むネットリストのパラメータが正しいものであれば、製品或いはＣＴＥＧとして製造或いは試作する半導体チップ或いは半導体マクロと同等な動作をシミュレーション装置上で再現することが可能である。その結果、図８、図９に示したような方法で、抵抗変化メモリ素子を含む回路の設計を支援し、効率化することができる。
次に、上記ネットリストを用いた回路設計支援方法を説明する。
図１３はアナログシミュレータに入力する初期設定値の例を示す図である。図１３では、ノード名及び初期値を示している。
図１３はアナログシミュレータに入力する初期設定値の例を示す図である。図１３では、ノード名及び初期値を示している。
ノードは、素子と素子の接続点、サブサーキットと素子の接続点、或いは、サブサーキットとサブサーキットとの接続点をいう。そして、ノードの指定は、ノードインバータからなる回路Ａのノードを指定する場合は、例えば、InvA・node(a)と表すことにより行う。
初期値は各ノードの初期電圧である。そして、初期値の指定は、ノード名、例えば、InvA・node(a)に対して行う場合には、InvA・node(a)、1.0Vというように指定する。
図１４はアナログシミュレータによって作成される時間依存テーブルを示す図である。この時間依存テーブルは、ノード、初期値、各時刻でのノードの電圧が表されている。
図１４はアナログシミュレータによって作成される時間依存テーブルを示す図である。この時間依存テーブルは、ノード、初期値、各時刻でのノードの電圧が表されている。
ノードは、シミュレーションを行う回路内のすべてのノードが記載されている欄である。初期値は、初期設定値が与えられたノードに対して、初期値が記載されている欄である。時刻は、シミュレーションによって、結果を得たい時刻が記載された欄である。各ノードの電圧は、シミュレーションで求めた各ノードの各時刻での電圧が記載された欄である。
尚、アナログシュミレータには、シミュレーション後に、シミュレーションで求めた、各時刻に対する各ノードの電圧値のテーブルが作成される。そこで、当初の各ノードに対して設定された初期設定値と、シミュレーションで求めた、各時刻に対する各ノードの電圧値のテーブルを組み合わせて、アナログシミュレータは図１４の時間依存テーブルを作成する。
図１５は動作検証の支援ステップの詳細について示すフローチャート図である。この図は、図８に示した動作検証（ステップＳ２）の詳細について示すフローチャートを示している。そして、図１５のフローチャートは、動作検証として、ノードの電圧の時間依存テーブルの読込み（ステップＳ２ａ）、期待値の読込み（ステップＳ２ｂ）、期待値が設定されているノード、時刻において、シミュレーションで求めたノードの電圧と期待電圧を比較し（ステップＳ２ｃ）及び指定時刻において、ノード電圧と期待電圧が一致していたかを判断する（ステップＳ２ｄ）ステップを有している。
ここで、ノードの電圧の時間依存テーブルを読み込むステップは、時間テーブルを読み込むステップである。期待値の読込みのステップは、期待値テーブルを読み込むステップである。シミュレーションで求めたノードの電圧と期待電圧を比較するステップは、期待値が設定されている時刻において、シミュレーションで求めたノードの電圧と期待電圧の比較を行い、比較結果を出力するステップである。ノード電圧と期待電圧が一致していたかを判断するステップは、比較結果に基づいて、シミュレーションを行った回路の動作検証の支援を行うステップである。
そして、動作確認を行った結果、良好であれば、抵抗変化メモリ回路の設計の支援は終了する。一方、動作確認を行った結果、期待値と一致しないノードの電圧が存在した場合には、後に詳細を示す、回路変更、素子属性の変更の支援ステップへ進む。
図１６は期待値テーブルを示す図である。そして、期待値テーブルは、ノード、期待値及び時刻で表されている。
ノードは、期待値が設定されているノードの一覧が記載されている欄である。期待値は、各ノードに対する電圧の期待値が記載されている欄である。時刻は、期待値が設定されている時刻を記載する欄である。
ノードは、期待値が設定されているノードの一覧が記載されている欄である。期待値は、各ノードに対する電圧の期待値が記載されている欄である。時刻は、期待値が設定されている時刻を記載する欄である。
図１７は期待値とシミュレーションを行って得たノードの電圧との比較テーブルを示す図である。上記の比較テーブルは、ノード名、期待値、シミュレーション値、時刻、比較結果を含む構成をしている。
ノード名は、期待値と電圧を比較するノードが記載されている欄である。期待値はノードに記載されたノードに対する期待値が記載されている欄である。シミュレーション値は、ノードに記載されたノードに対するものであって、時刻欄に記載された時刻に対応する、シミュレーションで求めた電圧が記載されている欄である。時刻は、期待値とノードの電圧の比較を行う時刻が記載されている欄である。比較結果は、期待値とシミュレーションで求めたノードの電圧を比較した結果が記載されている欄である。
例えば、ノードに記載されたノード、「InvA node(a)」に対して、期待値に記載された期待値は＞０．９Ｖ、シミュレーション値に記載されたノードの電圧は１．０Ｖであるときには、比較結果には、「Yes」と記載され、期待値とノードの電圧が合致することが示される。
一方、ノードに記載されたノード、「InvA node(b)」に対して、期待値の欄に記載された期待値は＞０．９Ｖ、シミュレーション値に記載されたノードの電圧は０．５Ｖであるときには、比較結果には、「No」と記載され、期待値とノードの電圧が合致しないことが示される。そして、比較結果に記載され記載結果がすべて、「Yes」であるときに、期待値とノードの電圧が一致していると判断する。
このように、図８に示す動作検証（ステップＳ２）の支援ステップでは、期待値とシミュレーションで求めたノードの電圧を比較し、すべての期待値とノードの電圧が一致しているときに、期待値とノード電圧が一致していると判断する。そして、期待値とノード電圧が一致するときには、抵抗変化メモリ素子を含むメモリ回路の設計支援を終了する。一方、期待値とノード電圧が一致しないときには、抵抗変化メモリ素子を含むメモリ回路の設計をさらに支援するため、回路変更または素子属性の変更の支援ステップへ進む。
図１８は回路変更または素子属性の変更の支援ステップの詳細を示すフローチャート図である。そして、回路変更または素子属性の変更の支援ステップは、素子属性の変更が必要かを判断し（ステップＳ３ａ）、素子属性の変更が必要な場合は、素子属性の変更をし（ステップＳ３ｂ）、そして、ネットリストの変更が必要かを判断し（ステップＳ３ｃ）、ネットリストの変更が必要な場合は、ネットリストの変更を行う（ステップＳ３ｄ）。
素子属性の変更が必要かを判断するステップは、期待値とノードの電圧が一致しなかった原因が、負荷の見積もりを誤った等に起因する信号遅延の見積もり誤りの問題なのかを検討し、素子属性の変更が必要か否かを判断するステップである。素子属性の変更の支援ステップは、素子属性の変更が必要と判断する場合に、どのような素子属性とすればよいかを検討し、その素子属性と合致するように、素子属性の変更を支援するステップである。ネットリストの変更が必要かを判断するステップは、期待値とノードの電圧が一致しなかった原因が、論理の誤り等によるものなのかを検討し、ネットリストの変更が必要か否かを判断するステップである。ネットリストの変更の支援ステップは、ネットリストの変更が必要と判断する場合に、ネットリストの変更を支援するステップである。
このように、上記シミュレーション方法では、サブサーキットを構成する回路部品を接続する接続ノードの内の一つ（例えば、記憶ノードｒｉｎ）が、記憶部の記憶状態に対応する電圧を保持する記憶ノードとなっているサブサーキットをアナログシミュレータに入力し、記憶装置を構成する回路部品間の接続関係が記載されているネットリストをアナログシミュレータに入力し、アナログシミュレーションを行い、記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める。
さらに、記憶装置を構成する回路部品間の接続ノードの電圧の期待値を入力し、アナログシミュレータで求めた記憶装置を構成する回路部品間の接続ノードの電圧と、記憶装置を構成する回路部品間の接続ノードの電圧の期待値を比較し、比較結果を出力し、比較結果から記憶装置の動作が正常に動作しているか否かを判断する。
実際のシミュレーション結果はどのようなものであるか、もう少し具体的な例を挙げて説明する。尚、以下で挙げる例は、図８乃至図１８で示した回路設計支援方法の例と必ずしも対応したものではなく、シミュレーション結果の一例を示したものである。
以下で挙げる例では、図１１で示した、抵抗変化メモリ素子４３を含む回路の、各トランジスタのゲートノードXWE、CL1、CPL1、WL、PRCに特定の電位信号を与え、書込みを行い、それぞれの書込みの後に読出しを行い、書込んだとおりの読出し結果が得られ、各ノードの電位が意図したものとなっているかどうかを確認するというものである。図１１に示す抵抗変化メモリ素子４３には、図１に示したサブサーキットを用いている。以下で挙げるシミュレーション結果は、実際にＨＳＰＩＣＥによってシミュレーションを行うことによって得られた結果である。
以下に説明するシミュレーション結果では、図１１に示すＶＤＤＨの電位を３．３Ｖとし、抵抗変化メモリ素子の特性として用いたパラメータは、Ｃ24＝１ｎＦ、Ｒ22＝１００Ω、Ｒ23＝１ｍΩ、ｔ1＝１ｐｓ、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖ、Ｔ2＝７０．３ｎｓ、そして、リセット電圧が０．７５Ｖ、セット電圧が１．６０Ｖである。
図１９はシミュレータ上での各時刻における動作モードを示した図である。最初の１００ｎｓは省電力モード、次の１００ｎｓはセットモード、その次の１００ｎｓはセット後の読出し、その次の２００ｎｓはリセットモード、その次の１００ｎｓはリセット後の読出し、その次の１００ｎｓはセットモード、その次の１００ｎｓはセット後の読出し、その次の２００ｎｓはリセットモード、その次の１００ｎｓはリセット後の読出しである。
ここで、省電力モードとは、電力を消費しないようにする待機状態のモードである。セットモードとは、抵抗変化メモリ素子４３がセットの電圧条件を満たす電圧信号を与えるように回路を動作させるモードである。リセットモードとは、抵抗変化メモリ素子４３がリセットの電圧条件を満たす電圧信号を与えるように回路を動作させるモードである。
読出しモードでは、抵抗変化メモリ素子４３の記憶即ち抵抗状態に応じて、図１１に示すノード５４に電位信号が出力されるモードである。読出しモードにおいては、抵抗変化メモリ素子４３の抵抗状態が低抵抗である場合は、ノード５４に０．０Ｖに近い低い電位を、抵抗変化メモリ素子４３の抵抗状態が高抵抗である場合は、ノード５４に３．３Ｖに近い高い電位をそれぞれ出力する。
２回あるリセットモードのうち１回目、即ち、時刻３００〜５００ｎｓにおいては、抵抗変化メモリ素子４３がリセットの電圧条件を満たす状態が長時間連続する連続モードである。一方、リセットモードのうち２回目、即ち、時刻８００〜１０００ｎｓにおいては、抵抗変化メモリ素子４３がリセットの電圧条件を満たす状態と満たさない状態を１０ｎｓ程度の比較的短い時間ごとに繰返す、断続モードである。このような断続モードは、実際の抵抗変化メモリでは用いないかもしれないが、このような２つのリセットモードの動作の違いを示すため、このような設定としている。
図２０はXWE、CL1、CPL1、WL及びPRCとして与えた信号の波形図である。図１１で示した回路の詳細な説明は本発明の範囲を超えるため、省略するが、図１９で示した動作をさせるための信号を与えたことになる。
図２１はシミュレーション結果として得られる各ノードの電位を説明する図である。ここで、ノード５４の電位に注目すると、時刻２００〜３００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。同様に、時刻５００〜６００ｎｓにおいては、ノード５４の電位は３．３Ｖに近い電位であり、抵抗変化メモリ素子４３の高抵抗状態が読出されたものと推測できる。同様に、時刻７００〜８００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。同様に、時刻１０００〜１１００ｎｓにおいては、ノード５４の電位は３．３Ｖに近い電位であり、抵抗変化メモリ素子４３の高抵抗状態が読出されたものと推測できる。従って、セット後の読出しにおいては低抵抗状態が読出され、リセット後の読出しにおいては高抵抗状態が読出されていることが推測できる。
図２２はシミュレーション結果として得られる各ノードの電位を説明する図である。この図では、抵抗変化メモリ素子４３の両端の電圧、選択トランジスタ４４を流れる電流、抵抗変化メモリ素子を表すサブサーキット中のノードｄｔｍｏの電位、抵抗変化メモリ素子を表すサブサーキット中の記憶ノードｒｉｎの電位が示されている。ここで、今回のシミュレーションで用いた図１１に示すネットリストは、抵抗変化メモリ素子４３を１つのみを含んでいる。従って、図１１中のノード５１と、図１中のノードｂｌ、図１１中のノード５２と、図１中のノードｇｌは同じノードを表している。
書込み後に正しく読出されているであるという推測は、図２１及び図２２の各電圧、電位、電流の信号によって確認できる。特に、抵抗変化メモリ素子を表した、図１に示すサブサーキット中の記憶ノードｒｉｎの電位を確認することによって、特定時刻において高抵抗状態が書込まれているか、低抵抗状態が書込まれているかどうかを確認することができる。例えば、時刻４９０ｎｓにおいて、記憶ノードｒｉｎの電位は、Ｖth＝０．５Ｖより高い電位となっている。従って、時刻４９０ｎｓにおける抵抗変化メモリ素子の状態は、高抵抗であるということが分かる。
１回目のリセットモードにおいては、時刻３００ｎｓにおいてリセットの電圧条件が満たされる状態が始まり、そこからＴ2＝７０．３ｎｓ経過した時刻３７０ｎｓ付近にて記憶ノードｒｉｎの電位がＶth＝０．５Ｖに達し、リセットが起きていることが分かる。図２１、図２２の各電圧、電位、電流信号を見ると、この時刻にいくつかの電圧、電位、電流信号が変化していることが分かる。
２回目のリセットモードにおいては、最初に時刻８００ｎｓにおいてリセットの電圧条件が満たされる状態が始まり、そこからある程度の時間が経過した後に記憶ノードｒｉｎの電位がＶth＝０．５Ｖに達し、リセットが起きていることが分かる。ここで、抵抗変化メモリ素子４３の両端の電圧に注目すると、リセットの電圧条件である０．７５Ｖ以上１．６Ｖ以下という条件を満たす期間と満たさない期間が繰返されていることが分かる。リセットが起きた時刻は、時刻８００ｎｓからリセットの電圧条件である０．７５Ｖ以上１．６Ｖ以下という条件を満たす期間が累積の合計時間でＴ2＝７０．３ｎｓに到達した時刻である。
尚、セットは、事実上無限小とみなせる極めて短い時間で起きるため、図２１、図２２の結果では、セットの電圧条件が満たされるとすぐに起きる。例えば、時刻１００ｎｓでは、セットが起こっていることが抵抗変化メモリ素子を表すサブサーキット中の記憶ノードｒｉｎの電位がＶvssr＝０．０Ｖと同じ電位になっていることから分かる。ここで、もし遅延素子３１が無かったとすると、記憶ノードｒｉｎの電位がＶth＝０．５Ｖと同程度で止まってしまい、セット直後にリセットが極めて起きやすい状態となってしまい、現実の抵抗変化メモリ素子と異なってしまう。
ここで挙げたサブサーキットの例では、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが１つのみ存在する。しかし、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数存在する場合でも、このサブサーキットを使ったシミュレーションは可能であり、このような場合に、より威力を発揮する。実際のメモリ製品や製品に近いＣＴＥＧでは、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数存在する。尚、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数とは、ネットリスト上で、抵抗変化メモリ素子を表すサブサーキットは１箇所のみに記述されていても、そのサブサーキットが多数の箇所で呼び出されている場合を含む。
ここで挙げたシミュレーションの例では、正常に動作したことが分かる。つまり、電圧、電位、電流信号のシミュレーション値と期待値が一致した。このような場合は、シミュレーション対象のネットリストは正常に動くという結論となり、回路設計支援は終了する。しかし、もし正常ではなく、電圧、電位、電流信号のシミュレーション値と期待値が一致しない箇所が１箇所でも存在した場合、素子属性、ネットリストを必要に応じて修正し、再度シミュレーションを行う必要がある。
高抵抗状態を書込んだ場合、書込んだ後、記憶ノードｒｉｎの電位の期待値はＶth＝０．５Ｖ以上となり、低抵抗状態を書込んだ場合、書込んだ後、記憶ノードｒｉｎの電位の期待値はＶth＝０．５Ｖ以下となる。従って、記憶ノードｒｉｎの電位のシミュレーション値が、記憶ノードｒｉｎの電位の期待値の範囲外であった場合、書込み動作に関する回路のネットリストの修正が必要である。また、記憶ノードｒｉｎの電位がＶth＝０．５Ｖ以上である状態で読出しを行ったときの、ノード５４の電位の期待値は、２．７Ｖ以上であり、記憶ノードｒｉｎの電位がＶth＝０．５Ｖ以下である状態で読出しを行ったときの、ノード５４の電位の期待値は０．６Ｖ以下である。この場合、ノード５４の電位のシミュレーション値が、ノード５４の電位の期待値の範囲外であった場合は、読出し動作に関する回路のネットリストの修正が必要である。以上は、あくまで例であり、本発明の請求の範囲は、これらの例に限定されるものではない。
このようなシミュレーション装置によれば、記憶部を表すサブサーキットに記憶状態を示す記憶ノードを設けて、記憶部を表すサブサーキットは可変抵抗部の状態に応じて動作をする。そのため、記憶部を表すサブサーキットの動作後の状態が保持され、その状態に基づいて、さらに、記憶部を表すサブサーキットは次の動作を連続して行うことができる。書込みと読出しを複雑に組合せたシミュレーションにおいて、抵抗変化メモリ素子を表すサブサーキットが多数ある場合に、特に威力を発揮する。
また、遅延素子の導入により、セット後にリセットが起きやすいという、実際の抵抗変化メモリ素子と異なった振る舞いをすることを回避できる。また、サブサーキット中の抵抗値や容量値等を調整することにより、リセット時間、セット電圧、リセット電圧、高抵抗状態または低抵抗状態における抵抗値等のパラメータを自由に設定できる。ここで、リセット時間には、リセットの電圧条件を満たしている時間の累積時間が適用される。
以上により、抵抗変化メモリ素子を含む記憶部を用いた記憶装置のアナログシミュレーションを連続して行えるため、上記の記憶部を含むメモリ回路のシミュレーションを容易に行える抵抗変化メモリのシミュレーション装置、抵抗変化メモリのシミュレーション方法、及び回路設計支援方法を提供することができる。
（第２の実施の形態）
次に、第２の実施の形態について説明する。以下の説明では、第１の実施の形態で説明した同一の構成要素には、同一の符号を付し、その構成要素及び作用の説明の詳細については省略する。
次に、第２の実施の形態について説明する。以下の説明では、第１の実施の形態で説明した同一の構成要素には、同一の符号を付し、その構成要素及び作用の説明の詳細については省略する。
この第２の実施の形態では、第１の実施の形態で説明した遅延する電圧信号を可変抵抗部１０から記憶部２０に送信するのではなく、記憶部２０から可変抵抗部１０に送信することを特徴としている。
図２３は抵抗変化メモリ素子に相当するサブサーキットの中身を表す回路図である。この図は、図１１に示す抵抗変化メモリ素子４３に相当するサブサーキットの中身を表す第２の実施の形態に関する回路図が示されている。
図２３に示すサブサーキットは、可変抵抗部１０、遅延電位発生部６０、記憶部２０を含む構成をしている。そして、この回路では、抵抗変化メモリ素子の状態、即ち高抵抗状態か、または低抵抗状態かの情報を、記憶部２０の記憶ノードｒｉｎで表す。
可変抵抗部１０は、高抵抗素子Ｒ１１、低抵抗素子Ｒ１２、抵抗素子Ｒ１３、抵抗素子Ｒ１４、ノードｂｌ及びノードｇｌを含む構成をし、ノードｂｌとノードｇｌとの間に高抵抗素子Ｒ１１と抵抗素子Ｒ１３とが直列に接続されている。また、ノードｂｌとノードｇｌとの間に低抵抗素子Ｒ１２と抵抗素子Ｒ１４とが直列に接続されている。
高抵抗素子Ｒ１１は、高抵抗状態の抵抗変化メモリ素子４３の特性を表し、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗である。例えば、高抵抗素子Ｒ１１は、図４のような特性になるようにする。
低抵抗素子Ｒ１２は、低抵抗状態の抵抗変化メモリ素子の特性を表す素子である。低抵抗素子Ｒ１２は、自分自身にかかる電圧によって抵抗値が変わる電圧依存抵抗であっても、自分自身にかかる電圧によって抵抗値が変わらない一定抵抗でもよい。一定抵抗とした場合は、低抵抗素子Ｒ１２は、例えば４ｋΩが適する。
一方、記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチ及びリセッタ負荷抵抗素子として機能する抵抗素子Ｒ２１、セッタスイッチとして機能する抵抗素子Ｒ２３及びキャパシタＣ２４を含む構成をし、高電位電源ノードｖｄｄｒと低電位電源ノードｖｓｓｒとの間に、抵抗素子Ｒ２１及び抵抗素子Ｒ２３が直列に接続されている。そして、記憶ノードｒｉｎと低電位電源ノードｖｓｓｒとの間には、キャパシタＣ２４が接続されている。
ここで、抵抗素子Ｒ２１及び抵抗素子Ｒ２３は、２つのノードｂｌ−ノードｇｌ間の電圧に依存する電圧依存抵抗である。
また、抵抗素子Ｒ２１は、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以上セット電圧以下となった場合に、抵抗値がある程度低い値Ｒ22になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
また、抵抗素子Ｒ２１は、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以上セット電圧以下となった場合に、抵抗値がある程度低い値Ｒ22になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
そして、記憶ノードｒｉｎの電位は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の抵抗値を変化させることにより、変化する。
遅延電位発生部６０は、遅延素子６１、ノードｄｒｉｎ、低電位電源ノードｖｓｓｒを含む構成をしている。遅延素子６１は、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子６１は、記憶ノードｒｉｎの電位をある程度短い遅延ｔ3を持たせてノードｄｒｉｎの電位にコピーする。
遅延電位発生部６０は、遅延素子６１、ノードｄｒｉｎ、低電位電源ノードｖｓｓｒを含む構成をしている。遅延素子６１は、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子６１は、記憶ノードｒｉｎの電位をある程度短い遅延ｔ3を持たせてノードｄｒｉｎの電位にコピーする。
図２４は抵抗変化メモリ素子を構成する素子の役割と機能を説明した図である。図２４に記述された例は、ＨＳＰＩＣＥ等のアナログシミュレータのネットリスト記述において、回路素子の名称をどのように設定するかの例が示されている。
以上で、図２３に示す回路の構成とそれぞれの素子の役割についての説明が終わったので、次に、図２３に示す回路の動作について説明する。
図２５は抵抗変化メモリ素子に相当する回路図である。図２５は、図２３に示すサブサーキットの動作を容易に理解するために、図２３に示す回路構成をより具体的に説明した図である。図２５では、第２の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するためにスイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２５は抵抗変化メモリ素子に相当する回路図である。図２５は、図２３に示すサブサーキットの動作を容易に理解するために、図２３に示す回路構成をより具体的に説明した図である。図２５では、第２の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するためにスイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２５の左側は、可変抵抗部１０であり、右側は、記憶部２０である。記憶部２０は、記憶を保持し、また可変抵抗部１０に印加される電圧等の情報に応じて状態と記憶内容を変化する機能を有する。また、可変抵抗部１０は、記憶部２０の記憶ノードｒｉｎの電位によって、２つのノードｂｌ−ノードｇｌ間の抵抗値を変化させる機能を有する。
図２５に示す回路構成は、図１１に示す抵抗変化メモリ素子４３の状態、即ち高抵抗状態か、或いは低抵抗状態かの情報を、記憶部２０の記憶ノードｒｉｎで表している点に特徴がある。以上の点に関しては、第１の実施の形態で説明した内容と同様である。
第２の実施の形態と第１の実施の形態との相違は、以下に説明する遅延電位発生部の役割である。
高抵抗状態を選択するスイッチＳＷ１３、低抵抗状態を選択するスイッチＳＷ１４は、記憶ノードｒｉｎの電位に応じて、常にどちらか一方が導通している。
高抵抗状態を選択するスイッチＳＷ１３、低抵抗状態を選択するスイッチＳＷ１４は、記憶ノードｒｉｎの電位に応じて、常にどちらか一方が導通している。
例えば、記憶ノードｒｉｎの電位が高い場合には、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗であり、記憶ノードｒｉｎの電位が低い場合には、２つのノードｂｌ−ノードｇｌ間の抵抗値が低抵抗になる制御をする場合、記憶ノードｒｉｎの電位が高い場合にスイッチＳＷ１３が導通し、記憶ノードｒｉｎの電位が低い場合にスイッチＳＷ１４が導通する。この点の考え方は、第１の実施の形態と同様である。
第２の実施の形態においては、リセッタスイッチＳＷ２１またはセッタスイッチＳＷ２３を導通させるか否かの判断には、２つのノードｂｌ−ノードｇｌ間の電圧を遅延させずにそのまま用いる。
しかし、スイッチＳＷ１３及びスイッチＳＷ１４は、記憶ノードｒｉｎの電位を短い時間遅延させた電位に応じて、常にどちらか一方が導通するようにする。
即ち、第１の実施の形態では、リセッタスイッチＳＷ２１、セッタスイッチＳＷ２３を導通させるか否かの判断に、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧を用いている。これに対し、第２の実施の形態では、スイッチＳＷ１３、スイッチＳＷ１４は、記憶ノードｒｉｎの電位を短い時間遅延させた電位に応じて、常にどちらか一方を導通させるようにする。つまり、第１の実施の形態と第２の実施の形態との差異は、遅延させる電位信号を発生する遅延電位発生部と、その影響が与えられるスイッチを変更させた点である。
即ち、第１の実施の形態では、リセッタスイッチＳＷ２１、セッタスイッチＳＷ２３を導通させるか否かの判断に、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧を用いている。これに対し、第２の実施の形態では、スイッチＳＷ１３、スイッチＳＷ１４は、記憶ノードｒｉｎの電位を短い時間遅延させた電位に応じて、常にどちらか一方を導通させるようにする。つまり、第１の実施の形態と第２の実施の形態との差異は、遅延させる電位信号を発生する遅延電位発生部と、その影響が与えられるスイッチを変更させた点である。
こうすることにより、セット時に、抵抗変化メモリ素子４３は、以下のような動作をする。２つのノードｂｌ−ノードｇｌ間の電圧が、セットの電圧条件を満たしている状態では、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１は絶縁状態（開放状態）である。ここで、記憶ノードｒｉｎの電位が基準電位Ｖthを上回った状態から下回った状態に変化した直後では、２つのノードｂｌ−ノードｇｌ間の抵抗はすぐには低抵抗状態にならない。
言い換えると、記憶ノードｒｉｎの電位が基準電位Ｖthを下回った状態でも、２つのノードｂｌ−ノードｇｌ間の抵抗値の高抵抗の状態が遅延時間の分の長さだけ続く。
この遅延時間分の時間では、可変抵抗部１０において、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１は絶縁状態だと認識する。そのため、遅延時間分の時間が終わるまでには、記憶ノードｒｉｎの電位は低電位電源ノードｖｓｓｒと略同じ電位に到達する。その結果、セット後にリセットの電圧条件を満たしたとしても、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒと同じ電位の状態からリセット動作が始まるため、リセットの電圧条件が満たされる時間は、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒの電位から高電位電源ノードｖｄｄｒの電位まで上昇するリセッタ負荷抵抗素子Ｒ２２とキャパシタＣ２４とのＲＣ積で調整できることになる。
この遅延時間分の時間では、可変抵抗部１０において、セッタスイッチＳＷ２３が導通状態で、リセッタスイッチＳＷ２１は絶縁状態だと認識する。そのため、遅延時間分の時間が終わるまでには、記憶ノードｒｉｎの電位は低電位電源ノードｖｓｓｒと略同じ電位に到達する。その結果、セット後にリセットの電圧条件を満たしたとしても、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒと同じ電位の状態からリセット動作が始まるため、リセットの電圧条件が満たされる時間は、記憶ノードｒｉｎの電位が低電位電源ノードｖｓｓｒの電位から高電位電源ノードｖｄｄｒの電位まで上昇するリセッタ負荷抵抗素子Ｒ２２とキャパシタＣ２４とのＲＣ積で調整できることになる。
このように、第２の実施の形態においては、セット直後にリセットがおきやすい問題を回避するために、記憶ノードｒｉｎの電位が基準電位Ｖthより下回った状態で、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗の状態が遅延時間の分の長さだけ続くことになる。
その他の各素子の役割、リセット時間の設定方法等は、第１の実施の形態と同様である。
以上で、サブサーキットの動作の説明が終わったので、再び、図２３に戻り、シミュレーション装置に用いるサブサーキットを図２５に示す基本原理と対応させながらその動作を説明する。以下に、シミュレータ上でのより具体的な回路素子の配置と接続について説明する。また、ＨＳＰＩＣＥなどのアナログシミュレータにおいて、図２５で用いたスイッチ類は、電圧依存抵抗を用いるのがよい。
以上で、サブサーキットの動作の説明が終わったので、再び、図２３に戻り、シミュレーション装置に用いるサブサーキットを図２５に示す基本原理と対応させながらその動作を説明する。以下に、シミュレータ上でのより具体的な回路素子の配置と接続について説明する。また、ＨＳＰＩＣＥなどのアナログシミュレータにおいて、図２５で用いたスイッチ類は、電圧依存抵抗を用いるのがよい。
ＨＳＰＩＣＥでは、電圧依存抵抗は、特定の２点間の符号付の電圧によって抵抗値の変化する素子として記述する。ここで、特定の２点間の符号付の電圧とは、特定の２点の電位をＶDA、ＶDBとするとき、「ＶDB−ＶDA」で表される。以下では、低電圧電源ノードｖｓｓｒの電位Ｖvssrは０．０Ｖとし、「記憶ノードｒｉｎの電位」は、「記憶ノードｒｉｎと低電圧電源ノードｖｓｓｒの間の電圧」、「記憶ノードｒｉｎの電位から低電圧電源ノードｖｓｓｒの電位を引いたもの」と同じとして説明する。しかし、本特許の請求の範囲は、Ｖvssr＝０．０Ｖの場合に限定されるものではない。
また、高抵抗状態及び低抵抗状態における抵抗変化メモリ素子の読出し特性は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の特性を調整することにより、自由に調整できる。尚、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２は、電圧依存電流源を用いても代用できる。
抵抗素子Ｒ１３及び抵抗素子Ｒ１４は、記憶ノードｒｉｎの電位には直接的に依存せず、遅延電位発生部６０のノードｄｒｉｎの電位に依存する抵抗である。即ち、記憶ノードｒｉｎの電位を遅延時間ｔ3だけ遅延させた電位に依存する。
また、抵抗素子Ｒ１３は、スイッチとして機能し、ノードｄｒｉｎの電位が高い場合には、非常に低抵抗（導通状態）になり、ノードｄｒｉｎの電位が低い場合には非常に高抵抗（開放状態）となる。
抵抗素子Ｒ１４は、スイッチとして機能し、ノードｄｒｉｎの電位が基準電位Ｖthより低い場合に非常に低抵抗（導通状態）になり、ノードｄｒｉｎの電位が基準電位Ｖthより高い場合は非常に高抵抗（開放状態）となる。このように抵抗素子Ｒ１３及び抵抗素子Ｒ１４が非常に高抵抗（開放状態）或いは非常に低抵抗（導通状態）になるかの基準は、基準電位Ｖthによって決定され、その値は、例えば０．５Ｖが適する。
シミュレーションの安定動作のため、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に非常に高抵抗（開放状態）になるノードｄｒｉｎの電位は無いほうがよい。
ノードｄｒｉｎの電位が丁度Ｖthのときに、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に非常に高抵抗（開放状態）になることを避けるための一つの方法として、抵抗素子Ｒ１３は、ノードｄｒｉｎの電位が０．４９９９Ｖ以上で非常に低抵抗（導通状態）になり、抵抗素子Ｒ１４は、ノードｄｒｉｎの電位が０．５００１Ｖ以下で非常に低抵抗（導通状態）になるようにすることなどが挙げられる。
ノードｄｒｉｎの電位が丁度Ｖthのときに、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の両方が共に非常に高抵抗（開放状態）になることを避けるための一つの方法として、抵抗素子Ｒ１３は、ノードｄｒｉｎの電位が０．４９９９Ｖ以上で非常に低抵抗（導通状態）になり、抵抗素子Ｒ１４は、ノードｄｒｉｎの電位が０．５００１Ｖ以下で非常に低抵抗（導通状態）になるようにすることなどが挙げられる。
読出し特性における現実の素子との差を無視できるくらい小さくするため、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に低抵抗（導通状態）の状態の抵抗値は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の抵抗値に比べて非常に小さく、少なくとも１桁以上小さくし、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に高抵抗（開放状態）の状態の抵抗値は、高抵抗素子Ｒ１１及び低抵抗素子Ｒ１２の抵抗値に比べて非常に大きく、少なくとも１桁以上大きくするべきである。
抵抗素子Ｒ１３及び抵抗素子Ｒ１４の低抵抗（導通状態）の状態の抵抗値は、例えば１ｍΩが適し、抵抗素子Ｒ１３及び抵抗素子Ｒ１４の非常に高抵抗（高抵抗状態）の状態の抵抗値は、例えば１ＴΩが適する。具体的には、例えば、抵抗素子Ｒ１３は、ノードｄｒｉｎの電位が０．４９９９Ｖ以上の場合に１ｍΩになり、ノードｄｒｉｎの電位が０．４９９９Ｖ以下場合には１ＴΩとなる。抵抗素子Ｒ１４は、ノードｄｒｉｎの電位が０．５００１Ｖ以下の場合に１ｍΩになり、ノードｄｒｉｎの電位が０．５００１Ｖ以上の場合には１ＴΩになる。
導通状態にある抵抗素子Ｒ１３及び抵抗素子Ｒ１４自体の抵抗値を充分に低くさせると、記憶ノードｒｉｎの電位が標準電位Ｖthより高い場合は、図２３に示すノードｂｌ−ノードｇｌ間には、高抵抗素子Ｒ１１のみが単独で存在するようになり、記憶ノードｒｉｎの電位が標準電位Ｖthより低い場合は、低抵抗素子Ｒ１２のみが単独で存在するようになる。
遅延電位発生部６０の遅延素子６１は、上述したように、セット後にリセットが起きやすい状態になることを防ぐための素子である。遅延素子６１は、記憶ノードｒｉｎの電位をある程度短い遅延時間（ｔ3）を持たせてノードｄｒｉｎの電位にコピーする。ここで、ノードｄｒｉｎの電位にコピーするとは、ノードｄｒｉｎと低電位電源ノードｖｓｓｒの間の電圧にコピーするということである。「ｄｒｉｎの電位」と、「ノードｄｒｉｎと低電位電源ノードｖｓｓｒの間の電圧」、「ノードｄｒｉｎの電位から低電位電源ノードｖｓｓｒの電位を引いたもの」は、同義とする。
遅延時間ｔ3としては、例えば、１ｎｓが適する。遅延素子６１は、ＨＳＰＩＣＥに存在するので、そのまま用いればよい。
遅延素子６１は、例えば、「Ｅ６１ ｄｒｉｎ ｖｓｓｒ ＶＣＶＳ ＤＥＬＡＹ ｒｉｎ ｖｓｓｒ ＴＤ＝１ｎｓ」のように記述する。
遅延素子６１は、例えば、「Ｅ６１ ｄｒｉｎ ｖｓｓｒ ＶＣＶＳ ＤＥＬＡＹ ｒｉｎ ｖｓｓｒ ＴＤ＝１ｎｓ」のように記述する。
これで、１ｎｓの遅延を与えて、記憶ノードｒｉｎと低電位電源ノードｖｓｓｒの間の電圧を、ノードｄｒｉｎと低電位電源ノードｖｓｓｒの間の電圧にコピーせよ、という意味になる。
記憶部２０の抵抗素子Ｒ２３は、上述したように、２つのノードｂｌ−ノードｇｌ間の電圧がセット電圧以上の電圧となった場合にある程度低い低抵抗（抵抗値Ｒ23）になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
また、抵抗素子Ｒ２１のある程度低い抵抗値Ｒ22とは、例えば１００Ωが適する。抵抗素子Ｒ２３の低抵抗（導通状態）の状態の抵抗値Ｒ23は、例えば、１ｍΩが適する。抵抗素子Ｒ２１の非常に高抵抗（開放状態）の状態の抵抗値は、例えば１０18Ωが適する。
また、セット電圧とリセット電圧は、例えば、それぞれ１．６Ｖ、０．７５Ｖが可能である。セット電圧とリセット電圧が自由に調整できることは言うまでもない。具体的には、例えば、抵抗素子Ｒ２１は、２つのノードｂｌ−ノードｇｌ間の電圧が０．７５Ｖ以上１．６Ｖ以下となった場合に抵抗値が１００Ωになり、それ以外の場合は、１０18Ωになり、抵抗素子Ｒ２３は、２つのノードｂｌ−ノードｇｌ間の電圧が１．６Ｖ以上の電圧となった場合に１ｍΩになり、それ以外の場合は、１０18Ωになる。
キャパシタＣ２４は、記憶保持をし、遅延を与えるための一定容量を有する容量素子である。キャパシタＣ２４は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の両方が非常に高い抵抗値（開放状態）のときに、記憶ノードｒｉｎの電位を保持する機能を有する。また、抵抗素子Ｒ２１のある程度低い値Ｒ22とキャパシタＣ２４の容量値Ｃ24の積ｔ2は、リセット時間を決定する。キャパシタＣ２４の容量値Ｃ24は、例えば１ｎＦが適する。
セット時及びリセット時の記憶ノードｒｉｎの電位変化の時定数は、それぞれ、ｔ1＝Ｒ23Ｃ24、ｔ2＝Ｒ22Ｃ24と表されるが、ここで挙げた例では、ｔ1＝１ｐｓ、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓである。従って、ｔ1＜＜ｔ3＜＜ｔ2の関係を満たしていることが分かる。高電位電源ノードｖｄｄｒの電位をＶvddr＝１．０Ｖ、低電位電源ノードｖｓｓｒの電位は既に述べたとおりＶvssr＝０．０Ｖとする。このとき、式（１）〜式（３）により、リセットに要する時間Ｔ2＝７０．３ｎｓとなる。一方、セットに要する時間は、遅延素子６１が機能する遅延時間ｔ3でおよそ決まり、約１ｎｓである。
遅延電位発生部６０には、第１の実施の形態で説明したように、ＨＳＰＩＣＥで予め与えられている遅延素子６１を使わなくてもよい。
尚、図２３に示した回路にて可変抵抗部１０に並列に、第１の実施の形態で説明した図７のように、キャパシタＣ１５を挿入する場合がある。
尚、図２３に示した回路にて可変抵抗部１０に並列に、第１の実施の形態で説明した図７のように、キャパシタＣ１５を挿入する場合がある。
図２３に示した回路は、以上のような動作原理に基づいて実際の抵抗変化メモリ素子に極めて近い電気的特性を示す。
図２３に示したサブサーキットが図１１に示す回路の抵抗変化メモリ素子４３として組込まれることにより、図１１に示す回路は、実際の抵抗変化メモリ素子を含む回路と極めて近い回路動作をする。従って、正しくネットリストを記述し、抵抗変化メモリ素子４３として組込むネットリストのパラメータが正しいものであれば、製品或いはＣＴＥＧとして製造或いは試作する半導体チップ或いは半導体マクロと同等な動作をシミュレーション装置上で再現することが可能である。その結果、図８、図９で示したような方法で、抵抗変化メモリ素子を含む回路の設計を支援し、効率化することができる。
図２３に示したサブサーキットが図１１に示す回路の抵抗変化メモリ素子４３として組込まれることにより、図１１に示す回路は、実際の抵抗変化メモリ素子を含む回路と極めて近い回路動作をする。従って、正しくネットリストを記述し、抵抗変化メモリ素子４３として組込むネットリストのパラメータが正しいものであれば、製品或いはＣＴＥＧとして製造或いは試作する半導体チップ或いは半導体マクロと同等な動作をシミュレーション装置上で再現することが可能である。その結果、図８、図９で示したような方法で、抵抗変化メモリ素子を含む回路の設計を支援し、効率化することができる。
第２の実施の形態においても、第１の実施の形態の図１３乃至図２２を用いて説明した回路設計支援方法の例やシミュレーションの例と同様な回路設計支援方法やシミュレーションが可能である。
また、第２の実施の形態の発明の効果は、第１の実施の形態と同様である。
（第３の実施の形態）
次に、第３の実施の形態について説明する。以下の説明では、第１、２の実施の形態で説明した同一の構成要素には、同一の符号を付し、その構成要素及び作用の説明の詳細については省略する。
（第３の実施の形態）
次に、第３の実施の形態について説明する。以下の説明では、第１、２の実施の形態で説明した同一の構成要素には、同一の符号を付し、その構成要素及び作用の説明の詳細については省略する。
第３の実施の形態では、記憶部にプルバッカスイッチを備えたことを特徴としている。
図２６は抵抗変化メモリ素子に相当するサブサーキットの中身を表す回路図である。この図は、図１１に示す抵抗変化メモリ素子４３に相当するサブサーキットの中身を表す第３の実施の形態に関する回路図である。
図２６は抵抗変化メモリ素子に相当するサブサーキットの中身を表す回路図である。この図は、図１１に示す抵抗変化メモリ素子４３に相当するサブサーキットの中身を表す第３の実施の形態に関する回路図である。
この図に示す回路は、可変抵抗部１０、遅延電位発生部７０、記憶部２０を含む構成をしている。図２６に示す回路構成では、抵抗変化メモリ素子の状態、即ち高抵抗状態か低抵抗状態かの情報を、記憶部２０の記憶ノードｒｉｎで表している点に特徴がある。
可変抵抗部１０は、高抵抗素子Ｒ１１、低抵抗素子Ｒ１２、抵抗素子Ｒ１３及び抵抗素子Ｒ１４を含む構成をしている。また、遅延電位発生部７０は、遅延素子７１を含む構成をしている。これら２つの部分に関しては、第１の実施の形態における図１に示す可変抵抗部１０及び遅延電位発生部３０と同一であり、その説明は省略する。
記憶部２０は、リセッタスイッチ及びリセッタ負荷抵抗素子として機能する抵抗素子Ｒ２１、セッタスイッチとして機能する抵抗素子Ｒ２３、プルバッカスイッチとして機能する抵抗素子Ｒ２５，Ｒ２６及びキャパシタＣ２４を含む構成をし、高電位電源ノードｖｄｄｒと低電位電源ノードｖｓｓｒとの間に、抵抗素子Ｒ２１及び抵抗素子Ｒ２３が直列に接続されている。また、記憶ノードｒｉｎと低電位電源ノードｖｓｓｒとの間には、キャパシタＣ２４の他、抵抗素子Ｒ２５，Ｒ２６が並列に接続されている。ここで、抵抗素子Ｒ２５，Ｒ２６は可変抵抗である。
図２７は抵抗変化メモリ素子を構成する素子の役割と機能を説明した図である。この図に示す記述例とは、ＨＳＰＩＣＥ等のアナログシミュレータのネットリスト記述において、回路素子の名称をどのように設定するかの例を示している。この図では、可変抵抗部の記述例は、図５と同一なので、その記載を省略している。
以上で、図２６に示す回路の構成とそれぞれの素子の役割についての説明が終わったので、次に図２６に示す回路の動作について説明する。
図２８は抵抗変化メモリ素子に相当する回路図である。図２８は、図２６に示すサブサーキットの動作を容易に理解するために、図２６に示す回路構成をより具体的に説明した図である。図２８では、第３の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するために、スイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２８は抵抗変化メモリ素子に相当する回路図である。図２８は、図２６に示すサブサーキットの動作を容易に理解するために、図２６に示す回路構成をより具体的に説明した図である。図２８では、第３の実施の形態のシミュレーション装置の基本原理が示されている。尚、この図においては、シミュレーション装置の基本原理を容易に理解するために、スイッチ機能のある抵抗素子を直接スイッチ素子として表記している。
図２８の左側は、可変抵抗部１０であり、右側は、記憶部２０である。記憶部２０は、記憶を保持し、可変抵抗部１０に印加される電圧等の情報に応じて状態と記憶内容を変化させる機能を有している。一方、可変抵抗部１０は、記憶部２０の記憶ノードｒｉｎの電位によって、２つのノードｂｌ−ノードｇｌ間の抵抗値を、変化させる機能を有している。
図２８に示す回路構成では、抵抗変化メモリ素子の状態、即ち高抵抗状態か、または低抵抗状態かの情報を、記憶部を表す記憶部２０の記憶ノードｒｉｎで表している点に特徴がある。以上の点は、図１を用いて説明した第１の実施の形態におけると同様である。
また、第３の実施の形態における可変抵抗部１０は、図１に示す可変抵抗部１０と同様である。従って、以下では、第３の実施の形態における記憶部２０を詳細に説明する。
記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３、キャパシタＣ２４及びプルバッカスイッチＳＷ２５，ＳＷ２６を含む構成をしている。
記憶部２０は、高電位電源ノードｖｄｄｒ、低電位電源ノードｖｓｓｒ、記憶ノードｒｉｎ、リセッタスイッチＳＷ２１、リセッタ負荷抵抗素子Ｒ２２、セッタスイッチＳＷ２３、キャパシタＣ２４及びプルバッカスイッチＳＷ２５，ＳＷ２６を含む構成をしている。
第３の実施の形態における記憶部２０では、２つの直列に接続されたスイッチであるプルバッカスイッチＳＷ２５，ＳＷ２６を備えている点が、図１と異なる。これら２つのプルバッカスイッチＳＷ２５，ＳＷ２６によって、記録部２０は、２つのノードｂｌ−ノードｇｌ間の抵抗が低抵抗状態であって、このようなリセットの電圧条件を満たした状態が途切れたときに、記憶ノードｒｉｎの電位を低電位電源ノードｖｓｓｒと同じ電位に戻す機能を有する。これら２つのプルバッカスイッチＳＷ２５，ＳＷ２６を備えることにより、リセットに要する時間は、累積時間ではなく連続時間になる（後述）。
プルバッカスイッチＳＷ２５は、２つのノードｂｌ−ノードｇｌ間の電圧が、リセットの電圧条件を満たさなくなった場合に導通する。また、プルバッカスイッチＳＷ２６は、記憶ノードｒｉｎの電位が低い場合に導通する。つまり、プルバッカスイッチＳＷ２５は、「リセットの電圧条件を満たす状態が途切れたときに」に導通し、プルバッカスイッチＳＷ２６は、「２つのノードｂｌ−ノードｇｌ間の抵抗が低抵抗状態のときに」に導通する。２つのプルバッカスイッチＳＷ２５，ＳＷ２６の経路を通じて記憶ノードｒｉｎと低電位電源ノードｖｓｓｒが導通するのは、２つのプルバッカスイッチＳＷ２５，ＳＷ２６の両方が共に導通したときである。即ち、２つのノードｂｌ−ノードｇｌ間の抵抗が低抵抗状態であり、且つリセットの電圧条件を満たした状態が途切れたときに、プルバッカスイッチＳＷ２５，ＳＷ２６の両方が導通する。
セッタスイッチＳＷ２３及びリセッタスイッチＳＷ２１は、それぞれ、セットの電圧条件が満たされるとき及びリセットの条件が満たされるときに導通する。これらの作用については、第１の実施の形態と同じであるので、これ以上の説明は省略する。因みに、セットの電圧条件が満たされるときに、プルバッカスイッチＳＷ２５を導通させるかどうかは、殆ど動作に影響しない。何故なら、セットの電圧条件が満たされるときは、セッタスイッチＳＷ２３が導通しているからである。
セットの条件もリセットの条件も満たさない場合は、セッタスイッチＳＷ２３もリセッタスイッチＳＷ２１も導通しない。この場合、記憶ノードｒｉｎの電位が、基準電位Ｖth以上であり、高抵抗状態のときは、プルバッカスイッチＳＷ２６が導通せず、キャパシタＣ２４の機能により、電位は保持される。
一方、記憶ノードｒｉｎの電位が、リセットの電圧条件を満たした状態が途切れ、標準電位Ｖth以下になり、さらに２つのノードｂｌ−ノードｇｌ間の抵抗が低抵抗状態のときは、２つのプルバッカスイッチＳＷ２５及びプルバッカスイッチＳＷ２６の両方が導通し、記憶ノードｒｉｎの電位は、低電位電源ノードｖｓｓｒと同じ電位となる。
第１の実施の形態の説明と同様に、セット後にリセットがおきやすい状態を回避するために、遅延素子が必要である。
第３の実施の形態においては、第１の実施の形態に近い機能を有した遅延素子を用いている。セッタスイッチＳＷ２３、リセッタスイッチＳＷ２１及びプルバッカスイッチＳＷ２６を導通させるかどうかの判断に、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧を用いる。
第３の実施の形態においては、第１の実施の形態に近い機能を有した遅延素子を用いている。セッタスイッチＳＷ２３、リセッタスイッチＳＷ２１及びプルバッカスイッチＳＷ２６を導通させるかどうかの判断に、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧を用いる。
即ち、セッタスイッチＳＷ２３は、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧信号がセット電圧以上である場合に導通し、リセッタスイッチＳＷ２１は、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧信号がリセット電圧以上セット電圧以下である場合に導通するようにする。それに加えて、プルバッカスイッチＳＷ２５は、２つのノードｂｌ−ノードｇｌ間の電圧を短い時間遅延させた電圧信号がリセット電圧以下である場合に導通するようにする。
尚、第２の実施の形態で説明した遅延素子と第３の実施の形態における記憶部２０は、組み合わせることも可能である。また、リセット時間の設定方法等は、第１の実施の形態と同様であり、ここでは説明を省略する。
次に、リセットの電圧条件を満たした状態から、２つのノードｂｌ−ノードｇｌ間にかかる電圧がリセット電圧以下になり（リセットの電圧条件が途切れ）、リセットの電圧条件を満たさない状態から、再びリセットの電圧条件を満たした場合に記憶ノードｒｉｎがどのように動作するかを説明する。
図２９はリセットをする場合の記憶ノードｒｉｎの電位の変化を説明する図である。横軸は時刻（ｎｓ）、縦軸はｒｉｎの電位（Ｖ）を示している。尚、この図は、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖ、Ｔ2＝７０．３ｎｓという条件を用いて作成している。
図２９における期間Ａ及び期間Ｃは、リセットの電圧条件を満たしている期間である。期間Ｂは、リセットの電圧条件もセットの電圧条件も満たしていない期間、つまり、２つのノードｂｌ−ノードｇｌ間の電圧がリセット電圧以下の期間である。また、この図は、一例であり、上記の数値と後述する例に限定されるものではない。また、第３の実施の形態における理論と説明は、上記の数値と以下の例のみではなく、一例を用いて説明している。
期間Ａ及び期間Ｃにおいては、記憶ノードｒｉｎの電位は、時定数ｔ2で変化する。
そして、期間Ａにおける記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）
）……（４）
また、期間Ａの長さをＴ2A、期間Ｂの長さをＴ4とするとき、期間Ｃにおける記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
そして、期間Ａにおける記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）
）……（４）
また、期間Ａの長さをＴ2A、期間Ｂの長さをＴ4とするとき、期間Ｃにおける記憶ノードｒｉｎの電位Ｖrinは、以下の式で表される。
Ｖrin（ｔ）＝Ｖvssr＋（Ｖvddr−Ｖvssr）（１−ｅｘｐ（−（ｔ−（Ｔ2A＋Ｔ4＋
ｔ3））／ｔ2））……（８）
図２９で示される構成では、リセットに要する時間は、連続時間が適用される。つまり、セットの電圧条件を満たさない限りにおいて、リセットの電圧条件を満たしている期間の連続時間がＴ2に達しない限りリセットが起きず、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗にならない。図２９においては、期間Ａ及び期間Ｃの長さをそれぞれＴ2A、Ｔ2Cとすると、Ｔ2A＋Ｔ2C≧Ｔ2となっても、リセットが起きない。もし、Ｔ2A≧Ｔ2、或いは、Ｔ2C≧Ｔ2ならばリセットが起きる。この点が、第１の実施の形態との相違である。この相違は、プルバッカスイッチＳＷ２５，ＳＷ２６の機能によって生じる。
ｔ3））／ｔ2））……（８）
図２９で示される構成では、リセットに要する時間は、連続時間が適用される。つまり、セットの電圧条件を満たさない限りにおいて、リセットの電圧条件を満たしている期間の連続時間がＴ2に達しない限りリセットが起きず、２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗にならない。図２９においては、期間Ａ及び期間Ｃの長さをそれぞれＴ2A、Ｔ2Cとすると、Ｔ2A＋Ｔ2C≧Ｔ2となっても、リセットが起きない。もし、Ｔ2A≧Ｔ2、或いは、Ｔ2C≧Ｔ2ならばリセットが起きる。この点が、第１の実施の形態との相違である。この相違は、プルバッカスイッチＳＷ２５，ＳＷ２６の機能によって生じる。
さらに、第３の実施の形態を具体的数値例を挙げて説明する。
図２８に示す高電位電源ノードｖｄｄｒの電位は常に１．０Ｖ、低電位電源ノードｖｓｓｒの電位は常に０．０Ｖ、リセッタ負荷抵抗素子Ｒ２２の抵抗値は１００Ω、キャパシタＣ２４の容量値は１ｎＦとする。記憶ノードｒｉｎの電位が０．５Ｖより高い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗、記憶ノードｒｉｎの電位が０．５Ｖより低い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が低抵抗とする。これらを今まで用いた記号で表現すると、Ｃ24＝１ｎＦ、Ｒ22＝１００Ω、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖである。
図２８に示す高電位電源ノードｖｄｄｒの電位は常に１．０Ｖ、低電位電源ノードｖｓｓｒの電位は常に０．０Ｖ、リセッタ負荷抵抗素子Ｒ２２の抵抗値は１００Ω、キャパシタＣ２４の容量値は１ｎＦとする。記憶ノードｒｉｎの電位が０．５Ｖより高い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が高抵抗、記憶ノードｒｉｎの電位が０．５Ｖより低い場合に２つのノードｂｌ−ノードｇｌ間の抵抗値が低抵抗とする。これらを今まで用いた記号で表現すると、Ｃ24＝１ｎＦ、Ｒ22＝１００Ω、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖである。
この条件下では、Ｔ2＝７０．３ｎｓとなる。また、式４、式８は、それぞれ、以下の式６、式９のようになることは容易に理解できる。但し、ｔ2について数値を代入していない。
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−ｔ3）／ｔ2）≒１−ｅｘｐ（−ｔ／ｔ2）……（６）
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−（Ｔ2A＋Ｔ4＋ｔ3））／ｔ2）≒１−ｅｘｐ（−（ｔ−（Ｔ2A＋Ｔ4））／ｔ2）……（９）
以上で、サブサーキットの動作の説明が終わったので、再び、図２６に戻り、シミュレーション装置に用いるサブサーキットを図２８に示す基本原理と対応させながらその動作を説明する。以下に、シミュレータ上でのより具体的な回路素子の配置と接続について説明する。ＨＳＰＩＣＥなどのアナログシミュレータにおいて、図２８で用いたスイッチ類は、電圧依存抵抗を用いるのがよい。
Ｖrin（ｔ）＝１−ｅｘｐ（−（ｔ−（Ｔ2A＋Ｔ4＋ｔ3））／ｔ2）≒１−ｅｘｐ（−（ｔ−（Ｔ2A＋Ｔ4））／ｔ2）……（９）
以上で、サブサーキットの動作の説明が終わったので、再び、図２６に戻り、シミュレーション装置に用いるサブサーキットを図２８に示す基本原理と対応させながらその動作を説明する。以下に、シミュレータ上でのより具体的な回路素子の配置と接続について説明する。ＨＳＰＩＣＥなどのアナログシミュレータにおいて、図２８で用いたスイッチ類は、電圧依存抵抗を用いるのがよい。
ＨＳＰＩＣＥでは、電圧依存抵抗は、特定の２点間の符号付の電圧によって抵抗値が変化する素子として記述する。ここで、特定の２点間の符号付の電圧とは、特定の２点の電位をＶDA、ＶDBとするとき、「ＶDB−ＶDA」で表される。以下では、低電圧電源ノードｖｓｓｒの電位Ｖvssrは０．０Ｖとし、「記憶ノードｒｉｎの電位」は、「記憶ノードｒｉｎと低電圧電源ノードｖｓｓｒの間の電圧」、「記憶ノードｒｉｎの電位から低電圧電源ノードｖｓｓｒの電位を引いたもの」と同じとして説明する。しかし、Ｖvssr＝０．０Ｖの場合のみに限定されるものではない。
記憶部２０の抵抗素子Ｒ２１、抵抗素子Ｒ２３、抵抗素子Ｒ２５、抵抗素子Ｒ２６は、上述したようにノードｄｔｍｏの電位に依存する電圧依存抵抗である。２つのノードｂｌ−ノードｇｌ間の電圧に直接的に依存せず、ノードｄｔｍｏの電位に依存することによって、２つのノードｂｌ−ノードｇｌ間の電圧を遅延時間ｔ3だけ遅延させた電圧に依存する。
抵抗素子Ｒ２１は、ノードｄｔｍｏの電位がリセット電圧以上セット電圧以下となった場合に抵抗値がある程度低い値Ｒ22になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
抵抗素子Ｒ２３は、ノードｄｔｍｏの電位がセット電圧以上の電圧となった場合に低抵抗（抵抗値Ｒ23）になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
抵抗素子Ｒ２５は、ノードｄｔｍｏの電位がリセット電圧以下となった場合に低抵抗（抵抗値Ｒ25）になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
抵抗素子Ｒ２５は、ノードｄｔｍｏの電位がリセット電圧以下となった場合に低抵抗（抵抗値Ｒ25）になり、それ以外の場合は、非常に高い抵抗（開放状態）になる。
抵抗素子Ｒ２６は、記憶ノードｒｉｎの電位が低い場合に非常に低抵抗（導通状態）になり、記憶ノードｒｉｎの電位が高い場合に非常に高抵抗（開放状態）になる。
抵抗素子Ｒ２１のある程度低い抵抗値Ｒ22は、例えば１００Ωが適する。抵抗素子Ｒ２３，Ｒ２５，Ｒ２６の低抵抗の状態のそれぞれの抵抗値Ｒ23、Ｒ25、Ｒ26は、例えば、１ｍΩが適する。抵抗素子Ｒ２１、抵抗素子Ｒ２５，Ｒ２６の非常に高抵抗（開放状態）の状態の抵抗値は、例えば１０18Ωが適する。セット電圧とリセット電圧は、例えば、それぞれ１．６Ｖ、０．７５Ｖが可能である。但し、セット電圧とリセット電圧は、自由に調整できる。
抵抗素子Ｒ２１のある程度低い抵抗値Ｒ22は、例えば１００Ωが適する。抵抗素子Ｒ２３，Ｒ２５，Ｒ２６の低抵抗の状態のそれぞれの抵抗値Ｒ23、Ｒ25、Ｒ26は、例えば、１ｍΩが適する。抵抗素子Ｒ２１、抵抗素子Ｒ２５，Ｒ２６の非常に高抵抗（開放状態）の状態の抵抗値は、例えば１０18Ωが適する。セット電圧とリセット電圧は、例えば、それぞれ１．６Ｖ、０．７５Ｖが可能である。但し、セット電圧とリセット電圧は、自由に調整できる。
抵抗素子Ｒ２６の抵抗値が非常に高抵抗（開放状態）或いは非常に低抵抗（導通状態）になるかの判断基準となる記憶ノードｒｉｎの電位は、抵抗素子Ｒ１３及び抵抗素子Ｒ１４が、非常に高抵抗（開放状態）になるか非常に低抵抗（導通状態）になるかの判断基準となる記憶ノードｒｉｎの基準電位Ｖthと同じとする。例えば、０．５Ｖが適する。
より具体的には、抵抗素子Ｒ２１は、ノードｄｔｍｏの電位が０．７５Ｖ以上１．６Ｖ以下となった場合に抵抗値が１００Ωになり、それ以外の場合は、１０18Ωになる。抵抗素子Ｒ２３は、ノードｄｔｍｏの電位が１．６Ｖ以上の電圧となった場合に１ｍΩになり、それ以外の場合は、１０18Ωになる。
抵抗素子Ｒ２５は、ノードｄｔｍｏの電位が０．７５Ｖ以下の場合に抵抗値が１ｍΩになり、それ以外の場合は、１０18Ωになる。抵抗素子Ｒ２６は、記憶ノードｒｉｎの電位が０．５Ｖ以下の場合に抵抗値が１ｍΩになり、それ以外の場合は、１０18Ωになる。
キャパシタＣ２４は、記憶保持をし、遅延を与えるための一定容量を有する容量素子である。キャパシタＣ２４は、抵抗素子Ｒ２１及び抵抗素子Ｒ２３の両方が共に非常に高抵抗（開放状態）であり、かつ、抵抗素子Ｒ２５、抵抗素子Ｒ２６のうち、少なくとも片方が非常に高抵抗（開放状態）のときに、記憶ノードｒｉｎの電位を保持する機能を有する。また、抵抗素子Ｒ２１のある程度低い値Ｒ22とキャパシタＣ２４の容量値Ｃ24の積ｔ2は、リセット時間を決定する。キャパシタＣ２４の容量値Ｃ24は、例えば１ｎＦが適する。
ｔ1＝Ｒ23Ｃ24、ｔ2＝Ｒ22Ｃ24と表されるが、ここで挙げた例では、ｔ1＝１ｐｓ、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓである。従って、ｔ1＜＜ｔ3＜＜ｔ2の関係を満たしていることが分かる。高電位電源ノードｖｄｄｒの電位をＶvddr＝１．０Ｖ、低電位電源ノードｖｓｓｒの電位は、Ｖvssr＝０．０Ｖとする。このとき、式（１）〜式（３）により、リセットに要する時間Ｔ2＝７０．３ｎｓとなる。一方、セットに要する時間は、遅延素子７１が機能する遅延時間ｔ3でおよそ決まってしまい、約１ｎｓである。
尚、図２６に示す回路において、可変抵抗部１０に並列に、キャパシタＣ１５を挿入する場合がある。この場合の可変抵抗部１０は、図７のようになる。実際の抵抗変化メモリ素子は、２つの導体からなる平行平板間に比較的抵抗値の高い物質が挿入された構造をとっているため、平行平板間に容量成分が存在する。キャパシタＣ１５は、この平行平板間の容量成分を再現するものである。キャパシタＣ１５が存在しても、図２６に示した回路の本質的な動作に変わりはない。
実際のシミュレーション結果を具体的な例を挙げて説明する。以下で挙げる例は、第１の実施の形態において、図１２乃至図１８、図２０で示した回路設計支援方法の例と必ずしも対応したものではなく、シミュレーション結果の一例を示している。
以下に挙げる例は、図１１に示す抵抗変化メモリ素子４３を含む回路の、各トランジスタのゲートノードXWE、CL1、CPL1、WL、PRCに特定の電位信号を与え、書込みを行い、それぞれの書込みの後に読出しを行い、書込んだとおりの読出し結果が得られ、各ノードの電位が意図したものとなっているかどうかを確認するというものである。
ここでの抵抗変化メモリ素子４３には、図２６に示したネットリストを用いている。この点が、第１の実施の形態におけるシミュレーション結果の具体例とは異なる。以下で挙げるシミュレーション結果は、実際にＨＳＰＩＣＥによってシミュレーションを行うことによって得られた結果である。
ＶＤＤＨ＝３．３Ｖとし、抵抗変化メモリ素子の特性として用いたパラメータは、Ｃ24＝１ｎＦ、Ｒ22＝１００Ω、Ｒ23＝１ｍΩ、Ｒ25＝１ｍΩ、Ｒ26＝１ｍΩ、ｔ1＝１ｐｓ、ｔ2＝１００ｎｓ、ｔ3＝１ｎｓ、Ｖvddr＝１．０Ｖ、Ｖvssr＝０．０Ｖ、Ｖth＝０．５Ｖ、Ｔ2＝７０．３ｎｓ、そして、リセット電圧が０．７５Ｖ、セット電圧が１．６０Ｖである。
シミュレータ上での各時刻において、どのような動作モードになっているかは、第１の実施の形態にて、図１９で示したものと同一である。最初の１００ｎｓは省電力モード、次の１００ｎｓはセットモード、その次の１００ｎｓはセット後の読出し、その次の２００ｎｓはリセットモード、その次の１００ｎｓはリセット後の読出し、その次の１００ｎｓはセットモード、その次の１００ｎｓはセット後の読出し、その次の２００ｎｓはリセットモード、その次の１００ｎｓはリセット後の読出しである。
省電力モードとは、電力を消費しないようにする待機状態のモードである。セットモードとは、抵抗変化メモリ素子４３がセットの電圧条件を満たす電圧信号を与えるように回路を動作させるモードであり、リセットモードとは、抵抗変化メモリ素子４３がリセットの電圧条件を満たす電圧信号を与えるように回路を動作させるモードである。
読出しモードでは、抵抗変化メモリ素子４３の記憶即ち抵抗状態に応じて、ノード５４に電位信号が出力されるモードである。読出しモードにおいては、抵抗変化メモリ素子４３の抵抗状態が低抵抗である場合は、ノード５４に０．０Ｖに近い低い電位を、抵抗変化メモリ素子４３の抵抗状態が高抵抗である場合は、ノード５４に３．３Ｖに近い高い電位をそれぞれ出力する。
２回あるリセットモードのうち１回目、即ち、時刻３００〜５００ｎｓにおいては、抵抗変化メモリ素子４３がリセットの電圧条件を満たす状態が長時間連続する連続モードである。一方、リセットモードのうち２回目、即ち、時刻８００〜１０００ｎｓにおいては、抵抗変化メモリ素子４３がリセットの電圧条件を満たす状態と満たさない状態を１０ｎｓ程度の比較的短い時間ごとに繰返す、断続モードである。このような断続モードは、実際の抵抗変化メモリでは用いないかもしれないが、このような２つのリセットモードの動作の違いを示すため、このような設定とした。
図３０はXWE、CL1、CPL1、WL及びPRCとして与えた信号の波形を説明する図である。図１１に示す回路の詳細な説明は本発明の範囲を超えるため、ここでは省略するが、図１９で示した動作をさせるための信号を与えたことになる。
図３１はシミュレーション結果として得られた各ノードの電位を説明する図である。ここで、ノード５４に注目する。時刻２００〜３００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。
時刻５００〜６００ｎｓにおいては、ノード５４の電位は３．３Ｖに近い電位であり、抵抗変化メモリ素子４３の高抵抗状態が読出されたものと推測できる。
時刻７００〜８００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。
時刻７００〜８００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。
時刻１０００〜１１００ｎｓにおいては、ノード５４の電位は０．０Ｖに近い電位であり、抵抗変化メモリ素子４３の低抵抗状態が読出されたものと推測できる。
従って、１回目のセット後の読出しにおいては低抵抗状態が読出され、１回目のリセット後の読出しにおいては高抵抗状態が読出され、２回目のセット後の読出しにおいては低抵抗状態が読出され、２回目のリセット後の読出しにおいても低抵抗状態が読出されていることが推測できる。ここで、２回目のリセット後の読出しにおいても低抵抗状態が読出されていることは、第１の実施の形態におけるシミュレーション結果の具体例と異なる。
従って、１回目のセット後の読出しにおいては低抵抗状態が読出され、１回目のリセット後の読出しにおいては高抵抗状態が読出され、２回目のセット後の読出しにおいては低抵抗状態が読出され、２回目のリセット後の読出しにおいても低抵抗状態が読出されていることが推測できる。ここで、２回目のリセット後の読出しにおいても低抵抗状態が読出されていることは、第１の実施の形態におけるシミュレーション結果の具体例と異なる。
また、図３２はシミュレーション結果として得られた各ノードの電位を説明する図である。図３２には、抵抗変化メモリ素子４３の両端の電圧、選択トランジスタ４４を流れる電流、抵抗変化メモリ素子を表すサブサーキット中のノードｄｔｍｏの電位、抵抗変化メモリ素子を表すサブサーキット中の記憶ノードｒｉｎの電位が示されている。ここで、今回のシミュレーションで用いた図２６に示すネットリストは、抵抗変化メモリ素子１つのみを含む。従って、図１１に示すノード５１と図２６に示すノードｂｌ、図１１に示すノード５２と図２６に示すノードｇｌは同じノードを表している。
第１の実施の形態と結果が異なる解釈には、図３１及び図３２の各電圧、電位、電流の信号を調べるとよい。特に、図２６に示す記憶ノードｒｉｎの電位を調査することによって、特定時刻において高抵抗状態が書込まれているか、低抵抗状態が書込まれているかどうかを調査することができる。例えば、時刻４９０ｎｓにおいて、記憶ノードｒｉｎの電位は、Ｖth＝０．５Ｖより高い電位となっている。従って、時刻４９０ｎｓにおける抵抗変化メモリ素子の状態は、高抵抗であるということが分かる。
１回目のリセットモードにおいては、時刻３００ｎｓにおいてリセットの電圧条件が満たされる状態が始まり、そこからＴ2＝７０．３ｎｓが経過した時刻３７０ｎｓ付近にて記憶ノードｒｉｎの電位がＶth＝０．５Ｖに達し、リセットが起きていることが分かる。図３１及び図３２の各電圧、電位、電流信号を見ると、この時刻にいくつかの電圧、電位、電流信号が変化していることが分かる。
２回目のリセットモードにおいては、最初に時刻８００ｎｓにおいてリセットの電圧条件が満たされる状態が始まる。しかし、その後記憶ノードｒｉｎの電位がＶth＝０．５Ｖに到達せず、リセットが起きていないことが分かる。ここで、抵抗変化メモリ素子４３の両端の電圧に注目すると、リセットの電圧条件である０．７５Ｖ以上１．６Ｖ以下という条件を満たす期間と満たさない期間が繰返されていることが分かる。図２６に示す２つのプルバッカスイッチの機能により、リセットの電圧条件を満たさない状態になると、記憶ノードｒｉｎの電位は、低電位電源ノードｖｓｓｒと同じ電位に戻されてしまい、リセットの電圧条件を連続したＴ2＝７０．３ｎｓの時間だけ満たさない限り、永久にリセットが起きないためである。この点が、第１の実施の形態と異なる。当然、この後の読出しにおいては、低抵抗状態が読出される。
尚、セットは、事実上無限小とみなせる極めて短い時間で起きるため、図３１及び図３２の結果では、セットの電圧条件が満たされるとすぐに起きる。例えば、時刻１００ｎｓでは、セットが起こっていることが抵抗変化メモリ素子を表すサブサーキット中の記憶ノードｒｉｎの電位がＶvssr＝０．０Ｖと同じ電位になっていることから分かる。ここで、もし遅延素子７１が無かったとすると、記憶ノードｒｉｎの電位がＶth＝０．５Ｖと同程度で止まってしまい、セット直後にリセットが極めて起きやすい状態となってしまい、現実の抵抗変化メモリ素子と異なってしまう。
ここで挙げたサブサーキットの例では、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが１つのみ存在する。しかし、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数存在する場合でもこのサブサーキットを使ったシミュレーションは可能であり、このような場合により威力を発揮する。実際のメモリ製品や製品に近いＣＴＥＧでは、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数存在する。尚、シミュレーション対象のネットリストに抵抗変化メモリ素子を表すサブサーキットが多数とは、ネットリスト上で、抵抗変化メモリ素子を表すサブサーキットは１箇所のみに記述されていても、そのサブサーキットが多数の箇所で呼び出されている場合を含む。
ここで、仮に、２回目のリセットにおいて、高抵抗状態が書込まれることを期待したとする。その場合、ここで示したシミュレーション結果の例では、期待した結果と異なることになる。つまり、電圧、電位、電流信号のシミュレーション値と期待値が一致しなかった部分が存在する。この場合、素子属性、ネットリスト等を修正する必要がある。ここで、さらに、抵抗変化メモリ素子の特性は、図２６〜図２９を用いて説明した特性であることが明らかであったものとする。このような場合、シミュレーション対象のネットリストを修正する必要があると判断することができる。２回目のリセット動作においては、抵抗変化メモリ素子４３がリセットの電圧条件を満たす状態と満たさない状態を１０ｎｓ程度の比較的短い時間ごとに繰返す断続モードであったが、これでは抵抗変化メモリ素子はリセットしない。この断続モードを連続モードとする、つまり、２回目のリセット動作において、１回目のリセット動作と同様になるように、XWEの信号を修正するようにする。このように修正した後に、再度シミュレーションを行う。
本実施例による発明の効果は、以下の通りである。記憶部を表すサブサーキットに記憶状態を示す記憶ノードを設けて、記憶部を表すサブサーキットはその記憶ノードに応じて動作をする。そのため、記憶部を表すサブサーキットの動作後の状態が保持され、その状態に基づいて、さらに、記憶部を表すサブサーキットは次の動作を連続して行える効果がある。この効果は、書込みと読出しを複雑に組合せたシミュレーションにおいて、抵抗変化メモリ素子を表すサブサーキットが多数ある場合に、特に威力を発揮する。
また、遅延素子の導入により、セット後にリセットが起きやすいという、本来の抵抗変化メモリ素子と異なった振る舞いをすることを回避できる。加えて、サブサーキット中の抵抗値や容量値等を調整することにより、リセット時間、セット電圧、リセット電圧、高抵抗状態または低抵抗状態における抵抗値等のパラメータを自由に設定できる。ここで、リセット時間には、リセットの電圧条件を満たしている時間の連続時間が適用される。
以上により、抵抗変化メモリ素子を含む記憶部を用いた記憶装置のアナログシミュレーションを連続して行えるため、上記の記憶部を含む、メモリ回路のシミュレーションを容易に行える抵抗変化メモリのシミュレーション装置、抵抗変化メモリのシミュレーション方法、及び回路設計支援方法を提供することができる。
（第４の実施の形態）
第４の実施の形態は、第１〜３の実施の形態の抵抗変化メモリの回路設計の支援方法に用いる、回路設計支援装置に関するものである。
第４の実施の形態は、第１〜３の実施の形態の抵抗変化メモリの回路設計の支援方法に用いる、回路設計支援装置に関するものである。
図３３は回路設計支援装置を説明する図である。この装置は、抵抗変化メモリ素子を含む記憶部を用いた記憶装置の回路設計を支援する回路設計支援装置である。この回路設計支援装置によって、図９に示すフローチャートが確実に実行される。
回路設計支援装置は、シミュレーション部１０６、変更部１０７、動作確認部１０８及び入出力部１０９を含む構成をしている。
回路設計支援装置は、シミュレーション部１０６によって、抵抗変化メモリ回路のシミュレーションが行われる。具体的には、シミュレーション部１０６は、ライブラリ１００、記憶部を表すサブサーキット１０１、ネットリスト１０２、初期設定電圧１０３及び期待電圧１０４からのデータを、入出力部１０９から受け取り、記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める。
回路設計支援装置は、シミュレーション部１０６によって、抵抗変化メモリ回路のシミュレーションが行われる。具体的には、シミュレーション部１０６は、ライブラリ１００、記憶部を表すサブサーキット１０１、ネットリスト１０２、初期設定電圧１０３及び期待電圧１０４からのデータを、入出力部１０９から受け取り、記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める。
ここで、記憶部を表すサブサーキット１０１は、サブサーキットを構成する回路部品を接続する接続ノードの内の一つ（例えば、記憶ノードｒｉｎ）が、記憶部の記憶状態に対応する電圧を保持する記憶ノードとなっているサブサーキットのデータである。
ネットリスト１０２は、記憶装置を構成する回路部品間の接続関係が記載されているネットリストのデータである。例えば、図１１に示すネットリストが相当する。
そして、動作確認部１０８によって、期待値のデータと接続ノードの電圧が比較され、比較結果が出力される。具体的には、期待電圧１０４からのデータを、入出力部１０９から受け取り、図８のフローチャートを実行する。また、動作確認部１０８は、指定時刻における期待値と各ノード電圧を比較した結果、ノード電圧と期待電圧の比較が一致したかの判断結果、及び変更されたネットリストまたは素子属性等が含まれる結果を結果１０５として出力部１０９を介して出力する。
そして、動作確認部１０８によって、期待値のデータと接続ノードの電圧が比較され、比較結果が出力される。具体的には、期待電圧１０４からのデータを、入出力部１０９から受け取り、図８のフローチャートを実行する。また、動作確認部１０８は、指定時刻における期待値と各ノード電圧を比較した結果、ノード電圧と期待電圧の比較が一致したかの判断結果、及び変更されたネットリストまたは素子属性等が含まれる結果を結果１０５として出力部１０９を介して出力する。
また、変更部１０７によって、ネットリストの変更または素子属性の変更が行われる。具体的には、ネットリスト１０２及びライブラリ１００から、入出力部１０９を介して受け取ったネットリストを変更または素子属性を変更する。
尚、回路設計支援装置は、ワークステーション等の適切なハードウェア資源と共に実現される。また、回路設計支援装置のハードウェア資源以外の部分は、磁気媒体、光学媒体、電気信号または光学信号を介して配布可能である。
このような回路設計支援装置によれば、第１〜３の実施の形態の回路設計支援方法を容易に行える効果がある。
（付記１） 抵抗変化メモリ素子の動作検証を行うシミュレーション装置において、
第１の電位に保持された第１の電源ノードと、
前記第１の電源ノードに接続された第１の抵抗と、
前記第１の抵抗に第２の抵抗を介して直列に接続され、第２の電位に保持された第２の電源ノードと、
前記第１の抵抗と前記第２の抵抗との間に位置する記憶ノードと、
前記記憶ノードと前記第２の電源ノードとの間に前記第２の抵抗に並列に接続されたキャパシタと、を備え、
前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値を前記シミュレーション装置に設けた可変抵抗部に印加される電圧によって変化させ、前記記憶ノードの電位が前記第１の電源ノードまたは前記第２の電源ノードのいずれかの電位に制御されることを特徴とするシミュレーション装置。
（付記１） 抵抗変化メモリ素子の動作検証を行うシミュレーション装置において、
第１の電位に保持された第１の電源ノードと、
前記第１の電源ノードに接続された第１の抵抗と、
前記第１の抵抗に第２の抵抗を介して直列に接続され、第２の電位に保持された第２の電源ノードと、
前記第１の抵抗と前記第２の抵抗との間に位置する記憶ノードと、
前記記憶ノードと前記第２の電源ノードとの間に前記第２の抵抗に並列に接続されたキャパシタと、を備え、
前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値を前記シミュレーション装置に設けた可変抵抗部に印加される電圧によって変化させ、前記記憶ノードの電位が前記第１の電源ノードまたは前記第２の電源ノードのいずれかの電位に制御されることを特徴とするシミュレーション装置。
（付記２） 前記可変抵抗部の抵抗値が前記記憶ノードの電位によって制御されることを特徴とする付記１記載のシミュレーション装置。
（付記３） 前記可変抵抗部においては、
高抵抗状態を表す第３の抵抗と、
低抵抗状態を表す第４の抵抗と、
前記第３の抵抗に接続された第５の抵抗と、
前記第４の抵抗に接続された第６の抵抗と、を有し、
前記第５の抵抗の抵抗値と前記第６の抵抗の抵抗値が前記記憶ノードの電位によって制御されることを特徴とする付記１または２記載のシミュレーション装置。
（付記３） 前記可変抵抗部においては、
高抵抗状態を表す第３の抵抗と、
低抵抗状態を表す第４の抵抗と、
前記第３の抵抗に接続された第５の抵抗と、
前記第４の抵抗に接続された第６の抵抗と、を有し、
前記第５の抵抗の抵抗値と前記第６の抵抗の抵抗値が前記記憶ノードの電位によって制御されることを特徴とする付記１または２記載のシミュレーション装置。
（付記４） 前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値が前記可変抵抗部に印加される電圧を遅延させた電圧によって制御されることを特徴とする付記１乃至３のいずれか一項に記載のシミュレーション装置。
（付記５） 前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値が前記可変抵抗部に印加される電圧を遅延させた電圧によって変化することにおいては、前記シミュレーション装置が第１の遅延電位発生部を備え、前記第１の遅延電位発生部が前記可変抵抗部の両端にかかる電圧を遅延させて出力し、前記第１の抵抗及び前記第２の抵抗の抵抗値が前記第１の遅延電位発生部から出力される電位によって変化することを特徴とする付記１乃至４のいずれか一項に記載のシミュレーション装置。
（付記６） 前記可変抵抗部の抵抗値が前記記憶ノードの電位を遅延させた電位によって変化することを特徴とする付記１乃至３のいずれか一項に記載のシミュレーション装置。
（付記７） 前記第５の抵抗及び前記第６の抵抗の抵抗値が前記記憶ノードの電位を遅延させた電位によって変化することにおいては、前記シミュレーション装置が第２の遅延電位発生部を備え、前記第２の遅延電位発生部が前記記憶ノードの電位を遅延させて出力し、前記第５の抵抗及び前記第６の抵抗の抵抗値が前記第２の遅延電位発生部の出力によって変化することを特徴とする付記１、２、３、６のいずれか一項に記載のシミュレーション装置。
（付記８） 前記記憶ノードと前記第２の電源ノードの間に第７の抵抗及び第８の抵抗が直列に接続され、前記第７の抵抗の抵抗値は前記可変抵抗部に印加される電圧によって変化し、前記第８の抵抗の抵抗値は前記記憶ノードの電位によって変化することを特徴とする付記１乃至７のいずれか一項に記載のシミュレーション装置。
（付記９） 前記第１の抵抗または前記第２の抵抗の一方の抵抗は、前記可変抵抗部の両端に印加される電圧が第３の電位以上であり、且つ第４の電位以下の場合に第１の抵抗値となり、前記可変抵抗部の両端に印加される電圧がそれ以外の電位の場合には第２の抵抗値となり、
他方の抵抗は、前記可変抵抗部の両端にかかる電圧が前記第４の電位以上の場合に第３の抵抗値となり、前記可変抵抗部の両端に印加される電圧がそれ以外の電位の場合には第４の抵抗値となることを特徴とする付記１乃至８のいずれか一項に記載のシミュレーション装置。
他方の抵抗は、前記可変抵抗部の両端にかかる電圧が前記第４の電位以上の場合に第３の抵抗値となり、前記可変抵抗部の両端に印加される電圧がそれ以外の電位の場合には第４の抵抗値となることを特徴とする付記１乃至８のいずれか一項に記載のシミュレーション装置。
（付記１０） 前記第５の抵抗と前記第６の抵抗の一方の抵抗は、前記記憶ノードの電位が第５の電位以上の場合に第５の抵抗値となり、前記記憶ノードの電位が前記第５の電位以下の場合に第６の抵抗値となり、
他方の抵抗は、前記記憶ノードの電位が前記第５の電位以下の場合に第７の抵抗値となり、前記記憶ノードの電位が前記第５の電位以上の場合に第８の抵抗値となることを特徴とする付記１乃至９のいずれか一項に記載のシミュレーション装置。
他方の抵抗は、前記記憶ノードの電位が前記第５の電位以下の場合に第７の抵抗値となり、前記記憶ノードの電位が前記第５の電位以上の場合に第８の抵抗値となることを特徴とする付記１乃至９のいずれか一項に記載のシミュレーション装置。
（付記１１） 前記第７の抵抗の抵抗値は、前記可変抵抗部の両端に印加される電圧が前記第３の電位以下の場合に第９の抵抗値となり、前記可変抵抗部の両端に印加される電圧が前記第３の電位以上の場合に第１０の抵抗値となり、
前記第８の抵抗の抵抗値は、前記記憶ノードの電位が前記第５の電位以上の場合に第１１の抵抗値となり、前記記憶ノードの電位が前記第５の電位以下の場合に第１２の抵抗値となることを特徴とする付記１乃至１０のいずれか一項に記載のシミュレーション装置。
前記第８の抵抗の抵抗値は、前記記憶ノードの電位が前記第５の電位以上の場合に第１１の抵抗値となり、前記記憶ノードの電位が前記第５の電位以下の場合に第１２の抵抗値となることを特徴とする付記１乃至１０のいずれか一項に記載のシミュレーション装置。
（付記１２） 前記第１の抵抗値は、前記第２の抵抗値より低く、前記第３の抵抗値は、前記第４の抵抗値より低いことを特徴とする付記１乃至１１のいずれか一項に記載のシミュレーション装置。
（付記１３） 前記第３の抵抗の抵抗値は前記第４の抵抗の抵抗値より高く、前記第５の抵抗値と前記第６の抵抗値のうち一方は、前記第３の抵抗の抵抗値より１桁以上低く、前記第５の抵抗値と前記第６の抵抗値のうち他方は、第４の抵抗の抵抗値より１桁以上高く、
前記第７の抵抗値と前記第８の抵抗値のうち一方は、前記第３の抵抗の抵抗値より１桁以上低く、他方は、第４の抵抗の抵抗値より１桁以上高いことを特徴とする付記１乃至１２のいずれか一項に記載のシミュレーション装置。
前記第７の抵抗値と前記第８の抵抗値のうち一方は、前記第３の抵抗の抵抗値より１桁以上低く、他方は、第４の抵抗の抵抗値より１桁以上高いことを特徴とする付記１乃至１２のいずれか一項に記載のシミュレーション装置。
（付記１４） 前記第１の抵抗値と前記キャパシタの容量の積を第１の時定数とし、前記第３の抵抗値と前記キャパシタの積を第２の時定数とし、前記遅延電位発生部が与える遅延時間を第１の遅延時間とするとき、前記第２の時定数より前記第１の遅延時間が長く、前記第１の遅延時間より前記第１の時定数のほうが長いことを特徴とする付記１乃至１３のいずれか一項に記載のシミュレーション装置。
（付記１５） 定数の値がｌｏｇe（（前記第１の電位−前記第２の電位）／（前記第５の電位−前記第２の電位））である場合に、前記抵抗変化メモリ素子のリセットに要する時間が（前記第１の時定数）×（前記定数）＋（前記遅延時間）となるように、前記第１の抵抗値及び前記キャパシタの容量値が決定されていることを特徴とする付記１乃至１４のいずれか一項に記載のシミュレーション装置。
（付記１６） 前記第９の抵抗値が前記第１０の抵抗値より低いことを特徴とする付記１１記載のシミュレーション装置。
（付記１７） 前記第３の抵抗は、自分自身或いは前記可変抵抗部の両端に印加される電圧によって抵抗値が変化することを特徴とする付記１乃至１６のいずれか一項に記載のシミュレーション装置。
（付記１７） 前記第３の抵抗は、自分自身或いは前記可変抵抗部の両端に印加される電圧によって抵抗値が変化することを特徴とする付記１乃至１６のいずれか一項に記載のシミュレーション装置。
（付記１８） 前記可変抵抗部に寄生容量を表すキャパシタが備えられていることを特徴とする付記１乃至１７のいずれか一項に記載のシミュレーション装置。
（付記１９） 抵抗変化メモリ素子の記憶状態を出力するノードを含むサブサーキットを入力するステップと、
記憶装置を構成する回路部品間の接続関係を入力するステップと、
前記回路部品間における電圧条件を入力するステップと、
前記電圧条件における前記回路部品間の電圧変化を取得するステップと、
を有することを特徴とする回路設計支援方法。
（付記１９） 抵抗変化メモリ素子の記憶状態を出力するノードを含むサブサーキットを入力するステップと、
記憶装置を構成する回路部品間の接続関係を入力するステップと、
前記回路部品間における電圧条件を入力するステップと、
前記電圧条件における前記回路部品間の電圧変化を取得するステップと、
を有することを特徴とする回路設計支援方法。
（付記２０） 抵抗変化メモリ素子を含む記憶部を用いた記憶装置の回路設計を、アナログシミュレータを用いて支援する回路設計支援方法であって、
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットを前記アナログシミュレータに入力するステップと、
前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストを前記アナログシミュレータに入力するステップと、
アナログシミュレーションを行ない、前記記憶装置を構成する前記回路部品間の前記接続ノードの電圧の時間変化を求めるステップと、
を有することを特徴とする回路設計支援方法。
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットを前記アナログシミュレータに入力するステップと、
前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストを前記アナログシミュレータに入力するステップと、
アナログシミュレーションを行ない、前記記憶装置を構成する前記回路部品間の前記接続ノードの電圧の時間変化を求めるステップと、
を有することを特徴とする回路設計支援方法。
（付記２１） 前記記憶装置を構成する前記回路部品間の接続ノードの電圧の期待値を入力するステップと、
前記アナログシミュレータで求めた、前記記憶装置を構成する前記回路部品間の接続ノードの電圧と、前記記憶装置を構成する前記回路部品間の接続ノードの電圧の期待値を比較し、比較結果を出力するステップと、
前記比較結果から前記記憶装置の動作が正常に動作しているか否かを判断するステップと、
を有することを特徴とする付記２０記載の回路設計支援方法。
前記アナログシミュレータで求めた、前記記憶装置を構成する前記回路部品間の接続ノードの電圧と、前記記憶装置を構成する前記回路部品間の接続ノードの電圧の期待値を比較し、比較結果を出力するステップと、
前記比較結果から前記記憶装置の動作が正常に動作しているか否かを判断するステップと、
を有することを特徴とする付記２０記載の回路設計支援方法。
（付記２２） 前記記憶装置の動作が正常に動作していない場合には、前記ネットリストの変更または回路部品の素子属性の変更を支援するステップを有することを特徴とする付記２０または２１記載の回路設計支援方法。
（付記２３） 抵抗変化メモリ素子を含む記憶部を用いた記憶装置の回路設計を支援する回路設計支援装置であって、
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットのデータ、前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストのデータ及び期待値のデータを受け取る入出力部と、
前記サブサーキットのデータ及び前記ネットリストのデータを使用してアナログシミュレーションを行ない、前記記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める、シミュレーション部と、
前記期待値のデータと前記接続ノードの電圧を比較し、比較結果を出力する動作確認部と、
前記比較結果に基づいて、ネットリスト変更または素子属性の変更を行う変更部と、
を備えた回路設計支援装置。
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットのデータ、前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストのデータ及び期待値のデータを受け取る入出力部と、
前記サブサーキットのデータ及び前記ネットリストのデータを使用してアナログシミュレーションを行ない、前記記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める、シミュレーション部と、
前記期待値のデータと前記接続ノードの電圧を比較し、比較結果を出力する動作確認部と、
前記比較結果に基づいて、ネットリスト変更または素子属性の変更を行う変更部と、
を備えた回路設計支援装置。
１０ 可変抵抗部
２０ 記憶部
３０，６０，７０ 遅延電位発生部
３１，６１，７１ 遅延素子
３２ 電圧依存電圧源
３５，５０，５１，５２，５３，５４，ｂｌ，ｇｌ，ｄｔｍｏ，ｄｒｉｎ ノード
４０ 多機能pMOS
４１ａ〜４１ｐ nMOS
４２ａ〜４２ｐ pMOS
４３ 抵抗変化メモリ素子
４４ 選択トランジスタ
４５，４６ 増幅用インバータ
４７，４８ プリチャージ制御トランジスタ
４９ ビットライン寄生容量
１００ ライブラリ
１０１ 記憶部を表すサブサーキット
１０２ ネットリスト
１０３ 初期設定電圧
１０４ 期待電圧
１０５ 結果
１０６ シミュレーション部
１０７ 変更部
１０８ 動作確認部
１０９ 入出力部
Ｃ１５，Ｃ２４，Ｃ３４ キャパシタ
Ｒ１１ 高抵抗素子
Ｒ１２ 低抵抗素子
Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２３，Ｒ２５，Ｒ２６，Ｒ３３ 抵抗素子
Ｒ２２ リセッタ負荷抵抗素子
ｒｉｎ 記憶ノード
ＳＷ１３，ＳＷ１４ スイッチ
ＳＷ２１ リセッタスイッチ
ＳＷ２３ セッタスイッチ
ＳＷ２５，ＳＷ２６ プルバッカスイッチ
ｖｄｄｒ 高電位電源ノード
ｖｓｓｒ 低電位電源ノード
２０ 記憶部
３０，６０，７０ 遅延電位発生部
３１，６１，７１ 遅延素子
３２ 電圧依存電圧源
３５，５０，５１，５２，５３，５４，ｂｌ，ｇｌ，ｄｔｍｏ，ｄｒｉｎ ノード
４０ 多機能pMOS
４１ａ〜４１ｐ nMOS
４２ａ〜４２ｐ pMOS
４３ 抵抗変化メモリ素子
４４ 選択トランジスタ
４５，４６ 増幅用インバータ
４７，４８ プリチャージ制御トランジスタ
４９ ビットライン寄生容量
１００ ライブラリ
１０１ 記憶部を表すサブサーキット
１０２ ネットリスト
１０３ 初期設定電圧
１０４ 期待電圧
１０５ 結果
１０６ シミュレーション部
１０７ 変更部
１０８ 動作確認部
１０９ 入出力部
Ｃ１５，Ｃ２４，Ｃ３４ キャパシタ
Ｒ１１ 高抵抗素子
Ｒ１２ 低抵抗素子
Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２３，Ｒ２５，Ｒ２６，Ｒ３３ 抵抗素子
Ｒ２２ リセッタ負荷抵抗素子
ｒｉｎ 記憶ノード
ＳＷ１３，ＳＷ１４ スイッチ
ＳＷ２１ リセッタスイッチ
ＳＷ２３ セッタスイッチ
ＳＷ２５，ＳＷ２６ プルバッカスイッチ
ｖｄｄｒ 高電位電源ノード
ｖｓｓｒ 低電位電源ノード
Claims (6)
- 抵抗変化メモリ素子の動作検証を行うシミュレーション装置において、
第１の電位に保持された第１の電源ノードと、
前記第１の電源ノードに接続された第１の抵抗と、
前記第１の抵抗に第２の抵抗を介して直列に接続され、第２の電位に保持された第２の電源ノードと、
前記第１の抵抗と前記第２の抵抗との間に位置する記憶ノードと、
前記記憶ノードと前記第２の電源ノードとの間に前記第２の抵抗に並列に接続されたキャパシタと、を備え、
前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値を前記シミュレーション装置に設けた可変抵抗部に印加される電圧によって変化させ、前記記憶ノードの電位が前記第１の電源ノードまたは前記第２の電源ノードのいずれかの電位に制御されることを特徴とするシミュレーション装置。 - 前記可変抵抗部の抵抗値が前記記憶ノードの電位によって制御されることを特徴とする請求項１記載のシミュレーション装置。
- 前記第１の抵抗の抵抗値及び前記第２の抵抗の抵抗値が前記可変抵抗部に印加される電圧を遅延させた電圧によって制御されることを特徴とする請求項１乃至３のいずれか一項に記載のシミュレーション装置。
- 前記可変抵抗部の抵抗値が前記記憶ノードの電位を遅延させた電位によって変化することを特徴とする請求項１乃至３のいずれか一項に記載のシミュレーション装置。
- 前記第１の抵抗または前記第２の抵抗の一方の抵抗は、前記可変抵抗部の両端に印加される電圧が第３の電位以上であり、且つ第４の電位以下の場合に第１の抵抗値となり、前記可変抵抗部の両端に印加される電圧がそれ以外の電位の場合には第２の抵抗値となり、
他方の抵抗は、前記可変抵抗部の両端にかかる電圧が前記第４の電位以上の場合に第３の抵抗値となり、前記可変抵抗部の両端に印加される電圧がそれ以外の電位の場合には第４の抵抗値となることを特徴とする請求項１乃至４のいずれか一項に記載のシミュレーション装置。 - 抵抗変化メモリ素子を含む記憶部を用いた記憶装置の回路設計を、アナログシミュレータを用いて支援する回路設計支援方法であって、
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、前記記憶部の記憶状態に対応する電圧を保持するノードを備えた前記サブサーキットを前記アナログシミュレータに入力するステップと、
前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストを前記アナログシミュレータに入力するステップと、
アナログシミュレーションを行ない、前記記憶装置を構成する前記回路部品間の前記接続ノードの電圧の時間変化を求めるステップと、
を有することを特徴とする回路設計支援方法。
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2006
- 2006-12-25 JP JP2006348603A patent/JP4745956B2/ja not_active Expired - Fee Related
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