CN117202666A - 存储器件以及包括该存储器件的电子装置 - Google Patents

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CN117202666A CN202310661589.9A CN202310661589A CN117202666A CN 117202666 A CN117202666 A CN 117202666A CN 202310661589 A CN202310661589 A CN 202310661589A CN 117202666 A CN117202666 A CN 117202666A
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文泰欢
南胜杰
李泫宰
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Abstract

本公开提供了存储器件以及包括该存储器件的电子装置。一种存储器件包括：多个栅电极，在第一方向上彼此间隔开；存储层，包括在垂直于第一方向的第二方向上突出和延伸以分别面对所述多个栅电极的多个存储区域；多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；沟道层，设置在存储层和所述多个栅电极之间，沟道层具有包括围绕所述多个存储区域的多个第一区域和在第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及栅极绝缘层，布置在沟道层和所述多个栅电极之间。

Description

存储器件以及包括该存储器件的电子装置
技术领域
各种示例实施方式涉及一种存储器件以及包括该存储器件的电子装置。
背景技术
存储器半导体是或包括通过电控制半导体电路来记录和存储数据的器件。非易失性或易失性存储器性能根据提供在存储器半导体中的存储材料的类型而展现。
最近，根据要求能够对存储单元进行随机存取的技术的趋势，已经开发出下一代存储器件，诸如包括磁性随机存取存储器(MRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FeRAM)中的一种或更多种的存储器件以及闪存器件，其具有即使关闭电源也能够保持存储的数据的ROM的优点和允许自由的输入和输出的RAM的优点。
一晶体管一电容器(1T-1C)非易失性存储器(其包括具有如下结构的存储单元，该结构包括基于铁电材料的一个(或仅一个)晶体管和一个(或仅一个)电容器)具有操作速度快和/或能耗低的优点。然而，每个存储单元需要形成晶体管，并且难以响应于晶体管的尺寸的减小而减小电容器的尺寸，因此，难以增大集成度。
发明内容
提供了一种具有有利于提高集成度的结构的存储器件。
附加的方面将部分地在以下描述中阐述，部分地将从该描述变得明显，或可以通过各种示例实施方式的实践而获知。
根据实施方式的一方面，一种存储器件包括：多个栅电极，在第一方向上彼此间隔开；存储层，包括在垂直于第一方向的第二方向上突出和延伸从而分别面对所述多个栅电极的多个存储区域；多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；沟道层，在存储层和所述多个栅电极之间，沟道层具有包括围绕所述多个存储区域的多个第一区域和在第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及栅极绝缘层，在沟道层和所述多个栅电极之间。
第一区域可以包括彼此面对的第一部分和第三部分以及布置在第一部分和第三部分之间并面对栅电极的第二部分，存储区域在第一部分和第二部分之间。
第一部分和第三部分中的任一个或两者可以具有比第二部分高的电导率。
第一部分和第三部分中的每个面对存储区域的面积可以是0.003μm2(平方微米)或更大且0.025μm2(平方微米)或更小。
存储器件还可以包括在存储区域和第二部分之间的第二绝缘层。
第二绝缘层可以包括SiO、SiOC和SiN中的一种或更多种，或者可以是气隙。
存储区域的突出长度可以是10nm或更大至100nm或更小。
栅电极在第一方向上的长度可以是20nm或更大至100nm或更小。
存储层可以包括铁电材料。
存储层可以包括Hf的氧化物、Zr的氧化物、AlScN、PZT(锆钛酸铅)、SBT(钽酸锶铋)和BTO(钛酸钡)中的至少一种。
存储层可以包括可变电阻材料。
存储层可以包括Rb、Ti、Ba、Zr、Ca、Hf、Sr、Sc、B、Mg、Al、K、Y、La、Si、Be、Nb、Ni、Ta、W、V、La、Gd、Cu、Mo、Cr和Mn中的至少一种的氧化物。
沟道层可以包括Si、Ge、SiGe和III-V族半导体、氧化物半导体、氮化物半导体、氮氧化物半导体、二维(2D)材料、量子点和有机半导体中的至少一种。
存储器件还可以包括具有平行于第一方向的中心轴的绝缘结构，存储层可以围绕绝缘结构，沟道层可以围绕存储层，所述多个栅电极中的每个可以在第一方向上的不同位置围绕沟道层。
存储器件可以具有圆柱或多边形柱的外形。
存储器件还可以包括阶梯布线结构，该阶梯布线结构包括在垂直于第一方向的第三方向上从所述多个栅电极中的每个延伸不同长度的布线。
根据各种示例实施方式，一种存储器件包括半导体基板和多个存储单元串，所述多个存储单元串在远离半导体基板的第一方向上且在半导体基板上延伸，并在垂直于第一方向的第二方向和第三方向上二维地排列。所述多个存储单元串中的每个包括：多个栅电极，在第一方向上彼此间隔开；存储层，包括在第二方向上突出并在第二方向上延伸从而分别面对所述多个栅电极的多个存储区域；多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；沟道层，布置在存储层和所述多个栅电极之间，沟道层具有包括围绕所述多个存储区域的多个第一区域和在第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及栅极绝缘层，在沟道层和所述多个栅电极之间。
所述多个存储单元串中的每个还可以包括具有平行于第一方向的中心轴的圆柱形绝缘结构，存储层可以围绕绝缘结构，沟道层可以围绕存储层，所述多个栅电极中的每个可以在第一方向上的不同位置围绕沟道层。
第一区域可以包括彼此面对的第一部分和第三部分以及布置在第一部分和第三部分之间并面对栅电极的第二部分，存储区域在第一部分和第三部分之间，第一部分和第三部分中的任一个或两者可以具有比第二部分高的电导率。
根据各种示例实施方式，一种电子装置包括：存储器件，包括存储单元阵列，该存储单元阵列包括多个存储单元；电压发生器，配置为产生施加到存储单元阵列的电压；以及存储控制器，配置为控制存储器件。存储单元阵列包括：多个栅电极，在第一方向上彼此间隔开；存储层，包括在垂直于第一方向的第二方向上突出和延伸从而分别面对所述多个栅电极的多个存储区域；多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；沟道层，在存储层和所述多个栅电极之间，该沟道层具有包括围绕所述多个存储区域的多个第一区域和在第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及栅极绝缘层，布置在沟道层和所述多个栅电极之间。
附图说明
从以下结合附图的描述，各种示例实施方式的以上和其它的方面、特征和优点将更加明显，附图中：
图1是示出根据各种示例实施方式的存储器件的示意结构的剖视图；
图2是图1的存储器件的等效电路图；
图3是等效电路图，在其中图1的存储器件延伸为三维链式结构；
图4是示出图1的存储器件的操作的概念图；
图5A是示出根据各种示例实施方式的存储器件的示意性结构的剖视图，图5B是图5A的部分区域的放大图；
图6A和图6B是透视图，示出可提供在图5A的存储器件中的存储单元串的外观的示例；
图7是图5A的存储器件的等效电路图；
图8是用于描述确定构成图5A的存储器件的存储单元的详细尺寸的标准的曲线图；
图9是示出根据各种示例实施方式的存储器件的示意性结构的透视图；
图10A至图10K是示出根据各种示例实施方式的制造存储器件的方法的图；
图11是示意性示出根据各种示例实施方式的存储系统的结构的框图；
图12是示出在图11的存储系统中提供的存储器件的实施示例的框图；
图13是示出在图11的存储系统中提供的存储单元阵列的透视图；
图14是示出根据各种示例实施方式的神经形态装置以及与其连接的外部装置的框图；以及
图15是示出根据各种示例实施方式的电子装置的框图。
具体实施方式
现在将详细参照各种实施方式，其示例在附图中示出，其中相同的附图标记始终表示相同的元件。就这点而言，示例实施方式可以具有不同的形式，并且不应被解释为限于这里阐述的描述。因此，下面通过参照附图仅描述了各种示例实施方式，以解释各方面。如这里所用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。当在一列元件之后时，诸如“......中的至少一个”的表述修饰整列元件，而不是修饰该列表中的个别元件。
在下文将参照附图详细描述实施方式。所描述的各种示例实施方式仅是示例，并且从这些实施方式可以进行各种修改。在下面的附图中，相同或相似的附图标记表示相同或相似的部件，并且为了描述的清楚和方便，附图中的每个部件的尺寸可以被放大。
在下文，术语“上部”或“在......上”也可以包括“基于非接触地存在于上方”以及“直接接触地在顶部上”。
诸如第一、第二等的术语可以用于描述各种部件，但是仅用于将一个部件与另一个区别开的目的。这些术语并不限制部件的材料或结构上的差异。
单数表述包括复数表述，除非它们在上下文中有不同的明确含义。此外，当一部分“包括”一部件时，这意味着它还可以包括其它部件，而不是排除其它部件，除非另外地阐述。
此外，术语“单元”、“模块”等表示处理至少一个功能或操作的单元，其可以以硬件或软件实现，或以硬件和软件的组合实现。
术语“该”和类似指示术语的使用可以对应于单数和复数两者。
构成方法或包括在方法中的步骤可以按适当的顺序执行，除非有明确的说明或另外地从上下文清楚地看出，这些步骤应当按所述顺序执行。此外，所有的说明性术语(例如，等)的使用仅仅旨在使技术思想详细，并且除非由权利要求限制，否则权利的范围不由于这些术语而受到限制。
图1是示出根据各种示例实施方式的存储器件的示意结构的剖视图，图2是图1的存储器件的等效电路图。图3是等效电路图，在其中图1的存储器件延伸成三维链式结构。
存储器件100包括：多个栅电极160，彼此间隔开；存储层150，具有分别面对所述多个栅电极160的多个存储区域150a；第一绝缘层170，在所述多个栅电极160之间绝缘；沟道层140，布置在存储层150和所述多个栅电极160之间；以及栅极绝缘层120，在沟道层140和栅电极160之间。栅电极160中的一个以及栅极绝缘层120、沟道层140和存储层150的面对栅电极160的区域形成或对应于一个存储单元MC；例如，存储器件100包括在一个方向上排列的多个存储单元MC。如图2所示，每个存储单元MC可以形成其中晶体管TR(单个晶体管)和电容器CA(单个晶体管)并联连接的等效电路。电容器CA可以是或者可以包括铁电电容器；示例实施方式不限于此。
如上所述，通过在垂直方向上排列存储单元MC(在每个存储单元MC中晶体管TR和铁电电容器CA并联连接)，存储器件100可以具有与垂直NAND(VNAND)的结构类似的结构。
所述多个栅电极160在第一方向(Z方向)上彼此间隔开。示出的栅电极160的数量和厚度是一示例，并不限于示出的数量。栅电极160的数量对应于由存储器件100单独控制的存储单元MC的数量，并且相应的存储单元MC可以根据施加的电压被控制为开/关。栅电极160可以连接到字线以通过字线接收用于导通或截止存储单元MC的电压。栅电极160中的一个或更多个可以对应于虚设晶体管；然而，示例实施方式不限于此。
栅电极160可以包括各种金属材料，诸如W、TiN、TaN、WN、NbN、Mo、Ru、Ir、RuOx和IrOx或其中的两种或更多种的组合。栅电极160可以包括从由金属、金属氮化物、金属碳化物、多晶硅(诸如掺杂的多晶硅)及其组合组成的组或包括上述材料的组中选择的一种或更多种。例如，金属可以包括铝(Al)、钨(W)、钼(Mo)、钛(Ti)和钽(Ta)中的一种或更多种，金属氮化物膜可以包括钛氮化物(TiN)膜和钽氮化物(TaN)膜中的一种或更多种，金属碳化物可以是铝和/或硅掺杂(或包含铝和/或硅)的金属碳化物，并可以包括例如TiAlC、TaAlC、TiSiC和TaSiC中的一种或更多种。栅电极160可以具有其中堆叠多种材料的结构。例如，栅电极160可以具有金属氮化物层/金属层(诸如TiN/Al)的堆叠结构和/或金属氮化物层/金属碳化物层/金属层(诸如TiN/TiAlC/W)的堆叠结构。栅电极160可以包括钛氮化物层(TiN)和/或钼(Mo)，并且上述示例可以进行各种修改。栅电极160的厚度(例如在第一方向(Z方向)上的长度)可以在从20nm至100nm的范围内，但是不限于此。每个栅电极160的厚度可以彼此相同，或者至少一个栅电极160可以具有与至少一个其它栅电极160不同的厚度；示例实施方式不限于此。
存储层150包括在与第一方向(Z方向)交叉的方向上(例如在垂直于第一方向(Z方向)的第二方向(-X方向)上)突出和延伸的所述多个存储区域150a。每个存储区域150a的三个表面可以被沟道层140围绕。每个存储区域150a的两个表面可以在垂直方向上与沟道层140接触(或直接接触)。沟道层140可以围绕存储区域150a共形地延伸。
存储层150可以具有在第一方向(Z方向)上延伸同时连接所述多个存储区域150a的端部的形状。然而，这是示例，各种示例实施方式不限于此。存储层150可以包括所述多个存储区域150a，每个存储区域150a具有与沟道层140垂直地和水平地接触的两个表面，并且所述多个存储区域150a的端部可以不在第一方向(Z方向)上连接。可以提供其中多个存储区域150a在第一方向上连接的所示形状，例如根据制造或制作方法的便利性。
存储层150可以包括铁电体。铁电体可以是具有铁电性的材料，在其中即使当没有从外部向其施加电场时内部电偶极矩被排列以保持自发电极化。即使向铁电体施加恒定电压并且电压被再次设定为0V，剩余极化(或电场)在铁电体的材料中半永久地保持。通过利用这样的剩余极化，可以实现非易失性存储器的性能。
包括在存储层150中的铁电体可以包括具有萤石基结构的基于HfO的任何或所有材料、氮化物基铁电体(诸如AlScN)和/或钙钛矿结构铁电体(诸如PZT、SBT和/或BTO)。此外，铁电体可以处于正交晶相或者可以包括正交晶相。例如，包括在存储层150中的铁电体可以处于或可以包括各种晶相，诸如正交晶相和四方晶相，但是可以包括四方晶相作为主导或在所有晶相中占最大比例。
根据剩余极化的存在和/或大小、金属氧化物的组成、掺杂元素的类型和/或比例、晶相等，可以将铁电体与高介电材料等区分开。可以根据各种示例方法来测量每种元素的类型和含量，例如可以使用X射线光电子能谱(XPS)、俄歇电子能谱(AES)、电感耦合等离子体(ICP)等中的一种或更多种。此外，可以通过各种方法来识别晶相分布，例如可以使用透射电子显微镜(TEM)、掠入射X射线衍射(GIXRD)等中的一种或更多种。
存储层150可以包括从由铪氧化物(HfO2)、锆氧化物(ZrO2)、铪锆氧化物(HfxZr1- xO2，其中0<x<1)及其组合组成的组中选择的至少一种或更多种材料。
存储层150可以包括从由铪氧化物(HfO2)、锆氧化物(ZrO2)、铪锆氧化物(HfxZr1- xO2，其中0<x<1)组成的组或者包括上述材料的组中选择的至少一种或更多种材料作为基础材料，并且还可以包括从由C、Si、Ge、Sn、Pb、Al、Y、La、Gd、Mg、Ca、Sr、Ba、Ti、Zr、Hf及其组合组成的组或者包括上述材料的组中选择的至少一种或更多种材料作为掺杂剂材料。
存储层150的厚度(例如，存储区域150a在第一方向(Z方向)上的厚度)可以大于0且等于或小于20nm。每个存储区域150a的厚度可以是相同的，或者至少一个存储区域150a可以具有不同于存储区域150a中的其它存储区域的厚度。例如，“大于0”可以指0.1nm或更大、0.3nm或更大、0.4nm或更大、0.5nm或更大、0.6nm或更大、0.7nm或更大、0.8nm或更大、1.0nm或更大、或1.5nm或更大，“等于或小于20nm”可以指等于或小于18nm、等于或小于15nm、等于或小于12nm、等于或小于10nm、等于或小于8nm、等于或小于6nm、等于或小于5nm、等于或小于4nm、等于或小于3nm、等于或小于2nm或等于或小于1nm。存储层150的厚度可以被测量，例如可以使用测厚计(SE MG-1000，Nano View)等。
沟道层140布置在存储层150和栅电极160之间。沟道层140包括围绕存储层150的所述多个存储区域150a的多个第一区域141以及在第一方向(Z方向)上将所述多个第一区域141彼此连接的第二区域142。第一区域141包括彼此面对的第一部分141a和第三部分141c以及面对栅电极160并在第一部分141a和第三部分141c之间的第二部分141b，存储区域150a在第一部分141a和第三部分141c之间。
第二绝缘层130可以形成在存储层150的存储区域150a和沟道层140之间。第二绝缘层130可以用作晶体管TR和存储层150之间的分隔物或者隔离。第二绝缘层130可以包括绝缘材料，例如SiO、SiOC、SiN和其它氧化物中的一种或更多种。第二绝缘层130可以是气隙或者可以限定气隙，并可以包括或者可以不包括空气(诸如清洁干燥的空气)，并且可以处于真空中或者可以不处于真空中。可以省略第二绝缘层130，例如，每个存储区域150a的三个表面可以与沟道层140接触。
沟道层140的区域可以分为用作晶体管TR的沟道的区域、用作电容器CA的电极的区域以及其它区域，其在图2的等效电路中示出。沟道层140的第一部分141a和第三部分141c是用作电容器CA的电极的区域。沟道层140的第二部分141b是或对应于其中电流路径根据施加到栅电极160的电压而导通或截止的区域，即用作晶体管TR的沟道的区域。第一部分141a和第三部分141c可以具有比第二部分141b高的电导率。第二区域142也可以具有比第二部分141b高的电导率。
沟道层140可以包括Si、Ge、SiGe和III-V族半导体、氧化物半导体、氮化物半导体、氧氮化物半导体、二维(2D)材料、量子点以及有机半导体中的一种或更多种。氧化物半导体可以包括InGaZnO和/或IGZO等，二维材料可以包括MoS2、过渡金属二硫族化物(TMD)和/或石墨烯，量子点可以包括胶体QD、纳米晶体结构等。沟道层140的厚度可以在从1nm至20nm的范围内。沟道层140可以掺有掺杂剂。沟道层140的掺杂浓度可以在第一部分141a、第二部分141b和第二区域142中不同。例如，第一部分141a和第三部分141c中的任一个或两者可以具有比第二部分141b高的掺杂浓度。第一部分141a和第三部分141c可以具有相同的掺杂浓度，或者第一部分14a的掺杂浓度可以大于或小于第三部分141c的掺杂浓度。第二区域142也可以具有比第二部分141b高的掺杂浓度。可选地或另外地，沟道层140的上述材料可以仅应用于用作晶体管TR的沟道的第二部分141b，并且除了第二部分141b之外的另一区域可以包括具有更高电导率的另一导电材料。
第一部分141a和第三部分141c面对存储区域150a的截面面积可以例如考虑到存储性能来确定。例如，存储区域150a突出的长度w的小的值或最小值可以被确定为大于或等于能够读取写入存储区域150a中的剩余极化的参考值。存储区域150a的截面面积可以为例如0.003μm2(平方微米)或更大至0.025μm2(平方微米)或更小，但是不限于此。
漏电极D和源电极S可以分别连接到沟道层140的两端。参照图3(其是图1的存储器件100延伸的结构的等效电路图)，漏电极D可以连接到位线BL，源电极S可以连接到板线PL。在多个串(其中存储单元MC在第一方向(例如，Z方向)上排列)中，在相同高度位置的栅电极160可以连接到同一字线W。
第一绝缘层170可以在所述多个栅电极160之间电绝缘，并可以在栅电极160之间延伸到在所述多个存储区域150a之间的空间。栅电极160和第一绝缘层170具有不同的宽度，即不同的水平长度。栅电极160和第一绝缘层170可以在一侧彼此对准，并且第一绝缘层170可以在另一侧在水平方向上比栅电极160更长地突出。在水平方向上比栅电极160更长地突出的第一绝缘层170的长度可以对应于突出的存储区域150a的长度w。例如，第一绝缘层170的长度可以在从约10nm至100nm的范围内，但是示例实施方式不限于此。
第一绝缘层170包括绝缘材料，并可以包括例如SiO、SiOC和SiON中的一种或更多种。第一绝缘层170的厚度(即在第一方向(Z方向)上的长度)可以在从约10nm至100nm的范围内，但是不限于此。
栅极绝缘层120布置在沟道层140和所述多个栅电极160之间。栅极绝缘层120可以包括各种非导电材料，诸如SiO、SiN、AlO、HfO和ZrO中的一种或更多种，并可以由两种或更多种的组合形成。栅极绝缘层120的厚度可以在从约1nm至约10nm的范围内，但是不限于此。
图4是示出图1的存储器件的操作的概念图。
当选择将写入的存储单元MC时，调节所选择的存储单元MC的栅极电压值从而不在所选择的单元中形成沟道，例如从而是沟道截止的，并且调节未被选择的存储单元MC的栅极电压值，使得未被选择的存储单元MC为沟道导通的。例如，未被选择的存储单元MC的栅极电压值可以小于相应晶体管TR的阈值电压，而所选择的存储单元MC的栅极电压值可以大于相应晶体管TR的阈值电压。
图4示出其中从顶部起的第二个位置的存储单元MC被选择的情况。栅极电压被施加到每个存储单元MC的栅电极160，使得所选择的存储单元MC截止并且其它存储单元MC导通。例如，截止电压仅被施加到控制上述第二位置处的晶体管的字线，导通电压被施加到剩余的字线。此外，当电压被施加到包括所选择的存储单元的串的位线BL和板线PL时，随机存取可以是可行的。
当分别向位线BL和板线PL施加0和+Vcc(或-Vcc)的电压时，根据电阻的电压分布原理，大部分电压降发生在所选择的存储单元的晶体管的沟道区中，例如，第二部分141b使沟道截止并因此具有非常高的电阻。因此，沟道层140的在第二部分141b附近的区域的上部和下部的电势分别是0和+Vcc(或-Vcc)，并且彼此面对且使存储层150的存储区域150a在其间的第一部分141a和第三部分141c的电势分别是0和+Vcc(或-Vcc)。在图4中，示出其中使用+Vcc的情况，并且如所示的，在存储区域150a中形成了剩余极化，即使在Vcc被移除之后该剩余极化也被保持。当施加-Vcc时，剩余极化的方向被反转，例如，根据是否施加+Vcc、-Vcc的电压，逻辑“1”或逻辑“0”的信息可以被写入所选择的存储单元中。
在读取操作中，与写入操作类似，在所选择的存储单元的读取操作期间，用于使所选择的存储单元的沟道截止的电压被施加到所选择的存储单元的栅电极。在一些示例实施方式中，+Vcc可以用作读取电压，并且在这种情况下，根据在写入期间施加+Vcc还是-Vcc，例如根据剩余极化的方向，极化切换可以发生或者可以不发生。因此，感测放大器(未示出)可以读取没有电流流动或有电流流动，并可以确定存储状态，例如逻辑“1”或“0”的存储状态。
图5A是示出根据各种示例实施方式的存储器件的示意结构的剖视图，图5B是图5A的部分区域的放大图。图6A和图6B是示出可提供在图5A的存储器件中的单元串的外观的示例的透视图，图7是图5A的存储器件的等效电路图。
存储器件200包括半导体基板SU和布置在半导体基板SU上的多个存储单元串CS。在附图中示出两个存储单元串CS，但是这是示例。所述多个存储单元串CS可以在远离半导体基板SU的第一方向(例如，Z方向)上延伸，并可以在垂直于第一方向的第二方向和第三方向上(例如，在X方向和Y方向上)二维地排列。
下面参照图5A至图7描述存储器件200的详细配置。
参照图5A，所述多个存储单元串CS提供在半导体基板SU上。
半导体基板SU可以包括掺有或轻度掺有第一类型杂质的硅材料。例如，半导体基板SU可以包括掺有p型杂质(诸如硼)的硅材料。例如，半导体基板SU可以是p型阱(例如，袋型p阱)。在下文，假设半导体基板SU是或包括p型硅。然而，半导体基板SU不限于p型硅。
公共源极区CSR提供在半导体基板SU中。公共源极区CSR可以是与半导体基板SU不同的n型。在下文，假设公公共源极区CSR是n型的，例如掺有诸如磷和/或砷的n型杂质。然而，公共源极区CSR不限于n型。公共源极区CSR可以连接到公共源极线CSL。
如图7的电路图所示，k*n个单元串CS可以被提供并以矩阵形式排列，并可以根据每行位置和每列位置被称为CSij(1≤i≤k，1≤j≤n)。每个单元串CSij连接到位线BL、串选择线SSL、字线WL和公共源极线CSL。在一些示例实施方式中，位线BL的数量可以与字线WL的数量相同、大于字线WL的数量或小于字线WL的数量。尽管图7示出单元串CS以矩形矩阵排列，但是示例实施方式不限于此，单元串CS可以以例如六边形矩阵排列。
每个单元串CSij包括存储单元MC和串选择晶体管SST。每个单元串CSij的存储单元MC和串选择晶体管SST可以在高度方向上堆叠。
多个单元串CS的行分别连接到不同的串选择线SSL1至SSLk。例如，单元串CS11至CS1n的串选择晶体管SST共同连接到串选择线SSL1。单元串CSk1至CSkn的串选择晶体管SST共同连接到串选择线SSLk。
所述多个单元串CS的列分别连接到不同的位线BL1至BLn。例如，单元串CS11至CSk1的存储单元MC和串选择晶体管SST可以共同连接到位线BL1，并且单元串CS1n至CSkn的存储单元MC和串选择晶体管SST可以共同连接到位线BLn。
所述多个存储单元串CS的行可以分别连接到不同的公共源极线CSL1至CSLk。例如，存储单元串CS11至CS1n的串选择晶体管SST可以共同连接到公共源极线CSL1，存储单元串CSk1至CSkn的串选择晶体管SST可以共同连接到公共源极线CSLk。
位于从半导体基板SU或串选择晶体管SST起的相同高度处的存储单元MC的栅电极可以共同连接到一条字线WL，位于不同高度处的存储单元MC的栅电极可以分别连接到不同的字线WL1至WLm。
所示出的电路结构是示例。例如，存储单元串CS的行数可以增加或减少。随着存储单元串CS的行数改变，连接到存储单元串CS的行的串选择线的数量和连接到一条位线的存储单元串CS的数量也可以改变。随着存储单元串CS的行数改变，连接到存储单元串CS的行的公共源极线的数量也可以改变。
存储单元串CS的列数可以增加或减少，并可以与行数相同、大于或小于行数。随着单元串CS的列数改变，连接到存储单元串CS的列的位线的数量和连接到一条串选择线的单元串CS的数量也可以改变。
存储单元串CS的高度也可以增大或减小。例如，堆叠在每个存储单元串CS中的存储单元MC的数量可以增加或减少。随着堆叠在每个存储单元串CS中的存储单元MC的数量改变，字线WL的数量也可以改变。例如，在每个存储单元串CS中提供的串选择晶体管的数量可以增加。随着提供给每个存储单元串CS的串选择晶体管的数量改变，串选择线或公共源极线的数量也可以改变。当串选择晶体管的数量增加时，串选择晶体管可以以与存储单元MC相同的形式堆叠。
例如，可以以单元串CS的行为单位进行写入和/或读取操作。可以通过公共源极线CSL以一行为单位选择存储单元串CS，并且可以通过串选择线SSL以一行为单位选择存储单元串CS。此外，可以以至少两条公共源极线为单位向公共源极线CSL施加电压。可以以所有公共源极线CSL为单位向所有公共源极线CSL施加电压。
在存储单元串CS的所选择的行中，可以以页为单位执行写入和/或读取操作。页可以是连接到一条字线WL的一行存储单元。在存储单元串CS的所选择的行中，可以通过字线WL以页为单位选择存储单元。
如图6A所示，存储单元串CS可以具有圆柱形。如图6B所示，存储单元串CS可以具有矩形柱或棱柱形状。此外，存储单元串CS可以具有椭圆柱形状和/或多边形柱形状。以下描述是对圆柱形存储单元串CS的，但是不限于此。
存储单元串CS包括圆柱形绝缘结构210，其具有位于其中心部分的在第一方向(Z方向)上的中心轴。圆柱形绝缘结构210可以包括各种类型的绝缘材料。存储层250、沟道层240和栅极绝缘层220可以按照以上陈述的顺序依次围绕绝缘结构210。
存储层250包括在垂直于第一方向(Z方向)的方向上突出和延伸的存储区域250a，存储区域250a具有盘或环形形状，其具有内半径r、外半径r+w和厚度t的中空中心部分，如图5B所示。存储层250可以包括铁电材料，并可以包括参照图1描述的存储层250中的各种材料。
沟道层240包括围绕存储层250的所述多个存储区域250a的多个第一区域241和在第一方向(Z方向)上将所述多个第一区域241彼此连接的第二区域242。第一区域241包括彼此面对的第一部分241a和第三部分241c以及面对栅电极260并将第一部分241a和第三部分241c彼此连接的第二部分241b，存储区域250a在第一部分241a和第三部分241c之间。
沟道层240的区域可以分为用作晶体管TR的沟道的区域、用作电容器CA的电极的区域和其它区域，它们在图7的等效电路中示出。沟道层240的第一部分241a和第三部分241c是用作电容器CA的电极的区域。沟道层240的第二部分241b是其中电流路径根据施加到栅电极260的电压而导通或截止的区域，即用作晶体管TR的沟道的区域。第一部分241a和第三部分241c可以具有比第二部分241b高的电导率。第二区域242也可以具有比第二部分241b高的电导率。
沟道层240可以包括掺有p型和/或n型的半导体材料，例如，可以包括主要掺有p型的半导体材料，或者可选地可以包括主要掺有n型材料的半导体材料。沟道层240可以包括掺有与半导体基板SU相同类型的硅材料。例如，当半导体基板SU包括p型掺杂的硅材料时，沟道层240也可以包括p型掺杂的硅材料。沟道层240的掺杂浓度可以在第一部分241a、第二部分241b和第二区域242中不同。例如，第一部分241a和第三部分241c中的任一个或两者可以具有比第二部分241b高的掺杂浓度。第二区域242也可以具有比第二部分241b高的掺杂浓度。沟道层240可以包括图1的沟道层140的各种材料。可选地或另外地，沟道层240的材料可以仅应用于用作晶体管TR的沟道的第二部分241b，并且另一区域可以包括具有更高电导率的另一导电材料。
存储单元串CS的最外层是第一绝缘层270和栅电极260，它们在第一方向(Z方向)上交替布置。第一绝缘层270和栅电极260可以分别包括作为图1中的第一绝缘层170和栅电极160的材料说明的各种材料。
栅电极260连接到字线WL和串选择线SSL之一。
沟道层240可以与公共源极区CSR(即公共源极区)接触。
漏极区280可以提供在存储单元串CS上。漏极区280可以包括掺有第二类型的硅材料。例如，漏极区280可以包括n型掺杂的硅材料。
位线290可以提供在漏极区280上。漏极区280和位线290可以通过接触插塞连接。
每个栅电极260以及栅极绝缘层220、沟道层240和存储层250的在水平方向(X方向)上面对栅电极260的区域形成存储单元MC。例如，存储单元MC具有这样的电路结构，其中包括栅电极260、栅极绝缘层220和沟道层240的第二部分241b的晶体管、包括沟道层240的第一部分241a和第三部分241c以及存储区域250a的铁电电容器并联连接。
并联连接结构在垂直方向(Z方向)上连续布置以形成存储单元串CS。此外，如图7的电路图所示，公共源极线CSL和位线BL可以分别连接到存储单元串CS的两端。通过向公共源极线CSL和位线BL施加电压，可以对所述多个存储单元MC执行编程、读取和擦除过程。
例如，当选择将写入的存储单元MC时，调节相应单元的栅极电压值，使得在所选择的存储单元中不形成沟道，即沟道被截止，并且调节未被选择的存储单元的栅极电压值使得未被选择的存储单元导通，即沟道被导通。此外，当Vcc或-Vcc的电压被施加在包括所选择的存储单元的存储单元串的位线BL和公共源极线CSL之间时，大部分电压降发生在所选择的存储单元的晶体管的被沟道截止并具有非常高的电阻的沟道区中。因此，可以在与晶体管并联连接的铁电电容器的存储区域150a中形成的电场的方向上形成极化，并且可以在所选择的存储单元中写入“1”或“0”的信息。
类似地，即使在读取操作中，也可以执行所选择的存储单元的读取。例如，在施加到每个栅电极260的栅极电压被调节使得所选择的存储单元MC为沟道截止的并且未被选择的存储单元为沟道导通的之后，通过在公共源极线CSL和位线BL之间施加电压Vread来测量在相应单元MC中流动的电流，可以检查单元状态(1或0)。例如，+Vcc可以用作读取电压，并且在这种情况下，根据在写入期间施加+Vcc还是-Vcc，即根据剩余极化的方向，极化切换可以发生或者可以不发生。因此，感测放大器可以读取没有电流流动或有电流流动，并可以确定存储状态，即“1”或“0”的存储状态。
图8是用于描述确定构成图5A的存储器件的存储单元MC的详细尺寸的标准的曲线图。
存储单元MC的尺寸至少部分取决于存储区域150a的突出长度w和位于存储单元串CS的中心处的绝缘结构210的半径r。这些形状尺寸w和r与用作铁电电容器的电极的第一部分141a和第三部分141c面对存储区域150a的截面面积相关。可以考虑到在读取操作中使用的感测放大器的性能来设定最小截面面积。截面面积的形状尺寸可以被设定为大于或等于最小截面面积，在该最小截面面积中电容器的电荷变化可以被感测放大器读取。在下文，最小截面面积被称为参考面积AR_ref。
基于商用DRAM电容器的可读电极面积，可以根据各种示例实施方式为存储单元确定可读参考面积AR_ref。为此，可以考虑函数值该函数值/>表示在各种示例实施方式的存储单元MC中提供的铁电电容器的每单位面积的电荷量与商用DRAM电容器的每单位面积的电荷量的比率。例如，当/>至少为1或更大时，存储器件100的有效操作是可行的。假设当前大规模生产的DRAM电极的面积是0.025μm2(平方微米)，可以确定可读参考面积AR_ref。在这种情况下，参考面积AR_ref可以被确定为/>(平方微米)。随着/>增大，存储单元MC所需或预期的参考面积AR_ref可以减小。当/>为1时，参考面积AR_ref为0.025μm2(平方微米)，也就是，面对存储区域250a的第一部分241a和第三部分241c的最小截面面积值可以为0.025μm2(平方微米)。当/>等于或大于1时，面对存储区域250a的第一部分241a和第三部分241c的截面面积可以被设计为等于或小于0.025μm2(平方微米)。
图8的曲线图示出当参考面积AR_ref为0.005μm2(平方微米)、0.004μm2(平方微米)和0.003μm2(平方微米)时(例如当值分别对应于5、25/4和25/3时合适的w和r。在根据各种示例实施方式的存储器件200的每个存储单元MC中，由于存储区域250a具有中空中央部分的盘形(该中空中央部分具有内半径r和外半径r+w)，所以用于满足面对存储区域250a的第一部分141a的参考面积AR_ref的r和w成反比，如曲线图所示。为了满足0.005μm2的参考面积AR_ref，可以使用在显示的位置处的w和r的值，或者可以使用它们的其它组合。由于存储单元串CS的体积与r+w成正比，所以可以选择满足动态确定的或预定的参考面积AR_ref并且最小化或减小r+w值的r和w的组合，以便有效地增大存储密度。
越大，参考面积越小，因此存储密度越好。随着存储区域250a的剩余极化值Pr的增大，/>表现为增大，为此，可以确定存储区域250a的厚度t。当t增大时，Pr增大并且参考面积AR_ref可以减小，但是由于在Z方向上的长度增大，所以可以设定存储区域250a的厚度t以有效地增大存储密度。
存储区域250a的厚度t可以大于0nm且小于或等于20nm。例如，“大于0”可以指0.1nm或更大、0.3nm或更大、0.4nm或更大、0.5nm或更大、0.6nm或更大、0.7nm或更大、0.8nm或更大、1.0nm或更大、或1.5nm或更大，“等于或小于20nm”可以指等于或小于18nm、等于或小于15nm、等于或小于12nm，等于或小于10nm、等于或小于8nm、等于或小于6nm、等于或小于5nm、等于或小于4nm、等于或小于3nm、等于或小于2nm或等于或小于1nm。
存储单元串CS的r+w的值(即从存储单元串CS的中心轴到延伸的存储区域250a的一端的距离)可以为例如约20nm或更大至300nm或更小，或250nm或更小、200nm或更小、150nm或更小、或100nm或更小。
图9是根据各种示例实施方式的存储器件的放大示意结构的透视图。
存储器件201包括半导体基板SU和布置在半导体基板SU上的多个存储单元串CS，考虑到在远离半导体基板SU的第一方向(Z方向)上延伸的特征以及考虑到在垂直于第一方向的第二方向和第三方向上二维地排列的特征，存储单元串CS类似于参照图5至图8描述的存储器件200。
在一些示例实施方式中，存储器件201还包括阶梯布线结构295，该阶梯布线结构295具有从存储单元串CS的每个栅电极260在垂直于第一方向的第二方向(Y方向)上延伸至不同长度的布线265。沿着同一行(例如，平行于Y方向的行)布置的多个单元串CS当中的处于相同高度的栅电极260连接到同一布线265。随着栅电极260的位置升高，在Y方向上延伸的布线265的长度减小，形成阶梯布置。使相邻布线265绝缘的绝缘层275类似地以阶梯形状布置。所示出的多条布线265可以连接到不同的字线，例如在图7的电路图中示出的字线WL。
在上述存储器件100、200和201中，存储层150和250已经被描述为包括铁电材料，但是在另一修改实施方式的存储器件中，存储层可以包括可变电阻材料。可变电阻材料可以包括Rb、Ti、Ba、Zr、Ca、Hf、Sr、Sc、B、Mg、Al、K、Y、La、Si、Be、Nb、Ni、Ta、W、V、La、Gd、Cu、Mo、Cr和Mn中的至少一种的氧化物。例如，可变电阻材料可以包括Rb2O、TiO2、BaO、ZrO2、CaO、HfO2、SrO、Sc2O3、MgO、Li2O、Al2O3、SiO2、BeO、Sc2O3、Nb2O5、NiO、Ta2O5、WO3、V2O5、La2O3、Gd2O3、CuO、MoO3、Cr2O3和MnO2中的任何一种或多于一种。
包括可变电阻材料的存储层根据施加的电压表现出不同的电阻特性。当存储层包括可变电阻材料时，在图2和图3的等效电路中，存储单元MC可以表示为晶体管和可变电阻器并联连接的形式。用于写入和/或读取的存储单元选择过程与如上所述的基本上相同。向栅电极施加电压，使得所选择的存储单元为沟道截止的，剩余的存储单元是沟道导通的。在晶体管的沟道被截止的存储单元中，在包括可变电阻材料的存储层中形成电场，因此在可变电阻材料中形成导电细丝，并且存储层的电阻改变。例如，当氧空位聚集在可变电阻材料中以形成导电细丝时，存储层的电阻降低。取决于是否形成导电细丝，存储层可以表示低电阻状态或高电阻状态，因此，可以写入逻辑“1”或“0”的信息。类似地，即使在读取操作中，也可以执行所选择的存储单元的读取。例如，调节施加到每个栅电极的栅极电压，使得所选择的存储单元可以是沟道截止的并且未被选择的存储单元是沟道导通的，并通过在源电极S和漏电极D之间施加的电压Vread来测量流过相应单元的电流，因此检查“1”或“0”的单元状态。
图10A至图10K是示出根据各种示例实施方式的制造存储器件的方法的图。
参照图10A，其中第一绝缘层370和牺牲层365交替且重复堆叠的堆叠结构形成在半导体基板SU上。
半导体基板SU可以是或可以包括硅基板，例如掺有预定杂质的硅基板。半导体基板SU可以是p型硅基板，但是不限于此。
第一绝缘层370由绝缘材料制成，并可以包括例如SiO、SiOC和/或SiON。
牺牲层365是用于形成凹槽结构的层，该凹槽结构用于形成具有如上所述的形状的沟道层和存储层，并由具有与第一绝缘层370的蚀刻比率不同的蚀刻比率的材料形成。牺牲层365可以包括例如SiNx。
第一绝缘层370的厚度和牺牲层365的厚度可以彼此相同或可以彼此不同，并可以根据要制造的存储器件的详细结构(例如，要制造的存储器件的栅电极之间的间隙)确定。牺牲层365的厚度可以在从约20nm至约100nm的范围内。第一绝缘层370的厚度可以形成在约10nm至约100nm的范围内。每个牺牲层365的厚度可以相同，或者可以彼此不同。每个第一绝缘层370的厚度可以相同，或者可以彼此不同。
在牺牲层365的位置形成栅电极，例如，牺牲层365的数量对应于要制造的存储器件的单位单元的数量。
为了形成第一绝缘层370和牺牲层365，可以使用沉积方法，诸如原子层沉积(ALD)、金属有机原子层沉积(MOALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)等中的一种或更多种。沉积方法包括将半导体基板SU放置在腔室中、将腔室加热到预定的或动态确定的温度以及供应源，并且根据期望的厚度调节诸如温度和/或时间的工艺条件。
参照图10B，在如图10A所示形成的堆叠结构中形成孔H1。孔H1是或对应于用于在牺牲层365中形成凹槽结构、形成存储层和沟道层的孔。可以使用光刻和蚀刻工艺来形成孔H1。孔H1的数量示出为两个，但是这是示例。例如，孔H1可以形成为与参照图5A至图7描述的存储单元串CS的数量一样多。孔H1可以具有圆柱形形状。可以考虑到最终形成的结构的形状尺寸来确定孔H1的半径r1。例如，将存储层的厚度(X方向)加到r1可以得到图5B所示的r。孔H可以用蚀刻工艺形成，诸如各向异性蚀刻工艺(诸如反应离子蚀刻(RIE)工艺)；然而，示例实施方式不限于此。
接下来，参照10C，牺牲层365被部分地蚀刻以将孔H1的内表面处理为不平坦的形状。作为选择性蚀刻具有不同蚀刻比率的牺牲层365和第一绝缘层370当中的牺牲层365的工艺，可以使用利用蚀刻牺牲层365而不蚀刻第一绝缘层370的蚀刻溶液的湿蚀刻方法。可选地或另外地，可以使用用于以不同比率蚀刻牺牲层365和第一绝缘层370的蚀刻溶液。然而，各种示例实施方式不限于此。可以考虑到最终结构的形状尺寸(例如图5B所示的存储区域250a在X方向上的长度)来确定不平坦的长度，例如牺牲层365在垂直于堆叠方向(Z方向)的方向(X方向)上从第一绝缘层370引入的长度w1。例如，存储区域250a和第二绝缘层330可以形成在具有引入长度w1的空间中。可以设定蚀刻溶液和蚀刻时间从而蚀刻期望的长度。w1可以是约20nm或更大至300nm或更小。
接下来，参照图10D，栅极绝缘层320和沟道层340依次形成在孔H1的内表面上。
栅极绝缘层320可以由各种绝缘材料形成，诸如硅氧化物、硅氮化物和/或硅氮氧化物。沟道层340可以由半导体材料形成，并可以包括例如多晶硅。沟道层340可以掺有预定的掺杂剂，并可以像半导体基板SU一样掺杂为p型。然而，各种示例实施方式不限于此。沟道层340可以包括例如图1的沟道层140的各种材料。沟道层340的区域包括参照图5B描述的区域，尽管省略了详细的显示。在沟道层340的区域当中，除了在附图中面对牺牲层365并用作晶体管的沟道的区域341b之外的区域可以具有比区域341b高的电导率。例如，沟道层340的掺杂浓度可以在区域341b和其它区域中彼此不同。例如，区域341b的掺杂浓度可以低于其它区域的掺杂浓度。可选地或另外地，沟道层340的上述材料可以仅应用于用作晶体管TR的沟道的区域341b，并且另一区域可以包括具有更高电导率的另一导电材料。
为了形成栅极绝缘层320和沟道层340，可以使用沉积方法，诸如原子层沉积(ALD)、金属有机原子层沉积(MOALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)等中的一种或更多种。沉积方法包括将用于形成栅极绝缘层320和沟道层340的堆叠结构放置在腔室中、将腔室加热到预定或动态确定的温度以及供应源的工艺，并且根据期望的厚度调节诸如温度和时间的工艺条件。
接下来，参照图10E，用绝缘材料335填充孔H1的内部。绝缘材料335可以包括SiO、SiOC、SiN和各种其它氧化物中的一种或更多种。
参照图10F，执行凹陷工艺以形成孔H2。图10F的操作是去除在图10E的操作中形成的绝缘材料335的工艺，并且没有去除所有的绝缘材料335，而是绝缘材料中的一些保留以变成第二绝缘层330。如在图1的第二绝缘层130的描述中所述，第二绝缘层330用作晶体管和存储层之间的分隔物。可以不形成第二绝缘层330。在这种情况下，可以省略图10E和图10F的操作。
参照图10G，沿着孔H2的侧表面(即沟道层340的表面)形成存储层350。
存储层350可以包括铁电材料，或者可以包括可变电阻材料。
铁电体可以包括从由铪氧化物(HfO2)、锆氧化物(ZrO2)、铪锆氧化物(HfxZr1-xO2，其中0<x<1)及其组合组成的组或者包括上述材料的组中选择的至少一种或更多种材料。铁电体可以包括从由铪氧化物(HfO2)、锆氧化物(ZrO2)、铪锆氧化物(HfxZr1-xO2，其中0<x<1)组成的组或者包括上述材料的组中选择的至少一种或更多种材料作为基础材料，并且还可以包括从由C、Si、Ge、Sn、Pb、Al、Y、La、Gd、Mg、Ca、Sr、Ba、Ti、Zr、Hf及其组合组成的组或者包括上述材料的组中选择的至少一种或更多种材料作为掺杂剂材料。此外，铁电体可以包括基于具有萤石结构的HfO的所有材料、诸如AlScN的基于氮化物的铁电体、以及诸如PZT、SBT和BTO的钙钛矿结构的铁电体。
可变电阻材料可以包括Rb、Ti、Ba、Zr、Ca、Hf、Sr、Sc、B、Mg、Al、K、Y、La、Si、Be、Nb、Ni、Ta、W、V、La、Gd、Cu、Mo、Cr和Mn中的至少一种的氧化物。例如，可变电阻材料可以包括Rb2O、TiO2、BaO、ZrO2、CaO、HfO2、SrO、Sc2O3、MgO、Li2O、Al2O3、SiO2、BeO、Sc2O3、Nb2O5、NiO、Ta2O5、WO3、V2O5、La2O3、Gd2O3、CuO、MoO3、Cr2O3和MnO2中的任何一种或多于一种。
为了形成沟道340和存储层350，可以使用沉积方法，诸如原子层沉积(ALD)、金属有机原子层沉积(MOALD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)等中的一种或更多种。沉积方法包括将用于形成沟道层340和存储层350的堆叠结构放置在腔室中、将腔室加热到预定温度以及供应源的工艺，并且根据期望的厚度调节诸如温度和时间的工艺条件。
参照图10G，用绝缘材料填充孔H2的剩余空间以形成绝缘结构310。
参照图10H，蚀刻并切割图10G的结构。
参照图10I，去除剩余的牺牲层365以形成多个孔H3。
参照图10J，当电极材料沉积在所述多个孔H3中并因此形成栅电极360时，形成与参照图8A所述的那些相似的两个存储单元串。
接下来，如图10K所示，形成公共源极区CSR、漏极区380和位线390。
通过将掺杂剂注入半导体基板SU的预定区域中而形成的高浓度区域为公共源极区CSR，沟道层340形成为接触公共源极区CSR。
沟道层340在一端连接到漏极区380并在另一端接触公共源极区CSR，并且形成连接到漏极区380的位线390。
如上所述，可以提供具有与参照图5A至图8描述的结构相似的结构的存储器件300。上述制造方法是示例描述，并且可以使用另一种修改的制造方法来形成存储器件300。
根据各种示例实施方式的存储器件100、200、201和300可以用作各种电子装置的存储系统。存储器件100、200、201和300可以被实现为用作神经形态计算平台的芯片形状的存储块，和/或可以用于配置神经网络。
图11是示出根据各种示例实施方式的存储系统的框图。参照图11，存储系统1000可以包括存储控制器10和存储器件20。存储控制器10对存储器件20执行控制操作，例如，存储控制器10可以向存储器件20提供地址ADD和命令CMD，以对存储器件20执行编程(或写入)、读取和擦除操作。可选地或另外地，可以在存储控制器10和存储器件20之间发送和接收用于编程操作的数据和读取的数据。
存储器件20可以包括存储单元阵列21和电压发生器22。存储单元阵列21可以包括布置在多条字线和多条位线交叉的区域中的多个存储单元。存储单元阵列21可以包括以各种形式实现的闪存单元，具有非易失性存储数据的非易失性存储单元。存储单元阵列21可以包括上述存储器件100、200、201或300和/或具有从其修改的结构的存储器件。
存储控制器10可以包括写入/读取控制器11、电压控制器12和数据确定器13。
写入/读取控制器11可以生成地址ADD和命令CMD，用于对存储单元阵列21执行编程/读取和擦除操作。此外，电压控制器12可以产生电压控制信号来控制非易失性存储器件20中使用的至少一个电压电平。例如，电压控制器12可以从存储单元阵列21读取数据，或者产生用于控制字线的电压电平的电压控制信号以将数据编程到存储单元阵列21。
数据确定器13可以对从存储器件20读取的数据执行确定操作。例如，可以确定从存储单元读取的数据以确定存储单元当中的导通单元的数量和/或截止单元的数量。存储器件20可以根据读取数据的读取结果向存储控制器10提供通过/失败信号P/F。数据确定器13可以参考通过/失败信号P/F来控制存储单元阵列21的写入和读取操作。作为操作的示例，当对多个存储单元执行编程时，通过使用预定的读取电压来确定存储单元的数据状态，确定是否对所有单元正常完成编程。
图12是示出图11的存储系统1000中包括的存储器件200的各种示例实施方式的框图。参照图12，存储器件20还可以包括行解码器23、输入/输出电路24和控制逻辑25。
存储单元阵列21可以连接到一条或更多条串选择线SSL、多条字线WL1至WLm以及一条或更多条公共源极线CSL，还可以连接到多条位线BL1至BLn。电压发生器22可以生成一个或更多个字线电压V1至Vi，并且字线电压V1至Vi可以被提供给行解码器23。用于编程/读取/擦除操作的信号可以通过位线BL1至BLn施加到存储单元阵列21。
此外，要编程的数据可以通过输入/输出(I/O)电路24提供给存储单元阵列21，读取的数据可以通过I/O电路24提供给外部(例如，存储控制器)。控制逻辑25可以向行解码器23和电压发生器22提供与存储器操作相关的各种控制信号。
根据行解码器23的解码操作，字线电压V1至Vi可以提供给各种线SSL、WL1至WLm和CSL。例如，字线电压V1至Vi可以包括串选择电压、字线电压和接地选择电压。串选择电压可以被提供给一条或更多条串选择线SSL，字线电压可以被提供给一条或更多条字线WL1至WLm，接地选择电压可以被提供给一条或更多条公共源极线CSL。
图13是示出图11的存储系统1000中提供的存储单元阵列21的透视图。参照图13，存储单元阵列21包括多个存储块BLK1至BLKz。每个存储块BLK具有三维结构(或垂直结构)。例如，每个存储块BLK可以包括在第一方向至第三方向上延伸的结构。例如，每个存储块BLK可以包括在第二方向上延伸的多个存储单元串。此外，所述多个存储单元串可以在第一方向和第三方向上二维地排列。每个存储单元串连接到位线BL、串选择线SSL、字线WL和公共源极线CSL。因此，存储块BLK1至BLKz中的每个可以连接到多条位线BL、多条串选择线SSL、多条字线WL和多条公共源极线CSL。存储块BLK1至BLKz可以配置为具有图7所示的等效电路。
图14是示出根据各种示例实施方式的神经形态装置和与其连接的外部装置的框图。
参照图14，神经形态装置1700可以包括处理电路1710和/或片上存储器1720。神经形态装置1700可以包括上述存储器件100、200、201或300。
在一些示例实施方式中，处理电路1710可以配置为控制用于驱动神经形态装置1700的功能。例如，处理电路1710可以配置为通过执行存储在片上存储器1720中的程序来控制神经形态装置。在一些示例实施方式中，处理电路1710可以包括硬件(诸如逻辑电路)、硬件/软件组合(诸如执行软件的处理器)或其组合。例如，处理器可以包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、包括在神经形态装置1700中的应用处理器(AP)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。在一些示例实施方式中，处理电路1710可以配置为相对于外部装置1730读取/写入各种数据，和/或使用读取/写入的数据来运行神经形态装置1700。在一些实施方式中，外部装置1730可以包括外部存储器和/或具有图像传感器(例如，CMOS图像传感器电路)的传感器阵列。
在一些示例实施方式中，图14的神经形态装置可以应用于机器学习系统。机器学习系统可以使用各种人工网络神经网络结构和处理模型，诸如卷积神经网络(CNN)、去卷积神经网络、长短期记忆(LSTM)单元和/或选择性地包括门控循环单元(GRU)的循环神经网络(RNN)、堆叠神经网络(SNN)、状态空间动态神经网络(SSDNN)、深度信念网络(DBN)、生成对抗网络(GAN)和受限玻尔兹曼机器(RPM)。
可选地或另外地，这些机器学习系统可以包括其它形式的机器学习模型，例如线性和/或逻辑回归、统计聚类、贝叶斯分类、决策树、诸如主成分分析的维度缩减、专家系统和/或随机森林或其组合。这些机器学习模型可以用于提供可由电子装置执行的各种服务和/或应用，例如图像分类服务、生物计量或基于生物计量数据的用户认证服务、高级驾驶辅助系统(ADAS)服务、语音助理服务以及自动语音识别(ASR)服务。
图15是示出根据各种示例实施方式的电子装置的框图。
电子装置2000可以包括但不限于PDA、膝上型(或笔记本)计算机、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、有线/无线电子装置等。电子装置2000可以包括通过总线950彼此连接的控制器910、输入/输出(I/O)装置920(例如，小键盘、键盘和/或显示器)、存储器件930和无线接口940。控制器910可以被实现为类似硬件的处理电路，包括逻辑电路、硬件/软件组合(诸如处理器执行软件)或其组合。例如，处理电路可以包括但不限于中央处理单元(CPU)、微处理器、数字信号处理器、微控制器或其它逻辑装置。其它逻辑装置可以具有类似于微处理器、数字信号处理器和微控制器中的任何一个的功能。存储器件930可以存储例如由控制器910执行的命令。此外，存储器件930也可以用于存储用户数据。
存储器件930包括多个存储单元。存储器件930可以包括上述存储器件100、200、201或300、或者具有从其修改的结构的存储器件。
电子装置2000可以使用无线接口940向通过射频(RF)信号通信的无线通信网络发送数据或从其接收数据。例如，无线接口940可以包括天线或无线收发器。电子装置2000可以用于通信接口协议，诸如第二代和第三代通信系统(例如，CDMA、GSM、NADC、E-TDMA、WCDAM和/或CDMA2000中的一种或更多种)。
上述存储器件具有有利于扩展成三维阵列的存储单元结构。
上述存储器件可以具有高存储密度。
上述存储器件可以用于各种电子装置。
应当理解，这里描述的各种示例实施方式应当被认为仅是描述性的含义，而不是为了限制的目的。对每个实施方式内的特征或方面的描述通常应当被认为可用于其它实施方式中的其它类似特征或方面。尽管已经参照附图描述了一个或更多个示例实施方式，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2022年6月7日在韩国知识产权局提交的韩国专利申请第10-2022-0068988号并要求其优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种存储器件，包括：
多个栅电极，在第一方向上彼此间隔开；
存储层，包括在垂直于所述第一方向的第二方向上突出和延伸以分别面对所述多个栅电极的多个存储区域；
多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；
沟道层，在所述存储层和所述多个栅电极之间，所述沟道层具有包括围绕所述多个存储区域的多个第一区域和在所述第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及
栅极绝缘层，在所述沟道层和所述多个栅电极之间。
2.根据权利要求1所述的存储器件，其中所述第一区域包括彼此面对的第一部分和第三部分以及布置在所述第一部分和所述第三部分之间并面对所述栅电极的第二部分，所述存储区域在所述第一部分和所述第三部分之间。
3.根据权利要求2所述的存储器件，其中所述第一部分和所述第三部分中的任一个或两者具有比所述第二部分高的电导率。
4.根据权利要求2所述的存储器件，其中所述第一部分和所述第三部分中的每个面对所述存储区域的面积为0.003μm2或更大且0.025μm2或更小。
5.根据权利要求2所述的存储器件，还包括：
位于所述存储区域和所述第二部分之间的第二绝缘层。
6.根据权利要求5所述的存储器件，其中所述第二绝缘层包括SiO、SiOC和SiN中的一种或更多种，或者限定气隙。
7.根据权利要求1所述的存储器件，其中所述存储区域的突出长度是10nm或更大至100nm或更小。
8.根据权利要求1所述的存储器件，其中所述栅电极在所述第一方向上的长度是20nm或更大至100nm或更小。
9.根据权利要求1所述的存储器件，其中所述存储层包括铁电材料。
10.根据权利要求9所述的存储器件，其中所述存储层包括Hf的氧化物、Zr的氧化物、AlScN、PZT、SBT和BTO中的至少一种。
11.根据权利要求1所述的存储器件，其中所述存储层包括可变电阻材料。
12.根据权利要求11所述的存储器件，其中所述存储层包括Rb、Ti、Ba、Zr、Ca、Hf、Sr、Sc、B、Mg、Al、K、Y、La、Si、Be、Nb、Ni、Ta、W、V、La、Gd、Cu、Mo、Cr和Mn中的至少一种的氧化物。
13.根据权利要求1所述的存储器件，其中所述沟道层包括以下中的至少一种：
Si、Ge、SiGe和III-V族半导体，
氧化物半导体，
氮化物半导体，
氮氧化物半导体，
二维(2D)材料，
量子点，以及
有机半导体。
14.根据权利要求1所述的存储器件，还包括：
绝缘结构，具有平行于所述第一方向的中心轴，其中
所述存储层围绕所述绝缘结构，
所述沟道层围绕所述存储层，以及
所述多个栅电极中的每个在所述第一方向上的不同位置围绕所述沟道层。
15.根据权利要求14所述的存储器件，其中所述存储器件具有圆柱或多边形柱的形状。
16.根据权利要求15所述的存储器件，还包括：
阶梯布线结构，包括在垂直于所述第一方向的第三方向上从所述多个栅电极中的每个延伸不同长度的布线。
17.一种存储器件，包括：
半导体基板；和
多个存储单元串，在所述半导体基板上在远离所述半导体基板的第一方向上延伸，并在垂直于所述第一方向的第二方向和第三方向上二维地排列，其中
所述多个存储单元串中的每个包括：
多个栅电极，在所述第一方向上彼此间隔开；
存储层，包括在所述第二方向上突出并在所述第二方向上延伸以分别面对所述多个栅电极的多个存储区域；
多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；
沟道层，在所述存储层和所述多个栅电极之间，所述沟道层具有包括围绕所述多个存储区域的多个第一区域和沿着所述第一方向将所述多个第一区域彼此连接的第二区域的形状；以及
栅极绝缘层，在所述沟道层和所述多个栅电极之间。
18.根据权利要求17所述的存储器件，其中
所述多个存储单元串中的每个还包括：圆柱形绝缘结构，具有平行于所述第一方向的中心轴，其中
所述存储层围绕所述圆柱形绝缘结构，
所述沟道层围绕所述存储层，以及
所述多个栅电极中的每个在所述第一方向上的不同位置围绕所述沟道层。
19.根据权利要求17所述的存储器件，其中所述第一区域包括彼此面对的第一部分和第三部分以及布置在所述第一部分和所述第三部分之间并面对所述栅电极的第二部分，所述存储区域在所述第一部分和所述第三部分之间，所述第一部分和所述第三部分中的任一个或两者具有比所述第二部分高的电导率。
20.一种电子装置，包括：
存储器件，包括存储单元阵列和电压发生器，该存储单元阵列包括多个存储单元，该电压发生器配置为产生要施加到所述存储单元阵列的电压；以及
存储控制器，配置为控制所述存储器件，其中
所述存储单元阵列包括：
多个栅电极，在第一方向上彼此间隔开；
存储层，包括在垂直于所述第一方向的第二方向上突出和延伸以分别面对所述多个栅电极的多个存储区域；
多个第一绝缘层，在所述多个栅电极之间延伸到在所述多个存储区域之间的空间；
沟道层，在所述存储层和所述多个栅电极之间，所述沟道层具有包括围绕所述多个存储区域的多个第一区域和在所述第一方向上将所述多个第一区域彼此连接的第二区域的形状；以及
栅极绝缘层，在所述沟道层和所述多个栅电极之间。
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