CN117712137A - 半导体器件及其形成方法 - Google Patents

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Changxin Memory Technologies Inc
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Abstract

本公开实施例提供一种半导体器件及其形成方法，其中，所述半导体器件包括：衬底；位于所述衬底上的多个沿第三方向依次堆叠的存储阵列；所述存储阵列包括沿第一方向和第二方向阵列排布的存储单元；所述存储单元至少包括一个沟道结构；其中，所述沟道结构与所述衬底的晶体结构相同；所述第三方向与所述衬底所在的平面相交，所述第一方向和所述第二方向为所述衬底所在平面内的任意两个方向。

Description

半导体器件及其形成方法
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体器件及其形成方法。
背景技术
当前，半导体器件的晶体管形成于衬底表面之上，通过在衬底表面外延生长或化学气相沉积半导体材料作为晶体管的沟道；然而，外延生长半导体材料的制作时间较长，使得半导体器件的制作成本较高；且化学气相沉积形成的半导体材料与衬底的材料的晶体结构不同，使得形成的沟道中载流子的迁移率较低，进而导致晶体管的驱动电流较小，半导体器件的响应速度低。
发明内容
有鉴于此，本公开实施例提供一种半导体器件及其形成方法。
第一方面，本公开实施例提供一种半导体器件，所述器件包括：
衬底；
位于所述衬底上的多个沿第三方向依次堆叠的存储阵列；所述存储阵列包括沿第一方向和第二方向阵列排布的存储单元；所述存储单元至少包括一个沟道结构；
其中，所述沟道结构与所述衬底的晶体结构相同；所述第三方向与所述衬底所在的平面相交，所述第一方向和所述第二方向为所述衬底所在平面内的任意两个方向。
在一些实施例中，所述沟道结构的主体材料和所述衬底的主体材料源自同一原始衬底。
在一些实施例中，所述沟道结构与所述衬底均为单晶结构。
在一些实施例中，所述沟道结构的主体材料与所述衬底的主体材料的晶向相同。
在一些实施例中，所述沟道结构的主体材料与所述衬底的主体材料的晶格结构相同。
在一些实施例中，所述沟道结构的主体材料与所述衬底的主体材料的晶格常数相同。
在一些实施例中，所述沟道结构的主体材料与所述衬底的主体材料均包括单晶硅或者单晶锗。
在一些实施例中，所述衬底包括凹槽，多个沿第三方向依次堆叠的所述存储阵列位于所述凹槽中；
所述沟道结构沿所述第三方向的表面低于所述衬底的顶表面，或者，所述沟道结构沿所述第三方向的表面与所述衬底的顶表面平齐。
在一些实施例中，所述沟道结构沿所述第一方向或者所述第三方向延伸。
在一些实施例中，所述存储单元还包括沿所述第一方向或者所述第三方向延伸的电容结构。
在一些实施例中，所述半导体器件还包括多个字线结构和多个位线结构；
其中，位于同一列、且沿所述第三方向排列的多个存储单元连接同一个所述位线结构；位于同一层、且沿所述第二方向排列的多个存储单元连接同一个所述字线结构。
在一些实施例中，所述半导体器件还包括：与所述字线结构连接的字线台阶，或者，与所述位线结构连接的位线台阶；
其中，所述字线台阶包括第一台阶结构；所述第一台阶结构包括沿所述第三方向依次排布的多个第二台阶结构；沿所述第三方向由下至上所述多个第二台阶结构在其延伸方向上的尺寸依次减小；
所述位线台阶包括第三台阶结构；所述第三台阶结构包括沿所述第三方向依次排布的多个第四台阶结构；沿所述第三方向由下至上所述多个第四台阶结构在其延伸方向上的尺寸依次减小。
在一些实施例中，所述字线台阶包括沿所述第一方向依次排布的多个第一台阶结构；沿所述第一方向依次排布的多个第一台阶结构在所述第三方向上的尺寸依次减小或者依次增大；所述第一台阶结构包括沿所述第三方向依次排布的多个第二台阶结构；沿所述第三方向由下至上依次排布的多个第二台阶结构在所述第二方向上的尺寸依次减小；所述第二台阶结构与一个所述字线结构连接；
所述位线台阶包括沿所述第二方向依次排布的多个第三台阶结构；沿所述第二方向依次排布的多个第三台阶结构在所述第三方向上的尺寸依次减小或者依次增大；所述第三台阶结构包括沿所述第三方向依次排布的多个第四台阶结构；沿所述第三方向由下至上依次排布的多个第四台阶结构在所述第一方向的尺寸依次减小；所述第四台阶结构与一个所述位线结构连接。
在一些实施例中，所述存储单元包括两个沟道结构。
在一些实施例中，所述半导体器件还包括：外围电路；
所述外围电路位于所述凹槽四周的衬底上。
第二方面，本公开实施例提供一种半导体器件的形成方法，所述方法包括：
提供原始衬底；
基于所述原始衬底形成多个沿第三方向依次堆叠的存储阵列；所述存储阵列包括沿第一方向和第二方向阵列排布的存储单元；所述存储单元至少包括一个沟道结构；
其中，所述沟道结构与所述原始衬底的晶体结构相同；所述第三方向与所述原始衬底所在的平面相交，所述第一方向和所述第二方向为所述原始衬底所在平面内的任意两个方向。
在一些实施例中，基于所述原始衬底形成多个沿第三方向依次堆叠的存储阵列，包括：
刻蚀所述原始衬底，形成多个刻蚀凹槽和位于相邻两个所述刻蚀凹槽之间的存储区域；除所述存储区域之外剩余的所述原始衬底形成衬底；
在所述刻蚀凹槽和所述存储区域中形成多个沿第三方向依次堆叠的所述存储阵列。
在一些实施例中，所述存储单元通过以下步骤形成：
形成覆盖所述存储区域侧壁的叠层结构；所述叠层结构包括沿第三方向由下至上交替堆叠的牺牲层和支撑层；
去除所述牺牲层，暴露出所述存储区域的部分侧壁；
去除暴露出的存储区域，形成沿所述第三方向间隔排布的有源层；
在所述有源层之间形成支撑结构；
刻蚀所述有源层，形成沿所述第二方向和所述第三方向阵列排布的多个有源条；所述多个有源条通过所述支撑结构支撑；
在所述有源条上形成字线结构、位线结构和电容结构。
在一些实施例中，所述方法还包括：
形成与所述字线结构连接的字线台阶；或者，形成与所述位线结构连接的位线台阶。
在一些实施例中，所述刻蚀凹槽和所述存储区域通过以下步骤形成：
在所述原始衬底表面形成具有第一预设图案的掩膜层；所述第一预设图案包括沿所述第一方向间隔排列的多个子图案，所述子图案暴露出部分衬底的表面；
通过所述掩膜层，刻蚀去除暴露出的原始衬底，形成沿所述刻蚀凹槽和所述存储区域；所述刻蚀凹槽和所述存储区域所在的区域视为一个凹槽。
在一些实施例中，所述方法还包括：
在所述凹槽四周的所述衬底上形成外围电路。
本公开实施例提供的半导体器件及其形成方法，半导体器件包括位于衬底上的、沿第三方向依次堆叠的多个存储阵列，存储阵列包括沿第一方向和第二方向阵列排布的存储单元，存储单元至少包括一个沟道结构，由于沟道结构与衬底的晶体结构相同，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体器件的一种结构示意图；
图2为本公开实施例提供的半导体器件的三维结构示意图；
图3为本公开实施例提供的图2中的半导体器件的平面结构示意图；
图4为本公开实施例提供的半导体器件的另一种平面结构示意图；
图5为本公开实施例提供的字线台阶的三维结构示意图；
图6为本公开实施例提供的半导体器件的形成方法的流程示意图；
图7a～图7h为本公开实施例提供的半导体器件形成过程中的各结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与衬底顶表面和底表面相交(例如可以是垂直)的方向为第三方向。在衬底顶表面和底表面(即衬底所在的平面)内，定义两彼此相交(例如彼此垂直)的方向，例如可以定义电容结构延伸的方向为第一方向，基于第一方向和第二方向可以确定衬底的平面方向。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
需要说明的是，本公开实施例中，可以定义X轴方向、Y轴方向和Z轴方向两两相互垂直，在其它实施例中，X轴方向、Y轴方向和Z轴方向也可以不相互垂直。
本公开实施例提供一种半导体器件，图1为本公开实施例提供的半导体器件的一种结构示意图，如图1所示，半导体器件100包括：衬底10；位于衬底10上的多个沿Z轴方向依次堆叠的存储阵列20；存储阵列包括沿X轴方向和Y轴方向阵列排布的存储单元200；存储单元200至少包括一个沟道结构。
在一些实施例中，存储单元200可以是动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)单元、静态随机存取存储器(Static Random Access Memory，SRAM)单元、相变存储器(Phase-Change Memory，PCM)单元、NAND闪存(Flash)单元、Nor Flash单元、铁电存储器单元、磁变存储器单元或者阻变存储器单元。
在一些实施例中，一个存储单元200至少包括一个晶体管，每个晶体管包括一个沟道结构。
本公开实施例中，沟道结构沿X轴方向延伸。沟道结构与衬底在Z轴方向是相互分离的，且沟道结构与衬底在Y轴方向是相互分离的。
本公开实施例中，沟道结构与衬底10的晶体结构相同。晶体结构可以是单晶结构、多晶结构或者非晶结构，例如，本公开实施例中的沟道结构与衬底10的晶体结构均可以是单晶结构。
本公开实施例中，沟道结构的主体材料和衬底10的主体材料源自同一原始衬底，也就是说，沟道结构和衬底10各自都是原始衬底的一部分。
本公开实施例中，沟道结构和衬底的材料均为单晶结构，由于单晶结构的沟道结构具有较高的电子迁移率，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
在一些实施例中，沟道结构和衬底10可以均为单晶硅，或者沟道结构和衬底10可以均为单晶锗。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料的晶向相同，例如，沟道结构的主体材料和衬底的主体材料的晶向均为<100>，或者，沟道结构的主体材料和衬底的主体材料的晶向均为<110>。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料的晶格结构相同。晶格结构包括体心立方晶格、面心立方晶格、密排六方晶格等。本公开实施例中，沟道结构的主体材料和衬底10的主体材料均为面心立方结构。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料相同，也就是说，沟道结构的主体材料与衬底10的主体材料晶格常数相同。例如，沟道结构的主体材料与衬底10的主体材料均为单晶硅或者单晶锗。
本公开实施例中，由于单晶硅具有高的电子迁移率，采用单晶硅作为沟道结构可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
在一些实施例中，请继续参见图1，衬底10包括凹槽101，多个沿Z轴方向依次堆叠的存储阵列20位于凹槽101中。
在一些实施例中，请继续参见图1，沟道结构沿Z轴方向的表面低于衬底10的顶表面，或者，沟道结构沿Z轴方向的表面与衬底10的顶表面平齐。也就是说，最远离衬底的沟道结构沿Z轴方向的表面低于衬底10的顶表面，或者，最远离衬底的沟道结构沿Z轴方向的表面与衬底10的顶表面平齐。
在一些实施例中，晶体管还包括源极和漏极，晶体管的沟道结构可以沿第一方向延伸，也就是说，晶体管的源极和漏极可以位于沟道结构沿第一方向的两端，即沟道结构可以是水平的。晶体管的沟道结构也可以沿第三方向延伸，也就是说，晶体管的源极和漏极可以位于沟道结构沿第三方向的两端，即沟道结构可以是竖直的。
在一些实施例中，存储单元200还包括电容结构，例如，存储单元可以是一个晶体管与一个电容(1Transistor 1Capacitor，1T1C)的DRAM单元。电容结构可以沿第一方向延伸(即电容结构可以是水平的)，也可以沿第三方向延伸(即电容结构可以是竖直的)。
在一些实施例中，半导体器件100还可以包括多个字线结构和多个位线结构，其中，位于同一列、且沿第三方向排列的多个存储单元连接同一个位线结构；位于同一层、且沿第二方向排列的多个存储单元连接同一个字线结构。
在一些实施例中，半导体器件100还可以包括：与字线结构连接的字线台阶，或者，与位线结构连接的位线台阶。
在一些实施例中，字线台阶包括第一台阶结构；第一台阶结构包括沿第三方向依次排布的多个第二台阶结构；沿第三方向由下至上多个第二台阶结构在其延伸方向上的尺寸依次减小。本公开实施例中，第二台阶结构的延伸方向可以是第一方向，也可以是第二方向。
在一些实施例中，位线台阶包括第三台阶结构；第三台阶结构包括沿第三方向依次排布的多个第四台阶结构；沿第三方向由下至上多个第四台阶结构在其延伸方向上的尺寸依次减小。本公开实施例中，第四台阶结构的延伸方向可以是第一方向，也可以是第二方向。
在一些实施例中，字线台阶包括沿第一方向依次排布的多个第一台阶结构；沿第一方向依次排布的多个第一台阶结构在第三方向上的尺寸依次减小或者依次增大；第一台阶结构包括沿第三方向依次排布的多个第二台阶结构；沿第三方向由下至上依次排布的多个第二台阶结构在第二方向上的尺寸依次减小；第二台阶结构与一个字线结构连接；位线台阶包括沿第二方向依次排布的多个第三台阶结构；沿第二方向依次排布的多个第三台阶结构在第三方向上的尺寸依次减小或者依次增大；第三台阶结构包括沿第三方向依次排布的多个第四台阶结构；沿第三方向由下至上依次排布的多个第四台阶结构在第一方向的尺寸依次减小；第四台阶结构与一个位线结构连接。
在一些实施例中，存储单元200还可以包括两个沟道结构，例如，存储单元为双晶体管无电容(2Transistor 0Capacitor，2T0C)的DRAM单元。
在一些实施例中，半导体器件100还可以包括外围电路；外围电路至少可以包括外围电路层，外围电路层形成有感测放大器、地址缓冲器、行解码器、列解码器、命令解码器、输入/输出控制器或者复用器等功能器件。
在一些实施例中，外围电路可以位于凹槽101四周的衬底10表面或者位于凹槽101四周的衬底10内。在其它实施例中，外围电路还可以部分位于凹槽101四周的衬底10表面、部分位于凹槽101四周的衬底10内。
在一些实施例中，半导体器件还可以由两个面对面键合的半导体器件100构成，其中，两个半导体器100的存储阵列20面对面相互键合，且两个半导体器件的外围电路面对面相互键合。
本公开实施例提供的半导体器件包括位于衬底上的、沿第三方向依次堆叠的多个存储阵列，存储阵列包括沿第一方向和第二方向阵列排布的存储单元，存储单元至少包括一个沟道结构，由于沟道结构与衬底的晶体结构相同，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
图2为本公开实施例提供的半导体器件的三维结构示意图；图3为本公开实施例提供的图2中的半导体器件的平面结构示意图，图4为本公开实施例提供的半导体器件的另一种平面结构示意图，下面以存储单元为1T1C的DRAM单元为例，结合图2～图4详细说明半导体器件的结构。
本公开实施例中，半导体器件100包括沿Z轴方向依次堆叠的存储阵列，存储阵列包括沿X轴方向和Y轴方向阵列排布的多个存储单元。其中，沿Z轴方向和Y轴方向排列、且位于同一列的多个存储单元构成一个半导体结构，因此，半导体器件100还可以包括沿X轴方向依次排列的多个半导体结构。
本公开实施例中，沿X轴方向依次排列的多个半导体结构的个数可以是任意不为0的正偶数，例如可以是2个、4个、6个或者10个。
在其它实施例中，沿X轴方向依次排列的多个半导体结构的个数还可以是任意大于1的正奇数，例如可以是3个、5个或者9个。
在一些实施例中，沿第一方向相邻的两个半导体结构呈中心对称或者轴对称。在其它实施例中，沿第一方向相邻的两个半导体结构的结构布局还可以完全相同。
如图2和图3所示，半导体器件100包括沿X轴方向排列的两个半导体结构，分别为半导体结构201和半导体结构202；本公开实施例中，半导体结构201和半导体结构202呈中心对称，在其它实施例中，半导体结构201和半导体结构202还可以呈轴对称。
如图4所示，半导体器件100包括沿X轴方向依次排列的四个半导体结构，分别为半导体结构201、半导体结构202、半导体结构203和半导体结构204；其中，任意相邻的两个半导体结构呈中心对称，例如，半导体结构202和半导体结构203呈中心对称；在其它实施例中，任意相邻的两个半导体结构还可以呈轴对称，或者，任意相邻的两个半导体结构的结构布局可以完全相同。
在一些实施例中，半导体结构包括沿第二方向延伸的多个字线结构。如图2～图4所示，半导体结构201、202、203、204分别包括沿Y轴方向延伸的字线结构2011、2021、2031、2041。
本公开实施例中，位于同一层、且沿第二方向排列的多个存储单元连接同一个字线结构。
在一些实施例中，半导体结构包括沿第三方向延伸的多个位线结构。位于同一列、且沿第三方向排列的多个存储单元连接同一个位线结构。
在一些实施例中，第一方向上每相邻的两个半导体结构共用位线结构。请继续参见图2～图4，半导体结构201和半导体结构202共用位线结构2013，半导体结构203和半导体结构204共用位线结构2033。
本公开实施例中，由于第一方向上每相邻的两个半导体结构共用位线结构，如此，可以减少位线结构的数量，从而可以实现半导体结构的进一步微缩。
需要说明的是，在其它实施例中，沿第一方向每相邻的两个半导体结构也可以具有各自单独的位线结构。
本公开实施例中，存储单元至少包括沿第一方向延伸的电容结构。请继续参见图2～图4，半导体结构201、202、203、204中的存储单元分别包括沿X轴方向延伸的电容结构2012、2022、2032、2042。在一些实施例中，存储单元还可以包括沿第一方向延伸的沟道结构，以及位于沟道结构表面的栅极结构，栅极结构可以是单栅结构、双栅结构、三面环栅结构或者全环栅结构等。
本公开实施例中的电容结构2012、2022、2032、2042沿X轴方向延伸，也就是说，本公开实施例中的电容结构呈水平状排布，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性。另外，本公开实施例中的电容结构沿Y轴方向和Z轴方向阵列排布，可以形成三维的堆叠结构，进而可以提高半导体器件的集成度并缩小半导体器件的尺寸，实现微缩。
在一些实施例中，半导体器件100还包括：与字线结构连接的字线台阶。其中，字线台阶包括沿第一方向依次排布的多个第一台阶结构；沿第一方向依次排布的多个第一台阶结构在第三方向上的尺寸依次减小或者依次增大；第一台阶结构包括沿第三方向依次排布的多个第二台阶结构；沿第三方向由下至上依次排布的多个第二台阶结构在第二方向上的尺寸依次减小；第二台阶结构与一个字线结构连接。
如图2～图4所示，半导体结构201、202、203、204分别包括在X轴方向和Y轴方向均呈阶梯状的字线台阶2016、2026、2036、2046；字线台阶2016与字线结构2011连接、字线台阶2026与字线结构2021连接、字线台阶2036与字线结构2031连接、字线台阶2046与字线结构2041连接。
本公开实施例中，相邻两个半导体结构的字线台阶位于第二方向上的不同侧或同一侧。例如，字线台阶2016与字线台阶2026位于第二方向上的不同侧。
在一些实施例中，当相邻两个半导体结构的字线台阶位于第二方向上的不同侧时，相邻两个半导体结构呈中心对称，当相邻两个半导体结构的字线台阶位于第二方向上的同一侧时，相邻两个半导体结构呈轴对称。
图5为本公开实施例提供的字线台阶的三维结构示意图，如图5所示，字线台阶2016包括沿X轴方向依次排布的多个第一台阶结构2016a；沿X轴方向依次排布的多个第一台阶结构2016a在Z轴方向上的尺寸依次减小或者依次增大；第一台阶结构2016a包括沿Z轴方向依次排布的多个第二台阶结构2016b；沿Z轴方向由下至上依次排布的多个第二台阶结构2016b在Y轴方向上的尺寸依次减小，第二台阶结构2016b与一个位线结构2011连接。
本公开实施例中，在两个方向上均呈阶梯状的字线台阶可以实现将多层堆叠结构中的字线以最小的台阶面积引出，如此，可以减少半导体器件中的布线，实现半导体器件的微缩。
在一些实施例中，请继续参考图2～图4，半导体器件100还包括：位于凹槽101四周的外围电路30。在本公开实施例中，外围电路30位于凹槽101四周的衬底表面，在其它实施例中，外围电路30还可以位于凹槽101四周的衬底中。
本公开实施例中，由于存储阵列和外围电路形成于同一衬底上，如此，可以缩小形成的半导体器件的尺寸，提高半导体器件的集成度，实现微缩。另外，由于本公开实施例中的存储阵列堆叠形成三维结构，如此，可以提高半导体器件的存储密度。另外，外围电路位于存储阵列的四周，可以使得存储阵列以合适的布线方式和较短的金属线连接至外围电路，从而可以降低存储阵列与外围电路之间的接触电阻，降低半导体器件的功耗。
在一些实施例中，半导体结构还包括第一金属线和第二金属线，请继续参见图2～图4，半导体结构201、202、203、204分别包括第一金属线2014、2024、2034、2044，半导体结构201和半导体结构202包括第二金属线2015，半导体结构203和半导体结构204包括第二金属线2035。
在一些实施例中，请继续参见图2～图4，第一金属线用于连接字线结构(或字线台阶)与外围电路30；第二金属线用于连接位线结构(或位线台阶)与外围电路30。
本公开实施例中，相邻两个半导体结构的第一金属线可以设置在外围电路沿第一方向或者第二方向上的不同侧，也就是说，相邻两个半导体结构的第一金属线在X轴方向或者Y轴方向上是交错设置的。
本公开实施例中，第一金属线在第一方向或者第二方向上交错设置可以优化半导体器件的布线方式，也可以减小相邻半导体结构的第一金属线之间的寄生电容，提高半导体结构的性能。
在其它实施例中，相邻两个半导体结构的第一金属线还可以设置在外围电路30沿第一方向或者第二方向上的同一侧。
在一些实施例中，当相邻两个半导体结构具有各自独立的位线结构时(即相邻两个半导体结构不具有共用的位线结构时)，相邻两个半导体结构的第二金属线可以设置在外围电路30沿第一方向或者第二方向上的不同侧，也就是说，相邻两个半导体结构的第二金属线在X轴方向或者Y轴方向上是交错设置的。
在其它实施例中，相邻两个半导体结构的第二金属线还可以设置在外围电路30沿第一方向或者第二方向上的同一侧。
在一些实施例中，当相邻两个半导体结构共用位线结构时，相邻的每两个半导体结构的第二金属线也可以设置在外围电路沿第一方向或者第二方向上的不同侧。例如，相邻的每两个半导体结构201和半导体结构202的第二金属线2015、以及相邻的每两个半导体结构203和半导体结构204的第二金属线2035设置在外围电路沿X轴方向的两侧(如图4所示)。
本公开实施例中，第二金属线在第一方向或者第二方向上交错设置可以优化半导体器件的布线方式，也可以减小相邻半导体结构的第二金属线之间的寄生电容，提高半导体器件的性能。
需要说明的是，当本公开实施例中的半导体结构的个数大于4个时，第二金属线可以依据实际情况连接至外围电路合适的一侧。
在一些实施例中，外围电路30可以包括功能电路层(未示出)和重布线层(未示出)；重布线层位于功能电路层的表面，重布线层包括第一重布线和第二重布线；其中，第一重布线用于电连接功能电路层和第一金属线；第二重布线用于电连接功能电路层和第二金属线。
本公开实施例中，由于存储阵列和外围电路形成于同一衬底上，且存储阵列形成于衬底中的凹槽中，如此，可以缩小形成的半导体器件的尺寸，提高半导体器件的集成度，实现微缩。另外，由于本公开实施例中的存储阵列的沟道结构采用与原始衬底相同的材料制备，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
除此之外，本公开实施例还提供一种半导体器件的形成方法，图6为本公开实施例提供的半导体器件的形成方法的流程示意图，如图6所示，半导体器件的形成方法包括以下步骤：
步骤S601，提供原始衬底。
本公开实施例中，原始衬底可以是硅衬底，例如，单晶硅；原始衬底10也可以是锗衬底，例如，单晶锗。
步骤S602、基于原始衬底形成多个沿第三方向依次堆叠的存储阵列，存储阵列包括沿第一方向和第二方向阵列排布的存储单元；存储单元至少包括一个沟道结构；其中，沟道结构与原始衬底的晶体结构相同。
在一些实施例中，步骤S602可以包括以下步骤：
步骤一、刻蚀原始衬底，形成多个刻蚀凹槽和位于相邻两个刻蚀凹槽之间的存储区域；除存储区域之外剩余的原始衬底形成衬底。
本公开实施例中，存储区域用于形成存储阵列的沟道结构，也就是说，沟道结构是原始衬底的一部分，因此，沟道结构与原始衬底(或衬底)的晶体结构相同。
步骤二、在刻蚀凹槽和存储区域中形成多个沿第三方向依次堆叠的存储阵列。
本公开实施例中，沟道结构和衬底的材料可以均为单晶结构，由于单晶结构的沟道结构具有较高的电子迁移率，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高半导体器件的响应速度。
本公开实施例中，存储单元可以是DRAM单元、SRAM单元、PCM单元、NAND Flash单元、Nor Flash单元、铁电存储器单元、磁变存储器单元或者阻变存储器单元。
在一些实施例中，一个存储单元可以包括一个晶体管，即一个存储单元可以包括一个沟道结构，例如，存储单元为1T1C的DRAM单元。
在一些实施例中，一个存储单元也可以包括两个晶体管，即一个存储单元可以包括两个沟道结构，例如，存储单元为2T0C的DRAM单元。
在一些实施例中，晶体管的沟道结构可以是水平的(即沿第一方向延伸)，也可以是竖直的(即沿第三方向延伸)。
在一些实施例中，存储单元可以通过以下步骤形成：刻蚀存储区域形成沿第三方向间隔排布的有源层；刻蚀有源层形成沿第二方向和第三方向阵列排布的多个有源条；在有源条上形成字线结构、位线结构和电容结构。
在一些实施例中，电容结构可以沿第一方向延伸、也可以沿第三方向延伸，即本公开实施例中的电容结构可以是水平的也可以是竖直的。
在一些实施例中，半导体器件的形成方法还包括：形成与字线结构连接的字线台阶；或者，形成与位线结构连接的位线台阶。
在一些实施例中，半导体器件的形成方法还包括：在凹槽四周的衬底上形成外围电路。在凹槽四周的衬底上形成外围电路包括以下三种情况：
第一种、在凹槽四周的衬底表面形成外围电路。
第二种、在凹槽四周的衬底内形成外围电路。
第三种、在凹槽四周的衬底表面和凹槽四周的衬底内形成外围电路，即外围电路部分位于凹槽四周的衬底表面，部分位于凹槽四周的衬底内。
在一些实施例中，半导体器件由两个面对面键合的半导体器件100构成，半导体器件的形成方法还包括：将两个半导体器件的存储阵列面对面键合，并将两个半导体器件的外围电路面对面键合。
本公开实施例提供的半导体器件的形成方法，通过设置存储阵列的沟道结构与衬底的晶体结构相同，来增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高所形成的半导体器件的响应速度。
另外，本公开实施例中，通过在衬底中形成刻蚀凹槽和存储区域，并利用存储区域在刻蚀凹槽中形成多个堆叠的存储阵列，可以简化半导体器件的制备工艺，节约成本，且存储阵列形成于衬底内部，可以缩小形成的半导体器件的尺寸，实现微缩。
图7a～图7h为本公开实施例提供的半导体器件形成过程中的各结构示意图，下面以存储单元为1T1C的DRAM单元为例，结合图7a～图7h详细说明本公开实施例中的半导体器件的形成过程。
本公开实施例中，将沿第三方向和第二方向排列、且位于同一列的多个存储单元定义为一个半导体结构，因此，半导体器件可以包括沿X轴方向依次排列的多个半导体结构。
首先，参考图7a～图7c，说明凹槽的形成过程。凹槽可以通过以下步骤形成：刻蚀原始衬底10a，形成沿第一方向间隔排布的刻蚀凹槽11；其中，每两个刻蚀凹槽11之间、未被刻蚀的部分原始衬底10a构成存储区域13，除存储区域13之外剩余的、未被刻蚀的原始衬底10a构成衬底10；刻蚀凹槽11和存储区域13整体所在的区域可以视为一个凹槽101。
本公开实施例中，沿第一方向间隔排布的刻蚀凹槽11可以通过以下步骤形成：在原始衬底10a表面形成具有第一预设图案A的掩膜层12，第一预设图案A包括沿X轴方向间隔排列的多个子图案a，每一子图案a暴露出部分原始衬底10a，采用干法刻蚀技术，例如等离子体刻蚀技术、反应离子刻蚀技术或者离子铣技术，去除暴露出的部分原始衬底10a，形成沿X轴方向间隔排布的刻蚀凹槽11。
本公开实施例中，刻蚀凹槽11的深度取决于存储阵列的堆叠层数，存储阵列堆叠层数越大，需要的刻蚀凹槽11就越深。
在一些实施例中，在形成刻蚀凹槽11之后，半导体器件的形成方法还包括：去除如图7b所示的掩膜层12，形成如图7c所示的结构。本公开实施例中，可以通过湿法刻蚀技术或者干法刻蚀技术去除掩膜层12。
接下来，参考图7d～图7h，说明存储单元和半导体结构的形成过程。存储单元可以通过以下步骤形成：在刻蚀凹槽11中形成覆盖存储区域13侧壁的叠层结构14；叠层结构14包括沿第三方向由下至上交替堆叠的牺牲层141和支撑层142；去除牺牲层141，暴露出存储区域13的部分侧壁；去除暴露出的存储区域13，形成沿第三方向间隔排布的多个有源层15；在多个有源层15以及刻蚀凹槽11中形成存储单元。
请参考图7d，在刻蚀凹槽11(图7d中未示出)中形成覆盖存储区域13侧壁的叠层结构14；叠层结构14包括沿第三方向由下至上交替堆叠的牺牲层141和支撑层142。
本公开实施例中，形成的叠层结构14只位于存储区域13的侧壁，而不位于存储区域13的表面，可以通过选择性原子层沉积工艺，形成上述叠层结构14。
本公开实施例中，支撑层142可以是氮化硅层，牺牲层141可以是氧化硅层。
如图7e所示，去除牺牲层141，暴露出存储区域13的部分侧壁。
本公开实施例中，可以通过湿法刻蚀技术去除牺牲层141，暴露出存储区域13的部分侧壁。本公开实施例中，去除牺牲层141之后，暴露出的存储区域13的部分(100)晶面，即存储区域13中垂直于X轴方向的面，由于存储区域13中(100)晶面的刻蚀选择比高于存储区域13中其它晶面的刻蚀选择比，因此，存储区域13中(100)晶面更容易被刻蚀去除。
如图7f所示，去除暴露出的存储区域，形成沿Z轴方向间隔排布的有源层15。
本公开实施例中，通过暴露出的存储区域自对准横向刻蚀，形成多个间隔排布的有源层15。
需要说明的是，在去除暴露出的存储区域，即去除暴露出的存储区域的部分(100)晶面过程中，位于支撑层142沿第一方向投影区域中的部分(100)晶面也会被刻蚀去除，因此，在去除暴露出的存储区域的过程中，需要在刻蚀去除一部分(100)晶面后外延衬底材料(例如为多晶硅)，然后再进行去除过程，再进行外延过程，直至形成有源层15。
本公开实施例中，存储区域13的自对准横向刻蚀可以减少有源层15形成过程中光罩的使用个数，降低有源层15的制造成本和工艺复杂度，进而降低最终形成的半导体器件的制造成本和工艺复杂度。
接下来，在有源层15以及刻蚀凹槽中形成存储单元。请参考图7f至7h，首先，在有源层15之间形成支撑结构；其次，刻蚀有源层，形成沿第二方向和第三方向阵列排布的多个有源条；多个有源条通过支撑结构支撑；最后，在有源条的表面形成沿第二方向延伸的字线结构、沿第一方向延伸的电容结构和沿第三方向延伸的位线结构。
在一些实施例中，可以通过在有源层15的表面以及相邻的有源层15之间填充支撑材料，形成支撑结构，本公开实施例中，支撑材料可以是氮化硅或者碳氮化硅。
在其它实施例中，支撑结构还可以延伸至存储区域底部的部分衬底10中，以实现更稳定的支撑效果。
在一些实施例中，有源条的形成过程可以通过以下步骤实现：在有源层15的表面形成具有第二预设图案的掩膜层，第二预设图案包括沿第二方向排列的多个子第二预设图案，通过具有第二预设图案的掩模层，刻蚀有源层15，形成沿第二方向和第三方向阵列排布的多个有源条。
在一些实施例中，有源条可以包括沿第一方向排列的第一子段、第二子段、第三子段、第四子段和第五子段。其中，相邻两个半导体结构的电容结构(如图7g中的电容结构2012和电容结构2022)分别形成于第一子段和第五子段的表面。相邻两个半导体结构的字线结构(如图7g中的字线结构2011和字线结构2021)分别形成于第二子段和第四子段的表面，相邻两个半导体结构共用的位线结构(如图7g中的位线结构2013)形成于第三子段的表面。
在一些实施例中，位线结构2013可以通过以下步骤形成：在位于同一列的、沿第三方向排列的第三子段的表面沉积位线金属材料，形成沿第三方向延伸的位线结构2013。位线金属材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)等金属材料或其合金。
在一些实施例中，在形成位线结构2013之前，该方法还包括：形成位于第三子段和位线结构2013之间的金属硅化物。实施时，可以通过在第三子段的表面淀积金属材料，例如淀积钛(Ti)、钽(Ta)、镍(Ni)、钨、铂(Pt)或者钯(Pd)，并通过快速热退火处理使淀积的金属材料与第三子段相互反应，形成金属硅化物。由于金属硅化物具有较低的阻值，因此可以降低位线金属结构与第三子段之间的接触电阻，进而可以降低形成的半导体器件的功耗。
本公开实施例中的两个半导体结构共用一个位线结构，一方面，可以减少位线结构的数量，从而可以实现半导体器件的进一步微缩；另一方面，可以简化半导体器件的工艺流程，降低制造成本。
在一些实施例中，位于字线结构沿第三方向投影区域中的有源条构成存储单元的沟道结构，例如，有源条中的第二子段和第四子段为沟道结构；沟道结构与衬底的材料相同，例如可以均为单晶硅。
在一些实施例中，沟道结构和衬底10可以均为单晶硅，或者沟道结构和衬底10可以均为单晶锗。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料的晶向相同，例如，沟道结构的主体材料和衬底10的主体材料的晶向均为<100>，或者，沟道结构的主体材料和衬底10的主体材料的晶向均为<110>。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料晶格相同，例如，沟道结构的主体材料和衬底10的主体材料均为面心立方结构。
在一些实施例中，沟道结构的主体材料与衬底10的主体材料相同，也就是说，沟道结构的主体材料与衬底10的主体材料晶格常数相同。例如，沟道结构的主体材料与衬底10的主体材料均为单晶硅或者单晶锗。
本公开实施例中，沟道结构的主体材料和衬底10的主体材料均源自原始衬底10a。
本公开实施例中，采用与衬底材料相同的单晶硅作为沟道结构，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高所形成的半导体器件的响应速度。
本公开实施中，沟道结构沿第三方向的表面低于衬底的顶表面，或者，沟道结构沿第三方向的表面与衬底的顶表面平齐。也就是说，最远离衬底的沟道结构沿Z轴方向的表面低于衬底10的顶表面，或者，最远离衬底的沟道结构沿Z轴方向的表面与衬底10的顶表面平齐。
在一些实施例中，在形成字线结构2011和字线结构2021之前，首先在第二子段和第四子段的表面形成栅极结构，例如为全环栅结构，全环栅结构包括栅极氧化层和栅极导电层。全环栅结构相较于非全环栅结构，由于全环栅结构可以从沟道四周进行控制，因此可以增强栅极控制能力，进而可以将栅极结构的尺寸进一步缩小，从而可以克服当前技术的物理缩放比例和性能限制，实现微缩。
在一些实施例中，字线结构可以通过以下步骤形成：首先，在沿第二方向上相邻的栅极结构之间填充隔离材料，形成隔离层；其次，在栅极结构和隔离层的表面沉积字线金属材料，形成字线结构。字线金属材料包括：钨、钴、铜、铝金属材料或其合金。
在一些实施例中，请继续参见图7g，半导体器件的形成方法还包括：形成与字线结构连接的字线台阶2016。字线台阶2016在第一方向和第二方向上均呈阶梯状。字线台阶包括沿第一方向依次排布的多个第一台阶结构；沿第一方向依次排布的多个第一台阶结构在第三方向上的尺寸依次减小或者依次增大；第一台阶结构包括沿第三方向依次排布的多个第二台阶结构；沿第三方向由下至上依次排布的多个第二台阶结构在第二方向上的尺寸依次减小。
在一些实施例中，第二台阶结构的材料包括：钨、钴、铜、铝等金属材料或其合金。
本公开实施例中，相邻两个半导体结构的字线台阶位于第二方向上的不同侧或同一侧。当相邻两个半导体结构的字线台阶位于第二方向上的不同侧时，相邻两个半导体结构呈中心对称，当相邻两个半导体结构的字线台阶位于第二方向上的同一侧时，相邻两个半导体结构呈轴对称。
在一些实施例中，电容结构2012和电容结构2022可以通过以下步骤形成：在第一子段和第五子段的表面分别依次沉积第一电极材料、电介质材料和第二电极材料，形成第一电极层、电介质层和第二电极层；位于第一子段表面的第一电极层、电介质层和第二电极层构成电容结构2012，位于第五子段表面的第一电极层、电介质层和第二电极层构成电容结构2022。
其中，第一电极材料、电介质材料和第二电极材料可以通过以下任意一种沉积工艺形成：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(PhysicalVapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺。第一电极材料和第二电极材料可以包括金属氮化物或金属硅化物，例如，氮化钛。电介质材料可以包括高K(High K)介质材料，例如可以是氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiOx)或氧化锆(ZrO2)中的一种或任意组合。在其它实施例中，第一电极材料和第二电极材料还可以是多晶硅。
在一些实施例中，第一子段和第一电极层可以同时作为电容结构2012的下电极，第五子段和第一电极层也可以同时作为电容结构2022的下电极，因此，电容结构2012和电容结构2022的形成过程还可以包括：对第一子段和第五子段进行离子注入，例如，可以采用磷、砷、锑等VA族的离子，也可以采用硼、铟等ⅢA族的离子对第一子段和第五子段进行离子注入，以降低第一子段和第五子段的电阻，从而可以降低第一电极层与第一子段、以及第一电极层与第五子段之间的接触电阻，进而可以降低半导体器件功耗。
在其它实施例中，电容结构2012和电容结构2022的形成过程还可以包括：在第一子段和第五子段的表面形成金属硅化物。由于金属硅化物具有较低的阻值，因此，在第一子段和第五子段上形成金属硅化物，可以进一步降低第一电极层与第一子段和第五子段之间的接触电阻，从而可以进一步降低半导体器件功耗。
本公开实施例中，形成的电容结构沿第二方向和第三方向间隔排布、且沿第一方向延伸，也就说本公开实施例中形成的电容结构呈水平状排布，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性。
在一些实施例中，半导体结构还包括源极和漏极；半导体器件的形成方法还包括：形成源极和漏极；其中，源极与电容结构2012和电容结构2022相连，漏极与位线结构2013相连。
本公开实施例中，对存储区域13进行处理形成晶体管结构，并在刻蚀凹槽11中形成电容结构、字线、位线等结构，此时，处理后的存储区域13以及位于存储区域两侧的刻蚀凹槽11的区域整体可以视为一个凹槽101(如图7c所示)。
在一些实施例中，请继续参见图7g，半导体器件的形成方法还包括：在凹槽101四周的衬底10表面形成外围电路30；或者，在凹槽101四周的衬底10内形成外围电路30。
在一些实施例中，如图7h所示，半导体器件的形成过程还包括：形成连接字线结构与外围电路30的第一金属线2014；以及，形成连接位线结构2013与外围电路30的第二金属线2015。
在一些实施例中，第一金属线2014和第二金属线2015可以通过以下步骤形成：首先，在半导体结构的表面形成第一介质层；其次，刻蚀第一介质层，形成暴露字线结构2011的多个第一接触孔和暴露位线结构2013的多个第二接触孔；分别在第一接触孔和第二接触孔中沉积金属材料，形成第一金属线2014和第二金属线2015。
本公开实施例中，第一接触孔和第二接触孔均为L形孔。L形的第一接触孔包括沿Z轴方向延伸的第一子接触孔、以及沿Y轴方向延伸的第二子接触孔；L形的第二接触孔包括Z轴方向延伸的第三子接触孔、以及沿X轴方向延伸的第四子接触孔。
需要说明的是，L形的第一接触孔和第二接触孔不是一步刻蚀形成的，需要经过两次刻蚀过程形成。
本公开实施例中，第一介质层可以是氧化硅层或者氮氧化硅层，金属材料可以是铜、铝、钨或其任意组合。
本公开实施例中，相邻两个半导体结构的第一金属线设置在外围电路沿Y轴方向上的不同侧，相邻两个半导体结构的第二金属线设置在外围电路沿X轴方向上的不同侧，如此，可以优化半导体器件的布线方式，也可以减小相邻半导体结构的第一金属线之间，或者第二金属线之间的寄生电容，提高半导体器件的性能。
需要说明的是，本公开实施例中，形成存储阵列和外围电路的实施过程没有严格的先后关系，在其它实施例中，也可以先形成外围电路，后形成存储阵列。
本公开实施例中，由于形成存储阵列和外围电路形成于同一衬底上，如此，可以缩小半导体器件的体积，提高半导体器件的集成度，实现微缩。
本公开实施例提供的半导体器件的形成方法形成的半导体器件与上述实施例中的半导体器件类似，对于本公开实施例中未详尽披露的技术特征，请参考上述实施例进行理解，这里不再赘述。
本公开实施例提供的半导体器件的形成方法，通过对原始衬底进行深刻蚀，在原始衬底中形成刻蚀凹槽和存储区域，并利用刻蚀凹槽和存储区域形成多个堆叠的存储阵列。一方面，可以简化半导体器件的制备工艺，节约成本，且存储阵列形成于衬底内部，可以缩小形成的半导体器件的尺寸，实现微缩；另外，由于存储阵列的沟道结构采用与原始衬底相同的材料制备，如此，可以增加沟道结构中载流子的迁移率，从而可以提高晶体管的驱动电流，进而可以提高所形成的半导体器件的响应速度。
以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的多个沿第三方向依次堆叠的存储阵列；所述存储阵列包括沿第一方向和第二方向阵列排布的存储单元；所述存储单元至少包括一个沟道结构；
其中，所述沟道结构与所述衬底的晶体结构相同；所述第三方向与所述衬底所在的平面相交，所述第一方向和所述第二方向为所述衬底所在平面内的任意两个方向。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟道结构的主体材料和所述衬底的主体材料源自同一原始衬底。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述沟道结构与所述衬底均为单晶结构。
4.根据权利要求3所述的半导体器件，其特征在于，所述沟道结构的主体材料与所述衬底的主体材料的晶向相同。
5.根据权利要求4所述的半导体器件，其特征在于，所述沟道结构的主体材料与所述衬底的主体材料的晶格结构相同。
6.根据权利要求5所述的半导体器件，其特征在于，所述沟道结构的主体材料与所述衬底的主体材料的晶格常数相同。
7.根据权利要求6所述的半导体器件，其特征在于，所述沟道结构的主体材料与所述衬底的主体材料均包括单晶硅或者单晶锗。
8.根据权利要求1至7任一项所述的半导体器件，其特征在于，所述衬底包括凹槽，多个沿第三方向依次堆叠的所述存储阵列位于所述凹槽中；
所述沟道结构沿所述第三方向的表面低于所述衬底的顶表面，或者，所述沟道结构沿所述第三方向的表面与所述衬底的顶表面平齐。
9.根据权利要求8所述的半导体器件，其特征在于，所述沟道结构沿所述第一方向或者所述第三方向延伸。
10.根据权利要求9所述的半导体器件，其特征在于，所述存储单元还包括沿所述第一方向或者所述第三方向延伸的电容结构。
11.根据权利要求10所述的半导体器件，其特征在于，所述半导体器件还包括多个字线结构和多个位线结构；
其中，位于同一列、且沿所述第三方向排列的多个存储单元连接同一个所述位线结构；位于同一层、且沿所述第二方向排列的多个存储单元连接同一个所述字线结构。
12.根据权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括：与所述字线结构连接的字线台阶，或者，与所述位线结构连接的位线台阶；
其中，所述字线台阶包括第一台阶结构；所述第一台阶结构包括沿所述第三方向依次排布的多个第二台阶结构；沿所述第三方向由下至上所述多个第二台阶结构在其延伸方向上的尺寸依次减小；
所述位线台阶包括第三台阶结构；所述第三台阶结构包括沿所述第三方向依次排布的多个第四台阶结构；沿所述第三方向由下至上所述多个第四台阶结构在其延伸方向上的尺寸依次减小。
13.根据权利要求9所述的半导体器件，其特征在于，所述存储单元包括两个沟道结构。
14.根据权利要求9至13任一项所述的半导体器件，其特征在于，所述半导体器件还包括：外围电路；
所述外围电路位于所述凹槽四周的衬底上。
15.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供原始衬底；
基于所述原始衬底形成多个沿第三方向依次堆叠的存储阵列；所述存储阵列包括沿第一方向和第二方向阵列排布的存储单元；所述存储单元至少包括一个沟道结构；
其中，所述沟道结构与所述原始衬底的晶体结构相同；所述第三方向与所述原始衬底所在的平面相交，所述第一方向和所述第二方向为所述原始衬底所在平面内的任意两个方向。
16.根据权利要求15所述的方法，其特征在于，基于所述原始衬底形成多个沿第三方向依次堆叠的存储阵列，包括：
刻蚀所述原始衬底，形成多个刻蚀凹槽和位于相邻两个所述刻蚀凹槽之间的存储区域；除所述存储区域之外剩余的所述原始衬底形成衬底；
在所述刻蚀凹槽和所述存储区域中形成多个沿第三方向依次堆叠的所述存储阵列。
17.根据权利要求16所述的方法，其特征在于，所述存储单元通过以下步骤形成：
形成覆盖所述存储区域侧壁的叠层结构；所述叠层结构包括沿第三方向由下至上交替堆叠的牺牲层和支撑层；
去除所述牺牲层，暴露出所述存储区域的部分侧壁；
去除暴露出的存储区域，形成沿所述第三方向间隔排布的有源层；
在所述有源层之间形成支撑结构；
刻蚀所述有源层，形成沿所述第二方向和所述第三方向阵列排布的多个有源条；所述多个有源条通过所述支撑结构支撑；
在所述有源条上形成字线结构、位线结构和电容结构。
18.根据权利要求17所述的方法，其特征在于，所述方法还包括：
形成与所述字线结构连接的字线台阶；或者，形成与所述位线结构连接的位线台阶。
19.根据权利要求16至18任一项所述的方法，其特征在于，所述刻蚀凹槽和所述存储区域通过以下步骤形成：
在所述原始衬底表面形成具有第一预设图案的掩膜层；所述第一预设图案包括沿所述第一方向间隔排列的多个子图案，所述子图案暴露出部分衬底的表面；
通过所述掩膜层，刻蚀去除暴露出的原始衬底，形成沿所述刻蚀凹槽和所述存储区域；所述刻蚀凹槽和所述存储区域所在的区域视为一个凹槽。
20.根据权利要求19所述的方法，其特征在于，所述方法还包括：
在所述凹槽四周的所述衬底上形成外围电路。
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KR101110355B1 (ko) * 2010-04-05 2012-02-14 서울대학교산학협력단 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
EP4141933A4 (en) * 2020-05-30 2023-06-28 Huawei Technologies Co., Ltd. Ferroelectric random access memory and manufacturing method therefor, and electronic device
US11765892B2 (en) * 2020-10-21 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and method of manufacture

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