CN101536160A - 蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构 - Google Patents

蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构 Download PDF

Info

Publication number
CN101536160A
CN101536160A CNA2007800419899A CN200780041989A CN101536160A CN 101536160 A CN101536160 A CN 101536160A CN A2007800419899 A CNA2007800419899 A CN A2007800419899A CN 200780041989 A CN200780041989 A CN 200780041989A CN 101536160 A CN101536160 A CN 101536160A
Authority
CN
China
Prior art keywords
groove
opening
layer
mask layer
patterned layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800419899A
Other languages
English (en)
Inventor
戴维·H·韦尔斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101536160A publication Critical patent/CN101536160A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明揭示一种在中间半导体装置结构的图案层中形成交错高度的方法。所述方法包含：提供包含图案层和第一掩模层的中间半导体装置结构；在所述图案层中形成第一开口；形成邻近于所述图案层的被蚀刻部分的间隔物以减小所述第一开口的宽度；蚀刻所述图案层以增加所述第一开口的深度；以及在所述图案层中形成第二开口。还揭示一种在包括形成于多个掩模层上的间隔物的所述图案层中形成交错高度的方法。还揭示中间半导体装置结构。

Description

蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构
优先权主张
本申请案主张2006年11月15日申请的“蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构(METHODS OF ETCHING A PATTERN LAYER TO FORMSTAGGERED HEIGHTS THEREIN AND INTERMEDIATE SEMICONDUCTOR DEVICESTRUCTURES)”第11/599,914号美国专利申请案的申请日期的权益。
技术领域
本发明的实施例涉及制造中间半导体装置结构。具体来说，本发明的实施例涉及使用单个光刻动作和间隔物蚀刻工艺在中间半导体装置结构的图案层中形成交错高度，且涉及中间半导体装置结构。
背景技术
集成电路(“IC”)设计者希望通过减少半导体衬底上的个体特征的尺寸并通过减少半导体衬底上的相邻特征之间的分隔距离来增加集成度或IC内的特征的密度。特征尺寸的不断缩减对用于形成特征的技术(例如，光刻)提出更大的要求。这些特征通常由材料(例如，绝缘体或导体)中的并通过材料彼此隔开的开口界定。相邻特征中的相同点之间的距离在业界被称作“间距”。举例来说，通常将间距测量为特征之间的中心到中心的距离。因此，间距大致等于特征的宽度与将所述特征与相邻特征分离的空间的宽度之和。特征的宽度还被称作线的临界大小或最小特征尺寸(“F”)。因为邻近于特征的空间的宽度通常等于特征的宽度，所以特征的间距通常是特征尺寸的两倍(2F)。
为了减小特征尺寸和间距，已研发出间距加倍技术。第5,328,810号美国专利揭示一种使用间隔物或心轴在半导体衬底中形成均匀隔开的沟槽的间距加倍方法。所述沟槽具有相等深度。可消耗层形成在半导体衬底上并被图案化，从而形成具有宽度F的条带。蚀刻所述条带，从而产生具有减小的宽度F/2的心轴条带。将部分可消耗纵梁层保形地沉积在心轴条带上，且蚀刻其以在心轴条带的侧壁上形成具有厚度F/2的纵梁条带。在使纵梁条带保留在半导体衬底上的同时，蚀刻心轴条带。纵梁条带充当掩模以在半导体衬底中蚀刻具有宽度F/2的沟槽。
虽然上述专利中的间距实际上被减半，但间距的此类减小在业界被称作“间距加倍”或“间距倍增”。换句话说，将间距“倍增”某一倍数涉及将间距减小所述倍数。此常规术语在本文中保留。
还已将间距加倍用于产生在半导体衬底中具有不同深度的沟槽。第20060046407号美国专利申请案揭示一种具有U形晶体管的动态随机存取存储器(“DRAM”)单元。通过三组相交沟槽形成U形突出部。为了形成晶体管，使用第一光掩模在半导体衬底中蚀刻第一组沟槽。用介电材料填充第一组沟槽。使用第二光掩模在第一沟槽之间蚀刻间隙，且在半导体衬底中在所述间隙处蚀刻第二组沟槽。接着用介电材料填充第二组沟槽。第一组和第二组沟槽彼此平行，且第二组沟槽中的沟槽比第一组沟槽中的沟槽深。为了形成第一组和第二组沟槽，使用两个光刻动作(沉积、图案化、蚀刻和填充动作)，其给制造工艺添加了成本和复杂性。随后在半导体衬底中形成第三组沟槽。第三组沟槽与第一组和第二组沟槽正交。
如上所述的第一组、第二组和第三组沟槽100、102、104形成如图式的图1和图2中所示的U形晶体管。图1说明装置106的俯视图，且图2是装置106的支柱108的透视图。装置106包括支柱108的阵列、第一组沟槽100、第二组沟槽102和第三(或字线)组沟槽104。如图1中所说明，例如使用氧化物(在图1中标记为“O”)填充第一组沟槽100。数对支柱108′形成垂直晶体管的突出部110。每一垂直晶体管突出部110包括两个支柱108，其由经填充的第一组沟槽100分离，且由在第一组沟槽100下方延伸的沟道基极区段114连接。垂直晶体管突出部110在y方向上通过经填充的第二组沟槽102而彼此分离。字线间隔物或字线116通过经填充的第三组沟槽104而彼此分离。
每一U形支柱构造具有面向来自第三组沟槽104(或字线沟槽)的沟槽的两个U形侧表面，从而形成两侧包围栅极晶体管。每一U形支柱对108′包括具有共同源极、漏极和栅极的两个背对背U形晶体管流动路径。因为每一U形支柱对108′中的背对背晶体管流动路径共享源极、漏极和栅极，所以每一U形支柱对中的背对背晶体管流动路径不彼此独立操作。每一U形支柱对108′中的背对背晶体管流动路径形成一个晶体管突出部110的冗余流动路径。当晶体管活动时，电流停留在U形晶体管突出部110的左侧和右侧表面中。由第三组沟槽104中的沟槽界定U形晶体管突出部110的左侧和右侧表面。针对每一路径的电流停留在一个平面中。电流不会在U形晶体管突出部110的隅角处转弯。
第20060043455号美国专利申请案揭示形成具有多个沟槽深度和沟槽宽度的浅沟槽隔离(“STI”)沟槽。首先在半导体衬底中形成具有第一深度但不同宽度的沟槽。用介电材料填充所述沟槽，接着从较宽的沟槽中选择性地移除所述介电材料。接着通过蚀刻半导体衬底来加深较宽的沟槽。
第20060166437号美国专利申请案揭示在存储器装置的存储器阵列部分中和在存储器装置的外围中形成沟槽。所述沟槽初始具有相同深度。在存储器阵列部分中的沟槽上形成硬掩模层，保护这些沟槽免受后续蚀刻，同时进一步蚀刻外围中的沟槽，从而增加其深度。
发明内容
附图说明
虽然说明书以特定指出并以不同方式主张被视为本发明的内容的权利要求书结尾，但当结合附图进行阅读时，从对本发明的实施例的以下描述中可更容易地确定本发明的实施例的优点，附图中：
图1和图2展示根据现有技术所形成的U形晶体管；
图3A到图11E展示根据本发明在中间半导体装置结构的图案层中形成交错高度的实施例；以及
图12A到图24F展示根据本发明在中间半导体装置结构的图案层中形成交错高度的实施例。
具体实施方式
揭示在中间半导体装置结构的图案层中形成交错高度的方法的实施例。使用单个光刻动作和间隔物蚀刻工艺来形成交错的或多个高度。交错高度在图案层中产生不同深度的沟槽或线。包括(但不限于)隔离区、栅极，或三维晶体管的特征可形成在沟槽中。还揭示通过这些方法形成的中间半导体装置结构。
如本文中详细描述且如图3A到图11E中所说明，第一掩模层形成在图案层上且被图案化。通过间隔物蚀刻工艺形成的第一掩模层和间隔物在后续蚀刻期间充当掩模，使得在图案层中形成交错高度。可使用第一蚀刻在图案层中形成开口，其形成第一组沟槽的一部分。使用第二蚀刻增加图案层中的开口的深度，从而形成第一组沟槽，且形成第二组沟槽。
如本文中详细描述且如图12A到图24F中所说明，多个掩模层形成在图案层上且被图案化。通过间隔物蚀刻工艺形成的掩模层和间隔物在后续蚀刻期间充当掩模，使得在图案层中形成交错高度。可使用第一蚀刻在图案层中形成开口，其形成第四组沟槽的一部分。使用第二蚀刻增加图案层中的开口的深度，从而形成第四组沟槽，且形成第五组沟槽。
以下描述提供特定细节，例如材料类型、蚀刻化学物质以及处理条件，以便提供对本发明的实施例的详尽描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践本发明的实施例。实际上，可结合业界中所采用的常规制造技术和蚀刻技术来实践本发明的实施例。另外，以下提供的描述不形成用于制造半导体装置的完整工艺流程。以下描述的中间半导体装置结构不形成完整的半导体装置。以下仅详细描述理解本发明的实施例所必需的那些工艺步骤和结构。可通过常规制造技术来执行从中间半导体装置结构形成完整的半导体装置的额外动作。
可通过任何合适的沉积技术来形成本文中所描述的材料层，所述沉积技术包括(但不限于)旋涂、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强型ALD，或物理气相沉积(“PVD”)。依据将使用的特定材料，可由所属领域的一般技术人员选择沉积技术。
本文中所描述的方法可用于形成存储器装置的中间半导体装置结构，所述存储器装置例如为动态随机存取存储器DRAM、RAD、鳍式FET、鞍式FET、纳米线、三维晶体管或其它三维结构。仅出于实例目的，本文中的方法描述制造存储器装置的中间半导体装置结构，所述存储器装置例如为DRAM存储器装置或RAD存储器装置。然而，所述方法还可用于其中需要图案层中的交错高度或海拔的其它情形。所述存储器装置可用于(非限制地)无线装置、个人计算机或其它电子装置中。虽然参考特定DRAM装置布局说明本文中所描述的方法，但所述方法也可用于形成具有其它布局的DRAM装置，只要隔离区实质上平行于将最终形成栅极的位置。
如图3A到4B中所示，中间半导体装置结构200A、200B可包括图案层和第一掩模层。图案层可由能够被各向异性地蚀刻的材料形成。举例来说，图案层可包括(但不限于)半导体衬底或氧化物材料。如本文中所使用，术语“半导体衬底”是指常规的硅衬底或具有半导电材料层的其它块状衬底。如本文中所使用，术语“块状衬底”不但包括硅晶片，而且包括绝缘体上硅(“SOI”)衬底、蓝宝石上硅(“SOS”)衬底、硅在基础半导体基底上的外延层，和其它半导体、光电器件或生物技术材料，例如硅-锗、锗、砷化镓、氮化镓或磷化铟。在一个实施例中，图案层由硅(例如，硅半导体衬底)形成。第一掩模层可由可相对于图案层以及中间半导体装置结构200A、200B的其它暴露层选择性地蚀刻的可图案化材料形成。如本文所使用，当材料展现出比暴露于相同蚀刻化学物质的另一材料的蚀刻速率大至少约两倍的蚀刻速率时，所述材料是“可选择性地蚀刻”的。理想地，此类材料具有比暴露于相同蚀刻化学物质的另一材料的蚀刻速率大至少约10倍的蚀刻速率。第一掩模层的材料可包括(但不限于)：光致抗蚀剂、非晶碳(或透明碳)、四乙基原硅酸盐(“TEOS”)、多晶体硅(“多晶硅”)、氮化硅(“Si3N4”)、氮氧化硅(“SiO3N4＂”)、碳化硅(“SiC”)，或任何其它合适的材料。如果使用光致抗蚀剂材料，那么光致抗蚀剂可为248nm光致抗蚀剂、193nm光致抗蚀剂、365nm(I线)光致抗蚀剂，或436nm(G线)光致抗蚀剂，其取决于将要形成在中间半导体装置结构上的特征的尺寸。可将光致抗蚀剂材料沉积在图案层上，并通过常规的光刻技术进行图案化。光致抗蚀剂和光刻技术在此项技术中是众所周知的，且因此，在本文中不详细论述选择、沉积和图案化光致抗蚀剂材料。图3A和图3B展示具有第一掩模层202的保留在图案层204上的部分的中间半导体装置结构200A。第一掩模层202保护图案层204的下伏部分。虽然图3A和图3B说明在4F间距上蚀刻的1F线，但可使用其它布局。图3A是中间半导体装置结构200A的俯视图，且图3B是中间半导体装置结构200A沿着标记为A的虚线的横截面。
可将第一掩模层202的图案转印到图案层204中，如图4A和图4B中所示。图4A是中间半导体装置结构200B的俯视图，且图4B是中间半导体装置结构200B沿着标记为A的虚线的横截面。图4A和图4B中所示的中间半导体装置结构200B包括第一掩模层202、图案层的被蚀刻部分204′、图案层的未被蚀刻部分204＂，和第一开口206。可通过离子铣削、反应性离子蚀刻或化学蚀刻来蚀刻图案层204。图案层204可相对于第一掩模层202为可选择性地蚀刻的。举例来说，如果图案层204由硅形成，那么可使用HBr/Cl2或碳氟化合物等离子体蚀刻对图案层204进行各向异性蚀刻。为了蚀刻进由硅形成的图案层204中所需深度，可控制蚀刻时间。举例来说，可将硅暴露于适当蚀刻化学物质并持续足以实现硅中的所需深度的时间量。此深度可对应于将要形成在图案层的被蚀刻部分204′的侧壁上的间隔物的所需高度。
可通过常规技术移除保留在图案层的被蚀刻部分204′上的第一掩模层202。举例来说，可通过用于将第一掩模层202的图案转印到图案层204的蚀刻或通过单独的蚀刻来移除第一掩模层202。举例来说，如果将光致抗蚀剂材料或非晶碳用作第一掩模层202，那么可使用氧基等离子体(例如，O2/Cl2等离子体、O2/HBr等离子体、或O2SO2/N2等离子体)来移除光致抗蚀剂或非晶碳。间隔物层可形成在中间半导体装置结构200B的暴露表面上。可通过常规技术将间隔物层保形地沉积在图案层的被蚀刻部分204′和图案层的未被蚀刻部分204＂上。可将间隔物层形成到大致等于将要由其形成的间隔物的所要厚度的厚度。图案层的被蚀刻部分204′可相对于用作间隔物层的材料是可选择性地蚀刻的。仅出于实例目的，可由Si3N4或氧化硅(＂SiOx＂)形成间隔物层。可通过ALD形成间隔物层。可对间隔物层进行各向异性蚀刻，从而从实质上水平的表面移除间隔物材料，同时在实质上垂直的表面上留下间隔物材料。由此，可暴露图案层的被蚀刻部分204′的实质上水平的表面和图案层的未被蚀刻部分204＂的实质上水平的表面。如果由SiOx形成间隔物层，那么各向异性蚀刻可为等离子体蚀刻，例如含CF4等离子体、含C2F6等离子体、含C4F8等离子体、含CHF3等离子体、含CH2F2等离子体，或其混合物。如果由氮化硅形成间隔物层，那么各向异性蚀刻可为CHF3/O2/He等离子体或C4F8/CO/Ar等离子体。由蚀刻产生的间隔物208可存在于图案层的被蚀刻部分204′的实质上垂直的侧壁上，如图5A和图5B中所示。图5A是中间半导体装置结构200C的俯视图，且图5B是中间半导体装置结构200C沿着标记为A的虚线的横截面。间隔物208沿着图案层的被蚀刻部分204′的两侧纵向延伸。沿着图案层的每一被蚀刻部分204′的侧壁定位的两个间隔物208形成一对间隔物208。间隔物208可减小图案层的被蚀刻部分204′之间的第一开口206的尺寸。间隔物208的高度可对应于最终将要形成在图案层204中的第一组沟槽的深度的一部分。间隔物208的宽度可对应于最终将要形成在中间半导体装置结构200上的特征的所需宽度。举例来说，间隔物208的宽度可为1F。第一组沟槽210中具有宽度1F的一部分(图6B中所示)可形成在图案层204中。
可执行第二蚀刻以增加第一开口206的深度，从而形成第一组沟槽210，并形成第二组沟槽212，如图6B中所示。图6A是中间半导体装置结构200D的俯视图，且图6B是中间半导体装置结构200D沿着标记为A的虚线的横截面。可使用先前所论述的蚀刻化学物质中的一者对图案层的被蚀刻部分204′和图案层的未被蚀刻部分204＂的实质上水平的表面进行各向异性蚀刻。通过控制蚀刻时间，可移除图案层的被蚀刻部分204′和图案层的未被蚀刻部分204＂的所需量。第二组沟槽212中的沟槽可比第一组沟槽210中的沟槽浅，因为在图案层204的第一蚀刻期间，由第一掩模层202保护图案层204的其中最终形成第二组沟槽212的部分。第一组沟槽210的沟槽可具有从约1500到约5000(例如，从约2000到约3500)的范围内的深度。在一个实施例中，第一组沟槽210的沟槽的深度的范围是从约2200到约2300。第二组沟槽212中的沟槽可具有从约300到约4500(例如，从约500到约1500)的范围内的深度。在一个实施例中，第二组沟槽212的沟槽的深度的范围是从约750到约850。
中间半导体装置结构200D可包括由图案层204形成的数对支柱214。第一(较深)组沟槽210的每一沟槽可将一对支柱214与下一对支柱214分离。第二(较浅)组沟槽212的每一沟槽可将每一对支柱214中的第一支柱214′与每一对支柱214中的第二支柱214＂分离。如下文所描述，随后可用介电材料填充第一组沟槽210和第二组沟槽212。第一组沟槽210、第二组沟槽212和支柱214′、214＂在中间半导体装置结构200D的水平方向上实质上纵向延伸。
通过与间隔物蚀刻工艺组合地使用单个光刻动作，在可图案层204中形成具有多个深度的沟槽210、212，不同的特征可随后形成在第一组沟槽210的沟槽中以及第二组沟槽212的沟槽中。仅出于实例目的，且如下文更详细地描述，隔离区可形成在第一组沟槽210的沟槽中，且晶体管可形成在第二组沟槽212的沟槽中。由于仅使用单个光刻动作，所以可利用较少的动作来形成在图案层204中具有多个高度或深度的中间半导体装置结构200D。
在填充第一组沟槽210和第二组沟槽212之前可任选地沉积衬垫(未图示)。可由常规材料(例如，氧化物或氮化物)且通过常规技术形成衬垫。第一填充材料216(例如，介电材料)可沉积在第一组沟槽210和第二组沟槽212中以及间隔物208上。可实质上同时填充第一组沟槽210和第二组沟槽212。可毯覆式沉积第一填充材料216并将其密实化，如此项技术中已知。第一填充材料216可为二氧化硅基材料，例如旋涂电介质(“SOD”)、二氧化硅、TEOS或高密度等离子体(“HDP”)氧化物。可例如通过化学机械研磨(“CMP”)将第一填充材料216平坦化，以移除第一填充材料216的在间隔物208上方延伸的部分。由此，可暴露间隔物208的顶部表面，如图7A和图7B中所示。图7A是中间半导体装置结构200E的俯视图，且图7B是中间半导体装置结构200E沿着标记为A的虚线的横截面。
如图8A到8C中所示，第二掩模层218可形成在如图7A和7B中所示的中间半导体装置结构200E上。图8A是中间半导体装置结构200F的俯视图，图8B是中间半导体装置结构200F沿着标记为A的虚线的横截面，且图8C是中间半导体装置结构200F沿着标记为B的虚线的横截面。第二掩模层218可由上文针对第一掩模层202所描述的材料中的一者(例如，光致抗蚀剂)形成。如此项技术中已知，可形成第二掩模层218并将其图案化，且将图案转印到图案层204以形成第三组沟槽220，如图9A到9E中所示。图9A是中间半导体装置结构200G的俯视图，图9B是中间半导体装置结构200G沿着标记为A的虚线的横截面，图9C是中间半导体装置结构200G沿着标记为B的虚线的横截面，图9D是中间半导体装置结构200G沿着标记为C的虚线的横截面，且图9E是中间半导体装置结构200G沿着标记为D的虚线的横截面。仅出于实例目的，第三组沟槽220可为字线沟槽。可使用以实质上相同的速率蚀刻用于这些层中的材料的干式蚀刻使图案穿过第一组沟槽210和第二组沟槽212中的第一填充材料216延伸到图案层204中。第三组沟槽220可实质上在中间半导体装置结构200G的水平平面上侧向地延伸。由此，第三组沟槽220可实质上垂直于或正交于第一组沟槽210和第二组沟槽212而定向。第三组沟槽220中的沟槽可比第一组沟槽210中的沟槽浅，使得晶体管栅极电极将能沿着第三组沟槽220的沟槽的侧壁形成。然而，第三组沟槽220的沟槽可比第二组沟槽212的沟槽深，使得在启用字线时第二组沟槽212的沟槽能够在紧密隔开的晶体管之间提供隔离。第三组沟槽220的沟槽可具有从约500到约5000(例如，从约1400到约1800)的范围内的深度。可在第三组沟槽220的沟槽之间形成由图案层204形成的第三支柱222。第三支柱222可通过第三组沟槽220的沟槽中的第一填充材料216而彼此分离。
可通过常规技术移除第二掩模层218。可将介电材料226和栅极层228沉积在第三组沟槽220的沟槽中，如图10A到图10E中所示。图10A是中间半导体装置结构200H的俯视图，图10B是中间半导体装置结构200H沿着标记为A的虚线的横截面，图10C是中间半导体装置结构200H沿着标记为B的虚线的横截面，图10D是中间半导体装置结构200H沿着标记为C的虚线的横截面，且图10E是中间半导体装置结构200H沿着标记为D的虚线的横截面。介电材料226可为二氧化硅，例如栅极氧化物。如果图案层204为硅，那么可通过硅的湿式或干式氧化，随后蚀刻穿过掩模，或通过电介质沉积技术来施加介电材料226。栅极层228可为氮化钛(“TiN”)或经掺杂的多晶硅。栅极层228可为经蚀刻以在第三组沟槽220的沟槽的侧壁上留下邻接层的间隔物。可使用第二填充材料224(例如，SOD或TEOS)来填充第三组沟槽220的剩余部分。可将第二填充材料224平坦化，从而提供如图11A到11E中所示的中间半导体装置结构200I。图11A是中间半导体装置结构200I的俯视图。图11B是中间半导体装置结构200I沿着标记为A的虚线的横截面，图11C是中间半导体装置结构200I沿着标记为B的虚线的横截面，图11D是中间半导体装置结构200I沿着标记为C的虚线的横截面，且图11E是中间半导体装置结构200I沿着标记为D的虚线的横截面。
图3A到11E中所说明的方法可提供用于形成图1和图2中所示的结构的简化工艺流程，因为仅使用单个光刻动作。如此项技术中已知，中间半导体装置结构200I(图11A到11E中所示)可经受进一步处理，以产生图1和图2中所示的结构。此外，可使用湿式蚀刻或干式蚀刻移除间隔物208，相对于第一填充材料216和第二填充材料224以及图案层的未被蚀刻部分204＂，所述湿式蚀刻或干式蚀刻对间隔物208的材料是选择性的。举例来说，可使用热磷酸蚀刻移除间隔物208。可使用氟化氢(“HF”)移除第一填充材料216和第二填充材料224。如先前所描述，第一组沟槽210、第二组沟槽212和第三组沟槽220界定包括垂直源极/漏极区的垂直延伸的支柱的阵列。栅极线形成在第三组沟槽220的至少一部分内，其中栅极线和垂直源极/漏极区形成多个晶体管，其中数对源极/漏极区通过晶体管沟道彼此连接。
在另一实施例中，间隔物形成在掩模层的与图案层接触的部分上，如图12A到24F中所示。如图12A和图12B中所示，第三掩模层302和第四掩模层304可形成在图案层204上。图12A是中间半导体装置结构300A的俯视图，且图12B是中间半导体装置结构300A沿标记为A的虚线的横截面。第三掩模层302和第四掩模层304可由不同材料形成，使得第三掩模层302和第四掩模层304的至少若干部分可相对于彼此且相对于其它暴露材料是可选择性地蚀刻的。第三掩模层302和第四掩模层304的材料可包括(但不限于)非晶碳、氧化硅、多晶硅或氮氧化硅。用作第三掩模层302和第四掩模层304的材料可基于这些层将暴露于的蚀刻化学物质和工艺条件来选择。仅出于实例目的，如果第三掩模层302由非晶碳形成，那么第四掩模层304可由多晶硅或氮氧化硅形成。或者，如果第三掩模层302由氧化硅形成，那么第四掩模层304可由多晶硅形成。可通过常规技术将第三掩模层302和第四掩模层304沉积在图案层204上。
如此项技术中已知，光致抗蚀剂层306可形成在第三掩模层302上并被图案化。虽然图12A到24F说明在6F间距上形成1F图案，但可形成其它布局。光致抗蚀剂层306可由合适的光致抗蚀剂材料形成，例如先前所描述的光致抗蚀剂材料。可将图案转印到第三掩模层302和第四掩模层304，如图13A和图13B中所示，从而暴露图案层204的顶部表面的一部分。图13A是中间半导体装置结构300B的俯视图，而图12B是中间半导体装置结构300B沿着标记为A的虚线的横截面。对第三掩模层302和第四掩模层304的蚀刻可形成第二开口308。出于清楚起见，图12A到图24F展示单个第二开口308。然而，实际上，中间半导体装置结构300A到300F可包括多个第二开口308。可使用同时移除第三掩模层302和第四掩模层304的若干部分的蚀刻化学物质来蚀刻第三掩模层302和第四掩模层304。或者，可使用不同的蚀刻化学物质循序地移除第三掩模层302和第四掩模层304的若干部分。用于第三掩模层302和第四掩模层304的蚀刻化学物质还可移除光致抗蚀剂层306。或者，可使用单独蚀刻来移除光致抗蚀剂层306。
第三掩模层302可进一步被蚀刻或“修整”，如图14A和图14B中所示。图14A是中间半导体装置结构300C的俯视图，且图14B是中间半导体装置结构300C沿着标记为A的虚线的横截面。可对第三掩模层302进行各向异性蚀刻，使得在实质上不蚀刻第四掩模层304的情况下移除第三掩模层302的若干部分。因此，第二开口308可具有第一宽度W和第二宽度W′，其中第二宽度W′大于第一宽度W。可使用2006年8月30日申请的标题为“用于使间距倍增大于两倍的单个间隔物工艺及相关的中间IC结构(SINGLE SPACER PROCESS FOR MULTIPLYING PITCH BY A FACTOR GREATERTHAN TWO AND RELATED INTERMEDIATE IC STRUCTURES)”的第11/514,117号美国专利申请案中所描述的湿式蚀刻化学物质来选择性地蚀刻第三掩模层302。
接着可在图案层204、第三掩模层302和第四掩模层304的暴露表面上形成间隔物层。如先前所描述，可通过常规技术保形地沉积间隔物层。可将间隔物层形成到大致等于将要由其形成的间隔物的所要厚度的厚度。间隔物层可由一种材料形成，所述材料相对于用于图案层204、第三掩模层302和第四掩模层304中的材料是可选择性地蚀刻的。仅出于实例目的，间隔物层可由SiN或SiOx形成。对用作间隔物层的材料的选择可取决于用作第三掩模层302和第四掩模层304的材料。如果第三掩模层302和第四掩模层304分别为非晶碳和多晶硅，或分别为非晶碳和SiON，那么间隔物层可由SiOx形成。如果第三掩模层302和第四掩模层304分别为SiOx和多晶硅，那么间隔物层可由SiN形成。可对间隔物层进行各向异性蚀刻，从而从实质上水平的表面移除材料，同时在实质上垂直的表面上留下材料。
在蚀刻后，由间隔物层形成的间隔物208可保留在第三掩模层302的实质上垂直的表面上，且间隔物208′可保留在第四掩模层304的实质上垂直的表面上。可暴露第三掩模层302的实质上水平的表面以及第四掩模层304的实质上水平的表面的一部分，如图15A和图15B中所示。图15A是中间半导体装置结构300D的俯视图，且图15B是中间半导体装置结构300D沿着标记为A的虚线的横截面。各向异性蚀刻可为等离子体蚀刻，例如含CF4等离子体、含CHF3等离子体、含CH2F2等离子体，或其混合物。间隔物208、208′沿着第三掩模层302的两侧并沿着第四掩模层304的暴露部分纵向延伸。间隔物208、208′可减小第二开口308的第一宽度W′，同时实质上填充在第二宽度W中。间隔物208、208′的宽度可对应于最终将要形成在中间半导体装置结构300D上的特征的所需宽度。举例来说，间隔物208、208′的宽度可为1F。
第六掩模层310可形成在间隔物208、208′、第三掩模层302和第四掩模层304的暴露表面上。第六掩模层310可由光致抗蚀剂材料或非晶碳形成。可例如通过CMP移除第六掩模层310的在间隔物208、208′和第三掩模层302上方延伸的部分，从而形成实质上平坦表面。如图16A和图16B中所示，可暴露间隔物208、208′、第三掩模层302和第六掩模层310的顶部表面。图16A是中间半导体装置结构300E的俯视图，且图16B是中间半导体装置结构300E沿着标记为A的虚线的横截面。如以下详细描述，可最终在图案层204中在第三掩模层302的部分下方形成第四组沟槽，且可最终在图案层204中在第四掩模层304的部分下方形成第五组沟槽。间隔物208、208′可防止第四掩模层304和图案层204的非所需部分被蚀刻。在各个处理阶段期间，第三掩模层302、第四掩模层304以及间隔物208、208′可充当掩模以形成具有不同深度的第四组沟槽312和第五组沟槽314(图19B中所示)。
如图17A和图17B中所示，可蚀刻暴露的第三掩模层302和下伏的第四掩模层304以及图案层204以形成第三开口316(其将被进一步蚀刻，如下文所描述)，以形成第四组沟槽312。图17A是中间半导体装置结构300F的俯视图，且图17B是中间半导体装置结构300F的沿着标记为A的虚线的横截面。依据所使用的材料，可循序地蚀刻这些层，或单个蚀刻化学物质可用于蚀刻所有三个层。可依据所使用的材料来选择蚀刻化学物质。可移除第六掩模层310，从而暴露第四掩模层304的若干部分。如图18A和图18B中所示，可相对于间隔物208、208′选择性地蚀刻第四掩模层304的暴露部分，从而形成第四开口318(其将被进一步蚀刻，如下文所描述)，以形成第五组沟槽314。图18A是中间半导体装置结构300G的俯视图，且图18B是中间半导体装置结构300G沿着标记为A的虚线的横截面。
可通过进一步蚀刻图案层204来增加第三开口316和第四开口318的深度，如图19A和图19B所示，从而形成第四组沟槽312和第五组沟槽314。图19A是中间半导体装置结构300H的俯视图，且图19B是中间半导体装置结构300H沿着标记为A的虚线的横截面。可相对于间隔物208、208′选择性地蚀刻图案层204的暴露部分，从而维持第四组沟槽312和第五组沟槽314中的沟槽的相对深度。换句话说，第四组沟槽312中的沟槽的深度可保持比第五组沟槽314中的沟槽的深度深。第四组沟槽312的沟槽可具有从约1500到约3500(例如，从约2150到约2250)的范围内的深度。第五组沟槽314的沟槽可具有从约300到约3000(例如，从约950到约1050)的范围内的深度。
在填充第四组沟槽312和第五组沟槽314之前，可任选地在第四组沟槽312和第五组沟槽314的沟槽中形成衬垫(未图示)。可如上文所描述形成衬垫。可将第三填充材料320(例如，介电材料)沉积在第四组沟槽312和第五组沟槽314的沟槽中以及间隔物208、208′上。可实质上同时填充第四组沟槽312和第五组沟槽314。第三填充材料320可为先前所描述的材料中的一者，且可如先前所描述经沉积、密实化和平坦化。第三填充材料320可经平坦化以使得暴露间隔物208、208′的顶部表面，如图20A和图20B中所示。图20A是中间半导体装置结构300I的俯视图，且图20B是中间半导体装置结构300I沿着标记为A的虚线的横截面。
第六掩模层322(例如，光致抗蚀剂层)可形成在间隔物208、208′的顶部表面和第三填充材料320上，如图21A到图21F中所示。图21A是中间半导体装置结构300J的俯视图，图21B是中间半导体装置结构300J沿着标记为A的虚线的横截面，图21C是中间半导体装置结构300J沿着标记为B的虚线的横截面，图21D是中间半导体装置结构300J沿着标记为C的虚线的横截面，图21E是中间半导体装置结构300J沿着标记为D的虚线的横截面，且图21F是中间半导体装置结构300J沿着标记为E的虚线的横截面。通过使用第六掩模层322，第六组沟槽324可形成在图案层204中。第六组沟槽324可实质上在中间半导体装置结构300J的水平平面中侧向地延伸。由此，第六组沟槽324可实质上垂直于或正交于第四组沟槽312和第五组沟槽314而定向。可如上文针对第三组沟槽220所描述而形成第六组沟槽324。可移除第六掩模层322以及(任选地)第四组沟槽312和第五组沟槽314中的第三填充材料320，如图22A到图22F中所示。图22A是中间半导体装置结构300K的俯视图，图22B是中间半导体装置结构300K沿着标记为A的虚线的横截面，图22C是中间半导体装置结构300K沿着标记为B的虚线的横截面，图22D是中间半导体装置结构300K沿着标记为C的虚线的横截面，图22E是中间半导体装置结构300K沿着标记为D的虚线的横截面，且图22F是中间半导体装置结构300K沿着标记为E的虚线的横截面。或者，第三填充材料320的至少若干部分可保留在第四组沟槽312和第五组沟槽314(未图示)中，以增加中间半导体装置结构300K的稳定性。如果实质上完全移除第四组沟槽312和第五组沟槽314中的第三填充材料320，那么可使用第四填充材料326重新填充第四组沟槽312和第五组沟槽314，如图23A到23F中所示。图23A是中间半导体装置结构300L的俯视图，图23B是中间半导体装置结构300L沿着标记为A的虚线的横截面，图23C是中间半导体装置结构300L沿着标记为B的虚线的横截面，图23D是中间半导体装置结构300L沿着标记为C的虚线的横截面，图23E是中间半导体装置结构300L沿着标记为D的虚线的横截面，且图23F是中间半导体装置结构300L沿着标记为E的虚线的横截面。第四填充材料326可为先前所描述的材料中的一者，且可如先前所描述经沉积、密实化和平坦化。第四填充材料326可经平坦化以使得暴露间隔物208的顶部表面。
可移除间隔物208以及第四填充材料326的若干部分，直到暴露第四掩模层304的顶部表面为止，如图24A到24F中所示。图24A是中间半导体装置结构300M的俯视图，图24B是中间半导体装置结构300M沿着标记为A的虚线的横截面，图24C是中间半导体装置结构300M沿着标记为B的虚线的横截面，图24D是中间半导体装置结构300M沿着标记为C的虚线的横截面，图24E是中间半导体装置结构300M沿着标记为D的虚线的横截面，且图24F是中间半导体装置结构300M沿着标记为E的虚线的横截面。
如此项技术中已知，可使中间半导体装置结构300M(图24A到24F中所示)经受进一步处理，以产生RAD DRAM。剩余的处理动作在此项技术中是已知的，且因此不在本文中详细描述。此外，可移除第四填充材料326的剩余部分，从而暴露间隔物208′和第四掩模层304，并暴露第四组沟槽312和第五组沟槽314。可在实质上不蚀刻图案层204的暴露部分的情况下选择性地蚀刻间隔物208′和第四掩模层304。在进一步处理之后，中间半导体装置结构可包括由图案层204形成的一对支柱328和由图案层204形成的邻近的支柱三元组330。第五组沟槽314中的沟槽可分离所述对支柱328中的每一支柱328′和支柱三元组330中的每一支柱330′。可通过第四组沟槽312中的沟槽将所述对支柱328与支柱三元组330分离。第四组沟槽312和第五组沟槽314中的沟槽以及支柱328′、330′可实质上在中间半导体装置结构300M的水平方向上纵向地延伸。在图24A到24F中，第四组沟槽312和第五组沟槽314被展示为填充有第四填充材料326。
隔离区可形成在第四组沟槽312的沟槽中，且栅极形成在第五组沟槽314的沟槽中。第六组沟槽324可为字线沟槽。可通过常规技术形成隔离区和栅极，在本文中不对其详细描述。支柱三元组330中的外部支柱330′中的每一者可连接到电容器，而内部中心支柱330′可连接到数字线或位线。
虽然已在图式中以实例的方式展示且已在本文中详细描述了特定实施例，但本发明可容许各种修改和替代形式。然而，应理解，并不期望将本发明限于所揭示的特定形式。而是，本发明将涵盖处于由所附权利要求书界定的本发明的精神和范围内的所有修改、等效物和替代物。
权利要求书(按照条约第19条的修改)
1.一种在图案层中形成交错高度的方法，其包含：
在包含硅或氧化物材料的图案层中蚀刻第一开口；
形成邻近于所述图案层的被蚀刻部分的间隔物以减小所述第一开口的宽度；以及蚀刻所述图案层以增加所述第一开口的深度同时在所述图案层中蚀刻第二开口。
2.根据权利要求1所述的方法，其中在包含硅或氧化物材料的图案层中蚀刻第一开口包含：在所述图案层的暴露部分中形成所述第一开口。
3.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度同时在所述图案层中蚀刻第二开口包含：将所述第一开口形成为具有大于所述第二开口的深度的深度。
4.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度同时在所述图案层中蚀刻第二开口包含：蚀刻所述图案层的位于邻近对间隔物之间的部分。
5.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度同时在所述图案层中蚀刻第二开口包含：在所述第一开口保持实质上未被填充的同时形成所述第二开口。
6.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度同时在所述图案层中蚀刻第二开口包含：在所述图案层的位于一对间隔物之间的部分中形成所述第二开口。
7.根据权利要求1所述的方法，其中在图案层中蚀刻第一开口以及在所述图案层中蚀刻第二开口包含：使用单个光刻动作形成所述第一开口和所述第二开口。
8.根据权利要求1所述的方法，其中形成邻近于所述图案层的被蚀刻部分的间隔物以减小所述第一开口的宽度包含：进行两个或两个以上间隔物蚀刻工艺。
9.根据权利要求1所述的方法，其进一步包含：实质上同时用介电材料填充所述第一开口和所述第二开口。
10.一种在图案层中形成交错高度的方法，其包含：
处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构，所述第一掩模层上覆于所述第二掩模层的若干部分，且所述第二掩模层上覆于所述图案层的若干部分；
在所述第一掩模层和所述第二掩模层中蚀刻至少一个第一开口，其中所述至少一个第一开口在所述第一掩模层中比在所述第二掩模层中具有更大的宽度；
形成邻近于所述第一掩模层的被蚀刻部分的第一间隔物以减小所述第一掩模层中的所述至少一个第一开口的所述宽度；
形成邻近于所述第二掩模层的被蚀刻部分的第二间隔物以实质上填充所述第二掩模层中的所述至少一个第一开口；
在所述图案层的下伏于所述第一掩模层的部分中蚀刻至少一个第二开口；
增加所述图案层中的所述至少一个第二开口的深度；以及
在所述图案层的暴露在所述第一间隔物与所述第二间隔物之间的部分中蚀刻至少一个第三开口。
11.根据权利要求10所述的方法，其中处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构包含：提供由硅形成的图案层、由非晶碳形成的第一掩模层，和由多晶硅或氮氧化硅形成的第二掩模层。
12.根据权利要求10所述的方法，其中处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构包含：提供由硅形成的图案层、由氧化硅形成的第一掩模层，和由多晶硅形成的第二掩模层。
13.根据权利要求10所述的方法，其中形成邻近于所述第一掩模层的被蚀刻部分的第一间隔物以减小所述第一掩模层中的所述至少一个第一开口的所述宽度包含：形成邻近于所述第一掩模层的被蚀刻部分且在所述第二掩模层的若干部分上的所述第一间隔物。
14.根据权利要求10所述的方法，其中形成邻近于所述第二掩模层的被蚀刻部分的第二间隔物以实质上填充所述第二掩模层中的所述至少一个第一开口包含：形成邻近于所述第二掩模层的被蚀刻部分且在所述图案层的若干部分上的所述第二间隔物。
15.根据权利要求10所述的方法，其中增加所述至少一个第二开口的所述深度且在所述图案层的暴露在所述第一间隔物与所述第二间隔物之间的部分中蚀刻至少一个第三开口包含：在所述图案层中形成第一组沟槽和第二组沟槽。
16.根据权利要求15所述的方法，其中在所述图案层中形成第一组沟槽和第二组沟槽包含：形成具有不同深度的所述第一组沟槽和所述第二组沟槽。
17.一种中间半导体装置结构，其包含：
图案层，其包含硅或氧化物材料，所述图案层包含具有第一深度的至少一个第一沟槽和具有第二深度的至少一个第二沟槽，其中所述至少一个第一沟槽和所述至少一个第二沟槽实质上未被填充，且所述第一深度和所述第二深度是不同的；以及
间隔物，其上覆于由所述至少一个第一沟槽或所述至少一个第二沟槽界定的支柱。
18.根据权利要求17所述的中间半导体装置结构，其中所述至少一个第一沟槽比所述至少一个第二沟槽深。
19.根据权利要求17所述的中间半导体装置结构，其中所述第一深度的范围是从约2000到约3500，且所述第二深度的范围是从约500到约1500。

Claims (21)

1.一种在图案层中形成交错高度的方法，其包含：
在图案层中蚀刻第一开口；
形成邻近于所述图案层的被蚀刻部分的间隔物以减小所述第一开口的宽度；
蚀刻所述图案层以增加所述第一开口的深度；以及
在所述图案层中蚀刻第二开口。
2.根据权利要求1所述的方法，其中在图案层中蚀刻第一开口包含：在所述图案层的暴露部分中形成所述第一开口。
3.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度包含：将所述第一开口形成为具有大于所述第二开口的深度的深度。
4.根据权利要求1所述的方法，其中蚀刻所述图案层以增加所述第一开口的深度包含：蚀刻所述图案层的位于邻近对间隔物之间的部分。
5.根据权利要求1所述的方法，其中在所述图案层中蚀刻第二开口包含：在所述第一开口保持实质上未被填充的同时形成所述第二开口。
6.根据权利要求1所述的方法，其中在所述图案层中蚀刻第二开口包含：在所述图案层的位于一对间隔物之间的部分中形成所述第二开口。
7.根据权利要求1所述的方法，其中在图案层中蚀刻第一开口以及在所述图案层中蚀刻第二开口包含：使用单个光刻动作形成所述第一开口和所述第二开口。
8.根据权利要求1所述的方法，其中形成邻近于所述图案层的被蚀刻部分的间隔物以减小所述第一开口的宽度包含：进行两个或两个以上间隔物蚀刻工艺。
9.根据权利要求1所述的方法，其进一步包含：实质上同时用介电材料填充所述第一开口和所述第二开口。
10.一种在图案层中形成交错高度的方法，其包含：
处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构，所述第一掩模层上覆于所述第二掩模层的若干部分，且所述第二掩模层上覆于所述图案层的若干部分；
在所述第一掩模层和所述第二掩模层中蚀刻至少一个第一开口，其中所述至少一个第一开口在所述第一掩模层中比在所述第二掩模层中具有更大的宽度；
形成邻近于所述第一掩模层的被蚀刻部分的第一间隔物以减小所述第一掩模层中的所述至少一个第一开口的所述宽度；
形成邻近于所述第二掩模层的被蚀刻部分的第二间隔物以实质上填充所述第二掩模层中的所述至少一个第一开口；
在所述图案层的下伏于所述第一掩模层的部分中蚀刻至少一个第二开口；
增加所述图案层中的所述至少一个第二开口的深度；以及
在所述图案层的暴露在所述第一间隔物与所述第二间隔物之间的部分中蚀刻至少一个第三开口。
11.根据权利要求10所述的方法，其中处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构包含：提供由硅形成的图案层、由非晶碳形成的第一掩模层，和由多晶硅或氮氧化硅形成的第二掩模层。
12.根据权利要求10所述的方法，其中处理图案层以形成包含所述图案层、第一掩模层和第二掩模层的中间半导体装置结构包含：提供由硅形成的图案层、由氧化硅形成的第一掩模层，和由多晶硅形成的第二掩模层。
13.根据权利要求10所述的方法，其中形成邻近于所述第一掩模层的被蚀刻部分的第一间隔物以减小所述第一掩模层中的所述至少一个第一开口的所述宽度包含：形成邻近于所述第一掩模层的被蚀刻部分且在所述第二掩模层的若干部分上的所述第一间隔物。
14.根据权利要求10所述的方法，其中形成邻近于所述第二掩模层的被蚀刻部分的第二间隔物以实质上填充所述第二掩模层中的所述至少一个第一开口包含：形成邻近于所述第二掩模层的被蚀刻部分且在所述图案层的若干部分上的所述第二间隔物。
15.根据权利要求10所述的方法，其中增加所述至少一个第二开口的所述深度且在所述图案层的暴露在所述第一间隔物与所述第二间隔物之间的部分中蚀刻至少一个第三开口包含：在所述图案层中形成第一组沟槽和第二组沟槽。
16.根据权利要求15所述的方法，其中在所述图案层中形成第一组沟槽和第二组沟槽包含：形成具有不同深度的所述第一组沟槽和所述第二组沟槽。
17.一种中间半导体装置结构，其包含：
图案层，其包含具有第一深度的至少一个第一沟槽和具有第二深度的至少一个第二沟槽，其中所述至少一个第一沟槽和所述至少一个第二沟槽实质上未被填充，且所述第一深度和所述第二深度是不同的。
18.根据权利要求17所述的中间半导体装置结构，其中所述至少一个第一沟槽比所述至少一个第二沟槽深。
19.根据权利要求17所述的中间半导体装置结构，其中所述第一深度的范围是从约
Figure A200780041989C00041
到约
Figure A200780041989C00042
且所述第二深度的范围是从约
Figure A200780041989C00043
到约
Figure A200780041989C00044
20.根据权利要求17所述的中间半导体装置结构，其进一步包含上覆于由所述至少一个第一沟槽或所述至少一个第二沟槽界定的支柱的间隔物。
21.一种中间半导体装置结构，其包含：
图案层，其包含被蚀刻部分和未被蚀刻部分，其中所述图案层的所述被蚀刻部分的侧壁实质上与间隔物接触。
CNA2007800419899A 2006-11-15 2007-11-09 蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构 Pending CN101536160A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/599,914 2006-11-15
US11/599,914 US20080113483A1 (en) 2006-11-15 2006-11-15 Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures

Publications (1)

Publication Number Publication Date
CN101536160A true CN101536160A (zh) 2009-09-16

Family

ID=39167447

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800419899A Pending CN101536160A (zh) 2006-11-15 2007-11-09 蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构

Country Status (7)

Country Link
US (1) US20080113483A1 (zh)
EP (1) EP2080218A1 (zh)
JP (1) JP2010510667A (zh)
KR (1) KR20090085642A (zh)
CN (1) CN101536160A (zh)
TW (1) TW200832546A (zh)
WO (1) WO2008061031A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050382A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN104078329A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 自对准多重图形的形成方法
CN112802746A (zh) * 2019-10-28 2021-05-14 长鑫存储技术有限公司 沟槽结构及其形成方法
CN113169170A (zh) * 2018-12-04 2021-07-23 日升存储公司 用于形成多层水平nor型薄膜存储器串的方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100861169B1 (ko) * 2007-07-27 2008-09-30 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20100317194A1 (en) * 2009-06-12 2010-12-16 Nanya Technology Corporation Method for fabricating opening
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
WO2011069242A1 (en) * 2009-12-09 2011-06-16 Cooledge Lighting Inc. Semiconductor dice transfer-enabling apparatus and method for manufacturing transfer-enabling apparatus
US20110151588A1 (en) * 2009-12-17 2011-06-23 Cooledge Lighting, Inc. Method and magnetic transfer stamp for transferring semiconductor dice using magnetic transfer printing techniques
US8334152B2 (en) 2009-12-18 2012-12-18 Cooledge Lighting, Inc. Method of manufacturing transferable elements incorporating radiation enabled lift off for allowing transfer from host substrate
US8039340B2 (en) * 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
FR2963477A1 (fr) * 2010-11-30 2012-02-03 Commissariat Energie Atomique Procédé de réalisation amélioré d'un motif a partir du transfert par espaceurs latéraux
US20120175745A1 (en) * 2011-01-06 2012-07-12 Nanya Technology Corporation Methods for fabricating semiconductor devices and semiconductor devices using the same
US8178418B1 (en) * 2011-04-25 2012-05-15 Nanya Technology Corporation Method for fabricating intra-device isolation structure
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8889558B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8889559B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8999852B2 (en) 2012-12-12 2015-04-07 Micron Technology, Inc. Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate
US8937018B2 (en) * 2013-03-06 2015-01-20 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9564342B2 (en) * 2014-09-26 2017-02-07 Tokyo Electron Limited Method for controlling etching in pitch doubling
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
KR102398664B1 (ko) * 2016-01-26 2022-05-16 삼성전자주식회사 반도체 소자의 제조 방법
US10411017B2 (en) 2017-08-31 2019-09-10 Micron Technology, Inc. Multi-component conductive structures for semiconductor devices
US10607999B2 (en) * 2017-11-03 2020-03-31 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random access device
CN113488430B (zh) * 2018-04-03 2023-04-25 长鑫存储技术有限公司 一种自对准沟槽的形成方法
CN110896075B (zh) * 2018-09-13 2022-02-08 长鑫存储技术有限公司 集成电路存储器及其制备方法
CN110707004B (zh) * 2018-10-11 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
TWI809809B (zh) * 2022-01-07 2023-07-21 南亞科技股份有限公司 具有不同深度特徵之半導體元件結構的製備方法
US11875994B2 (en) 2022-01-07 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with features at different levels

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
TW243541B (zh) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR0132859B1 (ko) * 1993-11-24 1998-04-16 김광호 반도체장치의 커패시터 제조방법
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US5712202A (en) * 1995-12-27 1998-01-27 Vanguard International Semiconductor Corporation Method for fabricating a multiple walled crown capacitor of a semiconductor device
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US6033966A (en) * 1998-11-09 2000-03-07 Worldwide Seminconductor Manufacturing Corporation Method for making an 8-shaped storage node DRAM cell
US6294423B1 (en) * 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
US6887627B2 (en) * 2002-04-26 2005-05-03 Macronix International Co., Ltd. Method of fabricating phase shift mask
US6828240B2 (en) * 2002-08-02 2004-12-07 Advanced Micro Devices, Inc. Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
US7271106B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7354812B2 (en) * 2004-09-01 2008-04-08 Micron Technology, Inc. Multiple-depth STI trenches in integrated circuit fabrication
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7344942B2 (en) * 2005-01-26 2008-03-18 Micron Technology, Inc. Isolation regions for semiconductor devices and their formation
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050382A (zh) * 2011-10-17 2013-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN103050382B (zh) * 2011-10-17 2015-04-29 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN104078329A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 自对准多重图形的形成方法
CN104078329B (zh) * 2013-03-28 2019-05-28 中芯国际集成电路制造(上海)有限公司 自对准多重图形的形成方法
CN113169170A (zh) * 2018-12-04 2021-07-23 日升存储公司 用于形成多层水平nor型薄膜存储器串的方法
CN112802746A (zh) * 2019-10-28 2021-05-14 长鑫存储技术有限公司 沟槽结构及其形成方法
CN112802746B (zh) * 2019-10-28 2022-03-08 长鑫存储技术有限公司 沟槽结构及其形成方法

Also Published As

Publication number Publication date
WO2008061031B1 (en) 2008-07-03
JP2010510667A (ja) 2010-04-02
US20080113483A1 (en) 2008-05-15
EP2080218A1 (en) 2009-07-22
TW200832546A (en) 2008-08-01
WO2008061031A1 (en) 2008-05-22
KR20090085642A (ko) 2009-08-07

Similar Documents

Publication Publication Date Title
CN101536160A (zh) 蚀刻图案层以在其中形成交错高度的方法和中间半导体装置结构
US8101497B2 (en) Self-aligned trench formation
CN102017073B (zh) 在半导体结构中形成经隔离有源区域、沟槽及导电线的方法以及包含其的半导体结构
CN101779284B (zh) 用于制造不同高度的相邻硅鳍的方法
CN103545193B (zh) 用双重间隔物图案化技术形成半导体器件精细图案的方法
US7709390B2 (en) Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
US20050001252A1 (en) Semiconductor device with trench gate type transistor and method of manufacturing the same
US20020171118A1 (en) Deep slit isolation with controlled void
CN101395714A (zh) U形晶体管及相应制造方法
US6184107B1 (en) Capacitor trench-top dielectric for self-aligned device isolation
CN102047409A (zh) 提供电性隔离的方法及包含所述方法的半导体结构
US20100130011A1 (en) Semiconductor device fabrication method
JPH08241966A (ja) トレンチｄｒａｍセル
KR20000017363A (ko) 트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법
CN109244076B (zh) 3d存储器件
US6667223B2 (en) High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
US6867089B2 (en) Method of forming a bottle-shaped trench in a semiconductor substrate
US20110159685A1 (en) Methods Of Forming Electrically Insulative Materials, Methods Of Forming Low k Dielectric Regions, And Methods Of Forming Semiconductor Constructions
JP2008021828A (ja) 半導体装置の製造方法
JP2014038968A (ja) 半導体装置の製造方法
JP2015216235A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20090916