CN114709219A - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法，器件包括：衬底；存储单元阵列，位于所述衬底上，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层，所述多个沟道柱的底端和所述衬底连接；多个字线导电通道，所述多个字线导电通道至少贯穿部分所述栅极导体层和层间绝缘层，每个字线导电通道分别与相应的栅极导体层电连接。本申请的3D存储器件中，字线导电通道通过孔接触的方式与相应的栅极导体层连接，不仅降低了字线导电通道受到的应力，而且字线导电通道的位置将不再限于台阶区域的位置和结构。

Description

3D存储器件及其制造方法

本申请为2020年05月18日提交中国国家知识产权局的申请号为 202010418528.6的中国发明专利申请的分案申请。

技术领域

本发明涉及存储器件技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，参考图1和图2，分为核心区域 10和台阶区域20。核心区域10用于形成存储单元串，台阶区域20用于形成字线(WL)，由于3D存储器件的存储单元层数越来越多，因此在台阶区域20形成的字线通道受到的应力和膨胀也越来越大，使字线导电通道容易出现问题，导致器件的良率和可靠性下降。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，将现有的台阶的端部形成字线导电通道改为孔接触方式形成导电通道，不仅降低了字线导电通道受到的应力，而且字线导电通道的位置将不再限于台阶区域的位置和结构。

根据本发明的一方面，提供一种3D存储器件，包括：衬底；存储单元阵列，位于所述衬底上，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层，所述多个沟道柱的底端和所述衬底连接；多个字线导电通道，所述多个字线导电通道至少贯穿部分所述栅极导体层和层间绝缘层，每个字线导电通道分别与相应的栅极导体层电连接。

优选地，所述字线导电通道的侧壁与所述栅叠层结构之间还包括：介质层，所述字线导电通道的侧壁与所述栅叠层结构之间经由所述介质层实现隔离。

优选地，所述字线导电通道的底部与相应的栅极导体层的上表面接触。

优选地，所述字线导电通道的底部与相应的栅极导体层的内部接触。

优选地，所述字线导电通道与所述字线导电通道侧壁的介质层沿衬底表面方向的截面形状包括圆形、矩形、三角形或圆角矩形。

优选地，所述字线导电通道与所述字线导电通道侧壁的介质层的最大直径均小于所述栅极导体层的最小直径。

优选地，所述多个字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

优选地，分别与任意两个相邻栅极导体层电连接的两个所述字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

根据本发明的另一方面，提供一种一种3D存储器件的制造方法，包括，在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层的多个沟道柱；形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述衬底表面附近；经由所述栅线缝隙将所述多个牺牲层置换为多个栅极导体层，形成栅叠层结构；在所述栅叠层结构中形成分别到达多个栅极导体层的多个字线导电通道，每个字线导电通道分别与相应的栅极导体层电连接。

优选地，在所述栅叠层结构中形成分别到达多个栅极导体层的多个字线导电通道的步骤包括：在所述栅叠层结构的表面形成图案化的掩膜层，所述掩膜层形成有多个深度不一致的凹槽；经由所述掩膜层在所述栅叠层结构中形成分别到达所述栅极导体层的多个第一通道孔；在所述多个第一通道孔填充绝缘材料；在所述多个第一通道孔的绝缘材料中分别形成一一对应的多个第二通道孔，所述第二通道孔的直径小于所述第一通道孔的直径，所述第二通道孔的底部暴露相应的栅极导体层，所述第二通道孔侧壁的绝缘材料形成介质层；在所述多个第二通道孔中形成多个字线导电通道，所述字线导电通道的侧壁与所述栅叠层结构之间经由所述介质层实现隔离。

优选地，所述多个字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

优选地，分别与任意两个相邻栅极导体层电连接的两个所述字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

本发明提供的3D存储器件，在栅叠层结构的边缘区域分别形成通向各个栅极导体的接触孔，并在接触孔中形成字线导电通道，降低了在台阶区域的台阶端部形成字线导电通道时受到膨胀挤压和应力大的问题。

本发明提供的3D存储器件，字线导电通道采用孔接触的方式，因此字线导电通道的位置可以不设置在栅叠层结构的边缘部分，例如可以设置在核心区域，且分别通向栅极导体的字线导电通道的顺序也不再受台阶形状的限制，可以根据存储器件的结构进行调整。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的3D存储器件的结构图；

图2示出了根据现有技术的3D存储器件的局部图；

图3a和图3b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；

图4示出了本发明实施例一的3D存储器件的立体示意图；

图5a和图5b分别示出了本发明实施例一的3D存储器件的局部剖面立体示意图和截面图；

图6a至图6h示出了本发明实施例一的3D存储器件制造方法的各个阶段的截面图；

图7示出了本发明实施例二的3D存储器件的局部剖面立体示意图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。

如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。在现有技术中，3D存储器件包括核心区域10和台阶区域20，如图1所示，存储单元串位于核心区域10，选择线和字线的导电通道位于台阶区域。

为了形成从栅极导体到达选择线和字线的导电通道，需要在栅叠层的边缘部分形成台阶结构，即每个栅极导体的边缘部分相对于上方的栅极导体暴露以提供电连接区，如图2所示。

由于3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，因此台阶区域的导电通道受到的应力也越来越大，受损的几率也随之增加，本申请的发明人注意到上述影响3D存储器件的的问题，因而提出进一步改进的3D存储器件及其制造方法。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图3a和图3b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情况。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图3a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M3、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M3 的栅极分别连接至字线WL1至WL3的相应字线。

如图3b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M3分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱170。沟道柱 170贯穿栅叠层结构。在沟道柱170的中间部分，栅极导体121与沟道层171之间夹有隧穿介质层172、电荷存储层173和阻挡介质层174，从而形成存储晶体管M1至M3。在沟道柱170的两端，栅极导体122和123与沟道层171之间夹有阻挡介质层174，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。

在该实施例中，沟道层171例如由掺杂多晶硅组成，隧穿介质层172 和阻挡介质层174分别由氧化物组成，例如氧化硅，电荷存储层173由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 171用于提供控选择晶体管和存储晶体管的沟道区，沟道层171的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层171可以是N型掺杂的多晶硅。

在该实施例中，沟道柱170的芯部为附加的绝缘层，沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部绝缘层侧壁的叠层结构。在替代的实施例中，沟道柱170的芯部为沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M3使用公共的沟道层171和阻挡介质层174。在沟道柱170 中，沟道层171提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M3的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M3中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层172到达电荷存储层173，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层173中。

在读取操作中，存储单元串100根据存储晶体管M1至M3中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1和M3始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图4示出了根据本发明实施例的3D存储器件的立体图。为了清楚起见，在图4中仅仅示出了半导体结构和导电结构，而未示出用于将半导体结构和导电结构彼此隔开的层间绝缘层。

如图4所示，在该实施例中示出的3D存储器件200包括衬底101，位于衬底101上的存储单元阵列，贯穿存储单元阵列的多个沟道柱110 以及分别与栅极导体层连接的字线和选择线的导电通道。

存储单元阵列包括4*4共计16个存储单元串，每个存储单元串包括 4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如， 32个或128个。

存储单元阵列包括位于衬底101上的栅叠层结构120、贯穿栅叠层结构120的沟道柱110、位于栅叠层结构120上的互连结构。该互连结构包括多个导电通道，源极线、位线以及至少一个的绝缘层(图4中未示出)，多个导电通道连接栅极导体与源极线和位线。栅叠层结构120 例如包括栅极导体121、122和123。栅叠层结构120中的多个栅极导体例如形成分别到达栅极导体的通孔，用于提供字线和选择线的导电通道延伸到达相应的栅极导体的空间。

在存储单元阵列中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与图3b中的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。

在该实施例中，沟道柱110的内部结构如图3b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列。半导体衬底101位于栅叠层结构120下方，其中在半导体衬底101的第一表面中形成有公共源区。沟道柱110的第一端通过沟道区共同连接至公共源区，沟道柱110的第二端经由导电通道连接至相应的位线BL。栅叠层结构120由栅线缝隙(gate line slit)161分割成不同的栅线。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161 分割成不同的栅线。同一行的多个沟道柱110的栅线分别经由导电通道 134连接至相应的串选择线SGD。

存储晶体管M1至M4的栅极导体121分别连接至相应的字线WL。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线分别经由导电通道131连接至相应的字线 WL。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管 Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线分别经由导电通道连接至相应的地选择线SGS。

在该实施例中，所述3D存储器件的字线WL的导电通道131通过孔接触的方式到达相应的栅极导体，即导电通道131穿过相应栅极导体上方的栅极导体，底部与相应的栅极导体的上表面或栅极导体的内部接触。该接触孔的最大直径小于栅极导体的最小直径，且接触孔的直径大于所述导电通道131的直径，所述导电通道131通过介质层与栅叠层结构中导电通道131穿过的其他栅极导体隔离。

图5a和图5b分别示出了本发明实施例一的3D存储器件的局部剖面立体示意图和截面图，所述图5a和图5b为沿图4中AA线的局部剖面立体示意图和截面图。

参考图5a和图5b，在3D存储器件用于形成字线导电通道的区域，导电通道131贯穿部分栅叠层结构，与相应的栅极导体连接，在导电通道131的侧壁与栅叠层结构之间，还形成有介质层107，使导电通道131 与相应的栅极导体层上方的栅叠层结构绝缘。

本发明提供的3D存储器件，在栅叠层结构的边缘区域分别形成通向各个栅极导体的接触孔，并在接触孔中形成字线导电通道131，通过孔接触的方式降低了在台阶区域的台阶端部形成字线导电通道131时受到膨胀挤压和应力大的问题。

本发明提供的3D存储器件，字线导电通道131采用孔接触的方式，因此字线导电通道131的位置可以不设置在栅叠层结构的边缘部分，例如可以设置在核心区域和/或台阶区域，且分别通向栅极导体的字线导电通道的顺序也不再受台阶形状的限制，可以根据存储器件的结构进行调整。

图6a至图6h示出了本发明实施例一的3D存储器件制造方法的各个阶段的截面图，例如，沿图4中AA线所示的方向截取3D存储器件获得的截面图。在截面图中不仅示出多个半导体和/或导电结构，而且示出了将多个半导体和/或导电结构彼此隔开的层间绝缘层。

该方法开始于衬底101，以及在衬底101中形成的多个陷区。在该实施例中，衬底101例如是P型的单晶硅衬底，所述陷区例如为沟道区。

如图6a所示，在衬底101的表面形成绝缘叠层结构。

该绝缘叠层结构包括堆叠的多个牺牲层102，相邻的牺牲层102由绝缘层103彼此隔开。在该实施例中，绝缘层103例如由氧化硅组成，牺牲层102例如由氮化硅组成。

如下文所述，牺牲层102将置换成栅极导体121至123，栅极导体 122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。

进一步地，在所述绝缘叠层结构中形成沟道柱110，如图6b所示。

在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻到达半导体衬底的表面。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔中形成沟道柱110。沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层、遂穿介质层、电荷存储层和阻挡介质层，具体结构如图3b所示。

在最终的3D存储器件中，沟道柱110的上端将与位线相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物- 氮化物-氧化物-多晶硅)，即，阻挡介质层、电荷存储层、隧穿介质层和沟道层分别由氧化物、氮化物、氧化物和多晶硅组成。

在该实施例中，沟道柱110还包括作为芯部的绝缘层，沟道层、隧穿介质层、电荷存储层和阻挡介质层形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层。

进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图4)，并经由栅线缝隙161将绝缘叠层结构中的牺牲层102置换成栅极导体121至 123，形成栅叠层结构，如图6c所示。

在该步骤中，在绝缘叠层结构中形成栅线缝隙161，栅线缝隙161 从绝缘叠层的表面向下延伸至衬底101的表面。在该步骤中，采用多个层间绝缘层103作为蚀刻停止层，经由栅线缝隙161通过蚀刻去除牺牲层102以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，形成栅叠层结构，其中，多个栅极导体121至123依次堆叠并且由绝缘层103彼此隔开。

在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。在该实施例中，栅线缝隙161将栅极导体121至123分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层102从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的绝缘层103和牺牲层102分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙206。绝缘叠层结构中的牺牲层102的端部暴露于栅线缝隙161的开口中，因此，牺牲层102接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层102。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层103去除牺牲层102。

在形成栅极导体121至123时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在空腔中填充金属层，形成栅叠层结构。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷 B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

采用绝缘材料填充栅线缝隙161。在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积绝缘材料，将栅线缝隙161中填充满绝缘材料，并通过化学机械抛光使绝缘层的表面平坦化。

用于填充栅线缝隙161的绝缘材料与用于隔开栅极导体的绝缘层 103形成为连续层，因此将二者整体示出为绝缘层。然而，本发明不限于此，可以采用多个独立的沉积步骤形成相邻栅极导体之间的多个层间绝缘层和栅线缝隙161中的填充材料。

进一步地，在半导体结构的表面形成图案化的掩膜层104，如图6d 所示。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积掩膜层104，进一步采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在掩膜层104中形成多个沟槽105。

在该实施例中，掩膜层104中的多个沟槽105用于在后续步骤中形成到达各栅极导体层的通孔，因此，多个沟槽105位于栅叠层结构的边缘部分，且多个沟槽105的高度h与栅叠层中相应栅极导体到达栅叠层表面的距离d和掩膜层104与栅叠层结构的蚀刻比有关。具体的，以图 6d中到达最下层栅极导体的沟槽105为例。栅叠层结构中最靠近衬底的栅极导体123的上表面距离栅叠层结构的表面的距离为d1，掩膜层104 中相应的沟槽105的高度为h1，当掩膜层与栅叠层结构的蚀刻比为1：1 时，则h1：d1也为1：1，当掩膜层与栅叠层结构的蚀刻比大于1时，则h1：d1也大于1，当掩膜层与栅叠层结构的蚀刻比小于1时，则h1：d1也小于1，在此基础上，掩膜层104的高度不小于h1。相应的，其他位置的沟槽105的高度与相应栅极导体到达栅叠层结构表面的距离也与掩膜层与栅叠层结构的蚀刻比相同。

进一步地，通过掩膜层104在栅叠层结构中形成多个第一通道孔106，如图6e所示。

在该实施例中，采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺在栅叠层结构中形成多个第一通道孔106。

在该实施例中，所述多个第一通道孔106的底部分别到达不同栅极导体层的表面，且贯穿相应栅极导体层上方的绝缘层和栅极导体层。

进一步地，在半导体结构的表面沉积绝缘材料，如图6f所示。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积绝缘材料，所述绝缘材料填充多个第一通道孔106。

在该实施例中，用于填充多个第一通道孔的绝缘材料与用于隔开栅极导体的绝缘层103形成为连续层，可以将二者整体示出为绝缘层。然而，本发明不限于此，可以采用多个独立的沉积步骤形成相邻栅极导体之间的多个层间绝缘层和多个第一通道孔106中的填充材料。

进一步地，在填充多个第一通道孔106的绝缘材料的相应位置分别形成多个第二通道孔108以及介质层107，如图6g所示。

在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在第一通道孔106的绝缘材料中形成第二通道孔 108以及介质层107。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻到达相应的栅极导体层的表面。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，第二通道孔108的底部暴露相应栅极导体层的上表面或相应栅极导体层的内部，且第二通道孔108的侧壁与栅叠层结构之间存在介质层107，即第二通道孔108的直径小于第一通道孔106的直径。

进一步地，在第二通道孔108中填充导电材料，并采用化学机械研磨使半导体结构的表面平坦化，形成字线导电通道131，如图6h所示。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积导电材料，所述绝导电材料填充多个第二通道孔108。进一步地，采用化学机械研磨使半导体结构的表面平坦化，且沟道柱110的上表面暴露。

在该实施例中，字线导电通道131的底部与相应的栅极导体的上表面连接，或字线导电通道131的底部与相应的栅极导体的内部连接。

进一步地，还包括在半导体结构的上方形成互连结构(参考图4)，该互连结构包括多个导电通道，源极线、位线以及至少一个的绝缘层(图 4中未示出)，多个导电通道连接栅极导体与源极线和位线。

本申请实施例一所述的3D存储器件，字线导电通道通过相应的通道孔到达栅极导体并与之互连，该通道孔穿过相应栅极导体层上方的栅叠层结构，通过这种通道孔接触的字线导电通道结构，避免了采用台阶结构时由于台阶区域栅叠层结构和绝缘层的之间的应力对字线导电通道的挤压，导致导电通道受损的问题。

图7示出了本发明实施例二的3D存储器件的局部剖面立体示意图。

参考图7，在形成字线导电通道131的过程中，用于与相应的栅极导体层接触的接触孔109的深度不同，不同深度的接触孔109的顺序不必由低到高或由高到低排列，可以根据实际情况进行调整。且接触孔109 位置也不必局限于栅叠层结构的边缘部分，在栅叠层结构的其他可以实现字线导电通道131的与相应栅极导体层电连接的位置均可。

本申请的3D存储器件，采用孔接触的方式形成字线导电通道，避免了采用台阶结构时由于台阶区域栅叠层结构和绝缘层的之间的应力对字线导电通道的挤压，导致导电通道受损的问题。

进一步的，采用孔接触的方式形成字线导电通道，则字线导电通道可以位于栅叠层结构的任何位置，通向相应栅极导体层的导电通道的顺序也不会受到台阶结构的限制，可以根据实际情况将其顺序打断。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种3D存储器件的制造方法，其特征在于，包括，

在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；

形成贯穿所述绝缘叠层的多个沟道柱；

形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述衬底表面附近；

经由所述栅线缝隙将所述多个牺牲层置换为多个栅极导体层，形成栅叠层结构；

在所述栅叠层结构的表面形成图案化的掩膜层，所述掩膜层形成有多个深度不一致的凹槽；

经由所述掩膜层，在所述栅叠层结构中形成多个字线导电通道，每个字线导电通道分别与相应的栅极导体层电连接，所述多个字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域，

其中，所述掩膜层中凹槽的深度，与所述栅叠层结构中相应的栅极导体层距所述栅叠层结构的表面的距离、以及所述掩膜层与所述栅叠层结构的蚀刻比相关。

2.根据权利要求1所述的制造方法，其特征在于，所述栅极导体到所述栅叠层结构表面的高度与所述掩膜层中所述栅极导体对应的凹槽深度的比等于所述栅叠层结构的蚀刻速率与所述掩膜层的蚀刻速率的比。

3.根据权利要求2所述的制造方法，其特征在于，所述掩膜层的厚度不小于所述掩膜层中任一凹槽的深度。

4.根据权利要求1所述的制造方法，其特征在于，在所述栅叠层结构中形成多个字线导电通道的步骤包括：

经由所述掩膜层在所述栅叠层结构中形成分别到达所述栅极导体层的多个第一通道孔；

在所述第一通道孔的侧壁形成介质层，所述介质层围绕所述第一通道孔形成第二通道孔；

在所述第二通道孔中填充导电材料形成字线导电通道，所述字线导电通道的侧壁与所述栅叠层结构之间经由所述介质层实现隔离。

5.根据权利要求4所述的制造方法，其特征在于，在所述第一通道孔的侧壁形成介质层的步骤包括：

在所述第一通道孔填充绝缘材料；

在所述第一通道孔的绝缘材料中形成第二通道孔，所述第二通道孔的直径小于所述第一通道孔的直径，所述第二通道孔的底部暴露相应的栅极导体层，所述第二通道孔侧壁的绝缘材料形成介质层。

6.根据权利要求5所述的制造方法，其特征在于，所述多个字线导电通道的底部与相应的栅极导体层的上表面或内部接触。

7.根据权利要求1所述的制造方法，其特征在于，分别与任意两个相邻栅极导体层电连接的两个所述字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

8.一种3D存储器件，其特征在于，包括：

衬底；

存储单元阵列，位于所述衬底上，所述存储单元阵列包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，所述多个沟道柱的底端和所述衬底连接；

多个字线导电通道，所述多个字线导电通道至少贯穿部分所述栅极导体层和层间绝缘层，每个字线导电通道分别与相应的栅极导体层电连接，

其中，所述多个字线导电通道的底部与相应的栅极导体层的上表面或内部接触，分别与任意两个相邻栅极导体层电连接的两个所述字线导电通道分别位于所述栅叠层结构的核心区域和/或台阶区域。

9.根据权利要求8所述的3D存储器件，其中，所述字线导电通道的侧壁与所述栅叠层结构之间还包括：介质层，所述字线导电通道的侧壁与所述栅叠层结构之间经由所述介质层实现隔离。

10.根据权利要求9所述的3D存储器件，其中，所述字线导电通道与所述字线导电通道侧壁的介质层沿衬底表面方向的截面形状包括圆形、矩形、三角形或圆角矩形。

11.根据权利要求9所述的3D存储器件，其中，所述字线导电通道与所述字线导电通道侧壁的介质层的最大直径均小于所述栅极导体层的最小直径。

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