CN113629143B - 半导体结构和半导体结构的形成方法 - Google Patents

半导体结构和半导体结构的形成方法 Download PDF

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Abstract

一种半导体结构及半导体结构的形成方法，其中，半导体结构包括：衬底，以及位于所述衬底上的源极掺杂层；位于所述源极掺杂层上的沟道柱，所述沟道柱具有第一宽度以及第一中心线；位于所述沟道柱顶部的漏极掺杂层，所述漏极掺杂层具有第二宽度以及第二中心线，所述第二宽度大于所述第一宽度，并且，所述第一中心线与所述第二中心线之间的间距大于零。从而，提高了半导体结构的性能。

Description

半导体结构和半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构和半导体结构的形成方法。
背景技术
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管(FinFET)在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种环绕栅(gate-all-around，GAA)结构的场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流，从而提高了半导体器件的性能。
然而，半导体器件的性能仍然需要改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及和半导体结构的形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，以及位于所述衬底上的源极掺杂层；位于所述源极掺杂层上的沟道柱，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，在垂直于所述衬底表面的方向上，所述沟道柱具有第一中心线；位于所述沟道柱顶部的漏极掺杂层，在垂直于所述沟道柱侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零。
可选的，还包括：位于所述漏极掺杂层上的第二电互连结构，在垂直于所述衬底表面的方向上，所述第二电互连结构具有第三中心线，并且，所述第三中心线与所述第一中心线之间的间距大于零。
可选的，还包括：位于所述源极掺杂层表面的第一电互连结构，在垂直于所述衬底表面的方向上，所述第一电互连结构具有第四中心线，并且，所述第一中心线与所述第四中心线之间的间距小于所述第三中心线和所述第四中心线之间的间距。
可选的，还包括：位于所述沟道柱侧壁面和部分所述源极掺杂层表面的栅极结构，以及位于所述源极掺杂层表面的栅极结构上的第三电互连结构，所述第三电互连结构与所述栅极结构电互连，在垂直于所述衬底表面的方向上，所述第三电互连结构具有第五中心线，并且，所述第一中心线与第五中心线之间的间距大于所述第三中心线和所述第五中心线之间的间距。
可选的，还包括：位于所述源极掺杂层表面的第一电互连结构，在垂直于所述衬底表面的方向上，所述第一电互连结构具有第四中心线，并且，所述第一中心线与所述第四中心线之间的间距大于所述第三中心线和所述第四中心线之间的间距。
可选的，还包括：位于所述沟道柱侧壁面和部分所述源极掺杂层表面的栅极结构，以及位于所述源极掺杂层表面的栅极结构上的第三电互连结构，所述第三电互连结构与所述栅极结构电互连，在垂直于所述衬底表面的方向上，所述第三电互连结构具有第五中心线，并且，所述第一中心线与第五中心线之间的间距小于所述第三中心线和所述第五中心线之间的间距。
可选的，还包括：介质结构，所述介质结构包括第一介质层，以及位于所述第一介质层上的第二介质层，所述第一介质层位于所述源极掺杂层和所述栅极结构之间，所述第二介质层表面高于所述沟道柱顶面。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，并且，在所述衬底上形成源极掺杂层；在所述源极掺杂层上形成沟道柱，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，在垂直于所述衬底表面的方向上，所述沟道柱具有第一中心线；在所述沟道柱顶部形成漏极掺杂层，在垂直于所述沟道柱侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零。
可选的，还包括：在所述沟道柱侧壁面和部分所述源极掺杂层表面形成栅极结构。
可选的，还包括：在形成所述沟道柱之后，且在形成所述栅极结构之前，在所述源极掺杂层表面形成第一介质层；在形成所述栅极结构之后，在所述第一介质层表面形成第二介质层，所述第二介质层表面高于所述沟道柱顶面。
可选的，形成所述沟道柱的方法包括：在形成所述第一介质层之前，在所述源极掺杂层表面形成初始沟道柱，并且，在所述初始沟道柱顶面形成阻挡层；在形成所述第二介质层之后，去除所述阻挡层；在去除所述阻挡层后，回刻蚀所述初始沟道柱，以形成所述沟道柱。
可选的，形成所述漏极掺杂层的方法包括：在回刻蚀所述初始沟道柱，以形成所述沟道柱的同时，在所述第二介质层内形成初始漏极开口，所述初始漏极开口暴露出所述沟道柱顶面；在形成所述初始漏极开口后，对所述初始漏极开口中一侧的侧壁面进行改性处理；在所述改性处理后，刻蚀所述初始漏极开口另一侧的侧壁面，以形成漏极开口，在垂直于所述沟道柱侧壁面的方向上，所述漏极开口具有第二宽度，所述第二宽度大于所述第一宽度；在所述漏极开口内形成所述漏极掺杂层。
可选的，所述改性处理的工艺包括离子注入工艺。
可选的，所述离子注入工艺所注入的离子为硅离子。
可选的，所述离子注入工艺为单角度注入，注入方向为朝向所述初始漏极开口中一侧的侧壁面的方向，且注入角度为注入方向与衬底表面法线的方向。
可选的，所述离子注入工艺的工艺参数还包括：离子的注入角度范围为15度～35度。
可选的，还包括：在所述漏极掺杂层上形成第二电互连结构，所述第二电互连结构与所述漏极掺杂层电互连。
可选的，还包括：在所述源极掺杂层表面形成第一电互连结构，所述第一电互连结构与所述源极掺杂层电互连。
可选的，还包括：在所述源极掺杂层表面的栅极结构上形成第三电互连结构，所述第三电互连结构与所述栅极结构电互连。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述第二宽度大于所述第一宽度，即，增加了漏极掺杂层的宽度，并且，所述第一中心线与所述第二中心线之间的间距大于零，即，使所述漏极掺杂层相对所述沟道柱偏心，因此，一方面，后续在所述漏极掺杂层上形成第二电互连结构时，能够增加第二电互连结构的落点范围，从而，增加了形成第二电互连结构的工艺窗口大小。通过增加形成第二电互连结构的工艺窗口大小，不仅能够减小所述第二电互连结构与所述漏极掺杂层之间的接触电阻，还能够减少所述第二电互连结构和半导体结构中其他结构之间的短路缺陷，并使所述第二电互连结构能够与所述漏极掺杂层之间电互连，即，更好的使所述第二电互连结构形成正确的电互连，从而，增加了半导体结构的可靠性，提高了半导体结构的性能。另一方面，由于为后续在所述漏极掺杂层上形成的第二电互连结构，提供范围更大的形成位置，因此，当所述第二电互连结构与若干电互连结构相邻时，能够通过调整所述第二电互连结构位置，增加与所述第二电互连结构之间具有较小间距的电互连结构，与所述第二电互连结构之间的间距，从而，能够平衡所述第二电互连结构与各相邻的电互连结构之间的间距，进而减小了与所述第二电互连结构之间具有较小间距的电互连结构，与所述第二电互连结构之间的寄生电容，平衡了所述第二电互连结构与各相邻的电互连结构之间的寄生电容，以提高半导体结构的性能。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图11是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
如背景技术所述，半导体器件的性能仍然需要改善。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一种半导体结构的剖面结构示意图。
请参考图1，所述半导体结构包括：衬底100，以及位于所述衬底100上的源极掺杂层110；位于所述源极掺杂层110上的沟道柱130，以及位于所述源极掺杂层110表面的第一介质层120，所述第一介质层120覆盖部分所述沟道柱130侧壁面。
在垂直于所述衬底的方向上，所述沟道柱130的顶部具有掺杂区(未图示)，所述沟道柱130的掺杂区部分作为垂直纳米线晶体管的漏极。
所述源极掺杂层110用于作为所述垂直纳米线晶体管的源极。从而，在所述沟道柱130中能够形成沟道。
所述半导体结构还包括：位于所述第一介质层120表面及所述沟道柱130侧壁面的栅结构140；位于所述源极掺杂层110上的第一导电插塞161，所述第一导电插塞161与所述源极掺杂层110电互连；位于所述沟道柱130顶面的第二导电插塞162，所述第二导电插塞162与所述沟道柱130的掺杂区部分电互连；位于所述第一介质层120表面的栅结构140上的第三导电插塞163，所述第三导电插塞163与所述栅结构140电互连；包围所述栅结构140、沟道柱130、第一导电插塞161、第二导电插塞162和第三导电插塞163的第二介质层150。
在上述结构中，由于沟道柱130的关键尺寸较小，因此，沟道柱130顶部面积较小，从而，在所述沟道柱130顶部形成第二导电插塞162时，所述第二导电插塞162的落点范围较小，导致形成所述第二导电插塞的工艺窗口较小。因此，所述第二导电插塞162容易与所述沟道柱130发生相对位置偏移，从而导致部分或者全部未与所述沟道柱130顶部接触，即：会导致第二导电插塞162无法与沟道柱130形成良好的电互连；更严重的，当所述第二导电插塞162与所述沟道柱130发生严重偏移后，与栅结构140接触时，还会造成第二电互连结构162与第三电互连结构163之间的短路。不仅如此，由于在减小半导体器件的占用面积以提高集成度的同时，受限于栅结构140的结构以及所述沟道柱130的位置，所述第一导电插塞161与所述第二导电插塞162之间的间距A，和所述第三导电插塞163与所述第二导电插塞162之间的间距B容易不相等，例如：当间距A较小时，会增加所述第一导电插塞161与所述第二导电插塞162之间的寄生电容，当间距B较小时，会增加所述第二导电插塞162与所述第三导电插塞163之间的寄生电容。综上，半导体器件的性能较差。
为解决所述技术问题，本发明实施例提供一种半导体结构，包括：衬底，以及位于所述衬底上的源极掺杂层；位于所述源极掺杂层上的沟道柱，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，在垂直于所述衬底表面的方向上，所述沟道柱具有第一中心线；位于所述沟道柱顶部的漏极掺杂层，在垂直于所述沟道柱侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零。从而，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
请参考图2，提供衬底200；在所述衬底200上形成源极掺杂层210。
所述衬底200的材料为半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在所述衬底200上形成所述源极掺杂层210的工艺包括外延生长工艺。
在本实施例中，在外延生长形成所述源极掺杂层210的过程中，对所述源极掺杂层210实施原位掺杂(In-Situ Doping)。
当后续形成的栅极结构用于形成P型器件时，所述源极掺杂层210的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
当后续形成的栅极结构用于形成N型器件时，所述源极掺杂层210的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
在本实施例中，在后续形成第一介质层之前，在所述源极掺杂层210表面形成初始沟道柱220，并且，在所述初始沟道柱220顶面形成阻挡层221。
所述阻挡层221用于保护所述初始沟道柱220的顶部表面，减少其在后续刻蚀工艺中受到损伤。
形成所述初始沟道柱220和所述阻挡层221的方法包括：在所述源极掺杂层210表面形成沟道柱材料层(未图示)；在所述沟道柱材料层表面形成阻挡材料层(未图示)；在部分所述阻挡材料层表面形成沟道柱掩膜层；以所述沟道柱掩膜层为掩膜，刻蚀所述阻挡材料层和所述沟道柱材料层，直至暴露出所述源极掺杂层210表面。
形成所述沟道柱材料层和所述阻挡材料层的工艺包括沉积工艺或外延生长工艺等。
刻蚀所述阻挡材料层和所述沟道柱材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，刻蚀所述阻挡材料层和所述沟道柱材料层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的气体包括CH3F、N2和O2，其中，所述CH3F的流量范围为10sccm～200sccm，所述N2的流量范围为20sccm～300sccm，所述O2的流量范围为5sccm～200sccm；时间范围为5秒～200秒。
所述初始沟道柱220的材料为半导体材料。
在本实施例中，所述初始沟道柱220的材料为硅。
在其他实施例中，所述初始沟道柱的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述阻挡层221的材料为绝缘材料。
在本实施例中，所述阻挡层221的材料包括SiN、SiON和SiBCN中的至少一种。
请参考图3，在形成所述初始沟道柱220后，在所述源极掺杂层210表面形成第一介质层230。
所述第一介质层230的材料包括：氧化硅、氮化硅(SiN)、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
在本实施例中，所述第一介质层230的材料为氧化硅。
在本实施例中，形成所述第一介质层230的工艺包括沉积工艺、旋涂工艺或者氧化工艺。
后续，在所述初始沟道柱220部分侧壁面和部分所述源极掺杂层表面形成栅极结构，并且，在形成所述栅极结构之后，在所述第一介质层230表面形成第二介质层，具体形成所述栅极结构和所述第二介质层的步骤请参考图4至图6。
请参考图4，在形成所述第一介质层230后，在所述初始沟道柱220表面和所述第一介质层230表面形成初始栅极结构240。
在本实施例中，所述初始栅极结构240包括：位于所述初始沟道柱220表面和所述第一介质层230表面的初始栅介质层(未图示)，位于所述初始栅介质层表面的初始功函数层(未图示)，以及位于所述初始功函数层表面的初始栅电极层(未图示)。
所述初始栅极结构240用于后续形成栅极结构，所述栅极结构包括栅介质层、位于所述栅介质层表面的功函数层，以及位于所述功函数层表面的栅电极层。所述初始栅介质层为所述栅介质层提供材料，所述初始功函数层为所述功函数层提供材料，所述初始栅电极层为所述栅电极层提供材料。
在本实施例中，所述初始栅介质层的材料为高介电常数的(介电常数大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述初始栅介质层的材料包括氧化硅。
所述初始功函数层的材料包括氮化钛。
所述初始栅电极层的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述初始栅电极层的材料为钨。
在本实施例中，形成所述初始栅极结构240的方法包括：在所述初始沟道柱220表面和所述第一介质层230表面形成栅极结构材料层，所述栅极结构材料层包括，位于所述初始沟道柱220表面和所述第一介质层230表面的栅介质材料层(未图示)，位于所述栅介质材料层表面的功函数材料层(未图示)，以及位于所述功函数材料层表面的栅电极材料层(未图示)；在所述栅电极材料层表面形成栅极结构掩膜层，所述栅极结构掩膜层暴露出部分所述第一介质层230表面的栅电极材料层；以所述栅极结构掩膜层为掩膜，刻蚀所述栅极结构材料层，直至暴露出所述第一介质层230表面。
在本实施例中，刻蚀所述栅极结构材料层的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在形成所述初始栅极结构240后，去除所述栅极结构掩膜层。
请参考图5，在形成所述初始栅极结构240之后，在所述第一介质层230表面形成下层第二介质材料层251，所述下层第二介质材料层251覆盖所述第一介质层230表面的初始栅极结构240，以及部分所述初始栅极结构240的侧壁面；在形成所述下层第二介质材料层251后，回刻蚀所述初始栅极结构240，直至暴露出所述初始沟道柱220部分侧壁面，以形成栅极结构241。
所述第二介质材料层251，一方面用于后续形成第二介质层，另一方面，作为回刻蚀所述初始栅极结构240时的掩膜层，能够在所述回刻蚀工艺的过程中，保护初始栅极结构240不被刻蚀，减少所述回刻蚀工艺对初始栅极结构240造成的损害，从而，形成形貌较好的栅极结构241，以提高半导体结构的性能。
在本实施例中，所述栅极结构241包括：位于所述初始沟道柱220部分侧壁面和所述第一介质层230表面的栅介质层(未图示)，位于所述栅介质层表面的功函数层(未图示)，以及位于所述功函数层表面的栅电极层(未图示)。
所述下层第二介质材料层251的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
在本实施例中，所述下层第二介质材料层251的材料为氧化硅。
在本实施例中，形成所述下层第二介质材料层251的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
在本实施例中，回刻蚀所述初始栅极结构240的工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
请参考图6，在形成所述栅极结构241之后，在所述下层第二介质材料层251表面形成上层第二介质材料层252，所述下层第二介质材料层251和所述上层第二介质材料层252构成第二介质层250。
所述上层第二介质材料层252覆盖所述栅极结构241顶面，以及所述初始沟道柱220和所述阻挡层221的侧壁面。
在本实施例中，所述第一介质层230和所述第二介质层250构成介质结构。
在本实施例中，形成所述上层第二介质材料层252的工艺包括沉积工艺或者旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或原子层沉积工艺等。
所述上层第二介质材料层252的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
在本实施例中，所述上层第二介质材料层252的材料为氧化硅。
请参考图7，在形成所述第二介质层250之后，去除所述阻挡层221；在去除所述阻挡层221后，回刻蚀所述初始沟道柱220，以形成沟道柱222。
在垂直于所述初始沟道柱220侧壁面的方向上，所述沟道柱220具有第一宽度D1，在垂直于所述衬底200表面的方向上，所述沟道柱220具有第一中心线C1。
所述第二介质层250表面高于所述沟道柱222顶面，并且，所述栅极结构241形成于所述沟道柱222侧壁面和部分所述源极掺杂层210表面。具体而言，在本实施例中，所述栅极结构241形成于所述沟道柱222侧壁面和部分所述源极掺杂层210表面是指，所述栅极结构241形成于所述沟道柱222侧壁面和部分所述第一介质层230表面。
在本实施例中，回刻蚀所述初始沟道柱220的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
在本实施例中，在回刻蚀所述初始沟道柱220，以形成所述沟道柱222的同时，在所述第二介质层250内形成初始漏极开口261，所述初始漏极开口261暴露出所述沟道柱222顶面。
所述初始漏极开口261为后续形成漏极掺杂层提供空间。
在本实施例中，后续在所述沟道柱220顶部形成漏极掺杂层，在垂直于所述沟道柱220侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底200表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零。具体形成所述漏极掺杂层的步骤请参考图8至图10。
请参考图8，在形成所述初始漏极开口261后，对所述初始漏极开口261中一侧的侧壁面进行改性处理。
由于对所述初始漏极开口261中一侧的侧壁面进行改性处理，因此，后续刻蚀所述初始漏极开口261另一侧的侧壁面以形成漏极开口时，所述刻蚀工艺能够对所述初始漏极开口261两侧的侧壁面具有不同的刻蚀速度比，以通过所述刻蚀，形成宽度大于所述沟道柱241且相对所述沟道柱241偏心的漏极开口，从而，后续能够在所述漏极开口内，形成宽度大于所述沟道柱241且相对所述沟道柱241偏心的漏极掺杂层，即，能够使所述第二宽度大于所述第一宽度，且所述第一中心线与所述第二中心线之间的间距大于零。
在本实施例中，所述改性处理的工艺包括离子注入工艺。
在本实施例中，所述离子注入工艺所注入的离子为硅离子。
在本实施例中，所述离子注入工艺为单角度注入，注入方向为朝向所述初始漏极开口中一侧的侧壁面的方向，且注入角度为注入方向与衬底表面法线的方向。从而，实现了对初始漏极开口中一侧的侧壁面进行改性处理。
在本实施例中，所述离子注入工艺的工艺参数还包括：离子的注入角度范围为15度～35度。
所述离子的注入角度太大，一方面，容易影响到所述初始漏极开口中另一侧的侧壁面，从而，后续刻蚀另一侧的侧壁面时，刻蚀工艺对两侧的侧壁面之间的刻蚀选择比较小，导致形成的图形的精度较差，不利于提高半导体结构的性能；另一方面，离子还容易在注入时被所述另一侧的侧壁面遮挡，导致初始漏极开口中，靠近底部的需要改性处理的侧壁面难以注入离子，导致影响后续的刻蚀效果，使得形成的图形的精度较差，不利于提高半导体结构的性能。不仅如此，由于需要进行离子注入的对象为初始漏极开口中一侧的侧壁面，该侧壁面为垂直的平面，因此，所述离子的注入角度太小，则离子难以注入进需要改性处理的侧壁面，导致影响后续的刻蚀效果，使得形成的图形的精度较差，不利于提高半导体结构的性能。
综上，选择合适的离子的注入角度范围，即，离子的注入角度范围为15度～35度时，一方面，能够较好的、均匀的对初始漏极开口中，需要改性处理的一侧的侧壁面进行离子注入，改善改性处理的效果，另一方面，能够减少所述离子注入工艺对初始漏极开口中另一侧的侧壁面的影响，从而，有利于提高图形精度，使得半导体结构的性能得到改善。
在本实施例中，所述离子注入工艺的工艺参数还包括：离子注入的能量范围为1.0KeV～1.5KeV；离子注入的剂量范围为1e14 atom/cm2～5e16atom/cm2。
请参考图9，在所述改性处理后，刻蚀所述初始漏极开口261另一侧的侧壁面，以形成漏极开口262，在垂直于所述沟道柱241侧壁面的方向上，所述漏极开口262具有第二宽度D2，所述第二宽度D2大于所述第一宽度D1。
所述漏极开口262为后续形成漏极掺杂层提供空间。从而，后续在所述漏极开口262内形成的漏极掺杂层也能够具有第二宽度D2。
在本实施例中，刻蚀所述初始漏极开口261另一侧的侧壁面的刻蚀工艺包括干法刻蚀工艺。
在本实施例中，所述干法刻蚀工艺的工艺参数包括：采用的气体包括He、NH3和NF3；所述气体的流量包括：He的流量范围为600sccm～2000sccm，所述NH3的流量范围为100sccm～500sccm，所述NF3的流量范围为10sccm～200sccm；气体压强的范围为1毫托～20毫托。
请参考图10，在所述漏极开口262内形成漏极掺杂层270。
在垂直于所述沟道柱241侧壁面的方向上，所述漏极掺杂层270具有第二宽度D2，所述第二宽度D2大于所述第一宽度D1，在垂直于所述衬底表面的方向上，所述漏极掺杂层270具有第二中心线C2，并且，所述第一中心线C1与所述第二中心线C2之间的间距大于零。
所述第二宽度D2大于所述第一宽度D1，即，增加了漏极掺杂层270的宽度，并且，所述第一中心线C1与所述第二中心线C2之间的间距大于零，即，使所述漏极掺杂层270相对所述沟道柱222偏心，因此，能够为后续在所述第二源漏掺杂层270上形成的第二电互连结构，提供范围更大的形成位置，即，能够增加第二电互连结构的落点范围，从而，增加了形成第二电互连结构的工艺窗口大小。通过增加形成第二电互连结构的工艺窗口大小，不仅能够减小所述第二电互连结构与所述漏极掺杂层270之间的接触电阻，还能够减少所述第二电互连结构与半导体结构中其他结构之间，例如是后续形成的第三电互连结构或第一电互连结构之间的短路缺陷，并使所述第二电互连结构能够与所述漏极掺杂层270之间电互连，即，更好地使所述第二电互连结构形成良好的电互连，从而，增加了半导体结构的可靠性，提高了半导体结构的性能。
不仅如此，由于为后续在所述漏极掺杂层270上形成的第二电互连结构，提供范围更大的形成位置，因此，当所述第二电互连结构与若干电互连结构相邻时，例如在本实施例中，与后续形成的第一电互连结构和第三电互连结构相邻时，能够通过调整所述第二电互连结构的位置，增加第一电互连结构或第三电互连结构与所述第二电互连结构之间的间距，从而，能够平衡所述第二电互连结构与各相邻的电互连结构之间的间距，例如能够平衡所述第二电互连结构与所述第一电互连结构，以及所述第二电互连结构和第三电互连结构之间的间距。通过平衡所述第二电互连结构与各相邻的电互连结构之间的间距，减小了与所述第二电互连结构之间具有较小间距的电互连结构，与所述第二电互连结构之间的寄生电容，平衡了所述第二电互连结构与各相邻的电互连结构之间的寄生电容，以提高半导体结构的性能。
形成所述漏极掺杂层270的工艺包括外延生长工艺。
在本实施例中，在外延生长形成所述漏极掺杂层270的同时，对所述漏极掺杂层270进行原位掺杂。
当后续形成的栅极结构用于形成P型器件时，所述漏极掺杂层270的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
当后续形成的栅极结构用于形成N型器件时，所述漏极掺杂层270的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
请参考图11，在所述漏极掺杂层270上形成第二电互连结构292，所述第二电互连结构292与所述漏极掺杂层270电互连。
在本实施例中，在垂直于所述衬底200表面的方向上，所述第二电互连结构292具有第三中心线C3，并且，所述第三中心线C3与所述第一中心线C1之间的间距大于零。
在本实施例中，还在所述源极掺杂层210表面形成第一电互连结构291，所述第一电互连结构291与所述源极掺杂层210电互连。
在本实施例中，在垂直于所述衬底200表面的方向上，所述第一电互连结构291具有第四中心线C4，并且，所述第一中心线C1与所述第四中心线C4之间的间距小于所述第三中心线C3和所述第四中心线C4之间的间距。
在本实施例中，还在所述源极掺杂层210表面的栅极结构241上形成第三电互连结构293，所述第三电互连结构293与所述栅极结构241电互连。
在本实施例中，在垂直于所述衬底200表面的方向上，所述第三电互连结构293具有第五中心线C5，并且，所述第一中心线C1与第五中心线C5之间的间距大于所述第三中心线C3和所述第五中心线C5之间的间距。
在其他实施例中，所述第一中心线与所述第四中心线之间的间距大于所述第三中心线和所述第四中心线之间的间距，并且，所述第一中心线与第五中心线之间的间距小于所述第三中心线和所述第五中心线之间的间距。
在本实施例中，在形成所述第一电互连结构291、第二电互连结构292以及第三电互连结构293之前，在所述第二介质层250表面和所述漏极掺杂层270表面形成第三介质层280。
在本实施例中，形成所述第一电互连结构291的方法包括：在所述介质结构和所述第三介质层280内形成第一开口(未图示)，所述第一开口暴露出所述源极掺杂层210表面；在所述第一开口内形成所述第一电互连结构291。
在本实施例中，所述第一电互连结构291的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，形成所述第二电互连结构292的方法包括：在所述第三介质层280和所述漏极掺杂层270内形成第二开口(未图示)；在所述第二开口内形成所述第二电互连结构292。
在本实施例中，所述第二电互连结构292的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，形成所述第三电互连结构293的方法包括：在所述第二介质层250和所述第三介质层280内形成第三开口(未图示)，所述第三开口暴露出所述源极掺杂层210表面的栅极结构241的部分表面；在所述第三开口内形成所述第三电互连结构293。
在本实施例中，所述第三电互连结构293的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图11，包括：衬底200，以及位于所述衬底200上的源极掺杂层210；位于所述源极掺杂层210上的沟道柱222，在垂直于所述沟道柱222侧壁面的方向上，所述沟道柱222具有第一宽度D1，在垂直于所述衬底200表面的方向上，所述沟道柱222具有第一中心线C1；位于所述沟道柱222顶部的漏极掺杂层270，在垂直于所述沟道柱222侧壁面的方向上，所述漏极掺杂层270具有第二宽度D2，所述第二宽度D2大于所述第一宽度D1，在垂直于所述衬底200表面的方向上，所述漏极掺杂层270具有第二中心线C2，并且，所述第一中心线C1与所述第二中心线C2之间的间距大于零。
所述第二宽度D2大于所述第一宽度D1，即，增加了漏极掺杂层270的宽度，并且，所述第一中心线C1与所述第二中心线C2之间的间距大于零，即，使所述漏极掺杂层270相对所述沟道柱222偏心，因此，能够为所述第二电互连结构292，提供范围更大的形成位置，即，能够增加第二电互连结构的落点范围，从而，增加了形成第二电互连结构292的工艺窗口。通过增加形成第二电互连结构292的工艺窗口大小，不仅能够减小所述第二电互连结构292与所述漏极掺杂层270之间的接触电阻，还能够减少所述第二电互连结构292与半导体结构中其他结构之间，例如：与第三电互连结构293或第一电互连结构291之间的短路缺陷，并使所述第二电互连结构292能够与所述漏极掺杂层270之间电互连，即，更好地使所述第二电互连结构292形成良好的的电互连，从而，增加了半导体结构的可靠性，提高了半导体结构的性能。
不仅如此，由于为后续在所述漏极掺杂层上形成的第二电互连结构，提供范围更大的形成位置，因此，当所述第二电互连结构292与若干电互连结构相邻时，能够通过调整所述第二电互连结构292位置，增加与所述第二电互连结构292之间具有较小间距的电互连结构，与所述第二电互连结构292之间的间距，从而，能够平衡所述第二电互连结构292与各相邻的电互连结构之间的间距，进而减小了与所述第二电互连结构292之间具有较小间距的电互连结构，与所述第二电互连结构292之间的寄生电容，平衡了所述第二电互连结构292与各相邻的电互连结构之间的寄生电容，以提高半导体结构的性能。
在本实施例中，所述半导体结构还包括：位于所述沟道柱222侧壁面和部分所述源极掺杂层210表面的栅极结构241。
所述衬底200的材料为半导体材料。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
所述沟道柱222的材料为半导体材料。
在本实施例中，所述沟道柱222的材料为硅。
在其他实施例中，所述沟道柱的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅或者绝缘体上锗等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述源极掺杂层210内具有掺杂离子。
当所述栅极结构241用于形成P型器件时，所述源极掺杂层210的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
当所述栅极结构241用于形成N型器件时，所述源极掺杂层210的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
在本实施例中，所述漏极掺杂层270内具有掺杂离子。
当所述栅极结构241用于形成P型器件时，所述漏极掺杂层270的材料包括硅、锗或硅锗；所述掺杂离子为P型离子，所述掺杂离子包括硼离子、硼氟离子或铟离子。
当所述栅极结构241用于形成N型器件时，所述漏极掺杂层270的材料包括硅、砷化镓或铟镓砷；所述掺杂离子为N型离子，所述掺杂离子包括磷离子、砷离子或锑离子。
在本实施例中，所述栅极结构241包括：位于所述沟道柱222侧壁面和所述源极掺杂层210表面栅介质层(未图示)、位于所述栅介质层表面的功函数层(未图示)，以及位于所述功函数层表面的栅电极层(未图示)。
在本实施例中，所述栅介质层的材料为高介电阐述(介电常数大于3.9)的材料，包括氮化硅、氧化钛、氧化铝、氧化铪，氧化钽和氧化镧等。在其他实施例中，所述栅介质层的材料包括氧化硅。
所述功函数层的材料包括氮化钛。
所述栅电极层的材料包括金属材料，例如是钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述栅电极层的材料为钨。
在本实施例中，所述半导体结构还包括：位于所述漏极掺杂层270上的第二电互连结构292，所述第二电互连结构292与所述漏极掺杂层270电互连。在垂直于所述衬底200表面的方向上，所述第二电互连结构292具有第三中心线C3，并且，所述第三中心线C3与所述第一中心线C1之间的间距大于零。
在本实施例中，所述半导体结构还包括：位于所述源极掺杂层210表面的第一电互连结构291，所述第一电互连结构291与所述源极掺杂层210电互连。在垂直于所述衬底200表面的方向上，所述第一电互连结构291具有第四中心线C4，并且，所述第一中心线C1与所述第四中心线C4之间的间距小于所述第三中心线C3和所述第四中心线C4之间的间距。
在本实施例中，所述半导体结构还包括：位于所述源极掺杂层210表面的栅极结构241上的第三电互连结构293，所述第三电互连结构293与所述栅极结构241电互连。在垂直于所述衬底200表面的方向上，所述第三电互连结构293具有第五中心线C5，并且，所述第一中心线C1与第五中心线C5之间的间距大于所述第三中心线C3和所述第五中心线C5之间的间距。
在其他实施例中，所述第一中心线与所述第四中心线之间的间距大于所述第三中心线和所述第四中心线之间的间距，并且，所述第一中心线与第五中心线之间的间距小于所述第三中心线和所述第五中心线之间的间距。
在本实施例中，所述第一电互连结构291的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述第二电互连结构292的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述第三电互连结构293的材料包括钨、钴、铜、镍、钛和氮化钛中一种或多种的组合。
在本实施例中，所述半导体结构还包括：介质结构，所述介质结构包括第一介质层230，以及位于所述第一介质层230上的第二介质层250，所述第一介质层230位于所述源极掺杂层210和所述栅极结构241之间，所述第二介质层250表面高于所述沟道柱222顶面。
所述第一介质层230的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述第一介质层230的材料为氧化硅。
在本实施例中，所述第二介质层250包括位于所述第一介质层230表面的下层第二介质材料层251，以及位于所述下层第二介质材料层251表面的上层第二介质材料层252，所述上层第二介质材料层252覆盖所述栅极结构241顶面，以及所述沟道柱222的侧壁面。
所述下层第二介质材料层251的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述下层第二介质材料层251的材料为氧化硅。
所述上层第二介质材料层252的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述上层第二介质材料层252的材料为氧化硅。
在本实施例中，所述半导体结构还包括：位于所述第二介质层250表面的第三介质层280，所述第三介质层280环绕所述第一电互连结构291、第二电互连结构292以及第三电互连结构293。
所述第三介质层280的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述第三介质层280的材料为氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，并且，在所述衬底上形成源极掺杂层；
在所述源极掺杂层上形成沟道柱，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，在垂直于所述衬底表面的方向上，所述沟道柱具有第一中心线；
在所述沟道柱顶部形成漏极掺杂层，在垂直于所述沟道柱侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零；
在形成所述沟道柱之后，在所述源极掺杂层表面形成第一介质层；在所述第一介质层表面形成第二介质层，所述第二介质层表面高于所述沟道柱顶面；
形成所述沟道柱的方法包括：在形成所述第一介质层之前，在所述源极掺杂层表面形成初始沟道柱，回刻蚀所述初始沟道柱，以形成所述沟道柱；形成所述漏极掺杂层的方法包括：在回刻蚀所述初始沟道柱，以形成所述沟道柱的同时，在所述第二介质层内形成初始漏极开口，所述初始漏极开口暴露出所述沟道柱顶面；在形成所述初始漏极开口后，对所述初始漏极开口中一侧的侧壁面进行改性处理；在所述改性处理后，刻蚀所述初始漏极开口另一侧的侧壁面，以形成漏极开口，在垂直于所述沟道柱侧壁面的方向上，所述漏极开口具有第二宽度，所述第二宽度大于所述第一宽度；
在所述漏极开口内形成所述漏极掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述沟道柱侧壁面和部分所述源极掺杂层表面形成栅极结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一介质层之后，且在形成所述形成第二介质层之前，形成所述栅极结构。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述初始沟道柱后，在所述初始沟道柱顶面形成阻挡层；在形成所述第二介质层之后，去除所述阻挡层；在去除所述阻挡层后，回刻蚀所述初始沟道柱，以形成所述沟道柱。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述改性处理的工艺包括离子注入工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺所注入的离子为硅离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述离子注入工艺为单角度注入，注入方向为朝向所述初始漏极开口中一侧的侧壁面的方向，且注入角度为注入方向与衬底表面法线的方向。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的工艺参数还包括：离子的注入角度范围为15度～35度。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述漏极掺杂层上形成第二电互连结构，所述第二电互连结构与所述漏极掺杂层电互连。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述源极掺杂层表面形成第一电互连结构，所述第一电互连结构与所述源极掺杂层电互连。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：在所述源极掺杂层表面的栅极结构上形成第三电互连结构，所述第三电互连结构与所述栅极结构电互连。
12.一种半导体结构，采用权利要求1至11任一项所述的半导体结构的形成方法所形成，其特征在于，包括：
衬底，以及位于所述衬底上的源极掺杂层；
位于所述源极掺杂层上的沟道柱，在垂直于所述沟道柱侧壁面的方向上，所述沟道柱具有第一宽度，在垂直于所述衬底表面的方向上，所述沟道柱具有第一中心线；
位于所述沟道柱顶部的漏极掺杂层，在垂直于所述沟道柱侧壁面的方向上，所述漏极掺杂层具有第二宽度，所述第二宽度大于所述第一宽度，在垂直于所述衬底表面的方向上，所述漏极掺杂层具有第二中心线，并且，所述第一中心线与所述第二中心线之间的间距大于零。
13.如权利要求12所述的半导体结构，其特征在于，还包括：位于所述漏极掺杂层上的第二电互连结构，在垂直于所述衬底表面的方向上，所述第二电互连结构具有第三中心线，并且，所述第三中心线与所述第一中心线之间的间距大于零。
14.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述源极掺杂层表面的第一电互连结构，在垂直于所述衬底表面的方向上，所述第一电互连结构具有第四中心线，并且，所述第一中心线与所述第四中心线之间的间距小于所述第三中心线和所述第四中心线之间的间距。
15.如权利要求14所述的半导体结构，其特征在于，还包括：位于所述沟道柱侧壁面和部分所述源极掺杂层表面的栅极结构，以及位于所述源极掺杂层表面的栅极结构上的第三电互连结构，所述第三电互连结构与所述栅极结构电互连，在垂直于所述衬底表面的方向上，所述第三电互连结构具有第五中心线，并且，所述第一中心线与第五中心线之间的间距大于所述第三中心线和所述第五中心线之间的间距。
16.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述源极掺杂层表面的第一电互连结构，在垂直于所述衬底表面的方向上，所述第一电互连结构具有第四中心线，并且，所述第一中心线与所述第四中心线之间的间距大于所述第三中心线和所述第四中心线之间的间距。
17.如权利要求16所述的半导体结构，其特征在于，还包括：位于所述沟道柱侧壁面和部分所述源极掺杂层表面的栅极结构，以及位于所述源极掺杂层表面的栅极结构上的第三电互连结构，所述第三电互连结构与所述栅极结构电互连，在垂直于所述衬底表面的方向上，所述第三电互连结构具有第五中心线，并且，所述第一中心线与第五中心线之间的间距小于所述第三中心线和所述第五中心线之间的间距。
18.如权利要求15或17所述的半导体结构，其特征在于，还包括：介质结构，所述介质结构包括第一介质层，以及位于所述第一介质层上的第二介质层，所述第一介质层位于所述源极掺杂层和所述栅极结构之间，所述第二介质层表面高于所述沟道柱顶面。
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