CN108140411B - 存储器写入驱动、方法、和系统 - Google Patents

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Abstract

公开了用于非易失性存储器设备的操作的方法、系统和设备。通过控制施加到非易失性存储器设备的端子的电流和电压，可以在写入操作中将非易失性存储器设备置于多个存储器状态中的任何一个中。例如，写入操作可以跨非易失性存储器设备的端子施加编程信号，该编程信号具有特定电流和特定电压以用于将非易失性存储器设备置于特定存储器状态中。

Description

存储器写入驱动、方法、和系统
技术领域
公开了利用存储器设备的技术。
背景技术
非易失性存储器是这样一类存储器：其中存储器单元或元件在供应给设备的电力被移除后不会失去其状态。例如，用可以在两个方向上磁化的铁氧体环制成的最早的计算机存储器是非易失性的。随着半导体技术发展到更高级别的小型化，铁氧体器件被放弃用于更常见的易失性存储器，例如DRAM(动态随机存取存储器)和SRAM(静态RAM)。
一种类型的非易失性存储器，电可擦除可编程只读存储器(EEPROM)设备具有大单元面积并且可能需要晶体管栅极上的大电压(例如从12.0至21.0伏)来写入或擦除。而且，擦除或写入时间通常是几十微秒的量级。EEPROM的一个限制因素是擦除/写入周期的次数限制为不超过600,000次，或者105-106的量级。通过扇区化存储器阵列，使得可以在称为EEPROM的闪存设备中一次性擦除“页面”(例如，子阵列)，半导体工业已经不再需要在EEPROM和非易失性晶体管之间的通栅(pass-gate)开关晶体管。在闪存设备中，为了速度和更高的位密度，牺牲了保持随机存取(擦除/写入单个位)的能力。
最近，FeRAM(铁电RAM)提供了低功耗、相对高的写入/读取速度以及超过100亿次读/写周期的耐用性。类似地，磁存储器(MRAM)提供了高写入/读取速度和耐用性，但具有高成本溢价和更高的功耗。例如，这些技术都不能达到闪存设备的密度。因此，闪存仍是可选的一种非易失性存储器。尽管如此，人们普遍认识到闪存技术可能无法在65纳米(nm)以下轻松缩放；因此正在积极寻求能够缩放到更小尺寸的新型非易失性存储器设备。
考虑用于替换闪存设备的技术包括基于某些材料的存储器，这些材料呈现与材料的相变相关联的电阻变化(至少部分由晶体结构中原子的长程排序确定)。在称为相变存储器(PCM/PCRAM)设备的一种类型的可变电阻存储器中，当存储器元件短暂熔化然后冷却至导电结晶态或非导电非晶态时，电阻发生变化。典型的材料各不相同，可能包括GeSbTe，其中Sb和Te可以与元素周期表中具有相同或相似属性的其它元素进行交换。然而，这些基于电阻的存储器尚未证明具有商业价值，因为它们在导电状态和绝缘状态之间的转变取决于物理结构现象(例如，在高达600摄氏度时熔化)以及返回到固态，这无法被充分地控制用于许多应用中的有用存储器。
另一种可变电阻存储器类别包括响应于初始高“成形”电压和电流以激活可变电阻功能的材料。这些材料可以包括例如PrxCayMnzO∈，其中x、y、z和∈是可变的化学计量；诸如CuO、CoO、VOx、NiO、TiO2、Ta2O5之类的过渡金属氧化物(TMO)；以及诸如Cr、SrTiO3之类的一些钙钛矿。这些存储器类型中的几种存在并且落入电阻式RAM(ReRAM)或导电桥式RAM(CBRAM)的分类中，以区别于硫属化物类型的存储器。假定这些RAM中的电阻切换至少部分是由于通过电铸过程形成了连接顶部和底部导电端子的狭窄导电路径或丝状物(filament)，虽然这种导电丝状物的存在仍然是一个争议问题。由于ReRAM/CBRAM的操作对温度的依赖性很强，所以ReRAM/CBRAM中的电阻切换机制也可能与温度高度地相关。另外，由于丝状物的形成和移动是随机的，这些系统可随机运行。其它类型的ReRAM/CBRAM还可能表现出不稳定的品质。此外，ReRAM/CBRAM中的电阻切换经过许多存储器周期后易于疲劳。也就是说，在存储器状态多次被改变之后，导电状态与绝缘状态之间的电阻的差可能显著改变。在商业存储器设备中，这样的改变可能会使存储器超出规格并使其不可用。
鉴于在形成随时间和温度稳定的薄膜电阻切换材料时的固有困难，可工作的电阻切换存储器仍然是一个挑战。此外，由于高电流、电铸、在合理的温度和电压范围内没有可测量的存储器读取或写入窗口、以及诸如随机行为之类的许多其它问题，迄今为止开发的所有电阻切换机制本质上都不适用于存储器。因此，本领域仍然需要确定性的具有低功耗、高速度、高密度和稳定性的非易失性存储器，并且尤其是可以缩放到远低于65纳米(nm)的特征尺寸的这种存储器。
附图说明
图1A示出了CES设备的电流密度相对于电压的曲线图；
图1B是到CES设备的等效电路的示意图；
图2是存储器电路的示意图；
图3A、3B和3C是感测电路的替代实施方式的示意图；
图4A、4B和4C是写入电路的替代实施方式的示意图；
图5A至5M是位单元的替代架构的示意图；
图6A和6B是位单元的替代架构的时序图；
图7A至7E是位单元的替代架构的示意图；以及
图8A至8G是位单元的替代架构的示意图。
具体实施方式
本公开的特定实施例包含相关电子材料(CEM)以形成相关电子开关(CES)。在该上下文中，CES可能表现出由电子相关性而不是固态结构相变(例如，如以上讨论的，相变存储器(PCM)设备中的晶体/非晶体或电阻性RAM设备中的丝状物形成和导电)而引起的突然的导体/绝缘体转变。例如，CES中突然的导体/绝缘体转变可以响应于量子力学现象，而不是熔化/固化或丝状物形成。可以在若干方面中的任何一个方面理解CEM存储器设备中的导电状态与绝缘状态之间的这种量子力学转变。
可以参考Mott(莫特)转变来理解CES在绝缘状态和导电状态之间的量子力学转变。在Mott转变中，如果发生Mott转变条件，则材料可以从绝缘状态切换到导电状态。标准可由条件(nC)1/3a＝0.26来定义，其中，nC是电子的浓度并且“a”是玻尔(Bohr)半径。如果达到临界载流子浓度使得满足Mott标准，则可发生Mott转变并且状态将从高电阻/电容变为低电阻/电容。
Mott转变可由电子的局部化来控制。随着载流子被局部化，电子之间的强库仑相互作用将材料的能带分离以形成绝缘体。当电子不再局部化时，弱的库仑相互作用可能主导能带分离，导致金属(导电)能带。这有时被解释为“拥挤的电梯”现象。当电梯内只有少数人时，人们可以轻松地移动，这类似于导电状态。另一方面，当电梯达到一定的人群密度时，人们不能再移动，这类似于绝缘状态。然而应理解，如同所有经典的量子现象解释一样，为了说明的目的而提供的这种经典解释，仅仅是一种不完全的类比并且所要求保护的主题不受限制于方面。
在特定实施方式中，电阻切换集成电路存储器可以包括：包括CES设备的电阻切换存储器单元；写入电路，用于根据提供给存储器单元的信号将电阻切换存储器单元置于第一电阻状态或第二电阻状态，其中CES在第二电阻状态下的电阻高于在第一电阻状态下的电阻；以及读取电路，用于感测存储器单元的状态并提供与感测到的存储器单元的状态相对应的电信号。处于第二存储器单元状态的CES的电阻可以是第一存储器单元状态下的电阻的100倍以上。在特定的实施方式中，CES设备可以响应于CES设备的大部分体积中的Mott转变切换电阻状态。CES设备可以包括从包括铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌的组中选择的材料(其可以链接到诸如氧之类的阳离子或其它类型的配体)或其组合。
在特定实施例中，CES设备可以形成为“CEM随机存取存储器(CeRAM)”设备。在该上下文中，CeRAM设备包括这样的材料：该材料可以至少部分地基于材料的至少一部分利用量子力学Mott转变在导电状态和绝缘状态之间的转变而在多个预定的可检测存储器状态之间转变。在该上下文中，“存储器状态”是指存储器设备的可检测状态，其指示值、符号、参数或条件(仅提供一些示例)。在一个特定实施方式中，如下所述，存储器设备的存储器状态可以至少部分地基于在读取操作中在存储器设备的端子上检测到的信号来检测。在另一特定实施方式中，如下所述，存储器设备可被置于特定存储器状态以通过在“写入操作”中跨存储器设备的端子应用一个或多个信号来表示或存储特定值、符号或参数。
在特定实施方式中，CES元件可以包括夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，材料可以在前述的导电和绝缘存储器状态之间转变。如下文在特定示例性实施方式中所讨论的，夹在导电端子之间的CES元件的材料可以通过跨端子施加具有电压Vreset和电流Ireset的第一编程信号而被置于绝缘或高阻抗存储器状态，或者通过跨端子施加具有电压Vset和电流Iset的第二编程信号而被置于导电或低阻抗存储器状态。在该上下文中，应当理解，诸如“导电或低阻抗”存储器状态和“绝缘或高阻抗”存储器状态之类的术语是相对术语，并且不针对用于阻抗或电导的任何特定量或值。例如，当存储器设备处于被称为绝缘或高阻抗存储器状态的第一存储器状态中时，与存储器设备处于被称为导电或低阻抗存储器状态的第二存储器状态中时相比，存储器设备更不导电(或更绝缘)。
在特定实施方式中，CeRAM存储器单元可以包括形成在半导体上的金属/CEM/金属(M/CEM/M)堆叠。例如，这样的M/CEM/M堆叠可以形成在二极管上。在示例实施例中，这样的二极管可以从包括结型二极管和肖特基(Schottky)二极管的组中选择。在该上下文中，应当理解“金属”意为导体，即任何起金属作用的材料，包括例如多晶硅或掺杂半导体。
图1A示出了根据实施例的针对CES设备的电流密度相对于跨端子(未示出)的电压的曲线图。至少部分地基于施加到CES设备的端子的电压(例如，在写入操作中)，可以将CES设备置于导电状态或绝缘状态。例如，施加电压Vset和电流密度Jset可以将CES设备置于导电存储器状态，并且施加电压Vreset和电流密度Jreset可以将CES设备置于绝缘存储器状态。在将CES设备置于绝缘状态或导电状态之后，CES设备的特定状态可以通过施加电压Vread(例如，在读取操作中)和检测CES设备的端子处的电流或电流密度进行检测。
根据实施方式，图1A的CES设备可以包括例如钙钛矿、Mott绝缘体、电荷交换绝缘体、以及Anderson无序绝缘体之类的任何TMO。在特定实施方式中，CES设备可以由诸如氧化镍、氧化钴、氧化铁、氧化钇、以及钙钛矿(peroskovites，诸如掺Cr钛酸锶、钛酸镧)、以及包括镨钙锰氧化物(praesydium calcium manganate)和镨镧锰氧化物(praesydiumlanthanum manganite)的锰酸盐(manganate)家族之类的切换材料形成(仅提供一些示例)。具体地，包含具有不完全d和f轨道外壳(orbital shell)的元素的氧化物可以表现出足够的电阻切换属性以用在CES设备中。在实施例中，可以在不进行电铸的情况下制备CES设备。其他实施方式可以采用其他过渡金属化合物而不偏离所要求保护的主题。例如，可以使用{M(chxn)2Br}Br2和其他这样的金属配合物而不偏离所要求保护的主题的范围，其中M可以包括Pt、Pd或Ni，并且chxn包括1R、2R-环己烷二胺。
图1A的CES设备可以包括为TMO金属氧化物可变电阻材料的材料，但应当理解这些仅是示例性的并且不旨在限制所要求保护的主题。具体实施方式也可以采用其他可变电阻材料。公开了氧化镍NiO作为一种具体的TMO。本文所讨论的NiO材料可以掺杂有外部配体，其可以稳定可变电阻属性。具体地，本文公开的NiO可变电阻材料可以包括含碳配体，其可以由NiO(Cx)来表示。这里，本领域技术人员可以简单地通过配平化合价确定任何特定含碳配体和含碳配体与NiO的任何特定组合的x值。在另一个特定示例中，掺杂有外部配体的NiO可以表示为NiO(Lx)，其中Lx是配体元素或化合物，并且x指示用于一个单位NiO的配体的单位数目。本领域技术人员可以简单地通过配平化合价来确定任何特定配体和配体与NiO或任何其他过渡金属的任何特定组合的x的值。
如果施加充足的偏压(例如，超过能带分离势能)并且满足上述Mott条件(注入的电子空穴＝切换区域中的电子)，则CES设备可以经由Mott转变从导电状态快速地切换到绝缘体状态。这可能发生在图1A中的曲线的点108处。在该点处，电子不再被屏蔽并且变得局部化。这种相关可能导致强电子-电子相互作用势能，其将能带分离以形成绝缘体。当CES设备仍然处于绝缘状态时，电流可能通过电子空穴的传输而生成。如果跨CES的端子施加充足的偏压，则电子可以通过金属-绝缘体-金属(MIM)设备的势垒被注入到MIM二极管中。如果注入了充足的电子并且跨端子施加了充足的势能以将CES设备置于设置状态，则电子的增加可能屏蔽电子并消除电子的局部化，这可能会破坏形成金属的能带分离势能。
根据实施例，可以通过至少部分地基于在写入操作中受限的外部电流而确定的外部施加的“符合性(compliance)”条件，来控制CES设备中的电流，以将CES设备置于绝缘状态。这种外部施加的符合性电流还可以设置针对后续的复位操作的电流密度的条件以将CES置于导电状态。如图1A的特定实施方式中所示，在点116处在写入操作期间施加的用于将CES设备置于绝缘状态的电流密度Jcomp可以确定用于在后续写入操作中将CES置于导电状态的符合性条件。如图所示，CES设备可以随后通过在点108处于电压Vreset下施加电流密度Jreset≥Jcomp而被置于导电状态，其中Jcomp从外部施加。
因此，符合性可以在CES设备中设置多个电子，这些电子将被空穴“捕获”用于Mott转变。换言之，在写入操作中施加的用于将CES设备置于导电存储器状态的电流可以确定要注入到CES设备的空穴的数量，以用于随后将CES设备转变到绝缘存储器状态。
如上所述，在点108处，复位条件可能响应于Mott转变而发生。如上文指出的，这样的Mott转变可以在CES设备中的下列条件下发生：其中电子浓度n等于电子空穴浓度p。根据表达式(1)可以将该条件建模如下：
Figure BDA0001622452470000071
其中：
λTF是托马斯费米(Thomas Fermi)屏蔽长度；并且
C是常数。
根据实施例，响应于由跨CES设备的端子施加的电压信号注入空穴，可存在图1A所示的曲线图的区域104中的电流或电流密度。这里，当跨CES设备的端子施加临界电压VMI时，在电流IMI处，空穴的注入可以满足导电状态到绝缘状态转变的Mott转变标准。这可以根据表达式(3)建模如下：
Figure BDA0001622452470000072
Q(VMI)＝qn(VMI) (3)
其中，Q(VMI)是注入的带电的(空穴或电子)，并且是所施加电压的函数。
用于实现Mott转变的电子空穴的注入可以发生在能带之间并且响应于临界电压VMI和临界电流IMI而发生。通过使电子浓度n等于电荷浓度以根据表达式(1)由表达式(3)中的IMI注入空穴来引起Mott转变，这种临界电压VMI对托马斯费米屏蔽长度(Thomas Fermiscreening length)λTF的依赖性可以根据表达式(4)建模如下：
Figure BDA0001622452470000081
其中：
ACeRam是CES元件的横截面面积；以及
Jreset(VMI)是通过CES元件的电流密度，该电流密度将以临界电压VMI施加到CES元件，以将CES元件置于绝缘状态。
根据实施例，通过注入充足数量的电子以满足Mott转变标准，可以将CES元件置于导电存储器状态(例如，通过从绝缘存储器状态的转变)。
在将CES转变为导电存储器状态时，由于已经注入了充足的电子并且跨CES设备的端子的势能克服了临界切换势能(例如，Vset)，所以注入的电子开始屏蔽并且使得双占据的电子去局部化以反转歧化反应和闭合能带间隙。用于在允许转变到导电存储器状态的临界电压VMI下将CES转变为导电存储器状态的电流密度Jset(VMI)可以根据如下表达式(5)表达：
Figure BDA0001622452470000082
其中：aB是Bohr半径。
根据实施例，用于在读取操作中检测CES设备的存储器状态的“读取窗口”102可以被设置为在读取电压Vread下当CES设备处于绝缘状态时曲线图1A的106部分和当CES设备处于导电状态时曲线图1A的104部分之间的差。在特定实施方式中，读取窗口102可以用于确定构成CES设备的材料的托马斯费米屏蔽长度λTF。例如，在电压Vreset下，电流密度Jreset和Jset可以根据如下表达式(6)进行相关：
Figure BDA0001622452470000091
在另一实施例中，用于在写入操作中将CES设备置于绝缘或导电存储器状态的“写入窗口”110可以被设定为Vreset(在Jreset处)和Vset(在Jset处)之间的差。建立|Vset|>|Vreset|允许实现在导电状态和绝缘状态之间的切换。Vreset可能大约处于由于相关引起的能带分离势能处，并且Vset可能大约为频带分离电势的两倍。在特定实施方式中，写入窗口110的大小可以至少部分地由CES设备的材料和掺杂来确定。
CES设备中从高电阻/电容到低电阻/电容的转变可以由CES设备的单一阻抗来表示。图1B描绘了诸如可变阻抗器设备124之类的示例性可变阻抗器设备(诸如CES设备)的等效电路的示意图。如上所述，可变阻抗器设备124可以包括可变电阻和可变电容两者的特性。例如，在实施例中，用于可变阻抗器设备的等效电路可以包括可变电阻器，例如与可变电容器(诸如可变电容器128)并联的可变电阻器126。当然，虽然在图1B中描绘可变电阻器126和可变电容器128包括分立组件，但可变阻抗器设备(诸如可变阻抗器设备124)可以包括大体上均匀的CEM，其中该CEM包括可变电容和可变电阻的特性。下面的表1描绘了示例性可变阻抗器设备(诸如，可变阻抗器设备100)的示例真值表。
电阻 电容 阻抗
R<sub>high</sub>(V<sub>applied</sub>) C<sub>high</sub>(V<sub>applied</sub>) Z<sub>high</sub>(V<sub>applied</sub>)
R<sub>low</sub>(V<sub>applied</sub>) C<sub>low</sub>(V<sub>applied</sub>)～0 Z<sub>low</sub>(V<sub>applied</sub>)
表1
图2是根据实施例的存储器电路的示意图。位单元电路200可以包括一个或多个存储器元件(例如，非易失性存储器元件)，该存储器元件包括CES设备。在该上下文中，如本文所指的“位单元”或“位单元电路”包括能够将值、符号或参数表示为状态的电路或电路的一部分。例如，位单元可以包括能够将值、符号或参数表示为存储器设备的存储器状态的一个或多个存储器设备。在特定实施方式中，位单元可以将值、符号或参数表示为单个位或多个位。
根据实施例，位单元电路200可以包括具有类似于上面结合图1讨论的CES设备的表现的存储器元件。例如，通过独立地控制在“写入操作”中跨存储器元件的端子施加的电压和电流，位单元200中的存储器元件可以被置于特定存储器状态(例如，导电或低阻抗存储器状态或绝缘或高阻抗存储器状态)。如以下在特定实施方式中讨论的，可以通过施加被控制以跨存储器设备的端子提供临界电流和电压的信号来执行这种写入操作，以将存储器设备置于特定的存储器状态。通过响应于信号PRN的电压下降通过闭合晶体管M0以将位线BL与电压RVDD＝0.4V连接来对位线BL预充电，可以在“读取操作”中检测或感测到位单元200中的存储器元件的存储器状态。响应于信号PRN的电压的增加，晶体管M0可以随后打开，之后响应于信号RD_Col_Sel的电压的增加而闭合晶体管M3以将位线BL连接到感测电路203。在该上下文中，“位线”包括导体，该导体可连接到存储器元件的至少一个端子以在写入操作期间发送改变存储器元件的存储器状态的信号，或者在读取操作期间发送指示存储器元件的当前存储器状态的信号。感测电路203可以基于读取操作中从位线BL到晶体管M3的电流或电压的幅度来检测位单元200中的存储器元件的存储器状态。输出信号可以具有指示位单元200的当前存储器状态(例如，作为“1”，“0”或其他符号)的电压。在读取操作的一个示例中，为了检测存储器元件的当前存储器状态，可以控制跨位单元200中的存储器元件的端子施加的信号的电压，以便不可检测地改变存储器元件的当前存储器状态。
图5A至8G针对包括CES设备或元件以存储特定存储器状态的位单元电路的具体实施方式。尽管以下说明提供CeRAM设备或非易失性存储器元件作为能够维持存储器状态的位单元中的设备的具体示例，但应当理解的是，这些仅是示例的实施方式。例如，应该认识到，被适配用于除了非易失性存储器设备或CeRAM设备以外的目的的CES可以用于在写入操作中存储特定存储器状态(例如，导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)，该存储器状态在后续读取操作中可检测到，并且所要求保护的主题不限于CeRAM或非易失性存储器设备的实施方式。
在图3A至3C的示意图中示出了感测电路203的特定示例实施方式。如特定示例实施方式中所示，感测电路可以包括单端感测放大器电路，其包括如图3A所示的电压模式放大器或如图3C所示的电流模式放大器。图3A的特定实施方式包括由场效应晶体管(FET)M7、M8、M9和M10形成的差分电压放大器，以在读取操作期间从位线接收信号以及参考电压VREF。在特定实施方式中，可以使用根据实施例的图3B的示意图中所示的VREF电路来生成维持在参考电压VREF处的信号。此处，参考电压VREF可以被设置为VIN/2，其中VIN是读取操作期间位线上的电压电平。图3B的VREF电路可以在读取操作期间被激活，并且例如使用具有两个等值高分辨率多晶硅或Nwell电阻器R1和R2的电阻分压器来生成维持在参考电压VREF电压处的信号。应该理解，这仅是生成维持在参考电压处的信号的电路的示例，并且所要求保护的主题不受限制于此方面。例如，差分电压模式感测放大器仅用于说明目的。还可以在不偏离所要求保护的主题的情况下使用基于差分锁存器的电压模式感测放大器。
如上所述，在图3C所示的电流模式感测放大器的具体示例实施方式中示出了感测电路的另一特定示例实施方式。这里，第一阶段包括电流镜，该电流镜在晶体管M12的栅极端子处感测位线上的电压VIN。图3C的电流感测模式放大器的默认状态为读取“1”值，因为当在读周期开始时图3C的感测电路处于电压SAE＝0.0V的待机状态时，位线被预充电到特定电压(例如，0.4V)。如果位单元被写入“0”电平，则位线可以从0.4V被拉至0.0V，其表现为VIN，而在相同的信号下SAE可以被拉至电压VDD。这可导通晶体管M12以将电流镜像到第二阶段，迫使节点7被拉至0.0V，同时将感测电路输出SAOUT拉至电压VDD。在读周期结束时，信号SAE可以返回至0.0V并且图3C的感测电路可以返回到待机状态。应该理解，如图3A至3C所示的感测电路的上述实施方式仅仅是示例实施方式，并且所要求保护的主题不受这些特定示例实施方式的限制。
在另一示例中，通过施加电压信号Wrt_Col_SelN以闭合晶体管M4，将写入电路202的可调整驱动器电路连接到位线BL，可以在写入操作中将位单元200变为或置于特定存储器状态(例如，设置或复位)。在特定的实施方式中，当信号Wrt_Col_SelN维持在0.0V时，写入电路202可以将写入电源电压WVDD驱动到位单元。如上所述，通过控制施加到CES设备的端子的电压和电流，CES设备的存储器状态可以被置于设置或复位存储器状态。在特定的非限制性示例实施方式中，由写入电源电压WVDD生成的信号可以被驱动到特定的电压电平以匹配CES设备的复位电压Vreset和设置电压Vset(例如，0.6V或1.2V)。此外，写入电路202可以包括可调整强度驱动器，以控制提供给CES设备的电流密度。
如上文在图1中所指出的，位单元200中的CES设备的存储器状态可基于施加到位线BL的特定电压和电流而改变或确定。例如，向具有电压Vreset和足够电流Ireset的位线BL提供信号可以将位单元200的CES设备置于绝缘或高阻抗存储器状态。类似地，向位线BL提供具有电压Vset和足够电流Iset的信号可以将位单元200的CES设备置于导电或低阻抗存储器状态。从图1可以看出，当电压Vset的幅度大于电压Vreset的幅度时，电流Iset的幅度低于电流Ireset的幅度。
图4A和图4B是根据可选实施方式的用于写入电路202的可选实施方式的示意图。具体地，写入操作被描述为这样的特定过程：通过将“编程信号”施加到存储器设备的端子而将诸如CES元件的存储器设备置于多个预定存储器状态中的特定存储器状态下。预定存储器状态中的特定的一些存储器状态可以对应于要被施加到存储器设备的特定电压电平(例如，Vset和Vreset)。类似地，预定存储器状态中的特定的一些存储器状态可以对应于要被施加到存储器设备的特定电流水平(例如，Iset和Ireset)。因此，在特定实施例中，用于在写入操作中将CES设备置于特定存储器状态的编程信号可以被控制为具有对应于特定存储器状态的特定电压电平和电流水平。图4A和4B的具体示例实施例涉及将编程信号提供到“单端”位单元，以将特定位单元置于特定存储器状态。然而，应该理解，图4A和图4B的具体示例实施例可以适用于生成一个或多个编程信号，以基于数据信号将位单元中的多个CES元件置于存储器状态，并且要求保护的主题不限于图4A和4B的具体示例实施例。例如，根据图4A或4B的第一写入电路可以被配置为应用第一编程信号，将位单元的第一CES元件置于特定存储器状态中，并且第二经复制写入电路可以被配置为施加第二编程信号以将位单元的第二CES元件置于互补存储器状态。
如以下特定实施方式中所述，可以至少部分地基于数据信号在信号选择电路处选择具有用于将存储器设备置于预定存储器状态的编程信号的电压电平的电压信号。至少部分地基于数据信号，连接到信号选择电路的导电元件可以在与预定存储器状态相对应的电流水平下选择性地将电压信号连接到存储器设备，或将电压信号从存储器设备断开连接。在该上下文中，“导电元件”包括能够允许电流在两个节点之间通过的电路元件。在特定的实施方式中，导电元件可以至少部分基于特定条件来改变允许在节点之间通过的电流。下面描述的具体实施方式使用FET作为导电元件以至少部分地基于施加到栅极端子的电压来允许电流在源极和漏极端子之间通过。然而，应该理解，诸如双极晶体管、二极管、可变电阻器等的其他类型的设备可以用作导电元件，并且所要求保护的主题不受限制于此方面。在该上下文中，具有第一和第二端子的导电元件可以通过提供在第一和第二端子之间对于特定信号而言具有非常小或可忽略的阻抗的导电路径来“连接”第一和第二端子。在一个特定的示例实施方式中，导电元件可以至少部分地基于提供给导电元件的第三端子的信号(例如，基于施加于第三端子的电压或电流)而改变第一端子和第二端子之间的阻抗。在一个示例中，响应于在第三端子上提供的信号，导电元件可以“闭合”，从而连接第一和第二端子。类似地，响应于在第三端子上提供的不同信号，导电元件可以“打开”，从而断开第一和第二端子的连接。在示例中，处于打开状态的导电元件可通过去除或破坏电路的第一和第二部分之间的导电路径而将电路的第一部分与电路的第二部分隔离。在另一示例中，导电元件可以基于提供给第三端子的信号来改变在打开状态与闭合状态之间第一端子与第二端子之间的阻抗。
根据实施例，可以至少部分地基于操作是读取操作还是写入操作而在操作中将信号提供给位线。信号WE可以在反相器304处被接收以向FET M34和M30的栅极提供信号WEN。如果特定操作是读取操作，则晶体管M34可响应于信号WE而闭合，而FET M30和M32可响应于信号WE的电压而打开以向位线提供电压Vread。此外，将电压Vread连接到FET M4允许在写入操作开始时闭合M4的较不精确的定时，以将编程信号施加到存储器元件。虽然图4A、4B和4C示出了FET M4将单个位线BL连接到写入电路，但是特定实施方式中，FET M4可以是多路复用器中的多个导电元件之一，以选择性地将写入电路的输出信号连接到多个位线中所选择的位线(例如，其中写入电路被配置为向去往位单元的多个位线中的任何一个提供编程信号)。在向每个位线提供一个写入电路的其它实施例中，写入电路的输出信号可以直接连接到位线，而无需来自响应于列选择信号(例如，无需FET M4)的导电元件的连接。
如果特定操作是写入操作，则信号WEN可以在0.0V并且FET M34可以响应于信号WEN上的电压降而被打开，以将位线BL断开与电压Vread的连接。响应于信号WEN上的降低的电压，位线BL将连接到维持在特定电压和电流处的编程信号，以将位单元置于导电或低阻抗存储器状态或绝缘或高阻抗存储器状态。FET M32可以在写入操作中闭合以在复位操作中将存储器元件置于绝缘或高阻抗存储器状态(例如，用于写入“0”)。例如，如图4A所示，当信号WEN为低时可以发生这种情况，而当由状态“WEN或数据”表示的电压被施加到FET M32的栅极端子时，数据＝“0”以闭合FET M32。
根据实施例，多路复用器302可以接收具有电压Vset的电压信号和具有电压Vreset的电压信号(例如，用于将CES设备置于导电或低阻抗存储器状态或者绝缘或高阻抗存储器状态的临界电压)。根据实施例，具有电压Vset和Vreset的电压信号可以使用包括用于生成具有受控电压和/或电流的信号的放大器之类的一些电路(未示出)中的任何一个来生成。多路复用器302可以至少部分地基于具有值“1”或“0”的数据信号来选择向FET M30和M32提供在电压Vset处还是电压Vreset处的信号。在实施例中，FET M30可以响应于信号WEN上的降低的电压而闭合以将所选择的电压信号连接到位线BL。取决于数据信号的值是“1”还是“0”，提供给位线BL的电流的幅度可能受到影响。如以上参考图1所示，用于将CES设备的存储器状态修改为绝缘或高阻抗存储器状态的写入操作，可以用比电流密度Jset更高的电流密度Jreset来实现，以将存储器状态修改为导电或低阻抗存储器状态。在特定实施方式中，FET M32和FET M30可以基于在多路复用器302处接收到的数据信号的值将Vreset连接到位线。这样，如果在写入操作中在多路复用器302处接收到的数据信号是“0”用于将CeRAM设备置于绝缘或高阻抗存储器状态，则FET M30和M32都可以闭合以允许在电压Vreset处有足够的电流流到位线BL，以将CeRAM设备置于绝缘或高阻抗存储器状态。另一方面，如果在写入操作中在多路复用器302处接收的数据信号是“1”用于将CeRAM设备置于导电或低阻抗存储器状态，则FETM30可响应于信号WE的升高的电压而闭合，而FET M32维持打开以限制在电压Vset处流向位线BL的电流，用于将CeRAM设备置于导电或低阻抗存储器状态。
在图4B的替代实施方式中，多路复用器352可以至少部分地基于具有值“1”或“0”的数据信号选择在写入操作中向FET M38和M40提供Vset_ref还是Vreset_ref。在读取操作中，可降低信号WE的电压，使得晶体管M36闭合以将电压Vread_ref连接到位线BL，并且使得FET M38和M40打开以将多路复用器352从位线BL断开连接。在写入操作中，可以升高信号WE的电压，使得FET M36打开以将电压Vread_ref从位线BL断开，并且使得FET M38闭合以至少通过FETM38将在多路复用器352处选择的信号连接到位线BL。如果在写入操作中在多路复用器352处接收到的数据信号是“0”用于将CeRAM元件置于绝缘或高阻抗存储器状态，则FET M38和M40都可以闭合以在允许电压Vread_ref处有足够的电流流向位线BL以将CeRAM元件置于绝缘或高阻抗存储器状态。另一方面，如果在写入操作中在多路复用器352处接收的数据信号是“1”用于将CeRAM元件置于导电或低阻抗存储器状态，则晶体管M38可闭合，而晶体管M40维持打开以限制在电压Vset_ref处流向位线BL的电流，以将CeRAM元件置于导电或低阻抗存储器状态。
图4A和4B的特定示例实施方式能够在读取操作期间将读取电压信号提供给位线BL。这里，信号Wrt_Col_SeIN可以在读取操作期间降低以闭合FET M4并且将读取电压信号连接到位线BL(除了在写入操作期间降低以将编程信号连接到位线BL之外)。在替代实施方式中(如下所述)，读取电压可以在位单元200处本地地生成，以在读取操作期间被提供给存储器元件的端子。在这种情况下，在读取操作期间信号Wrt_Col_SeIN可以升高以打开FETM4信号并且将写入电路从位线BL断开连接。
在以上图4A和4B的具体示例实施例中，多路复用器302和352提供“信号选择电路”的示例。在该上下文中，信号选择电路提供用于选择具有将被施加到设备的特定电压和电流的信号的电路。应该理解，多路复用器302和352仅仅是信号选择电路的示例，并且所要求保护的主题不受限制于此方面。例如，信号选择电路可以选择从信号选择电路外部的源生成的信号，或内部地生成选择的信号。在图4C的特定写入电路中，例如，数据的值为“0”可闭合FET M44并打开FET M46以提供具有电流Ireset的信号。FET M48、M52和M54也可以闭合以提供较低的电压。另一方面，数据的值为“1”可打开FET M44并闭合FET M46以提供具有电流Iset的信号。FET M48、M52和M54还可以打开以提供更高的电压。
图5A和5B是根据特定实施例的用于位单元的替代架构的示意图。在读取操作的特定实施方式中，响应于字线上的电压信号，位线可以在读取操作中通过第一导电元件连接到非易失性存储器(NVM)元件的第一端子，同时NVM被连接在读取电源电压和参考节点之间。如上所述，“非易失性存储器”包括集成电路设备，在该集成电路设备中在提供给设备的电源被移除之后存储器单元或元件维持其存储器状态(例如，导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)。在该上下文中，“字线”包括导体，该导体用于发送信号以在读取操作或写入操作中选择要访问的特定位单元或位单元组。在特定示例实施方式中，可以升高或降低字线上信号的电压，以选择或不选择在读取或写入操作期间要连接到相应的位线或位线组的位单元或位单元组。然而，应该理解，这仅仅是字线的示例，并且所要求保护的主题不受限制于此方面。而且，在该上下文中，“参考节点”包括电路中的节点，该节点维持在特定的电压电平或维持在与电路中的另一节点的特定的电压差。在一个示例中，参考节点可以包括或连接到接地节点。在其他特定实施方式中，参考节点可以被维持在相对于接地节点的特定电压的特定电压处。
在读取操作之后，在将NVM置于第一存储器状态的第一写入操作中，响应于字线上的电压信号，位线可以通过第一导电元件再次连接到NVM元件的第一端子，同时将NVM元件与读取电源电压或参考节点隔离。在第一写入操作中，具有第一写入电压和第一写入电流的编程信号可以跨NVM元件的端子被施加以将NVM元件置于第一存储器状态。在将NVM元件置于第二存储器状态的第二写入操作中，响应于字线上的电压信号，位线可以通过第一导电元件再次连接到NVM元件的第一端子，同时将NVM元件与读取电源电压或参考节点隔离。第二写入操作可以在NVM元件的端子之间施加具有第二写入电压和第二写入电流的编程信号，以将NVM元件置于第二存储器状态。在特定实施方式中，NVM元件可以包括具有上面参照图1讨论的一个或多个特性的CES元件，其中|Vreset|<|Vset|而|Ireset|>|Iset|。因此，在图5A和图5B所示的具体示例中，第一写入电压的幅度可以大于第二写入电压的幅度，并且第一写入电流的幅度可以小于第二写入电流的幅度。
在图5A中，NVM元件52可以包括在第一端子处连接到节点2并且在第二端子处连接到参考节点56的CeRAM存储器元件。在特定实施方式中，这样的参考节点56可以连接到接地节点。在另一特定实施方式中，参考节点56可维持在特定参考电压电平(例如，相对于地节点的电压)。在读取操作中，FET M2可以提供将响应于信号REN的降低的电压而闭合的导电元件，将读取电压连接到NVM元件52的第一端子。在写入操作中，FET M2可以响应于信号REN上的升高的电压以将读取电压从第一端子断开。响应于施加到FET M1的栅极端子的字线信号WL上的升高的电压，在读取或写入操作期间FET M1可以提供导电元件以将NVM 52的第一端子连接到位线BL。
如以上所指出的，写入电路可以至少部分地基于写入操作是将NVM元件52置于导电或低阻抗存储器状态还是绝缘或高阻抗状态，来独立地控制在写入操作中施加到NVM元件52的信号的电压和电流。例如，对于将NVM元件52置于导电或低阻抗存储器状态的写入操作，可以施加具有电压Vset和电流Iset的信号。类似地，对于将NVM元件52置于绝缘或高阻抗存储器状态的写入操作，可以施加具有电压Vreset和电流Ireset的信号。如图1所示，电压Vset可以具有比电压Vreset更大的幅度，而电流Iset可以具有比电流Ireset更小的幅度。如上面在具体实施方式中所讨论的，写入电路202可以独立地控制电压和电流以向位线提供信号，以将非易失性存储器设备置于导电或低阻抗存储器状态、或绝缘或高阻抗状态。在特定的实施方式中，字线上的电压可以在写入操作中被“提升”，以将NVM元件52置于绝缘或高阻抗存储器状态，以允许增加的电流(Ireset)在节点1和2之间流动。
如图5A和5B所示，FET M2可以被实现为PFET或NFET。对于CeRAM读取操作和低功率而言，读取模拟电源电压RVDD可以被选择为0.4V。读取模拟电源电压RVDD还可以用于位线预充电电路。将信号REN的电压摆幅限制在0.0和0.4V之间以打开或闭合FET M2，可以实现相对低的功耗。或者，对于略微更多的功率但面积更小的情况，FET M1和M2可以形成在同一个阱中。另外，FET M2(或FET M1)与NVM元件52之间的堆栈可以反转，使得NVM元件52在读取电压源RVDD与节点2之间，并且FET(例如，FET M2或FET M1)可以形成在节点2和Vss之间。在特定实施方式中，可以改变写入路径电压从而生成临界电压Vset和Vreset以将NVM元件52置于导电或低阻抗存储器状态、或者绝缘或高阻抗存储器状态。
应该理解，以上参考图5A和5B讨论的特定实施方式仅是非限制性示例，并且在不偏离要求保护的主题的情况下可以使用其他特定实施方式。例如，在图5C的特定替代实施方式中，NVM 52位于在第一端子处直接连接到电压源RVDD并且在第二端子连接到FET M2的上拉位置。然后FET M2可以连接到参考节点56，以便随后在读取操作期间响应于信号RE上升高的电压而将NVM 52连接到参考节点56。在图5D所示的特定替代示例中，FET M1包括PFET以响应于字线信号WLB上的降低的电压，而在读取和写入操作期间将NVM 52连接到位线BL。通过将FET M1实施为PFET，在写入操作期间，FET M1可以允许节点1与2之间增加的电流(例如，为了使电流Ireset足以将NVM 52的存储器状态置于绝缘或高阻抗存储器状态)。
在图5E的具体实施方式中，用包括NFET和PFET的传输门T3代替FET M1，以在读取或写入操作期间响应于字线信号WL上升高的电压和字线信号WLB上降低的电压来连接节点1和2。这里，在闭合状态下，传输门T3的NFET部分可以在读取操作期间使得小电流在节点1和2之间通过，而传输门T3的PFET部分可以在写入操作期间允许更大的电流在节点1和2之间通过。应该理解，图5A至5E的特定实施方式仅是示例实施方式，并且所要求保护的主题不受限制于这些方面。例如，如图5F至5M所示，可以在特定实施方式中提供不同的特征。
下面的表2总结了根据特定实施方式、结合图5A的位单元电路(例如，结合图2的位单元200的特定实施方式)在读取和写入操作期间发生的各种信号电压。写入电源电压WVDD和写入使能WEN可以被施加到写入电路202的可调整驱动器。在读取或写入操作期间，信号PRN上降低的电压可以闭合FET M0以对位线BL进行预充电。信号Wrt_Col_SeIN上降低的电压可以在写入操作期间使FET M4闭合以将写入电路202连接到位线BL，并且信号Wrt_Col_SeIN上升高的电压可以打开FET M4以在读取操作期间将写入电路202从位线BL断开。类似地，信号RD_Col_Sel上升高的电压可以在读取操作期间使FET M3闭合以将感测电路203连接到位线BL，并且打开的FET M3上降低的电压在写入操作期间将感测电路203从位线BL断开。本领域普通技术人员应该清楚，在与图5B至5E的位单元电路相关的读取和写入操作期间可以施加类似的信号电压。例如，在图5B的特定位单元电路示例中，在读取操作期间，读取使能信号REN可为有效的高电压(例如，在VDD处)。
Figure BDA0001622452470000201
表2
图6A是示出根据图5A中所示的位单元的实施例在读取操作期间的事件的时序图。而且，图6B是示出根据图5A中所示的位单元的实施例在写入操作期间的事件的时序图。
在图5A和5B中，在NVM元件52包括CES元件的特定实施方式中，如上面结合图1B所讨论的，NVM元件52可以具有并联耦合的电阻器和电容器的特性。在NVM元件52包括CES元件的特定实施方式中，应当理解，NVM元件52包括具有至少部分基于NVM元件52的特定存储器状态而确定的可变电阻和可变电容的端子之间的单个大体上均匀的CEM。这样，从图1B和以上相关讨论应该理解，没有单独形成的电阻器和电容器作为单独或分离的元件。
根据实施例，NVM 52的电容和NVM 52的电阻可以根据NVM元件52的特定存储器状态而变化。例如，当NVM元件52处于绝缘或高阻抗存储器状态时，NVM 52的电容和电阻可能为高。类似地，当NVM元件52处于导电或低阻抗存储器状态时，NVM 52的电容和电阻可能为低。这里，如果NVM元件52包括CES元件，则NVM 52的电容可以响应于如上所讨论的将NVM元件52置于不同存储器状态的量子力学物理变换而增大或减小，并且不存在连接NVM 52的端子的膜。
当NVM元件52被置于绝缘或高阻抗状态时(例如，在施加Vreset和Ireset的写入操作中)，甚至在转变到绝缘或高阻抗存储器状态之后，电流可以继续从位线BL1流向NVM元件52。虽然NVM 52的电阻可能不允许额外的电流在NVM元件52的端子之间流动，但是来自从位线流向NVM元件52的电流的电荷可以被存储在NVM元件52的电容中。随着位线从NVM元件50断开，存储在NVM 52的电容中的电荷可以通过NVM 52的电阻而消散。
图7A和图7B是根据特定实施例的位单元的示意图。这里，NVM元件72和74可以包括不同的CeRAM设备并且被耦合在互补位线BL和NBL之间，该互补位线BL和NBL能够在写入操作期间跨CeRAM设备的端子提供输出电压(例如，0.6V用于将CeRAM设备置于绝缘或高阻抗存储器状态和1.2V用于将CeRAM设备置于导电或低阻抗存储器状态)。在该上下文中，“互补”位线发送可区分但以组合的方式生成的信号，以提供特定的结果。在图7A的特定实施方式中，在读取操作期间，信号REN的电压可以下降(例如，下降到0.0V)以闭合FET M24和M25(在图7A的特定实施方式中形成为PFET)以连接读取电压源RVDD和参考节点73(例如，连接到地的节点)之间的NVM 72和74的端子。例如，读电压源RVDD可以提供保持在0.4V的电压信号。在图7A的特定实施方式中，在写入操作期间，信号REN的电压可升高(例如，升高到读取电压源RVDD的输出电压)以打开FET M24和M25，将读取电压源RVDD从节点11和12断开。
与图5E的具体实施方式类似，位线BL可以通过传输门T1连接到NVM 72，并且位线NBL可以通过传输门T2连接到NVM 74。传输门T1和T2分别包括NFET和PFET。处于闭合状态的传输门T1和T2的NFET可以在写入操作期间在节点1和11之间以及节点12和13之间传导低电流，而处于闭合状态的传输门T1和T2的PFET可以在写入操作期间传导更高的电流(例如，Ireset)。在特定实施方式中，信号PGM的电压可以在读取操作期间升高(例如，升高至VDD)以打开传输门T1和T2的PFET部分，并且在写入操作期间降低(例如，降至0.0V)以关闭传输门T1和T2的PFET部分。类似地，在特定实施方式中，字线信号WL的电压可以在读取操作期间升高(例如，升高到VDD)，以闭合传输门T1和T2的NFET部分，并且在写入操作期间降低以打开传输门T1和T2的NFET部分T2。在以上图7C和7E所示的替代实施方式中，传输门T1和T2的PFET部分可以被省略，并且用于信号WL的驱动器可以“提升”提供给剩余的NFET部分的栅极的WL的电压，以在写入操作期间使足够的电流能够在节点1和11以及节点12和13之间通过。类似地，如图7D的特定实施方式所示，传输门T1和T2的NFET部分可以被省略。
在图7B的具体实施方式中，NVM元件72和74在第一端子处连接到读取电压源RVDD并且在第二端子处连接到FET M26和M27。在读取操作期间，FET M26和M27可以响应于升高的读取使能信号REN而闭合，以将NVM元件72和74连接到参考节点。在读取操作期间，例如，来自读电压源RVDD的输出信号可以维持在0.4V。在写入操作期间，例如，来自读取电压源RVDD的输出信号可以维持在0.0V。
如以上在图7A和图7B中讨论的特定实施例中，互补位线可以在写入操作中将NVM元件72和74置于互补存储器状态。例如，第一特定写入操作可以将NVM 72置于导电或低阻抗存储器状态并将NVM 74置于复位存储器状态，同时第二特定写入操作可将NVM 72置于复位存储器状态并将NVM 74置于绝缘或高阻抗存储器状态。这里，根据实施例，特定的第一和第二写入操作可以用于使NVM 72和74的存储器状态表示两个可能值(例如“1”或“0”)中的特定值。例如，“0”可以由NVM 72处于绝缘或高阻抗存储器状态而NVM 74处于导电或低阻抗存储器状态表示，并且“1”可以由NVM 72处于绝缘或高阻抗存储器状态而NVM74处于导电或低阻抗存储器状态表示。
在替代实施例中，NVM 72和74的存储器状态一起可以表示4个可能值(例如，“00”、“01”、“10”或“11”)中的特定值。在实施方式中，4个特定的写入操作可以被用来将NVM 72和74置于特定的存储器状态以表示四个可能值中的特定值。例如，第一写入操作可将NVM 72和NVM 74置于绝缘或高阻抗存储器状态，第二写入操作可将NVM 72置于绝缘或高阻抗存储器状态，并将NVM 74置于导电或低阻抗存储器状态，第三写入操作可将NVM 72置于导电或低阻抗存储器状态并将NVM 74置于绝缘或高阻抗存储器状态，并且第四写入操作可将NVM72和NVM 74置于导电或低阻抗存储器状态。
应该理解，图7A和图7B所示的特定实施例仅是示例，并且其他实施方式可以具有不同的特征而不偏离所要求保护的主题。例如，可以通过用如图7C和7D所示的NFET或PFETM71和M72代替传输门T1和T2来改变图7A的特定实施方式。类似地，图7B的特定实施方式可以通过用NFET M71和M72代替传输门T1和T2来改变。
图8A、8B和8C是包括可形成为CeRAM元件的NVM元件82和84的位单元电路的示意图。在一个示例中，第一非易失性存储器元件(例如，第一CeRAM元件)的第一端子可以响应于第二非易失性存储器元件(例如，第二CeRAM元件)的第一端子处的第一电压而连接到第一导电元件的第一端子。类似地，响应于第一非易失性存储器元件的第一端子处的第二电压，第二非易失性存储器元件的第一端子可以连接到第二导电元件的第一端子。
根据实施例，可以将NVM元件82和84置于互补存储器状态以表示两个不同值、条件或状态中的特定值、条件或状态等。例如，为了表示第一值、条件或状态(例如，“0”)，NVM元件82可以被置于导电或低阻抗存储器状态，而NVM元件84可以被置于绝缘或高阻抗存储器状态。类似地，为了表示第二值、条件或状态(例如，“1”)，可以将NVM元件82置于绝缘或高阻抗存储器状态，同时可以将NVM元件84置于导电或低阻抗存储器状态。在特定实施方式中，第一写入操作可以将第一编程信号施加到NVM元件82以将NVM元件82置于导电或低阻抗存储器状态，并将第二编程信号施加到NVM元件84以将NVM元件84置于绝缘或高阻抗存储器状态。例如，第一编程信号可以包括特定写入电压(例如Vset)和特定写入电流(Iset)，并且第二编程信号可以包括互补写入电压(例如，Vreset)和互补写入电流(Ireset)。类似地，第二写入操作可将第一编程信号施加到NVM元件82以将NVM元件82置于绝缘或高阻抗存储器状态，并将第二编程信号施加到NVM元件84以将NVM元件84置于导电或低阻抗存储器状态。例如，第一编程信号可以包括特定写入电压(例如Vreset)和特定写入电流(Ireset)，并且第二编程信号可以包括互补写入电压(例如Vset)和互补写入电流(Iset)。然后可以将在读取操作中对NVM元件82和NVM元件84的单独存储器状态的检测映射到“0”或“1”。
在其中NVM元件82和NVM元件84包括CeRAM设备的一个特定实施方式中，在前述第一和第二写入操作中的任一操作中，将NVM 82或NVM 84置于导电或低阻抗存储器状态或者绝缘或高阻抗存储器状态时，用于将NVM元件置于导电或低阻抗存储器状态的第一编程信号的特定写入电压(例如，Vset)的幅度大于用于将NVM元件置于绝缘或高阻抗存储器状态的第二编程信号的特定写入电压(例如，Vreset)的幅度。此外，在前述第一和第二写入操作中的任一操作中将NVM 82或NVM 84置于导电或低阻抗存储器状态或者绝缘或高阻抗存储器状态时，将NVM元件置于导电或低阻抗存储器状态的第一编程信号的特定写入电流(例如，Iset)的幅度可以小于用于将NVM元件置于绝缘或低阻抗存储器状态的第二编程信号的特定写入电流(例如，Ireset)的幅度。
图8A和8B的特定实施方式将NVM元件82和84定位为在第一端子处连接到电压源VVDD，并且在节点8和9处的第二端子处在读取和写入操作期间连接到互补位线BL和NBL。NVM元件82和84的第二端子还可以通过交叉耦合的FET M21和M22连接到参考节点83。这里，通过将节点8连接到FET M22的栅极端子以提供第一电压信号并且将节点9连接到FET M21的栅极端子以提供第二电压信号来交叉耦合FET M21和M22，可以限制在读取操作期间来自单个NVM元件(例如，NVM元件82或84)的抽取电流。
在图8A和8B的特定实施方式中，电压源VVDD可以在用于读取和写入操作的两个不同电压之间进行切换。例如，用于根据图8A或8B的实施方案的电压源VVDD可以在读取操作期间将输出信号维持在0.4V。在图8A的特定实施方式中，电压源VVDD可以在写入操作期间将输出信号维持在0.0V。在图8B的特定实施方式中，电压源VVDD可以在写入操作期间将输出信号维持在1.2V。
图8A和8B的特定实施方式还包括FET，以响应于施加到栅极端子的信号EN上的电压的降低，可选地将位单元置于保持模式(例如，以降低功耗)。这里，FET M18可以在读取和写入操作期间将电压源VVDD的输出信号连接到NVM元件82和84的端子，并且在没有发生读取或写入操作时，断开电压源VVDD的输出信号。类似地，FET M23可以在读取和写入操作期间将FET M21和M22连接到参考节点83，并且在没有发生读取或写入操作时，将FET M21和M22从参考节点83断开。
在图8A、8B和图8C的具体实施方式中，在读取和写入操作期间，位线BL和NBL响应于字线信号WL上升高的电压通过FET M19和M20连接到NVM元件82和84的端子。在写入操作期间，位线BL和NBL上的电压可以驱使跨NVM元件82和84的电压足够高以将NVM元件82和84置于互补存储器状态(例如，0.6V和1.2V)中。虽然图8A、8B和8C示出了NVM元件82和84的端子通过单个NFET设备连接到位线BL和NBL，但是如上所述，字线信号WL上的电压可以被“提升”以在写入操作期间适应更大的电流。在替代实施方式中，可以用包括NFET(在读取操作期间传导更小的电流)和PFET(在写入操作期间传导更大的电流)的传输门来代替FET M19和M20。
在图8C的具体实施中，FET M21和M22作为PFET可以被形成。而且，读取电压源RVDD可以在读取操作期间通过响应于读取使能信号REN的降低的电压而闭合PFET M18来连接到FET M21和M22，以提供维持在0.4V的输出信号。本领域的普通技术人员应该认识到图8A、8B和8C的具体实现仅是示例的实施方式，并且可以在不偏离所要求保护的主题的情况下修改这些实施方式的方面。例如，如图8D所示，图8C的具体实施方式可以通过用PFET代替FETM19和M20的NFET来修改。而且，如图8E所示，还可以通过移除FET M18来修改图8D的实施方式，使得NVM元件82和84保持连接到读取电源电压RVDD。或者，如图8F所示，可以通过用在下拉位置的FET M24代替在上拉位置的FET M18以在读取操作中将NVM元件82和84连接到参考节点83，来修改图8D的实施方式。而且，如图8G的特定实施方式中所示，图8A的实施方式可以通过移除图8G中所示的FET M24来修改。
贯穿说明书对一个实施方式、实施方式、一个实施例、实施例和类似表述的提及意指结合具体实施方式和/或实施例描述的特定特征、结构和/或特性被包括在要求保护的主题的至少一个实施方式和/或实施例中。因此，例如这种短语在整个说明书中的各个地方的出现不一定意在指示相同的实施方式或所描述的任何一个特定实施方式。此外，应当理解，所描述的特定特征、结构和/或特性能够以各种方式被组合在一个或多个实施方式中，并且因此例如处于意在保护的权利要求范围内。当然，总体上这些和其它问题随环境而变化。因此，描述和/或用例的特定上下文提供了关于将做出的推论的有用指导。
虽然已经说明和描述了目前被认为是示例的特征的内容，但本领域技术人员将理解，在不背离所要求保护的主题的情况下，可以做出各种其它修改，以及可以替换等同物。另外，在不脱离本文所描述的中心概念的情况下，可以做出许多修改以使特定情况适应要求保护的主题的教导。因此，意在：所要求保护的主题不限于所公开的具体示例，并且所要求保护的主题还可以包括落入所附权利要求及其等同物的范围内的所有实施例。

Claims (23)

1.一种执行写入操作的方法，所述方法包括：
接收多个电压信号，所述多个电压信号对应于非易失性存储器设备的多个预定存储器状态；
至少部分地基于所述多个预定存储器状态中的特定存储器状态，从所接收的所述多个电压信号之间或之中选择第一电压信号，其中所述多个电压信号中的所述第一电压信号包括第一电压和第一电流，并且所述多个电压信号中的第二电压信号包括第二电压和第二电流；
至少部分地基于所选择的所述第一电压信号跨所述非易失性存储器设备的端子施加编程信号，以将所述非易失性存储器设备置于所述特定存储器状态；以及
至少部分地基于表示所述特定存储器状态的数据信号，与选择所述第一电压信号相独立地，在所述编程信号跨所述非易失性存储器设备的端子而施加时控制所述编程信号的电流。
2.根据权利要求1所述的方法，其中所述多个预定存储器状态至少包括导电或低阻抗存储器状态以及绝缘或高阻抗存储器状态。
3.根据权利要求1所述的方法，其中所述非易失性存储器设备包括CeRAM设备。
4.根据权利要求1所述的方法，其中，从所述多个电压信号之间或之中选择所述第一电压信号还包括：
在多路复用器处接收所述多个电压信号；以及
响应于表示所述特定存储器状态的所述数据信号来在所述复用器处选择所述第一电压信号。
5.根据权利要求1所述的方法，其中在跨所述非易失性存储器设备的端子而施加所述编程信号时控制所述编程信号的电流还包括：选择多个导电元件中的一个或多个导电元件，以响应于表示所述特定存储器状态的所述数据信号将所述电压信号传导到所述非易失性存储器设备。
6.根据权利要求5所述的方法，其中所述多个导电元件包括多个晶体管，并且所述方法还包括至少部分地基于所述数据信号在所述多个晶体管的栅极处施加电压，所述晶体管中的一个或多个晶体管以所控制的电流将所述编程信号的一个或多个部分传导到所述非易失性存储器设备。
7.根据权利要求1所述的方法，其中所述非易失性存储器设备包括相关电子开关CES设备。
8.根据权利要求1所述的方法，其中在跨所述非易失性存储器设备的端子而施加所述编程信号时控制所述编程信号的电流还包括：至少部分地基于所述特定存储器状态，从与所述预定存储器状态相对应的多个电流水平中选择所述编程信号的电流水平。
9.根据权利要求1所述的方法，其中在跨所述非易失性存储器设备的端子而施加所述编程信号时控制所述编程信号的电流还包括：
选择性地打开和闭合耦合在电压源和输出端子之间的一个或多个导电元件，以提供用于所述编程信号的电流水平；以及
响应于所述数据信号，选择性地将所述输出端子连接到参考节点或将所述输出端子从所述参考节点断开连接以提供用于所述编程信号的电压电平。
10.根据权利要求9所述的方法，其中选择性地将所述输出端子连接到所述参考节点或将所述输出端子从所述参考节点断开连接包括：至少部分地基于所述数据信号，选择性地闭合耦合在所述输出端子和所述参考节点之间的一个或多个晶体管以降低所述编程信号的电压。
11.根据权利要求1所述的方法，其中所述第一电压的幅度超过所述第二电压的幅度并且所述第二电流的幅度超过所述第一电流的幅度。
12.一种执行写操作的设备，包括：
信号选择电路，用于接收多个电压信号，所述多个电压信号对应于非易失性存储器设备的多个预定存储器状态，以及至少部分地基于所述多个预定存储器状态中的特定存储器状态，提供从所述多个电压信号之间或之中选择的第一电压信号，其中所述多个电压信号中的所述第一电压信号包括第一电压和第一电流，并且所述多个电压信号中的第二电压信号包括第二电压和第二电流；
用于至少部分地基于表示所述特定存储器状态的数据信号而独立地在编程信号跨所述非易失性存储器设备的端子而施加时控制所述编程信号的电流的电路；以及
输出端子，用于至少部分地基于所选择的所述第一电压信号来提供输出信号。
13.根据权利要求12所述的设备，其中所述多个预定存储器状态至少包括导电或低阻抗存储器状态以及绝缘或高阻抗存储器状态。
14.根据权利要求12所述的设备，其中所述非易失性存储器设备包括CeRAM设备。
15.根据权利要求12所述的设备，其中所述信号选择电路包括被配置为接收在多个电压电平处的所述多个电压信号的多路复用器电路，并且其中所述多路复用器电路还被配置为响应于表示所述特定存储器状态的所述数据信号选择所述第一电压信号。
16.根据权利要求15所述的设备，其中所述信号选择电路还被配置为响应于所述数据信号而选择多个导电元件中的一个或多个导电元件，以将所选择的所述第一电压信号传导到所述输出端子。
17.根据权利要求16所述的设备，其中所述多个导电元件包括多个晶体管，以响应于所述多个晶体管的栅极处的电压，在所选择的电流水平处将所选择的电压信号的一个或多个部分传导到所述输出端子，所述多个晶体管的栅极处的电压至少部分地基于所述数据信号。
18.根据权利要求12所述的设备，其中所述非易失性存储器元件包括相关电子开关CES设备。
19.根据权利要求12所述的设备，其中用于控制所述编程信号的电流的所述电路还包括：
一个或多个第一导电元件，耦合在电压源和输出端子之间，以基于所述数据信号选择性地打开或闭合，以提供用于所述编程信号的电流水平；以及
一个或多个第二导电元件，耦合在所述输出端子与参考节点之间，以响应于所述数据信号而选择性地将所述输出端子连接到所述参考节点或将所述输出端子从所述参考节点断开连接，以提供用于所述编程信号的电压电平。
20.根据权利要求12所述的设备，其中所述第一电压的幅度超过所述第二电压的幅度并且所述第二电流的幅度超过所述第一电流的幅度。
21.根据权利要求12所述的设备，其中所述非易失性存储器设备包括相关电子材料CEM，至少部分地基于所述CEM的屏蔽长度和所述CEM的至少一部分中的电子的定位特性，所述非易失性存储器设备将响应于所述编程信号而被配置为处于阻抗状态。
22.根据权利要求12所述的设备，其中所述非易失性存储器设备包括相关电子材料CEM，至少部分地基于所述CEM的至少一部分中的电子的浓度，所述非易失性存储器设备将响应于所述编程信号而被配置为处于阻抗状态。
23.根据权利要求12所述的设备，其中所述非易失性存储器设备包括相关电子材料CEM，当所述CEM的至少一部分中电子的数量达到电子空穴的数量时，所述非易失性存储器设备能在高阻抗状态和/或绝缘状态与低阻抗状态和/或导电状态之间切换。
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