CN118116428A - 存储器的读电路 - Google Patents

Abstract

本发明提供一种存储器的读电路，包括：灵敏放大器、与灵敏放大器连接的读阵列和参考电路，读阵列包括位于一列上的多个存储单元；参考电路包括参考电阻和补偿电阻网络，补偿电阻网络用于匹配读阵列在读操作时不同物理位置的存储单元在数据端电流传输路径上存在的寄生电阻。

Description

存储器的读电路

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种存储器的读电路。

背景技术

读取MRAM存储的信息是通过检测存储单元的电阻实现的。存储单元的电阻有两种状态，高电阻状态Rap(“AP”态)或者低电阻状态Rp(“P”态)。进行读操作时，通过施加钳位电压(Vclamp)，存储单元的电阻会产生读电流脉冲Idata，参考电阻Rref施加参考电压(Vref)会产生参考电流Iref，灵敏放大器通过对比读电流Idata和参考电流Iref，就可以识存储单元处于高阻态或是低阻态，即可读出“1”或者“0”。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：

位于同一列上的存储单元，不同地址的存储单元由于物理距离存在差异，其读写传输路径的长度不同。远端地址段往往会比近端地址段存在更多的寄生电阻。对于相同的Vclamp，位于远端地址段的存储单元的数据端电流记为Idata_far，位于近端地址段的存储单元的数据端电流记为Idata_near，由于传输路径寄生电阻的影响，会导致Idata_far<Idata_near。但Iref电流是不会随存储单元的物理位置而改变的。如图1所示，以读P态存储单元为例，这将导致远端地址段的读窗口减小，影响读良率。

发明内容

为解决上述问题，本发明提供了一种存储器的读电路，能够减小因为阵列近远端寄生电阻的不同对读窗口产生的影响。

本发明提供一种存储器的读电路，包括：

读阵列，包括位于一列上的多个存储单元；

钳位控制MOS管，其栅端输入钳位电压，用于在所述读阵列上产生数据端电流；

参考电路，包括参考电阻和补偿电阻网络，所述补偿电阻网络用于匹配所述读阵列在读操作时不同物理位置的存储单元在数据端电流传输路径上存在的寄生电阻；

参考控制MOS管，其栅端输入参考电压，用于在所述参考电路上产生参考端电流；

灵敏放大器，所述灵敏放大器的一端通过所述钳位控制MOS管连接于所述读阵列，所述灵敏放大器的另一端通过所述参考控制MOS管连接于所述参考电路，所述灵敏放大器用于通过比较所述数据端电流和所述参考端电流，输出读取结果。

可选地，每个所述存储单元包括磁性隧道结和与所述磁性隧道结连接的开关管。

可选地，所述补偿电阻网络包括：

多个开关管和多个补偿电阻，所述补偿电阻的个数比所述开关管的个数少一个，具体连接方式为：所述参考电阻与所述多个补偿电阻之间依次串联，且所述参考电阻以及每个所述补偿电阻分别通过一个所述开关管与地线连接。

可选地，所述开关管为NMOS或PMOS。

可选地，每个所述补偿电阻的阻值满足关系式：R_com＝N/M*(R_bl+R_sl)，

其中，R_com表示补偿电阻的阻值，N表示所述读阵列的存储单元的个数，M表示所述电阻补偿网络的开关管的个数，R_bl表示读阵列中每个存储单元之间的BL寄生电阻，R_sl表示读阵列中每个存储单元之间的SL寄生电阻。

可选地，所述参考电阻的阻值介于Rp和Rap之间，Rp表示磁性隧道结平行态的电阻，Rap表示磁性隧道结反平行态的电阻。

可选地，还包括：

第一支路开关，连接于所述钳位控制MOS管和所述读阵列的位线之间；

第二支路开关，连接于所述读阵列的源线和地线之间；

第三支路开关，连接于所述参考电阻和所述参考控制MOS管之间。

本发明提供的存储器的读电路，在参考电路中增加补偿电阻网络，在读取阵列不同位置的存储单元时，匹配数据端电流流经读阵列中的路径上的寄生电阻，避免了读取不同物理位置的存储单元时，读窗口不一致的问题。

附图说明

图1为现有技术中由于近远端寄生电阻的不同造成读窗口减小的示意图；

图2为本发明一实施例提供的存储器的读电路的结构示意图；

图3为本发明一实施例提供的存储器的读电路的结构示意图；

图4为应用本发明避免不同物理位置读窗口不一致的效果示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本申请中，术语“上”、“下”、“左”、“右”、“前”、“后”、“顶”、“底”、“内”、“外”、“中”、“竖直”、“水平”、“横向”、“纵向”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。

并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。

此外，术语“安装”、“设置”、“设有”、“连接”、“相连”、“套接”应做广义理解。例如，可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

本发明实施例提供一种存储器的读电路，该读电路包括：读阵列、钳位控制MOS管、参考电路、参考控制MOS管和灵敏放大器，其中，

读阵列包括位于一列上的多个存储单元；

钳位控制MOS管的栅端输入钳位电压，用于在读阵列上产生数据端电流；

参考电路包括参考电阻和补偿电阻网络，补偿电阻网络用于匹配读阵列在读操作时不同物理位置的存储单元在数据端电流传输路径上存在的寄生电阻；

参考控制MOS管的栅端输入参考电压，用于在参考电路上产生参考端电流；

灵敏放大器的一端通过钳位控制MOS管连接于读阵列，灵敏放大器的另一端通过参考控制MOS管连接于参考电路，灵敏放大器用于通过比较数据端电流和参考端电流，输出读取结果。

作为一种实施方式，图2示出了存储器的读电路的一种电路结构示意图，如图2所示，该存储器的读电路包括：读阵列101、钳位控制MOS管M1、参考电路、参考控制MOS管M2和灵敏放大器SA，其中，

读阵列101可以为存储阵列的任意一列，包括位于一列上的2ⁿ(n为正整数)个存储单元，每个存储单元包括磁性隧道结和与磁性隧道结连接的开关管。每个存储单元的开关管的开关状态由对应的WL<2ⁿ-1:0>信号控制。

钳位控制MOS管M1的栅端输入钳位电压Vclamp，用于在读阵列上产生数据端电流。

参考电路包括参考电阻Rref和补偿电阻网络102，补偿电阻网络102用于匹配读阵列101在读操作时不同物理位置的存储单元在数据端电流传输路径上存在的寄生电阻。

参考控制MOS管M2的栅端输入参考电压Vref，用于在参考电路上产生参考端电流。

灵敏放大器SA的一端通过钳位控制MOS管M1连接于读阵列101，灵敏放大器SA的另一端通过参考控制MOS管M2连接于参考电路，灵敏放大器用于通过比较数据端电流和参考端电流，输出读取结果。

具体地，本实施例中，补偿电阻网络102包括2^m个开关管S<2^m-1:0>和2^m-1个补偿电阻(m为正整数，m≤n)。具体连接方式为：参考电阻Rref与2^m-1个补偿电阻之间依次串联，且参考电阻以及每个补偿电阻分别通过一个开关管与地线连接。开关管可以为NMOS或PMOS。本实施例使用NMOS。每个补偿电阻的大小为补偿电阻大小为R_com，且满足关系式：

R_com＝2^n-m(R_bl+R_sl)(m≤n)

R_bl表示读阵列中每个存储单元之间的BL寄生电阻，R_sl表示读阵列中每个存储单元之间的SL寄生电阻。

参考电阻Rref的阻值介于Rp和Rap之间，Rp表示磁性隧道结平行态的电阻，Rap表示磁性隧道结反平行态的电阻。

另外，本实施例的读电路，还包括：

第一支路开关K1，连接于钳位控制MOS管M1和读阵列101的位线之间；

第二支路开关K2，连接于读阵列101的源线和地线之间；

第三支路开关K3，连接于参考电阻和参考控制MOS管M2之间。通过支路开关，可以选择不同的读阵列，连接到哪一列，就读取哪一列的数据。

作为一种实施方式，参考图3，读电路由灵敏放大器SA、参考电路和读阵列构成。读阵列由1024(即2¹⁰)个存储单元构成，每个存储单元的开关管的开关状态由对应的WL<1023:0>信号控制，每个存储单元之间的BL寄生电阻为R_bl，每个存储单元之间的SL寄生电阻为R_sl，电阻补偿网络由4(即2²)个开关管和3补偿电阻构成，每个补偿电阻R_com＝2⁸*(R_bl+R_sl)。

该电路具体的补偿方式为：进行读操作时，打开Vref、Vclamp以及支路开关K1、K2、K3，读取最近端的256个存储单元(WL<0>～WL<255>控制的256个存储单元)，开关管S<0>导通，不作补偿。读取后续的256个存储单元(WL<256>～WL<511>控制的256个存储单元)，开关管S<1>导通，使用一个补偿电阻进行寄生电阻补偿，相当于补偿之前的256个存储单元传输路径上的寄生电阻。读取再后续的256个存储单元(WL<512>～WL<767>控制的256个存储单元)，开关管S<2>导通，使用两个补偿电阻进行寄生电阻补偿，相当于补偿之前的512个存储单元传输路径上的寄生电阻。读取最远端的256个存储单元(WL<768>～WL<1023>控制的256个存储单元)，开关管S<3>导通，使用三个补偿电阻进行寄生电阻补偿，相当于补偿之前的768个存储单元传输路径上的寄生电阻。开关管越多，调节档位越多，补偿的就越精准，开关管的个数决定了本发明提供的读电路用于补偿寄生电阻的精度。

如图3所示，通过控制字线WL<1023>，选中需要读取的一个存储单元；在打开字线WL<1023>的同时打开S<3>，使参考端电流流经补偿电阻网络的3个补偿电阻，从而匹配数据端电流流经读阵列中的路径上的寄生电阻，避免了读取不同物理位置的存储单元时，读窗口不一致的问题。图4示出了应用本发明实施例的读电路后，读取不同物理位置的存储单元，读窗口可以保持一致。

虽然上述实施例中，存储单元的个数、开关管的个数都满足2的指数幂，但实际电路也不是必须有此要求。一般地，存储单元的个数、开关管的个数之间只需要存在一定的倍数关系即可，满足倍数关系的目的在于各调节档位之间是均匀间隔的。

一般地，每个补偿电阻的阻值满足关系式：R_com＝N/M*(R_bl+R_sl)，

其中，R_com表示补偿电阻的阻值，N表示所述读阵列的存储单元的个数，M表示所述电阻补偿网络的开关管的个数，R_bl表示读阵列中每个存储单元之间的BL寄生电阻，R_sl表示读阵列中每个存储单元之间的SL寄生电阻。

举例进行说明，例如存储阵列包含100个存储单元，电阻补偿网络包含10个开关管和9个补偿电阻，每个补偿电阻的阻值满足关系式：R_com＝10*(R_bl+R_sl)，补偿方式如下：读取最近端的10个存储单元，不作补偿，读取第11～20个存储单元，由一个补偿电阻进行补偿，读取第21～30个存储单元，由两个补偿电阻进行补偿，依此类推。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种存储器的读电路，其特征在于，包括：

读阵列，包括位于一列上的多个存储单元；

钳位控制MOS管，其栅端输入钳位电压，用于在所述读阵列上产生数据端电流；

参考电路，包括参考电阻和补偿电阻网络，所述补偿电阻网络用于匹配所述读阵列在读操作时不同物理位置的存储单元在数据端电流传输路径上存在的寄生电阻；

参考控制MOS管，其栅端输入参考电压，用于在所述参考电路上产生参考端电流；

灵敏放大器，所述灵敏放大器的一端通过所述钳位控制MOS管连接于所述读阵列，所述灵敏放大器的另一端通过所述参考控制MOS管连接于所述参考电路，所述灵敏放大器用于通过比较所述数据端电流和所述参考端电流，输出读取结果。

2.根据权利要求1所述的存储器的读电路，其特征在于，每个所述存储单元包括磁性隧道结和与所述磁性隧道结连接的开关管。

3.根据权利要求1所述的存储器的读电路，其特征在于，所述补偿电阻网络包括：

多个开关管和多个补偿电阻，所述补偿电阻的个数比所述开关管的个数少一个，具体连接方式为：所述参考电阻与所述多个补偿电阻之间依次串联，且所述参考电阻以及每个所述补偿电阻分别通过一个所述开关管与地线连接。

4.根据权利要求3所述的存储器的读电路，其特征在于，所述开关管为NMOS或PMOS。

5.根据权利要求3所述的存储器的读电路，其特征在于，每个所述补偿电阻的阻值满足关系式：R_com＝N/M*(R_bl+R_sl)，

其中，R_com表示补偿电阻的阻值，N表示所述读阵列的存储单元的个数，M表示所述电阻补偿网络的开关管的个数，R_bl表示读阵列中每个存储单元之间的BL寄生电阻，R_sl表示读阵列中每个存储单元之间的SL寄生电阻。

6.根据权利要求1所述的存储器的读电路，其特征在于，所述参考电阻的阻值介于Rp和Rap之间，Rp表示磁性隧道结平行态的电阻，Rap表示磁性隧道结反平行态的电阻。

7.根据权利要求1所述的存储器的读电路，其特征在于，还包括：

第一支路开关，连接于所述钳位控制MOS管和所述读阵列的位线之间；

第二支路开关，连接于所述读阵列的源线和地线之间；

第三支路开关，连接于所述参考电阻和所述参考控制MOS管之间。