JP2013118035A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】
メモリセルアレイは、複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含む。制御回路は、選択メモリセルの保持データを変化させる動作を行う場合において、選択第1配線に第1の電圧を印加する一方、選択第2配線に第2の電圧を印加する。更に、非選択第1配線には第3の電圧を印加する。また、非選択第2配線には第3の電圧よりも大きい第4の電圧を印加する。第3の電圧と第4の電圧との間の差の絶対値は、第1の電圧と第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされる。第1の電圧と第2電圧との間の差の絶対値が増加するに従ってオフセット電圧の値は増加する。
【選択図】図1
Description
図1は、第1の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板1上のグローバルバス等の配線が形成される配線領域3とその上に積層されたメモリブロック2の構成を示している。
次に、図3を参照して、カラム系制御回路及びロウ系制御回路の構成について説明する。ここでは、ワード線方向に2Kbit(=2048bit)、ビット線方向に512bitのメモリセルMCを配列して1MbitのメモリセルアレイMAを構成する場合を例として説明する。図3は、抵抗変化メモリ装置のカラム系制御回路及びロウ系制御回路の配置例を示すブロック図である。
また、非選択ワード線WL01〜03、及び非選択ビット線BL00〜02の交差部に接続され、破線M4により囲まれているメモリセルMCのことを以下、非選択状態にあるという。非選択状態にある非選択メモリセルMCに対しては、逆バイアス(−VRESET)が印加され、これにより、非選択メモリセルMCにはリーク電流が流れることになる。メモリセルアレイMAに含まれるメモリセルMCの数が増加し、非選択メモリセルMCの数が増加すると、リーク電流の増大が無視できなくなる。このリーク電流の増大は、消費電力の増大、及び動作マージンの減少による誤動作等を引き起こす虞がある。
選択ビット線BL03(選択ビット線)、及びワード線WL00(選択ワード線)には、それぞれリセット電圧VRESET、及び接地電圧Vss(=0V)が印加される。また、非選択ビット線BL00、BL01、BL02は、接地電圧Vssを印加される。これは、図4と同様である。
このため、この図5の場合、半選択状態にある破線M2内のメモリセルMCにも、オフセット電圧Vαが印加される。半選択状態にある破線M3内のメモリセルMCは、図4と同様、電圧は印加されない。
この場合、選択ビット線BL03(選択ビット線)、及びワード線WL00(選択ワード線)には、それぞれ接地電圧Vss、及びセット電圧VSETが印加される。また、非選択ビット線BL00〜02、及び非選択ワード線WL01〜03は、セット電圧VSETの半分の電圧(すなわち、選択ビット線BL03に印加される電圧VSETと選択ワード線WLに印加される電圧Vssの中間の電圧)であるVSET/2が印加される。このように、セット動作では、リセット動作時のようなオフセット電圧Vαは用いられない。
以上説明したように、第1の実施の形態の半導体記憶装置によれば、オフセット電圧Vαの設定により、非選択状態のメモリセルに印加される逆バイアスが、選択ビット線BLと選択ワード線WLとの間の印加電圧に応じて適切な値に設定される。これにより、消費電力を低減することができる。
上述の第1の実施の形態の変形例を示す。図5、及び図7では、リセット動作時にオフセット電圧Vαによる印加電圧の調整を行い、セット動作時には、非選択ワード線WL及び非選択ビット線に電圧VSET/2を印加するため、オフセット電圧Vαによる調整が必要がない電圧印加方法を説明した。これとは逆に、図7,図8に示すように、セット動作時にオフセット電圧Vαによる印加電圧の調整を行い、リセット動作時には、非選択ワード線WL及び非選択ビット線に電圧VRESET/2を印加し、オフセット電圧Vαによる調整は行わない電圧印加方法も採用可能である。換言すれば、第1の実施の形態では、メモリセルMCに対するセット動作又はリセット動作のいずれか一方を行う場合に、オフセット電圧Vαによる調整を行い、他方を行う場合にはこれを行わないような電圧印加方法を採用することができる。
次に、第2の実施の形態に係る半導体記憶装置について、図10を参照して説明する。この第2の実施の形態に係る半導体記憶装置の構成は、図1〜図3と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線BL、非選択ワード線WLに印加される電圧が第1の実施の形態とは異なっている。この第2の実施の形態では、非選択ワード線WL01〜03に印加される電圧はVRESETとし、選択ビット線BL00〜02に印加される電圧はオフセット電圧Vαとしている点において、第1の実施の形態と異なっている。そして、このオフセット電圧Vαの値を、第1の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第1の実施の形態と同一でよい。この第2の実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。
次に、第3の実施の形態に係る半導体記憶装置について、図11を参照して説明する。この第3の実施の形態に係る半導体記憶装置の構成は、図1〜図3と同様である。ただし、この実施の形態では、リセット動作時における非選択ビット線BL、非選択ワード線に印加される電圧が第1の実施の形態とは異なっている。この第3の実施の形態では、非選択ワード線WL01〜03に印加される電圧はVRESET−Vα1であり、選択ビット線BL00〜02に印加される電圧はオフセット電圧Vα2としている点において、第1の実施の形態と異なっている。オフセット電圧Vα1とVα2の和は、オフセット電圧Vα(図5)に等しい。そして、このVα1とVα2の和を、第1の実施の形態と同様に変化させている。なお、セット動作時の印加電圧は、第1の実施の形態と同一でよい。この第3の実施の形態によれば、第1の実施の形態と同様の効果を奏することができる。
次に、第4の実施の形態に係る半導体記憶装置を、図12〜図14を参照して説明する。この実施の形態のメモリセルアレイMAの構成を図12に示す。この実施の形態では、メモリセルの構成要素として、双方向ダイオードDiの代りに、印加電圧が順バイアスである場合にのみアノードからカソードに向けて電流を流し、逆バイアスの場合には電流が流れないダイオードD(一方向ダイオード)が用いれらている点が、第1〜第3の実施の形態と異なっている。すなわち、本実施の形態は、いわゆるユニポーラ動作方式の抵抗変化メモリに関するものである。
Claims (8)
- 互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、
前記第1配線及び前記第2配線を選択駆動する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第1配線である選択第1配線に第1の電圧を印加する一方、前記選択メモリセルに接続される第2配線である選択第2配線に第2の電圧を印加し、
前記選択第1配線以外の前記第1配線である非選択第1配線には前記第3の電圧を印加し、
前記選択第2配線以外の前記第2配線である非選択第2配線には前記前記第3の電圧よりも大きい第4の電圧を印加するように構成され、
前記第3の電圧と前記第4の電圧との間の差の絶対値は、前記第1の電圧と前記第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、
前記整流素子は双方向ダイオードであり、
前記制御回路は、
前記第1の電圧と前記第2電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を増加させることが可能に構成されるとともに、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第1配線に第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加し、前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第1配線及び前記非選択第2配線に前記第1の電圧と前記第2の電圧の中間の値を有する第5の電圧を印加し、
前記オフセット電圧は、前記第1電圧と前記第2電圧との間の差の絶対値が増加するに従って二次関数的に増加する
ことを特徴とする半導体記憶装置。 - 互いに交差するように形成された複数の第1配線及び複数の第2配線の交点に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、
前記第1配線及び前記第2配線を選択駆動する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルの中から選択された選択メモリセルの保持データを変化させる動作を行う場合において、前記選択メモリセルに接続される第1配線である選択第1配線に第1の電圧を印加する一方、前記選択メモリセルに接続される第2配線である選択第2配線に第2の電圧を印加し、
前記選択第1配線以外の前記第1配線である非選択第1配線には第3の電圧を印加し、
前記選択第2配線以外の前記第2配線である非選択第2配線には前記前記第3の電圧よりも大きい第4の電圧を印加するように構成され、
前記第3の電圧と前記第4の電圧との間の差の絶対値は、前記第1の電圧と前記第2の電圧との間の差の絶対値よりもオフセット電圧の分小さくされ、
前記制御回路は、
前記第1の電圧と前記第2電圧との間の差の絶対値が増加するに従って前記オフセット電圧の値を増加させる
ことを特徴とする半導体記憶装置。 - 前記整流素子は双方向ダイオードであり、
前記制御回路は、前記メモリセルに対する書き込み動作又は消去動作のいずれか一方を行う場合に、前記非選択第1配線に前記第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加し、
前記書き込み動作又は前記消去動作のうちの残りの一方を行う場合に、前記非選択第1配線及び前記非選択第2配線に前記第1の電圧と前記第2の電圧の中間の値を有する第5の電圧を印加する
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記オフセット電圧は、前記第1電圧と前記第2電圧との間の差の絶対値が増加するに従って二次関数的に増加する請求項2記載の半導体記憶装置。
- 前記第3の電圧は、前記第2の電圧と等しく、
前記第4の電圧は、前記第1の電圧の値から前記オフセット電圧の値を引いた値を有する
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第4の電圧は、前記第1の電圧と等しく、
前記第3の電圧は、前記オフセット電圧である
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第3の電圧は、前記オフセット電圧よりも小さい第6の電圧であり、
前記第4の電圧は、前記第1の電圧の値から前記オフセット電圧よりも小さい第7の電圧の値を引いた値を有し、
前記オフセット電圧は、前記第6の電圧と前記第7の電圧の和である
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記整流素子は一方向ダイオードであり、
前記制御回路は、前記メモリセルに対する書き込み動作及び消去動作を行う場合に、前記非選択第1配線に前記第3の電圧を印加し、前記非選択第2配線に前記第4の電圧を印加する
ことを特徴とする請求項2記載の半導体記憶装置。
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