KR20120030923A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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도모끼 히가시
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Abstract

불휘발성 반도체 기억 장치는, 복수의 셀 유닛을 갖고 또한 복수의 셀 유닛에 유지된 데이터를 소거하는 소거 동작 실행의 단위로 되는 복수의 메모리 블록을 구비한다. 셀 유닛은, 메모리 스트링, 제1 트랜지스터, 제2 트랜지스터 및 다이오드를 구비한다. 제1 트랜지스터는, 메모리 스트링의 일단부에 일단부를 접속하고 있고, 제2 트랜지스터는, 메모리 스트링의 타단부와 제2 배선 사이에 설치되어 있다. 다이오드는, 제1 트랜지스터의 타단부와 제1 배선 사이에 설치되어 있다. 다이오드는, 기판에 대하여 수직 방향으로 연장되는 제1 도전형의 제2 반도체층과, 제2 반도체층의 상면에 접하고 기판에 대하여 수직 방향으로 연장되는 제2 도전형의 제3 반도체층을 구비한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련 출원>
본 출원은 2010년 9월 21일 출원된 일본 특허 출원 번호 제2010-211326호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 명세서에 기재된 실시 형태는, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 메모리의 집적도를 높이기 위해, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다. 예를 들어, 메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치 중 하나로, 원기둥형 구조의 트랜지스터를 사용한 반도체 기억 장치가 있다.
상기와 같은 반도체 기억 장치에 대하여 소거 동작을 실행할 때, 각종 배선으로부터 메모리 셀에 흐르는 누설 전류에 의해, 그 소거 동작은 정확하게 실행되지 못할 우려가 있다.
본 발명의 실시 형태는, 안정된 동작을 실행 가능한 불휘발성 반도체 기억 장치를 제공한다.
일 형태에 관한 불휘발성 반도체 기억 장치는, 복수의 메모리 블록, 제1 배선, 제2 배선 및 제어 회로를 구비한다. 복수의 메모리 블록은, 각각, 복수의 셀 유닛을 갖고 또한 소거 동작의 최소 단위로 된다. 제1 배선은, 복수의 메모리 블록에 공통으로 설치되고 또한 복수의 셀 유닛의 일단부에 접속되어 있다. 제2 배선은, 복수의 셀 유닛의 타단부에 접속되어 있다. 제어 회로는, 복수의 메모리 블록에 대하여 인가하는 전압을 제어한다. 복수의 셀 유닛은, 각각, 메모리 스트링, 제1 트랜지스터, 제2 트랜지스터 및 다이오드를 구비한다. 메모리 스트링은, 전기적으로 재기입 가능한 복수의 메모리 트랜지스터를 직렬 접속하여 이루어진다. 제1 트랜지스터는, 메모리 스트링의 일단부에 일단부를 접속하고 있다. 제2 트랜지스터는, 복수의 메모리 스트링의 타단부와 제2 배선 사이에 설치되어 있다. 다이오드는, 제1 트랜지스터와 제1 배선 사이에 설치되고 또한 제1 트랜지스터측으로부터 제1 배선측을 순바이어스 방향으로 한다. 메모리 스트링은, 제1 반도체층, 전하 축적층 및 제1 도전층을 구비한다. 제1 반도체층은, 기판에 대하여 수직 방향으로 연장되는 기둥 형상부를 포함하여, 메모리 트랜지스터의 보디로서 기능한다. 전하 축적층은, 기둥 형상부의 측면을 둘러싸도록 형성되어, 전하를 축적 가능하게 구성되어 있다. 제1 도전층은, 전하 축적층을 개재하여 기둥 형상부의 측면을 둘러싸도록 복수의 메모리 블록에 공통으로 형성되어, 메모리 트랜지스터의 게이트로서 기능한다. 다이오드는, 제2 반도체층 및 제3 반도체층을 구비한다. 제2 반도체층은, 기판에 대하여 수직 방향으로 연장되는 제1 도전형으로 구성되어 있다. 제3 반도체층은, 제2 반도체층의 상면에 접하고 기판에 대하여 수직 방향으로 연장되는 제2 도전형으로 구성되어 있다. 제어 회로는, 소거 동작 시, 선택되는 메모리 블록에 있어서는, 제1 배선의 전압을 제1 트랜지스터의 게이트의 전압보다 제1 전압만큼 높게 설정하여 GIDL 전류를 발생시킴으로써, 메모리 트랜지스터의 보디의 전압을 상승시킴과 함께, 메모리 트랜지스터의 게이트의 전압을 메모리 트랜지스터의 보디의 전압보다 제2 전압만큼 낮게 설정하고, 이에 의해 선택되는 메모리 블록에 대한 소거 동작을 실행한다. 한편, 제어 회로는, 소거 동작 시, 비선택으로 되는 메모리 블록에 있어서는, 제1 배선의 전압과 제1 트랜지스터의 게이트의 전압 사이의 전압차를 제1 전압과 상이한 제3 전압으로 설정하여 GIDL 전류의 발생을 금지하고, 이것에 의해 비선택으로 되는 메모리 블록에 대한 소거 동작을 금지한다.
일 형태에 관한 불휘발성 반도체 기억 장치는, 복수의 메모리 블록, 제1 배선, 제2 배선 및 제어 회로를 구비한다. 메모리 블록은, 복수의 셀 유닛을 배열하여 이루어지고 소거 동작의 최소 단위로 된다. 제1 배선은, 복수의 메모리 블록에 공통으로 설치되고 또한 복수의 셀 유닛의 일단부에 접속되어 있다. 제2 배선은, 복수의 셀 유닛의 타단부에 접속되어 있다. 제어 회로는, 복수의 메모리 블록에 대하여 인가하는 전압을 제어한다. 복수의 셀 유닛은, 각각, 메모리 스트링, 제1 트랜지스터, 제2 트랜지스터 및 다이오드를 구비한다. 메모리 스트링은, 전기적으로 재기입 가능한 복수의 메모리 트랜지스터를 직렬 접속하여 이루어진다. 제1 트랜지스터는, 메모리 스트링의 일단부에 일단부를 접속하고 있다. 제2 트랜지스터는, 메모리 스트링의 타단부와 제2 배선 사이에 설치되어 있다. 다이오드는, 복수의 제1 트랜지스터와 제1 배선 사이에 설치되고 또한 제1 배선측으로부터 제1 트랜지스터측을 순바이어스 방향으로 한다. 메모리 스트링은, 제1 반도체층, 전하 축적층 및 제1 도전층을 구비한다. 제1 반도체층은, 기판에 대하여 수직 방향으로 연장되는 기둥 형상부를 포함하여, 메모리 트랜지스터의 보디로서 기능한다. 전하 축적층은, 기둥 형상부의 측면을 둘러싸도록 형성되어, 전하를 축적 가능하게 구성되어 있다. 제1 도전층은, 기둥 형상부의 측면 및 전하 축적층을 둘러싸도록 복수의 메모리 블록에 공통으로 형성되어, 메모리 트랜지스터의 게이트로서 기능한다. 다이오드는, 제2 반도체층 및 제3 반도체층을 구비한다. 제2 반도체층은, 기판에 대하여 수직 방향으로 연장되는 제1 도전형으로 구성되어 있다. 제3 반도체층은, 제2 반도체층에 접하고 기판에 대하여 수직 방향으로 연장되는 제2 도전형으로 구성되어 있다. 제어 회로는, 소거 동작 시, 선택되는 메모리 블록에 있어서는, 제2 배선의 전압을 제2 트랜지스터의 게이트의 전압보다 제1 전압만큼 높게 설정하여 GIDL 전류를 발생시킴으로써, 메모리 트랜지스터의 보디의 전압을 상승시킴과 함께, 메모리 트랜지스터의 게이트의 전압을 메모리 트랜지스터의 보디의 전압보다 제2 전압만큼 낮게 설정하고, 이에 의해 선택되는 메모리 블록에 대한 소거 동작을 실행한다. 한편, 제어 회로는, 소거 동작 시, 비선택으로 되는 메모리 블록에 있어서는, 제2 배선의 전압과 제2 트랜지스터의 게이트의 전압 사이의 전압차를 제1 전압과 상이한 제3 전압으로 설정하여 GIDL 전류의 발생을 금지하고, 이에 의해 비선택으로 되는 메모리 블록에 있어서의 소거 동작을 금지한다.
본 발명의 실시 형태에 따르면, 안정된 동작을 실행 가능한 불휘발성 반도체 기억 장치를 실현할 수 있다.
도 1은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 블록도.
도 2는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 개략 사시도.
도 3은, 제1 실시 형태에 관한 메모리 셀 어레이(1)의 회로도.
도 4a 및 도 4b는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 5는, 도 4a 및 도 4b의 확대도.
도 6은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 소거 동작 시의 개략도.
도 7은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 소거 동작 시의 타이밍 차트.
도 8a는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 기입 동작 시의 개략도.
도 8b는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 기입 동작 시의 개략도.
도 9는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 기입 동작 시의 타이밍 차트.
도 10은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 판독 동작 시의 개략도.
도 11은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 판독 동작 시의 타이밍 차트.
도 12는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 소거 동작 시의 타이밍 차트.
도 13은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 기입 동작 시의 타이밍 차트.
도 14는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 판독 동작 시의 타이밍 차트.
도 15는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 16은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 17은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 18은, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 19는, 제2 실시 형태에 관한 메모리 셀 어레이의 회로도.
도 20은, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 21은, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 소거 동작 시의 개략도.
도 22는, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 소거 동작 시의 타이밍 차트.
도 23a는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기입 동작 시의 개략도.
도 23b는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기입 동작 시의 개략도.
도 24는, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기입 동작 시의 타이밍 차트.
도 25는, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 26은, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 27은, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도.
도 28은, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 29는, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 30은, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 31은, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 32는, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도.
이하, 도면을 참조하여, 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
[제1 실시 형태]
[구성]
우선, 도 1 및 도 2를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성에 대해 설명한다. 도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 블록도이며, 도 2는, 불휘발성 반도체 기억 장치의 개략 사시도이다.
제1 실시 형태에 관한 불휘발성 반도체 기억 장치는, 도 1에 도시한 바와 같이, 메모리 셀 어레이(1) 및 제어 회로(1A)를 갖는다.
메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이, 데이터를 전기적으로 기억하는 메모리 트랜지스터(MTr1 내지 MTr4)를 3차원 매트릭스 형상으로 배열하여 구성되어 있다. 즉, 메모리 트랜지스터(MTr1 내지 MTr4)는, 수평 방향으로 매트릭스 형상으로 배열됨과 함께, 적층 방향(기판에 대하여 수직 방향)으로도 배열된다.
적층 방향으로 배열하는 복수개의 메모리 트랜지스터(MTr1 내지 MTr4)는 직렬 접속되어, 공지의 메모리 스트링(MS)(NAND 스트링)을 구성한다. 메모리 트랜지스터(MTr1 내지 MTr4)는, 그 전하 축적층에 축적되는 전하의 양이 변화함으로써, 그 임계값 전압이 변화한다. 임계값 전압이 변화함으로써, 메모리 트랜지스터(MTr1 내지 MTr4)가 유지하는 데이터를 재기입할 수 있다. 메모리 스트링(MS)의 양단부에는 선택 시에 도통 상태로 되는 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)가 접속되어 있다. 그리고, 드레인측 선택 트랜지스터(SDTr)의 드레인은, 다이오드(DI)를 개재하여 비트선(BL)에 접속되고, 소스측 선택 트랜지스터(SSTr)의 소스는, 소스선(SL)에 접속되어 있다. 또한, 이들 메모리 셀 어레이(1)의 구체적인 회로 구성, 및 그 적층 구조는 후술한다.
제어 회로(1A)는, 메모리 셀 어레이(1)(후술하는 메모리 블록(BK))에 대하여 인가하는 전압을 제어하도록 구성되어 있다. 제어 회로(1A)는, 로우 디코더(2, 3), 감지 증폭기(4), 칼럼 디코더(5) 및 제어 신호 생성부(고전압 생성부)(6)를 구비한다. 로우 디코더(2, 3)는, 도 1에 도시한 바와 같이, 도입된 블록 어드레스 신호 등을 디코드하여, 메모리 셀 어레이(1)를 제어한다. 감지 증폭기(4)는, 메모리 셀 어레이(1)로부터 데이터를 판독한다. 칼럼 디코더(5)는, 칼럼 어드레스 신호를 디코드하여, 감지 증폭기(4)를 제어한다. 제어 신호 생성부(6)는, 기준 전압을 승압시켜, 기입이나 소거 시에 필요해지는 고전압을 생성하고, 또한 제어 신호를 생성하여, 로우 디코더(2, 3), 감지 증폭기(4) 및 칼럼 디코더(5)를 제어한다.
이어서, 도 3을 참조하여, 메모리 셀 어레이(1)의 회로 구성에 대하여 설명한다. 도 3에 도시한 바와 같이, 메모리 셀 어레이(1)는, 복수의 메모리 블록(BK_1, BK_2, …, BK_n), 복수의 비트선(BL1, BL2, …, BLn) 및 복수의 소스선(SL1, SL2, …, SLn)을 갖는다. 또한, 복수의 메모리 블록(BK_1, BK_2, …, BK_n) 중 어느 하나를 특정하지 않은 경우, 그들을 메모리 블록(BK)이라고 총칭한다. 복수의 비트선(BL1, BL2, …, BLn) 중 어느 하나를 특정하지 않은 경우, 그들을 비트선(BL)이라고 총칭한다. 복수의 소스선(SL1, SL2, …, SLn) 중 어느 하나를 특정하지 않은 경우, 그들을 소스선(SL)이라고 총칭한다.
메모리 블록(BK)은, 각각 복수의 셀 유닛(MU)을 갖고, 데이터를 소거하는 소거 동작의 최소 단위로 된다. 비트선(BL)은, 메모리 블록(BK_1, BK_2, …, BK_n)에 공통으로 설치되어 있다. 비트선(BL)은, 복수의 셀 유닛(MU)의 드레인에 접속되어 있다. 소스선(SL)은, 각각, 메모리 블록(BK)마다 분할하여 설치되어 있다. 소스선(SL)은, 1개의 메모리 블록(BK) 중의 복수의 셀 유닛(MU)의 소스에 공통으로 접속되어 있다.
도 3에 도시하는 예에서는, 셀 유닛(MU)은, 1개의 메모리 블록(BK)마다 k행, n열에 걸쳐 매트릭스 형상으로 설치되어 있다. 셀 유닛(MU)은, 메모리 스트링(MS), 드레인측 선택 트랜지스터(SDTr), 소스측 선택 트랜지스터(SSTr) 및 다이오드(DI)를 갖는다. 메모리 스트링(MS)은, 직렬 접속된 메모리 트랜지스터(MTr1 내지 MTr4)로 구성되어 있다. 드레인측 선택 트랜지스터(SDTr)는, 메모리 스트링(MS)의 드레인(메모리 트랜지스터(MTr4)의 드레인)에 접속되어 있다. 소스측 선택 트랜지스터(SSTr)는, 메모리 스트링(MS)의 소스(메모리 트랜지스터(MTr1) 소스)에 접속되어 있다. 또한, 메모리 스트링(MS)은 4개 이상의 메모리 트랜지스터로 구성해도 좋다.
도 3에 도시한 바와 같이, 복수의 메모리 블록(BK)에 있어서, 매트릭스 형상으로 배열된 메모리 트랜지스터(MTr1)의 게이트는, 워드선(WL1)에 공통으로 접속되어 있다. 마찬가지로, 메모리 트랜지스터(MTr2 내지 MTr4)의 게이트는, 각각, 워드선(WL2 내지 WL4)에 공통으로 접속되어 있다.
도 3에 도시한 바와 같이, 메모리 블록(BK_1)에 있어서, 로우 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr)의 게이트는, 1개의 드레인측 선택 게이트선(SGD1, 1)(또는, SGD1, 2, …, SGD1, k)에 공통으로 접속되어 있다. 마찬가지로, 메모리 블록(BK_2)에 있어서, 로우 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr)의 게이트는, 1개의 드레인측 선택 게이트선(SGD2, 1)(또는, SGD2, 2,…, SGD2, k)에 공통으로 접속되어 있다. 메모리 블록(BK_n)에 있어서, 로우 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr)의 게이트는, 1개의 드레인측 선택 게이트선(SGDn, 1)(또는, SGDn, 2, …, SGDn, k)에 공통으로 접속되어 있다. 또한, 드레인측 선택 게이트선(SGD1, 1, …, SGDn, k) 중 어느 하나를 특정하지 않은 경우, 그들을 드레인측 선택 게이트선(SGD)이라고 총칭한다. 드레인측 선택 게이트선(SGD)은, 각각 로우 방향으로 연장되도록 칼럼 방향으로 소정 피치로 설치되어 있다.
또한, 칼럼 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr)의 타단부는, 다이오드(DI)를 개재하여 1개의 비트선(BL1)(또는, BL2, …, BLn)에 공통으로 접속되어 있다. 다이오드(DI)는, 드레인측 선택 트랜지스터(SDTr)측으로부터 비트선(BL)측을 순바이어스 방향으로 하도록 설치되어 있다. 비트선(BL)은, 메모리 블록(BK)에 걸쳐 칼럼 방향으로 연장되도록 형성되어 있다.
도 3에 도시한 바와 같이, 메모리 블록(BK_1)에 있어서, 로우 방향으로 일렬로 배열된 소스측 선택 트랜지스터(SSTr)의 게이트는, 1개의 소스측 선택 게이트선(SGS1, 1)(또는, SGS1, 2, …, SGS1, k)에 공통으로 접속되어 있다. 마찬가지로, 메모리 블록(BK_2)에 있어서, 로우 방향으로 일렬로 배열된 소스측 선택 트랜지스터(SSTr)의 게이트는, 1개의 소스측 선택 게이트선(SGS2, 1)(또는, SGS2, 2, …, SGS2, k)에 공통으로 접속되어 있다. 메모리 블록(BK_n)에 있어서, 로우 방향으로 일렬로 배열된 소스측 선택 트랜지스터(SSTr)의 게이트는, 1개의 소스측 선택 게이트선(SGSn, 1)(또는, SGSn, 2, …, SGSn, k)에 공통으로 접속되어 있다. 또한, 소스측 선택 게이트선(SGS1, 1, …, SGSn, k) 중 어느 하나를 특정하지 않은 경우, 그들을 소스측 선택 게이트선(SGS)이라고 총칭한다. 소스측 선택 게이트선(SGS)은, 각각 로우 방향으로 연장되도록 칼럼 방향으로 소정 피치로 설치되어 있다.
또한, 메모리 블록(BK_1) 내의 모든 소스측 선택 트랜지스터(SSTr)는, 1개의 소스선(SL1)에 공통으로 접속되어 있다. 마찬가지로, 메모리 블록(BK_2) 내의 모든 소스측 선택 트랜지스터(SSTr)는, 1개의 소스선(SL2)에 공통으로 접속되고, 메모리 블록(BK_n) 내의 모든 소스측 선택 트랜지스터(SSTr)는, 1개의 소스선(SLn)에 공통으로 접속되어 있다.
상기와 같은 불휘발성 반도체 기억 장치의 회로 구성은, 도 4a 및 도 4b에 도시하는 적층 구조에 의해 실현되어 있다. 제1 실시 형태에 관한 불휘발성 반도체 기억 장치는, 도 4a 및 도 4b에 도시한 바와 같이, 반도체 기판(10), 반도체 기판(10) 상에 순차 적층된 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30), 드레인측 선택 트랜지스터층(40), 다이오드층(50) 및 배선층(60)을 갖는다.
반도체 기판(10)은, 소스선(SL)으로서 기능한다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터(SSTr)로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 스트링(MS)(메모리 트랜지스터(MTr1 내지 MTr4))으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터(SDTr)로서 기능한다. 다이오드층(50)은, 다이오드(DI)로서 기능한다. 배선층(60)은, 비트선(BL) 및 그밖의 각종 배선으로서 기능한다.
반도체 기판(10)은, 도 4a 및 도 4b에 도시한 바와 같이, 그 상면에 확산층(11)을 갖는다. 확산층(11)은, 소스선(SL)으로서 기능한다. 확산층(11)은, 메모리 블록(BK)마다 분단되어 있다.
소스측 선택 트랜지스터층(20)은, 도 4a 및 도 4b에 도시한 바와 같이, 반도체 기판(10) 상에 절연층을 개재하여 소스측 도전층(21)을 갖는다. 소스측 도전층(21)은, 소스측 선택 트랜지스터(SSTr)의 게이트 및 소스측 선택 게이트선(SGS)으로서 기능한다. 소스측 도전층(21)은, 각 메모리 블록(BK) 내에서, 칼럼 방향으로 소정 피치로 로우 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 소스측 도전층(21)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
또한, 소스측 선택 트랜지스터층(20)은, 도 4a 및 도 4b에 도시한 바와 같이, 소스측 홀(22)을 갖는다. 소스측 홀(22)은, 소스측 도전층(21)을 관통하도록 형성되어 있다. 소스측 홀(22)은, 로우 방향 및 칼럼 방향으로 매트릭스 형상으로 형성되어 있다.
또한, 소스측 선택 트랜지스터층(20)은, 도 4a 및 도 4b에 도시한 바와 같이, 소스측 게이트 절연층(23) 및 소스측 기둥 형상 반도체층(24)을 갖는다. 소스측 기둥 형상 반도체층(24)은, 소스측 선택 트랜지스터(SSTr)의 보디(채널)로서 기능한다.
소스측 게이트 절연층(23)은, 소스측 홀(22)의 측벽에 소정의 두께로 형성되어 있다. 소스측 기둥 형상 반도체층(24)은, 소스측 게이트 절연층(23)의 측면에 접하고, 소스측 홀(22)을 매립하도록 형성되어 있다. 소스측 기둥 형상 반도체층(24)은, 적층 방향(반도체 기판(10)에 대하여 수직 방향)으로 연장되는 기둥 형상으로 형성되어 있다. 소스측 기둥 형상 반도체층(24)은, 확산층(11) 상에 형성되어 있다. 소스측 게이트 절연층(23)은, 산화실리콘(SiO2)으로 구성되어 있다. 소스측 기둥 형상 반도체층(24)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
상기 소스측 선택 트랜지스터층(20)의 구성을 환언하면, 소스측 도전층(21)은, 소스측 게이트 절연층(23)을 개재하여 소스측 기둥 형상 반도체층(24)을 둘러싸도록 형성되어 있다.
메모리 트랜지스터층(30)은, 도 4a 및 도 4b에 도시한 바와 같이, 소스측 선택 트랜지스터층(20) 상에 절연층을 개재하여 순차 적층된 워드선 도전층(31a 내지 31d)을 갖는다. 워드선 도전층(31a 내지 31d)은, 메모리 트랜지스터(MTr1 내지 MTr4)의 게이트 및 워드선(WL1 내지 WL4)으로서 기능한다.
워드선 도전층(31a 내지 31d)은, 복수의 메모리 블록(BK)에 걸쳐, 로우 방향 및 칼럼 방향으로 2차원적으로(판 형상으로) 넓어지도록 형성되어 있다. 워드선 도전층(31a 내지 31d)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
또한, 메모리 트랜지스터층(30)은, 도 4a 및 도 4b에 도시한 바와 같이, 메모리 홀(32)을 갖는다. 메모리 홀(32)은, 워드선 도전층(31a 내지 31d)을 관통하도록 형성되어 있다. 메모리 홀(32)은, 로우 방향 및 칼럼 방향으로 매트릭스 형상으로 형성되어 있다. 메모리 홀(32)은, 소스측 홀(22)과 정합하는 위치에 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 도 4a 및 도 4b에 도시한 바와 같이, 메모리 게이트 절연층(33) 및 메모리 기둥 형상 반도체층(34)을 갖는다. 메모리 기둥 형상 반도체층(34)은, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디(채널)로서 기능한다.
메모리 게이트 절연층(33)은, 메모리 홀(32)의 측벽에 소정의 두께로 형성되어 있다. 메모리 기둥 형상 반도체층(34)은, 메모리 게이트 절연층(33)의 측면에 접하고, 메모리 홀(32)을 매립하도록 형성되어 있다. 메모리 기둥 형상 반도체층(34)은, 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 메모리측 기둥 형상 반도체층(34)의 하면은, 소스 기둥 형상 반도체층(24)의 상면에 접하도록 형성되어 있다.
여기서, 도 5를 참조하여, 메모리 게이트 절연층(33)의 구성에 대하여 상세하게 설명한다. 도 5는, 도 4a 및 도 4b의 확대도이다. 메모리 게이트 절연층(33)은, 메모리 홀(32)의 측면측으로부터 메모리 기둥 형상 반도체층(34)측으로, 블록 절연층(33a), 전하 축적층(33b) 및 터널 절연층(33c)을 갖는다. 전하 축적층(33b)은, 전하를 축적 가능하게 구성되어 있다.
블록 절연층(33a)은, 도 5에 도시한 바와 같이 메모리 홀(32)의 측벽에 소정의 두께로 형성되어 있다. 전하 축적층(33b)은, 블록 절연층(33a)의 측벽에 소정의 두께로 형성되어 있다. 터널 절연층(33c)은, 전하 축적층(33b)의 측벽에 소정의 두께로 형성되어 있다. 블록 절연층(33a) 및 터널 절연층(33c)은, 산화실리콘(SiO2)으로 구성되어 있다. 전하 축적층(33b)은, 질화실리콘(SiN)으로 구성되어 있다. 메모리 기둥 형상 반도체층(34)은 폴리실리콘(poly-Si)으로 구성되어 있다.
상기 메모리 트랜지스터층(30)의 구성을 환언하면, 워드선 도전층(31a 내지 31d)은, 메모리 게이트 절연층(33)을 개재하여 메모리 기둥 형상 반도체층(34)을 둘러싸도록 형성되어 있다.
드레인측 선택 트랜지스터층(40)은, 도 4a 및 도 4b에 도시한 바와 같이, 드레인측 도전층(41)을 갖는다. 드레인측 도전층(41)은, 드레인측 선택 트랜지스터(SDTr)의 게이트 및 드레인측 선택 게이트선(SGD)으로서 기능한다.
드레인측 도전층(41)은, 메모리 트랜지스터층(30) 상에 절연층을 개재하여 적층되어 있다. 드레인측 도전층(41)은, 메모리 기둥 형상 반도체층(34)의 바로 위에 형성되어 있다. 드레인측 도전층(41)은, 각 메모리 블록(BK) 내에서, 칼럼 방향으로 소정 피치로 로우 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 드레인측 도전층(41)은, 예를 들어, 폴리실리콘(poly-Si)으로 구성되어 있다.
또한, 드레인측 선택 트랜지스터층(40)은, 도 4a 및 도 4b에 도시한 바와 같이, 드레인측 홀(42)을 갖는다. 드레인측 홀(42)은, 드레인측 도전층(41)을 관통하도록 형성되어 있다. 드레인측 홀(42)은, 로우 방향 및 칼럼 방향으로 매트릭스 형상으로 형성되어 있다. 드레인측 홀(42)은, 메모리 홀(32)에 정합하는 위치에 형성되어 있다.
또한, 드레인측 선택 트랜지스터층(40)은, 도 4a 및 도 4b에 도시한 바와 같이 드레인측 게이트 절연층(43) 및 드레인측 기둥 형상 반도체층(44)을 갖는다. 드레인측 기둥 형상 반도체층(44)은, 드레인측 선택 트랜지스터(SDTr)의 보디(채널)로서 기능한다.
드레인측 게이트 절연층(43)은, 드레인측 홀(42)의 측벽에 소정의 두께로 형성되어 있다. 드레인측 기둥 형상 반도체층(44)은, 드레인측 게이트 절연층(43)에 접하고, 드레인측 홀(42)을 매립하도록 형성되어 있다. 드레인측 기둥 형상 반도체층(44)은, 적층 방향으로 연장되도록 기둥 형상으로 형성되어 있다. 드레인측 기둥 형상 반도체층(44)의 하면은, 메모리 기둥 형상 반도체층(34)의 상면에 접하도록 형성되어 있다. 드레인측 게이트 절연층(43)은, 산화실리콘(SiO2)으로 구성되어 있다. 드레인측 기둥 형상 반도체층(44)은, 폴리실리콘(poly-Si)으로 구성되어 있다. 또한, 드레인측 기둥 형상 반도체층(44)의 하부(44a)는 진성 반도체로 구성되고, 그 상부(44b)는 N+형 반도체로 구성되어 있다.
상기 드레인측 선택 트랜지스터층(40)의 구성을 환언하면, 드레인측 도전층(41)은, 드레인측 게이트 절연층(43)을 개재하여 드레인측 기둥 형상 반도체층(44)을 둘러싸도록 형성되어 있다.
다이오드층(50)은, 도 4a 및 도 4b에 도시한 바와 같이, 오믹 콘택트층(51), P형 반도체층(52) 및 N형 반도체층(53)을 갖는다. 오믹 콘택트층(51)은, P형 반도체층(52)과 드레인측 기둥 형상 반도체층(44)을 오믹 콘택트시킨다. P형 반도체층(52) 및 N형 반도체층(53)은 다이오드(DI)로서 기능한다.
오믹 콘택트층(51)은, 드레인측 기둥 형상 반도체층(44)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. P형 반도체층(52)은, 오믹 콘택트층(51)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. N형 반도체층(53)은, N형 반도체층(52)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. P형 반도체층(52)은, P형의 불순물이 도프된 폴리실리콘으로 구성되어 있다. N형 반도체층(53)은, N형 불순물이 도프된 폴리실리콘으로 구성되어 있다.
배선층(60)은, 도 4a 및 도 4b에 도시한 바와 같이 비트층(61)을 갖는다. 비트층(61)은 비트선(BL)으로서 기능한다.
비트층(61)은, N형 반도체층(53)의 상면에 접하도록 형성되어 있다. 비트층(61)은, 로우 방향으로 소정 피치로 칼럼 방향으로 연장되도록 형성되어 있다. 비트층(61)은, 텅스텐 등의 금속으로 구성되어 있다.
[제1 소거 동작]
이어서, 도 6을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 소거 동작에 대하여 설명한다.
도 6에 도시하는 일례에 있어서, 메모리 블록(BK_1)이 소거 동작의 대상으로서 선택되는 것으로 한다. 한편, 메모리 블록(BK_1)과 비트선(BL)을 공유하는 메모리 블록(BK_2)은 소거 동작의 대상으로 되지 않아, 거기에 유지된 데이터는 소거가 금지된다.
소거 동작 시에 있어서, 비트선(BL)에는 전압(Vera)(예를 들어 17V 정도)이 인가된다. 선택 메모리 블록(BK_1)에서는, 소스선(SL1)에 전압(Vera)이 인가되는 한편, 드레인측 선택 게이트선(SGD) 및 소스측 선택 게이트선(SGS)에는 전압(Vera)보다 ΔV(예를 들어 3V 정도) 작은 전압(Vera-ΔV)이 인가된다. 한편, 비선택 메모리 블록(BK-2)에서는, 소스선(SL2)에 전압 0V가 인가되는 한편, 드레인측 선택 게이트선(SGD) 및 소스측 선택 게이트선(SGS)에는 각각 0V, 전원 전압(Vdd)(=1.2V)이 인가된다.
구체적으로, 도 6에 도시한 바와 같이, 선택 메모리 블록(BK_1)에 있어서는, 비트선(BL1)의 전압(Vera)은, 드레인측 선택 트랜지스터(SDTr)의 게이트의 전압(Vera-ΔV)보다 전압(ΔV)만큼 높다. 또한, 소스선(SL1)의 전압(Vera)은 소스측 선택 트랜지스터(SSTr)의 게이트의 전압(Vera-ΔV)보다 전압(ΔV)만큼 높다. 이에 의해, 메모리 블록(BK_1) 내에서, 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)의 게이트 근방에서 GIDL 전류가 발생한다(부호 "E11" 참조). 그리고, 메모리 블록(BK_1)에 있어서, GIDL 전류에 의해 발생한 홀은, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디에 유입되어, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은 상승한다.
계속해서, 메모리 트랜지스터(MTr1 내지 MTr4)의 게이트의 전압은 0V로 되어, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압보다 낮게 설정된다. 이에 의해, 메모리 트랜지스터(MTr1 내지 MTr4)의 전하 축적층에 고전압이 인가되어, 메모리 블록(BK_1)에 대한 소거 동작이 실행된다.
한편, 메모리 블록(BK_2)에 있어서는, 드레인측 선택 트랜지스터(SDTr)의 게이트의 전압은 0V로 설정된다. 즉, 비트선(BL1)의 전압(Vera)이, 드레인측 선택 트랜지스터(SDTr)의 게이트의 전압(0V)보다 전압(Vera)만큼 높게 설정되게 된다. 또한, 소스선(SL2)은 0V로 설정되고, 소스측 선택 트랜지스터(SSTr)의 게이트의 전압은 전원 전압(Vdd)(예를 들어, 1.2V)으로 설정된다. 즉, 소스측 선택 트랜지스터(SSTr)의 게이트의 전압(Vdd)이, 소스선(SL2)의 전압(0V)보다 전압(Vdd)만큼 높게 설정되게 된다. 이에 의해, 메모리 블록(BK_2)에 있어서는, GIDL 전류의 발생은 금지되고, 소스측 선택 트랜지스터(SSTr)는 도통 상태로 된다.
여기서, 메모리 블록(BK_1, BK_2) 사이에서, 메모리 트랜지스터(MTr1 내지 MTr4)의 게이트는 워드선(WL1 내지 WL4)에 의해 공통으로 접속되어 있다. 따라서, 메모리 블록(BK_1)과 함께, 메모리 블록(BK_2)에 있어서도, 메모리 트랜지스터(MTr1 내지 MTr4)의 게이트의 전압은 0V로 설정된다.
그러나, 메모리 블록(BK_2)에 있어서, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은, GIDL 전류에 의해 승압되지 않는다. 또한, 메모리 블록(BK2)에 있어서는, 소스측 선택 트랜지스터(SSTr)가 도통 상태로 되는 점에서, 가령 메모리 트랜지스터(Mtr1 내지 Mtr4)의 보디의 전압이 누설 전류 등의 영향에 의해 상승해도, 그 전압은, 도통 상태로 된 소스측 선택 트랜지스터(SSTr)를 통하여 소스선(SL2)에 방전된다(부호 "E12" 참조).
또한, 제1 실시 형태는, 다이오드(DI)를 갖고 있다. 이에 의해, 비트선(BL1)으로부터 비선택의 메모리 블록(BK_2) 내의 메모리 트랜지스터(MTr1 내지 MTr4)의 보디에 흐르는 전류를 억제할 수 있다(부호 "E13" 참조).
이상으로부터, 메모리 블록(BK_2)에 있어서, 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은, 저전압으로 유지된다. 따라서, 그들 메모리 트랜지스터(MTr1 내지 MTr4)의 전하 축적층에는 고전압이 인가되지 않아, 제1 실시 형태는, 비선택의 메모리 블록(BK_2)에 있어서의 오소거를 억제할 수 있다.
상기 소거 동작을 실행하는 경우의 구체적인 동작 수순을, 도 7의 타이밍 차트를 참조하여 설명한다. 우선, 도 7의 시각 t11에서, 비트선(BL1) 및 소스선(SL1)의 전압은 소거 전압(Vera)(예를 들어, 17V)까지 상승된다. 또한, 시각 t11에서, 소스측 선택 게이트선(SGS1, 1 내지 SGS1, k)의 전압 및 드레인측 선택 게이트선(SGD1, 1 내지 SGD1, k)의 전압은, 전압(Vera-ΔV)(예를 들어, 14V)까지 상승된다. 이에 의해, 메모리 블록(BK_1)에 있어서, GIDL 전류가 발생한다.
한편, 시각 t11에서, 소스선(SL2)의 전압은 0V로 유지된다. 또한, 시각 t11에서, 소스측 선택 게이트선(SGS2, 1 내지 SGS2, k)의 전압은 전원 전압(Vdd)까지 상승되고, 드레인측 선택 게이트선(SGD1, 1 내지 SGD1, k)의 전압은 0V로 유지된다. 이에 의해, 메모리 블록(BK_2)에 있어서는 GIDL 전류는 발생하지 않아, 소스측 선택 트랜지스터(SSTr)는 도통 상태로 된다.
이어서, 시각 t12에서, 워드선(WL1 내지 WL4)의 전압은, 0V까지 저하된다. 이에 의해, 메모리 블록(BK_1) 내의 메모리 트랜지스터(MT1 내지 MTr4)의 데이터는 소거되고, 메모리 블록(BK_2) 내의 메모리 트랜지스터(MT1 내지 MTr4)의 데이터는 유지된다.
[제1 기입 동작]
이어서, 도 8a 및 도 8b를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 기입 동작에 대하여 설명한다.
도 8a 및 도 8b에서는, 일례로서, 메모리 블록(BK_1) 내의 셀 유닛(MU)(이하, 선택 셀 유닛(sMU))을 기입 대상으로 하는 경우를 설명한다. 선택 셀 유닛(sMU) 내의 메모리 트랜지스터(MTr3)(이하, 선택 메모리 트랜지스터(sMTr3))에 기입이 행해지는 것으로서 설명한다.
구체적으로, 도 8a에 도시한 바와 같이, 우선, 선택 메모리 트랜지스터(sMTr3)의 데이터를 "0" 데이터로 기입하는 경우, 비트선(BL1)의 전압은 0V로 되고, 선택 메모리 트랜지스터(sMTr3)의 데이터를 "1" 데이터로 유지하는 경우, 비트선(BL1)의 전압은 전원 전압(Vdd)(=1.2V)으로 된다. 소스선(SL1, SL2)은, 전원 전압(Vdd)으로 설정된다.
그리고, 메모리 블록(BK_1, BK_2)에 포함되는 메모리 트랜지스터(MTr1 내지 MTr4)는, 그 게이트에 패스 전압(Vpass)(예를 들어, 10V)이 인가되어 도통 상태로 된다. 소스측 선택 트랜지스터(SSTr)는, 그 게이트에 전압(Vdd+Vt)이 인가되어 도통 상태로 된다. 이에 의해, 메모리 블록(BK_1, BK_2)에 포함되는 메모리 트랜지스터(MTr1 내지 MT4)의 보디 전압은, 소스선(SL1, SL2)을 통하여 전원 전압(Vdd)까지 충전된다(부호 "W11" 참조). 즉, 메모리 블록(BK_1, BK_2)에 포함되는 메모리 트랜지스터(MTr1 내지 MT4)의 보디의 전압은, 기입 동작 시에 비트선(BL1)에 인가될 수 있는 전원 전압(Vdd) 이상으로 설정된다. 또한, 소정 시간 후, 소스측 선택 트랜지스터(SSTr)는, 다시 비도통 상태로 된다.
계속해서, 도 8b에 도시한 바와 같이, 선택 셀 유닛(sMU)에 포함되는 드레인측 선택 트랜지스터(SDTr)는, 그 게이트에 전압(Vdd+Vt)이 공급된다. "0" 데이터를 기입하기 위하여 비트선(BL1)에 0V가 공급되어 있는 경우에는, 드레인측 선택 트랜지스터(SDTr)는 도통 상태로 되고, 이에 의해, 선택 셀 유닛(sMU)에 포함되는 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은, 비트선(BL1)과 동일한 0V로 방전된다(부호 "W12" 참조). 한편, "1" 데이터로 유지하기 위하여 비트선(BL1)에 전원 전압(Vdd)이 공급되어 있는 경우에는, 드레인측 선택 트랜지스터(SDTr)는 비도통 상태 그대로가 되고, 따라서 선택 셀 유닛(sMU)에 포함되는 메모리 트랜지스터(MTr1 내지 MTr4)의 보디는, 방전되지 않아, 플로팅 상태로 되고, 그 전위는 전원 전압(Vdd)으로 유지된다.
그리고, 선택 메모리 트랜지스터(sMTr3)의 게이트의 전압을, 프로그램 전압(Vprg)(=18V)으로 한다. 이에 의해, "0" 데이터를 기입하는 경우, 선택 메모리 트랜지스터(sMTr3)의 보디의 전압은 0V로 방전되어 있기 때문에, 선택 메모리 트랜지스터(sMTr3)의 전하 축적층에는 고전압이 인가되어, 선택 메모리 트랜지스터(sMTr3)에 대하여 기입 동작이 실행된다. 한편, "1" 데이터로 유지하는 경우, 선택 메모리 트랜지스터(sMTr3)의 보디는 플로팅 상태로 되고, 그 전위는 전원 전압(Vdd)으로 유지되고 있기 때문에, 선택 메모리 트랜지스터(sMTr3)의 전하 축적층에는 고전압이 인가되지 않아, 선택 메모리 트랜지스터(sMTr3)에 대해서는 기입 동작은 실행되지 않는다.
여기서, 복수의 메모리 유닛(MU)에 걸쳐, 메모리 트랜지스터(MTr1 내지 MTr4)의 게이트는, 워드선(WL1 내지 WL4)에 의해 공통으로 접속되어 있다. 선택 메모리 트랜지스터(sMTr3)의 게이트의 전압을, 프로그램 전압(Vprg)으로 하면, 비선택으로 된 메모리 유닛(MU)에 포함되는 메모리 트랜지스터(MTr3)의 게이트에도, 프로그램 전압(Vprg)이 인가된다. 그러나, 비선택의 메모리 유닛(MU)에 포함되는 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은, 비도통 상태로 된 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)에 의해, 플로팅으로 되어 있다. 따라서, 비선택의 메모리 유닛(MU)에 포함되는 메모리 트랜지스터(MTr3)의 전하 축적층에는 고전압이 인가되지 않아, 기입 동작은 실행되지 않는다.
상기 기입 동작을 실행하는 경우의 구체적인 동작 수순을, 도 9의 타이밍 차트를 참조하여 설명한다. 우선, 도 9의 시각 t21에서, 소스선(SL1, SL2)의 전압은, 전원 전압(Vdd)까지 상승되고, 소스측 선택 게이트선(SGS1, 1 내지 SGS1, k, SGS2, 1 내지 SGS2, k)의 전압은 전압(Vdd+Vt)까지 상승된다. 또한, 시각 t21에서, 워드선(WL1 내지 WL4)의 전압은 패스 전압(Vpass)까지 상승된다. 이에 의해, 메모리 블록(BK_1)에 있어서, 소스측 선택 트랜지스터(SSTr)는 도통 상태로 되고, 메모리 트랜지스터(MTr1 내지 MT4)의 보디의 전압은 전원 전압(Vdd)으로 된다. 또한, 시각 t21에서, "0" 데이터 기입 시, 비트선(BL1)은 0V로 저하되고, "1" 데이터 유지 시, 비트선(BL1)은 전원 전압(Vdd)까지 상승된다.
이어서, 시각 t22에서, 소스측 선택 게이트선(SGS1, 1 내지 SGS1, k, SGS2, 1 내지 SGS2, k)의 전압은 0V까지 저하된다. 이에 의해, 메모리 블록(BK1) 내의 소스측 선택 트랜지스터(SSTr)는 비도통 상태로 된다.
계속해서, 시각 t23에서, 드레인측 선택 트랜지스터(SGD1, 2)의 전압이 전압(Vdd+Vt)까지 상승된다. 이에 의해, 선택 셀 유닛(sMU)에 포함되는 드레인측 선택 트랜지스터(SDTr)만이 도통 상태로 된다.
이어서, 시각 t24에서, 워드선(WL3)의 전압은, 프로그램 전압(Vprog)(예를 들어, 18V)까지 상승된다. 이에 의해, 선택 메모리 트랜지스터(sMTr3)에 대하여, 기입 동작이 실행된다.
[제1 판독 동작]
이어서, 도 10을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제1 판독 동작에 대해 설명한다. 도 10에 도시하는 일례에 있어서, 판독 동작은, 선택 메모리 트랜지스터(sMTr3)에 대하여 실행된다.
구체적으로, 도 10에 도시한 바와 같이, 비트선(BL)은 0V로 설정된다. 소스선(SL1)은 전원 전압(Vdd)으로 설정되고, 소스선(SL2)은 0V로 설정된다. 선택 셀 유닛(sMU)에 포함되는 드레인측 선택 트랜지스터(SDTr) 및 소스측 트랜지스터(SSTr)는, 선택 게이트선(SGD1, 2 및 SGS1, 2)에 전압(Vdd+vt)이 인가되어 도통 상태로 된다. 그리고, 메모리 트랜지스터(MTr1, MTr2, MTr4)의 게이트는 패스 전압(Vpass)이 인가되고, 메모리 트랜지스터(MTr3)의 게이트는 리드 전압(Vread)(Vread<Vpass)이 인가된다. 이에 의해, 선택 메모리 트랜지스터(sMTr3)가 "1" 데이터를 유지하고 있는 경우, 소스선(SL1)으로부터 비트선(BL1)에 전류가 흘러(부호 "R1" 참조), 비트선(BL1)은 전원 전압(Vdd)까지 충전된다. 한편, 선택 메모리 트랜지스터(sMTr3)가 "0" 데이터를 유지하고 있는 경우(임계값이 높은 경우), 소스선(SL1)으로부터 비트선(BL1)에 전류가 흐르지 않아(부호 "R2" 참조), 비트선(BL1)은 충전되지 않고 0V로 유지된다. 그리고, 비트선(BL1)의 전압을 검지함으로써, 선택 메모리 트랜지스터(sMTr3)에 대한 판독 동작이 실행된다.
상기 기입 동작을 실행하는 경우의 구체적인 동작 수순을, 도 11의 타이밍 차트를 참조하여 설명한다. 우선, 도 11의 시각 t31에서, 소스선(SL1)의 전압은, 전원 전압(Vdd)까지 상승되고, 소스측 선택 게이트선(SGS1, 2)의 전압 및 드레인측 선택 게이트선(SGD1, 2)의 전압은, 전압(Vdd+Vt)까지 상승된다. 또한, 시각 t31에서, 워드선(WL1, WL2, WL4)의 전압은 패스 전압(Vpass)까지 상승된다. 이에 의해, 메모리 트랜지스터(MTr1, 2, 4), 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)는 도통 상태로 된다.
이어서, 시각 t32에서, 워드선(WL3)의 전압은, 리드 전압(Vread)까지 상승된다. 이 후, 비트선(BL1)의 전압을 검지함으로써, 선택 메모리 트랜지스터(sMTr3)에 대한 판독 동작이 실행된다.
[제2 소거 동작]
이어서, 도 12를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 소거 동작에 대해 설명한다. 이 제2 소거 동작에 있어서는, 도 12에 도시한 바와 같이, 시각 t11에서, 소스선(SL2), 드레인측 선택 게이트선(SGD2, 1 내지 SGD2, k) 및 소스측 선택 게이트선(SGS2, 1 내지 SGS2, k)은, 전압 V1(=5V)까지 상승되고, 이 점에서 제1 소거 동작과 상이하다.
상기한 전압 V1에 의해, 상기한 제2 소거 동작 시, 비선택의 메모리 블록(BK2) 내의 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)의 게이트 절연막에 인가되는 전압은, 제1 소거 동작 시보다 낮아진다. 따라서, 제2 소거 동작에 의하면, 내압이 낮은 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)이라도, 그 파손을 억제할 수 있다.
[제2 기입 동작]
이어서, 도 13을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 기입 동작에 대하여 설명한다. 여기서, 제1 기입 동작은, 도 8의 부호 "W11"로 나타낸 바와 같이, 메모리 블록(BK_1, BK_2) 내의 메모리 트랜지스터(MTr1 내지 MT4)의 보디를 전원 전압(Vdd)까지 충전하는 충전 공정을 실행하는 것이다. 이에 대해, 제2 기입 동작은, 제1 기입 동작으로부터 보디의 전원 전압(Vdd)으로의 충전 공정을 생략한 것이다. 즉, 도 13에 도시한 바와 같이, 제2 기입 동작에 있어서, 시각 t21에서, 소스측 선택 게이트선(SGS1, 1 내지 SGS1, k, SGS2, 1 내지 SGS2, k)은 0V로 유지된다. 이러한 제2 기입 동작에서도, 제2 기입 동작의 실행 전에, 드레인측 선택 게이트선(SGD1, 2)이 0V로부터 Vdd+Vt로 상승되고, 이에 의해 전원 전압(Vdd)이 인가된 비트선(BL)에 접속된 메모리 유닛(MU)의 보디는 전원 전압(Vdd)까지 충전되어 플로팅 상태로 되므로, 마찬가지의 기입 동작을 실행할 수 있다.
[제2 판독 동작]
이어서, 도 14를 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제2 판독 동작에 대해 설명한다. 제2 판독 동작에 있어서는, 선택 셀 유닛(MU) 내의 메모리 트랜지스터(MTr1, 2, 4)의 게이트 및 선택 메모리 트랜지스터(sMTr3)의 게이트에 인가하는 전압이 제1 판독 동작과 상이하다. 즉, 도 14에 도시한 바와 같이, 시각 t31에서 워드선(WL3)은 0V로 유지되고, 워드선(WL1, WL2, WL4)은 리드 전압(Vread)까지 상승된다.
[제조 방법]
이어서, 도 15 내지 도 18을 참조하여, 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 15에 도시한 바와 같이, 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)을 형성한다. 여기서, 드레인측 홀(42)의 상부는 매립되지 않고, 그대로 남겨진다.
이어서, 도 16에 도시한 바와 같이, 드레인측 홀(42) 내의 드레인측 기둥 형상 반도체층(44)의 상부에 오믹 콘택트층(51)을 퇴적시킨다. 계속해서, 도 17에 도시한 바와 같이, 드레인측 홀(42) 내의 오믹 콘택트층(51)의 상부에, P형 반도체층(52)을 퇴적시킨다. 그리고, 도 18에 도시한 바와 같이, 드레인측 홀(42) 내의 P형 반도체층(52)의 상부에 및 N형 반도체층(53)을 퇴적시킨다. 예를 들어, N형 반도체층(53)은, 폴리실리콘을 퇴적시킨 후, 그 폴리실리콘에 N+ 이온을 주입함으로써 형성된다.
[제2 실시 형태]
[구성]
이어서, 도 19를 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에 포함되는 메모리 셀 어레이(1)의 회로 구성에 대하여 설명한다. 도 19에 도시한 바와 같이, 제2 실시 형태에 있어서는, 다이오드(DI)가, 비트선(BL)측으로부터 드레인측 선택 트랜지스터(SDTr)측으로 순방향이 되도록 설치되어 있고, 이 점이 제1 실시 형태와 상이하다. 또한, 제2 실시 형태에 있어서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일한 부호를 부여하고, 그 설명을 생략한다.
상기와 같은 불휘발성 반도체 기억 장치의 회로 구성은, 도 20에 도시하는 적층 구조에 의해 실현되어 있다. 도 20은, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 단면도이다.
도 20에 도시한 바와 같이, 제2 실시 형태에 있어서는, 다이오드층(50a)의 구성이 제1 실시 형태와 상이하다. 다이오드층(50a)은, N형 반도체층(54) 및 P형 반도체층(55)을 갖는다. N형 반도체층(54)은, 드레인측 기둥 형상 반도체층(44)의 상면으로부터 적층 방향으로 연장되도록 기둥 형상으로 형성되어 있다. P형 반도체층(55)은, N형 반도체층(54)의 상면으로부터 적층 방향으로 연장되도록 기둥 형상으로 형성되어 있다. 또한, P형 반도체층(55)의 상면은, 비트층(61)의 하면에 접하도록 형성되어 있다. N형 반도체층(54)은, N형의 불순물을 도프된 폴리실리콘으로 구성되고, P형 반도체층(55)은 P형의 불순물을 도프된 폴리실리콘으로 구성되어 있다.
[소거 동작]
이어서, 도 21을 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 소거 동작에 대하여 설명한다.
도 21에 도시한 바와 같이, 제2 실시 형태의 소거 동작은, 메모리 블록(BK_1) 내에서, 소스측 선택 트랜지스터(SSTr)의 게이트 근방에서만 GIDL 전류를 발생시키고(부호 "E21" 참조), 드레인측 선택 트랜지스터(SDTr)의 게이트 근방에서는 GIDL 전류의 발생을 금지시킨다. 이 점에서, 제2 실시 형태의 소거 동작은, 제1 실시 형태의 소거 동작과 상이하다. 또한, 제2 실시 형태는, 제1 실시 형태와 역방향으로 접속된 다이오드(DI)를 갖고 있다. 이에 의해, 선택한 메모리 블록(BK_1)으로부터 비트선(BL1)에 흐르는 전류를 억제할 수 있다(부호 "E22" 참조). 따라서, 비트선(BL1)은, 메모리 블록(BK_1)으로부터의 누설 전류로 충전되지 않는다. 따라서, 메모리 블록(BK_2)에는, 누설 전류는 흐르지 않는다. 이상에 의해, 제2 실시 형태의 소거 동작은, 비선택의 메모리 블록(BK_2)에 있어서의 오소거를 억제할 수 있다.
상기 소거 동작을 실행하는 경우, 제1 실시 형태와 달리, 도 22에 도시한 바와 같이 시각 t11에서, 비트선(BL1)은 0V로 유지되고, 드레인측 선택 게이트선(SGD2, 1 내지 SGD2, k) 및 소스측 선택 게이트선(SGS2, 1 내지 SGS2, k)은 0V로 유지된다.
[기입 동작]
이어서, 도 23a 및 도 23b를 참조하여, 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 기입 동작에 대하여 설명한다.
도 23a 및 도 23b에서는, 일례로서, 메모리 블록(BK_1) 내의 선택 셀 유닛(sMU) 내의 메모리 트랜지스터(MTr3)에 기입이 행해지는 것으로서 설명한다.
비트선(BL1)에 인가되는 전압은 0V 또는 전원 전압(Vdd)(=1.2V)으로 되는 점은, 제1 실시 형태의 불휘발성 반도체 기억 장치의 기입 동작과 마찬가지이다. 단, 도 23a에 도시한 바와 같이, 소스선(SL1)은, 기입 동작의 개시 전에 있어서, 마이너스의 전압(-VSG)이 인가된다. 이 점에 있어서, 제1 실시 형태와 상이하다.
메모리 블록(BK_1)의 소스측 선택 트랜지스터(SSTr)는, 그 게이트에 0V가 인가되고, 이에 의해 메모리 블록(BK_1) 중의 메모리 유닛(MU)의 보디는, 마이너스의 전압(-VSG)까지 일단 충전된다.
한편, 메모리 블록(BK_1)의 드레인측 선택 트랜지스터(SDTr)는, 그 게이트에 당초 -VSG가 인가되고, 이에 의해, 메모리 블록(BK_1)의 드레인측 선택 트랜지스터(SDTr)는, 메모리 블록(BK_1)의 메모리 유닛(MU)의 보디가 마이너스의 전압(-VSG)으로 충전되고 있는 동안, 비도통 상태로 유지된다.
그 후, 기입 동작의 단계에서는, 도 23b에 도시한 바와 같이, 소스선(SL1)의 전위는 마이너스의 전압(-VSG)으로부터 0V로 상승됨과 함께, 선택 메모리 유닛(sMU)에 접속되는 드레인측 선택 게이트선(SGD1, 2)은 전원 전압(Vdd)이 인가된다. 이에 의해, 선택 메모리 유닛(sMU)의 보디의 전위는, 비트선(BL1)에 인가된 전위에 따라, 0V 또는 전원 전압(Vdd)(플로팅 상태)으로 된다. 또한, 선택 메모리 블록(BK_1) 중의 비선택 메모리 유닛(MU)에 접속되는 드레인측 선택 게이트선(SGD1, 1, 1, 3 내지 1, k)은 0V가 인가되고, 이에 의해 비선택의 메모리 유닛(MU)의 보디는 0V 또는 전원 전압(Vdd)까지 충전되어 플로팅 상태로 된다. 이하, 제1 실시 형태와 마찬가지로 하여, 선택 메모리 블록(BK_1)에 대한 기입 동작이 실행된다.
또한, 비선택의 메모리 블록(BK_2)에서는, 드레인측 선택 게이트선(SGD2, 1 내지 2, k)이 시종 0V로 유지되고, 소스측 선택 게이트선(SGS2, 1 내지 2, k) 및 소스선(SL2)이 시종 전원 전압(Vdd)으로 유지된다.
도 24는, 상기한 동작의 구체적인 타이밍 차트를 나타내고 있다. 우선, 도 24의 시각 t21에서, 소스선(SL1) 및 드레인측 선택 게이트선(SGD1, 1 내지 SGD1, k)은, 마이너스의 전압(-VSG)까지 저하된다. 이에 의해, 메모리 블록(BK_1) 내의 소스측 선택 트랜지스터(SSTr)는 도통 상태로 된다. 그리고, 메모리 블록(BK_1)에 포함되는 메모리 트랜지스터(MTr1 내지 MT4)의 보디 전압은, 소스선(SL1)의 전압과 동일한 마이너스의 전압(-VSG)까지 방전된다. 또한, 시각 t21에서, 워드선(WL1 내지 WL4)은, 패스 전압(Vpass)까지 상승된다.
이어서, 시각 t22에서, 소스선(SL1) 및 드레인측 선택 게이트선(SGD1, 1 내지 SGD1, k)은 0V까지 상승된다. 계속해서, 시각 t23에서, 드레인측 선택 게이트선(SGD1, 2)은 전원 전압(Vdd)까지 상승된다. 이에 의해, 선택 셀 유닛(sMU)에 포함되는 드레인측 선택 트랜지스터(SDTr)는 도통 상태로 되고, 선택 셀 유닛(sMU)에 포함되는 메모리 트랜지스터(MTr1 내지 MTr4)의 보디의 전압은 0V, 또는 전원 전압(Vdd)(플로팅 상태)으로 된다.
그리고, 시각 t24에서, 워드선(WL3)은 프로그램 전압(Vprg)까지 상승된다. 이에 의해, 선택 메모리 트랜지스터(sMTr3)에 대하여, 기입 동작이 실행된다.
[판독 동작]
제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 판독 동작은, 제1 실시 형태와 마찬가지이다. 따라서, 그 설명은 생략한다.
[제3 실시 형태]
[구성]
이어서, 도 25를 참조하여, 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 적층 구조에 대해 설명한다. 또한, 제3 실시 형태에 있어서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 부여하고, 그 설명을 생략한다.
제3 실시 형태는, 도 25에 도시한 바와 같이, 제1 실시 형태의 적층 구조와 대략 마찬가지의 다이오드층(50b)을 갖는다. 다이오드층(50b)은, N형 반도체층(53)의 상면으로부터 적층 방향으로 기둥 형상으로 연장되는 P형 반도체층(56)을 더 갖는다. 이 구조에 의하면, 다이오드(DI)로서 쌍방향 다이오드가 형성된다.
[제4 실시 형태]
[구성]
이어서, 도 26을 참조하여, 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 적층 구조에 대하여 설명한다. 또한, 제4 실시 형태에 있어서, 제1 내지 제3 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 부여하고, 그 설명을 생략한다.
제4 실시 형태는, 도 26에 도시한 바와 같이, 제2 실시 형태의 적층 구조와 대략 마찬가지의 다이오드층(50c)을 갖는다. 다이오드층(50c)은, P형 반도체층(55)의 상면으로부터 적층 방향으로 기둥 형상으로 연장되는 N형 반도체층(57)을 더 갖는다. 이 구조에 의하면, 다이오드(DI)로서 쌍방향 다이오드가 형성된다.
[제5 실시 형태]
이어서, 도 27을 참조하여, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 적층 구조에 대하여 설명한다. 또한, 제5 실시 형태에 있어서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 부여하고, 그 설명을 생략한다.
제5 실시 형태에 관한 불휘발성 반도체 기억 장치는, 상기 실시 형태의 I자 형상의 메모리 기둥 형상 반도체층(34) 대신에 도 27에 도시하는 U자 형상의 메모리 반도체층(84)을 갖는다. 이 점에서, 제5 실시 형태는, 상기 실시 형태와 크게 상이하다.
제5 실시 형태에 관한 불휘발성 반도체 기억 장치는, 도 27에 도시한 바와 같이, 반도체 기판(10) 상에 순차 적층된 백 게이트층(70), 메모리 트랜지스터층(80), 선택 트랜지스터층(90), 다이오드층(100) 및 배선층(110)을 갖는다. 메모리 트랜지스터층(80)은, 메모리 트랜지스터(MTr)로서 기능한다. 선택 트랜지스터층(90)은, 드레인측 선택 트랜지스터(SDTr) 및 소스측 선택 트랜지스터(SSTr)로서 기능한다. 다이오드층(100)은, 다이오드(DI)로서 기능한다. 배선층(110)은, 소스선(SL) 및 비트선(BL)으로서 기능한다.
백 게이트층(70)은, 도 27에 도시한 바와 같이, 백 게이트 도전층(71)을 갖는다. 백 게이트 도전층(71)은, 기판(10)과 평행한 로우 방향 및 칼럼 방향으로 2차원적으로 넓어지도록 형성되어 있다. 백 게이트 도전층(71)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
백 게이트 도전층(71)은, 도 27에 도시한 바와 같이, 백 게이트 홀(72)을 갖는다. 백 게이트 홀(72)은, 백 게이트 도전층(71)을 파내듯이 형성되어 있다. 백 게이트 홀(72)은, 상면으로부터 보아 칼럼 방향을 길이 방향으로 하는 대략 직사각 형상으로 형성되어 있다. 백 게이트 홀(72)은 로우 방향 및 칼럼 방향으로 매트릭스 형상으로 형성되어 있다.
메모리 트랜지스터층(80)은, 도 27에 도시한 바와 같이, 백 게이트층(70)의 상층에 형성되어 있다. 메모리 트랜지스터층(80)은, 워드선 도전층(81a 내지 81d)을 갖는다. 워드선 도전층(81a 내지 81d)은, 각각 워드선(WL) 및 메모리 트랜지스터(MTr)의 게이트로서 기능한다.
워드선 도전층(81a 내지 81d)은, 층간 절연층을 사이에 두고 적층되어 있다. 워드선 도전층(81a 내지 81d)은, 칼럼 방향으로 소정 피치로 로우 방향을 길이 방향으로 하여 연장되도록 형성되어 있다. 워드선 도전층(81a 내지 81d)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
메모리 트랜지스터층(80)은, 도 27에 도시한 바와 같이, 메모리 홀(82)을 갖는다. 메모리 홀(82)은, 워드선 도전층(81a 내지 81d) 및 층간 절연층을 관통하도록 형성되어 있다. 메모리 홀(82)은, 백 게이트 홀(72)의 칼럼 방향의 단부 근방에 정합하도록 형성되어 있다.
또한, 백 게이트층(70) 및 메모리 트랜지스터층(80)은, 도 27에 도시한 바와 같이, 메모리 게이트 절연층(83) 및 메모리 반도체층(84)을 갖는다. 메모리 반도체층(84)은, 메모리 트랜지스터(MTr)(메모리 스트링(MS))의 보디로서 기능한다. 메모리 게이트 절연층(83)은, 상기 실시 형태와 마찬가지로, 전하를 축적하는 전하 축적층을 갖는다.
메모리 반도체층(84)은, 백 게이트 홀(72) 및 메모리 홀(82)을 매립하도록 형성되어 있다. 메모리 반도체층(84)은, 로우 방향으로부터 보아 U자 형상으로 형성되어 있다. 메모리 반도체층(84)은, 기판(10)에 대하여 수직 방향으로 연장되는 한 쌍의 기둥 형상부(84a) 및 한 쌍의 기둥 형상부(84a)의 하단부를 연결하는 연결부(84b)를 갖는다. 메모리 반도체층(84)은, 폴리실리콘(poly-Si)으로 구성되어 있다.
상기 백 게이트층(70)의 구성을 환언하면, 백 게이트 도전층(71)은, 메모리 게이트 절연층(83)을 개재하여 연결부(84b)를 둘러싸도록 형성되어 있다. 또한, 상기 메모리 트랜지스터층(80)의 구성을 환언하면, 워드선 도전층(81a 내지 81d)은 메모리 게이트 절연층(83)을 개재하여 기둥 형상부(84a)를 둘러싸도록 형성되어 있다.
선택 트랜지스터층(90)은, 도 27에 도시한 바와 같이 소스측 도전층(91a) 및 드레인측 도전층(91b)을 갖는다. 소스측 도전층(91a)은, 소스측 선택 게이트선(SGS) 및 소스측 선택 트랜지스터(SSTr)의 게이트로서 기능한다. 드레인측 도전층(91b)은, 드레인측 선택 게이트선(SGD) 및 드레인측 선택 트랜지스터(SDTr)의 게이트로서 기능한다.
소스측 도전층(91a)은, 메모리 반도체층(84)을 구성하는 한쪽의 기둥 형상부(84a)의 상층에 형성되고, 드레인측 도전층(91b)은, 소스측 도전층(91a)과 동층으로서, 메모리 반도체층(84)을 구성하는 다른 쪽의 기둥 형상부(84a)의 상층에 형성되어 있다. 소스측 도전층(91a) 및 드레인측 도전층(91b)은, 칼럼 방향으로 소정 피치로 로우 방향으로 연장되는 스트라이프 형상으로 형성되어 있다. 소스측 도전층(91a) 및 드레인측 도전층(91b)은 폴리실리콘(poly-Si)으로 구성되어 있다.
선택 트랜지스터층(90)은, 도 27에 도시한 바와 같이, 소스측 홀(92a) 및 드레인측 홀(92b)을 갖는다. 소스측 홀(92a)은, 소스측 도전층(91a)을 관통하도록 형성되어 있다. 드레인측 홀(92b)은, 드레인측 도전층(91b)을 관통하도록 형성되어 있다. 소스측 홀(92a) 및 드레인측 홀(92b)은, 각각, 메모리 홀(82)과 정합하는 위치에 형성되어 있다.
선택 트랜지스터층(90)은, 도 27에 도시한 바와 같이, 소스측 게이트 절연층(93a), 소스측 기둥 형상 반도체층(94a), 드레인측 게이트 절연층(93b) 및 드레인측 기둥 형상 반도체층(94b)을 갖는다. 소스측 기둥 형상 반도체층(94a)은, 소스측 선택 트랜지스터(SSTr)의 보디로서 기능한다. 드레인측 기둥 형상 반도체층(94b)은, 드레인측 기둥 형상 반도체층(SDTr)의 보디로서 기능한다.
소스측 게이트 절연층(93a)은, 소스측 홀(92a)의 측면에 소정의 두께로 형성되어 있다. 소스측 기둥 형상 반도체층(94a)은, 소스측 게이트 절연층(93a)의 측면 및 한 쌍의 기둥 형상부(84a)의 한쪽의 상면에 접하고, 기판(10)에 대하여 수직 방향으로 연장되도록 기둥 형상으로 형성되어 있다. 소스측 게이트 절연층(93a)은 산화실리콘(SiO2)으로 구성되어 있다. 소스측 기둥 형상 반도체층(94a)은, 폴리실리콘(poly-Si)으로 구성되어 있다. 소스측 기둥 형상 반도체층(94a)의 하부(94aa)는, 진성 반도체로 구성되고, 소스측 기둥 형상 반도체층(94a)의 상부(94ab)는 N+형 반도체로 구성되어 있다.
드레인측 게이트 절연층(93b)은, 드레인측 홀(92b)의 측면에 소정의 두께로 형성되어 있다. 드레인측 기둥 형상 반도체층(94b)은, 드레인측 게이트 절연층(93b)의 측면 및 한 쌍의 기둥 형상부(84b)의 다른 쪽의 상면에 접하고, 기판(10)에 대하여 수직 방향으로 연장되도록 기둥 형상으로 형성되어 있다. 드레인측 게이트 절연층(93b)은 산화실리콘(SiO2)으로 구성되어 있다. 드레인측 기둥 형상 반도체층(94b)은 폴리실리콘(poly-Si)으로 구성되어 있다. 드레인측 기둥 형상 반도체층(94b)의 하부(94ba)는 진성 반도체로 구성되고, 드레인측 기둥 형상 반도체층(94b)의 상부(94bb)는 N+형 반도체로 구성되어 있다.
다이오드층(100)은, 도 27에 도시한 바와 같이, 소스측 오믹 콘택트층(101a), 소스측 N형 반도체층(102a), 드레인측 오믹 콘택트층(101b), 드레인측 P형 반도체층(102b) 및 드레인측 N형 반도체층(103b)을 갖는다. 드레인측 P형 반도체층(102b) 및 드레인측 N형 반도체층(103b)은 다이오드(DI)로서 기능한다.
소스측 오믹 콘택트층(101a)은, 소스측 기둥 형상 반도체층(94a)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 소스측 N형 반도체층(102a)은, 소스측 오믹 콘택트층(101a)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 소스측 N형 반도체층(102a)은, N형의 불순물을 갖는 폴리실리콘으로 구성되어 있다.
드레인측 오믹 콘택트층(101b)은, 드레인측 기둥 형상 반도체층(94b)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 드레인측 P형 반도체층(102b)은, 드레인측 오믹 콘택트층(101b)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 드레인측 N형 반도체층(103b)은, 드레인 P형 반도체층(102b)의 상면으로부터 적층 방향으로 연장되는 기둥 형상으로 형성되어 있다. 드레인측 P형 반도체층(102b)은, P형의 불순물을 갖는 폴리실리콘으로 구성되고, 드레인측 N형 반도체층(103b)은, N형의 불순물을 갖는 폴리실리콘으로 구성되어 있다.
배선층(110)은, 소스층(111), 플러그층(112) 및 비트층(113)을 갖는다. 소스층(111)은, 소스선(SL)으로서 기능한다. 비트층(113)은, 비트선(BL)으로서 기능한다.
소스층(111)은, 소스측 N형 반도체층(102a)의 상면에 접하고, 로우 방향으로 연장되도록 형성되어 있다. 비트층(113)은, 플러그층(112)을 개재하여 드레인측 N형 반도체층(103b)의 상면에 접하고, 칼럼 방향으로 연장되도록 형성되어 있다. 소스층(111), 플러그층(112) 및 비트층(113)은, 텅스텐 등의 금속으로 구성되어 있다.
[제조 방법]
이어서, 도 28 내지 도 32를 참조하여, 제5 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 28에 도시한 바와 같이, 백 게이트층(70), 메모리 트랜지스터층(80) 및 선택 트랜지스터층(90)을 형성한다. 여기서, 소스측 홀(92a)의 상부 및 드레인측 홀(92b)의 상부는, 매립되지 않고, 그대로 남겨진다.
이어서, 도 29에 도시한 바와 같이, 소스측 홀(92a) 내의 소스측 기둥 형상 반도체층(94a)의 상부에 소스측 오믹 콘택트층(101a)을 퇴적시킨다. 또한, 드레인측 홀(92b) 내의 드레인측 기둥 형상 반도체층(94b)의 상부에 드레인측 오믹 콘택트층(101b)을 퇴적시킨다.
계속해서, 도 30에 도시한 바와 같이, 소스측 홀(92a) 내의 소스측 오믹 콘택트층(101a)의 상부에 소스측 P형 반도체층(104)을 퇴적시킨다. 또한, 드레인측 홀(92b) 내의 드레인측 오믹 콘택트층(101b)의 상부에 드레인측 P형 반도체층(102b)을 퇴적시킨다. 이어서, 도 31에 도시한 바와 같이, 소스측 홀(92a) 내의 소스측 P형 반도체층(104)을 제거한다.
계속해서, 도 32에 도시한 바와 같이, 소스측 홀(92a) 내의 소스측 오믹 콘택트층(101a) 상부에 소스측 N형 반도체층(102a)을 퇴적시킨다. 또한, 드레인측 홀(92b) 내의 드레인측 P형 반도체층(102b)의 상부에 드레인측 N형 반도체층(103b)을 퇴적시킨다. 예를 들어, 소스측 N형 반도체층(102a) 및 드레인측 N형 반도체층(103b)은 폴리실리콘을 퇴적시킨 후, 그 폴리실리콘에 N+ 이온을 주입함으로써 형성된다.
[기타 실시 형태]
당 분야의 당업자라면, 추가의 장점 및 변경을 이룰 수 있을 것이다. 따라서, 본 발명은 광의의 점에서 상술한 설명 및 실시예에 한정되지 않는다. 따라서, 첨부한 특허청구범위와 그의 등가물에 의해 정의된 정신이나 범위를 일탈하지 않고 다양한 변경이 이루어질 수도 있다.

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    복수의 셀 유닛을 갖고 또한 소거 동작의 최소 단위로 되는 복수의 메모리 블록과,
    복수의 상기 메모리 블록에 공통으로 설치되고 또한 복수의 상기 셀 유닛의 일단부에 접속된 제1 배선과,
    복수의 상기 셀 유닛의 타단부에 접속된 제2 배선과,
    복수의 상기 메모리 블록에 대하여 인가하는 전압을 제어하는 제어 회로를 구비하고,
    복수의 상기 셀 유닛은, 각각,
    전기적으로 재기입 가능한 복수의 메모리 트랜지스터를 직렬 접속하여 이루어지는 메모리 스트링과,
    상기 메모리 스트링의 일단부에 일단부를 접속한 제1 트랜지스터와,
    상기 메모리 스트링의 타단부와 상기 제2 배선 사이에 설치된 제2 트랜지스터와,
    상기 제1 트랜지스터와 상기 제1 배선 사이에 설치되고 또한 상기 제1 트랜지스터측으로부터 상기 제1 배선측을 순바이어스 방향으로 하는 다이오드를 구비하고,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 기둥 형상부를 포함하여, 상기 메모리 트랜지스터의 보디로서 기능하는 제1 반도체층과,
    상기 기둥 형상부의 측면을 둘러싸도록 형성되어, 전하를 축적 가능하게 구성된 전하 축적층과,
    상기 전하 축적층을 개재하여 상기 기둥 형상부의 측면을 둘러싸도록 복수의 상기 메모리 블록에 공통으로 형성되어, 상기 메모리 트랜지스터의 게이트로서 기능하는 제1 도전층을 구비하고,
    상기 다이오드는,
    상기 기판에 대하여 수직 방향으로 연장되는 제1 도전형의 제2 반도체층과,
    상기 제2 반도체층의 상면에 접하고 상기 기판에 대하여 수직 방향으로 연장되는 제2 도전형의 제3 반도체층을 구비하고,
    상기 제어 회로는, 소거 동작 시,
    선택되는 상기 메모리 블록에 있어서는, 상기 제1 배선의 전압을 상기 제1 트랜지스터의 게이트의 전압보다 제1 전압만큼 높게 설정하여 GIDL 전류를 발생시킴으로써, 상기 메모리 트랜지스터의 보디의 전압을 상승시킴과 함께, 상기 메모리 트랜지스터의 게이트의 전압을 상기 메모리 트랜지스터의 보디의 전압보다 제2 전압만큼 낮게 설정하고, 이에 의해 선택되는 상기 메모리 블록에 대한 소거 동작을 실행하는 한편,
    비선택으로 되는 상기 메모리 블록에 있어서는, 상기 제1 배선의 전압과 상기 제1 트랜지스터의 게이트의 전압 사이의 전압차를 상기 제1 전압과 상이한 제3 전압으로 설정하여 상기 GIDL 전류의 발생을 금지하고, 이것에 의해 비선택으로 되는 상기 메모리 블록에 대한 소거 동작을 금지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어 회로는, 상기 소거 동작 시,
    선택되는 상기 메모리 블록에 있어서는, 상기 제2 배선의 전압을 상기 제2 트랜지스터의 게이트의 전압보다 상기 제1 전압만큼 높게 설정하여 상기 GIDL 전류를 발생시킴으로써, 상기 메모리 트랜지스터의 보디의 전압을 상승시킴과 함께, 상기 메모리 트랜지스터의 게이트의 전압을 상기 메모리 트랜지스터의 보디의 전압보다 상기 제2 전압만큼 낮게 설정하고, 이에 의해 선택되는 상기 메모리 블록에 있어서의 소거 동작을 실행하는 한편,
    비선택으로 되는 상기 메모리 블록에 있어서는, 상기 제2 배선의 전압과 상기 제2 트랜지스터의 게이트의 전압 사이의 전압차를 상기 제3 전압으로 설정하여 상기 GIDL 전류의 발생을 금지하고, 이것에 의해 비선택으로 되는 상기 메모리 블록에 있어서의 소거 동작을 금지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제2 배선은 상기 메모리 블록마다 분단되어 있고,
    상기 제어 회로는, 상기 소거 동작 시,
    비선택으로 되는 상기 메모리 블록에 있어서는, 상기 제2 트랜지스터를 도통 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제어 회로는, 상기 메모리 트랜지스터에 데이터를 기입하는 기입 동작 시,
    선택한 상기 셀 유닛에 포함되는 상기 제2 트랜지스터를 도통 상태로 하고, 이에 의해, 선택한 상기 셀 유닛에 포함되는 상기 메모리 트랜지스터의 보디의 전압을, 상기 기입 동작 시에 상기 제1 배선에 인가될 수 있는 전압 이상으로 설정하는 제1 처리와,
    상기 제1 처리 후, 선택한 상기 셀 유닛에 포함되는 상기 제1 트랜지스터를 도통 상태로 하는 제2 처리와,
    선택한 상기 메모리 트랜지스터의 게이트를 제4 전압으로 설정하는 제3 처리를 실행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제어 회로는, 선택되는 상기 셀 유닛에 포함되고, 또한 선택되는 상기 메모리 트랜지스터로부터 데이터를 판독하는 판독 동작 시,
    상기 제2 배선의 전압을 상기 제1 배선의 전압보다 제5 전압만큼 높게 설정하고, 선택한 상기 셀 유닛에 포함되는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 도통 상태로 하고, 선택한 상기 셀 유닛에 포함되고 또한 비선택으로 된 상기 메모리 트랜지스터의 게이트에 제6 전압을 인가하고, 선택한 상기 메모리 트랜지스터의 게이트에 상기 제6 전압보다 낮은 제7 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 다이오드는 상기 제2 반도체층의 하면에 접하는 오믹 콘택트층을 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 다이오드는, 상기 제3 반도체층의 상면에 접하고 상기 기판에 대하여 수직 방향으로 연장되는 상기 제1 도전형의 제4 반도체층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 반도체층은, 한 쌍의 상기 기둥 형상부의 하단부를 연결하는 연결부를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 트랜지스터는,
    상기 기판에 대하여 수직 방향으로 연장되어, 상기 제1 트랜지스터의 보디로서 기능하는 제5 반도체층과,
    상기 제5 반도체층의 측면을 둘러싸도록 형성된 제1 게이트 절연층과,
    상기 제1 게이트 절연층을 개재하여 상기 제5 반도체층의 측면을 둘러싸도록 형성되어, 상기 제1 트랜지스터의 게이트로서 기능하는 제2 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제2 트랜지스터는,
    상기 기판에 대하여 수직 방향으로 연장되어, 상기 제2 트랜지스터의 보디로서 기능하는 제6 반도체층과,
    상기 제6 반도체층의 측면을 둘러싸도록 형성된 제2 게이트 절연층과,
    상기 제2 게이트 절연층을 개재하여 상기 제6 반도체층의 측면을 둘러싸도록 형성되어, 상기 제2 트랜지스터의 게이트로서 기능하는 제3 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 메모리 스트링은,
    상기 전하 축적층을 개재하여 상기 연결부의 측면을 둘러싸도록 형성된 제4 도전층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 불휘발성 반도체 기억 장치로서,
    복수의 셀 유닛을 배열하여 이루어지고 또한 상기 셀 유닛에 유지된 데이터를 소거하는 소거 동작 실행의 단위로 되는 복수의 메모리 블록과,
    복수의 상기 메모리 블록에 공통으로 설치되고 또한 복수의 상기 셀 유닛의 일단부에 접속된 제1 배선과,
    복수의 상기 셀 유닛의 타단부에 접속된 제2 배선과,
    복수의 상기 메모리 블록에 대하여 인가하는 전압을 제어하는 제어 회로를 구비하고,
    복수의 상기 셀 유닛은, 각각,
    전기적으로 재기입 가능한 복수의 메모리 트랜지스터를 직렬 접속하여 이루어지는 메모리 스트링과,
    상기 메모리 스트링의 일단부에 일단부를 접속한 제1 트랜지스터와,
    상기 메모리 스트링의 타단부와 상기 제2 배선 사이에 설치된 제2 트랜지스터와,
    상기 제1 트랜지스터와 상기 제1 배선 사이에 설치되고 또한 상기 제1 배선측으로부터 상기 제1 트랜지스터측을 순바이어스 방향으로 하는 다이오드를 구비하고,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 기둥 형상부를 포함하여, 상기 메모리 트랜지스터의 보디로서 기능하는 제1 반도체층과,
    상기 기둥 형상부의 측면을 둘러싸도록 형성되어, 전하를 축적 가능하게 구성된 전하 축적층과,
    상기 전하 축적층을 개재하여 상기 기둥 형상부의 측면을 둘러싸도록 복수의 상기 메모리 블록에 공통으로 형성되어, 상기 메모리 트랜지스터의 게이트로서 기능하는 제1 도전층을 구비하고,
    상기 다이오드는,
    상기 기판에 대하여 수직 방향으로 연장되는 제1 도전형의 제2 반도체층과,
    상기 제2 반도체층에 접하고 상기 기판에 대하여 수직 방향으로 연장되는 제2 도전형의 제3 반도체층을 구비하고,
    상기 제어 회로는, 소거 동작 시,
    선택되는 상기 메모리 블록에 있어서는, 상기 제2 배선의 전압을 상기 제2 트랜지스터의 게이트의 전압보다 제1 전압만큼 높게 설정하여 GIDL 전류를 발생시킴으로써, 상기 메모리 트랜지스터의 보디의 전압을 상승시킴과 함께, 상기 메모리 트랜지스터의 게이트의 전압을 상기 메모리 트랜지스터의 보디의 전압보다 제2 전압만큼 낮게 설정하고, 이에 의해 선택되는 상기 메모리 블록에 대한 소거 동작을 실행하는 한편,
    비선택으로 되는 상기 메모리 블록에 있어서는, 상기 제2 배선의 전압과 상기 제2 트랜지스터의 게이트의 전압 사이의 전압차를 상기 제1 전압과 상이한 제3 전압으로 설정하여 상기 GIDL 전류의 발생을 금지하고, 이것에 의해 비선택으로 되는 상기 메모리 블록에 있어서의 소거 동작을 금지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제2 배선은, 상기 메모리 블록마다 분단되어 있고,
    상기 제어 회로는, 상기 소거 동작 시,
    비선택으로 되는 상기 메모리 블록에 있어서는, 상기 제2 트랜지스터를 도통 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 제어 회로는, 상기 메모리 트랜지스터에 데이터를 기입하는 기입 동작 시,
    선택한 상기 셀 유닛에 포함되는 상기 제2 트랜지스터를 도통 상태로 하고, 이에 의해, 선택한 상기 셀 유닛에 포함되는 상기 메모리 트랜지스터의 보디의 전압을, 상기 기입 동작 시에 상기 제1 배선에 인가될 수 있는 전압 이하로 설정하는 제1 처리와,
    상기 제1 처리 후, 선택한 상기 셀 유닛에 포함되는 상기 제1 트랜지스터를 도통 상태로 하는 제2 처리와,
    선택한 상기 메모리 트랜지스터의 게이트를 제4 전압으로 설정하는 제3 처리를 실행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 제어 회로는, 선택되는 상기 셀 유닛에 포함되고, 또한 선택되는 상기 메모리 트랜지스터로부터 데이터를 판독하는 판독 동작 시,
    상기 제2 배선의 전압을 상기 제1 배선의 전압보다 제5 전압만큼 높게 설정하고, 선택한 상기 셀 유닛에 포함되는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 도통 상태로 하고, 선택한 상기 셀 유닛에 포함되고 또한 비선택으로 된 상기 메모리 트랜지스터의 게이트에 제6 전압을 인가하고, 선택한 상기 메모리 트랜지스터의 게이트에 상기 제6 전압보다 낮은 제7 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제12항에 있어서, 상기 다이오드는, 상기 제3 반도체층의 상면에 접하고 상기 기판에 대하여 수직 방향으로 연장되는 상기 제1 도전형의 제4 반도체층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제12항에 있어서, 상기 제1 반도체층의 상부는, 상기 제2 도전형의 반도체로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제12항에 있어서, 상기 제1 반도체층은, 한 쌍의 상기 기둥 형상부의 하단부를 연결하는 연결부를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제12항에 있어서,
    상기 제1 트랜지스터는,
    상기 기판에 대하여 수직 방향으로 연장되어, 상기 제1 트랜지스터의 보디로서 기능하는 제5 반도체층과,
    상기 제5 반도체층의 측면을 둘러싸도록 형성된 제1 게이트 절연층과,
    상기 제1 게이트 절연층을 개재하여 상기 제5 반도체층의 측면을 둘러싸도록 형성되어, 상기 제1 트랜지스터의 게이트로서 기능하는 제2 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제12항에 있어서,
    상기 제2 트랜지스터는,
    상기 기판에 대하여 수직 방향으로 연장되어, 상기 제2 트랜지스터의 보디로서 기능하는 제6 반도체층과,
    상기 제6 반도체층의 측면을 둘러싸도록 형성된 제2 게이트 절연층과,
    상기 제2 게이트 절연층을 개재하여 상기 제6 반도체층의 측면을 둘러싸도록 형성되어, 상기 제2 트랜지스터의 게이트로서 기능하는 제3 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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