KR20120027211A - 더미 저항, 저항 스위칭 소자들 및 다이오드들을 포함하는 다중비트 저항-스위칭 메모리 셀을 기록하는 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 358
- 230000002441 reversible effect Effects 0.000 claims abstract description 201
- 230000003068 static effect Effects 0.000 claims abstract description 39
- 238000003860 storage Methods 0.000 claims abstract description 14
- 238000004891 communication Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 84
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000000945 filler Substances 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 4
- 210000004027 cell Anatomy 0.000 description 232
- 239000010410 layer Substances 0.000 description 134
- 239000000463 material Substances 0.000 description 64
- 230000008569 process Effects 0.000 description 57
- 238000010586 diagram Methods 0.000 description 41
- 239000004020 conductor Substances 0.000 description 40
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 19
- 229910052721 tungsten Inorganic materials 0.000 description 19
- 239000010937 tungsten Substances 0.000 description 19
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 10
- 150000004706 metal oxides Chemical class 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910000480 nickel oxide Inorganic materials 0.000 description 6
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021352 titanium disilicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- ZGDWHDKHJKZZIQ-UHFFFAOYSA-N cobalt nickel Chemical compound [Co].[Ni].[Ni].[Ni] ZGDWHDKHJKZZIQ-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0078—Write using current through the cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/32—Material having simple binary metal oxide structure
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/34—Material includes an oxide or a nitride
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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Abstract
비휘발성 저장 장치는 Y 라인들의 세트와; X 라인들의 세트와; 그리고 상기 X 라인들의 세트 및 Y 라인들의 세트와 통신하는 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들의 각 메모리 셀은 정적 저항 상태의 저항 소자, 2개 이상의 가역적인 저항-스위칭 소자들 및 다수의 다이오드들을 포함한다. 상기 정적 저항 상태의 저항 소자 및 상기 2개 이상의 가역적인 저항-스위칭 소자들은 상기 Y 라인들의 세트중 해당하는 Y 라인 및 해당하는 다이오드에 연결되며, 그리고 상기 다이오드들은 상기 X 라인들의 세트의 공통 X 라인에 연결된다. 하나 또는 다수의 데이터 비트들은, 다수의 메모리 셀들중 특정의 메모리 셀에 연결된 Y 라인들 사이에 전류가 흐르게 함으로써, 상기 특정의 메모리 셀 내에 프로그램된다.
Description
본 발명은 데이터 저장 기술에 관한 것이다.
다양한 물질들은 가역적인(reversible) 저항-스위칭 특성을 나타낸다. 이러한 물질들은 칼코게나이드(chalcogenides), 카본 폴리머(carbon polymers), 흑연질탄소(graphitic carbon), 탄소나노튜브(carbon nano tubes), 페로브스카이트(perovskites), 및 임의의 금속 산화물 및 질화물을 포함한다. 특히, 단지 하나의 금속을 포함하고, 신뢰성 있는 저항 스위칭 특성을 나타내는 금속 산화물들 및 질화물들이 있다. 예를 들어, "Bistable Switching in Electroformed Metal-Insulator-Metal Device," Phys. Stat. Sol. (A), 108, 11-65(1988)에서 Pagnia 및 Sotnick에 의해 개시된 바와 같이, 이러한 그룹은, NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOX, CrO2, VO, BN, 및 AlN을 포함한다. 이러한 물질들중 하나의 층은 최초 상태, 예를 들어 비교적 저 저항 상태로 형성될 수 있다. 충분한 전압의 인가시에, 상기 물질은 안정한 고 저항 상태로 스위칭된다. 이러한 저항 스위칭은 가역적이며, 이에 따라 이후 적절한 전류 또는 전압을 인가하게 되면, 저항-스위칭 물질을 안정한 저 저항 상태로 리턴(return)시킬 수 있다. 이러한 전환은 수차례 반복될 수 있다. 몇몇 물질의 경우, 최초 상태는 저 저항이 아닌 고 저항이다.
이러한 가역적인 저항-스위칭 물질들은 비휘발성 메모리 어레이들에서의 사용에 있어서 중요하다. 예를 들어, 하나의 저항 상태는 데이터 "0"에 대응할 수 있고, 다른 저항 상태는 데이터 "1"에 대응할 수 있다. 이들 물질들중 일부는 2개 보다 많은 안정한 저항 상태를 가질 수 있다.
가역적인 저항-스위칭 요소들로부터 형성되는 비휘발성 메모리들이 알려져 있다. 예를 들어, 2005년 5월 9일 출원되었으며 그 명칭이 "REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL"인 미국 공개 특허 2006/0250836호는, 금속 산화물 또는 금속 질화물과 같은 가역적인 저항-스위칭 소자와 직렬로 연결된 다이오드를 포함하는 재기록가능한 비휘발성 메모리 셀을 개시하는 바, 이 문서는 그 전체가 본원의 참조로서 통합된다.
하지만, 가역적인 저항-스위칭 물질들을 이용하는 메모리 디바이스는 동작시키기가 어렵다.
가역적인 저항-스위칭 소자들을 이용하는 저장 시스템(storage system)이 개시된다. 가역적인 저항-스위칭 소자들에 대한 저항의 판독, 세팅, 리세팅을 제어하기 위한 다양한 회로들 및 방법들이 개시된다.
비휘발성 저장 장치의 일 실시예는 Y 라인들의 세트와, X 라인들의 세트와, 그리고 상기 X 라인들의 세트 및 Y 라인들의 세트와 통신하는 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들의 각 메모리 셀은 정적 저항 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들을 포함한다. 상기 정적 저항 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들은 상기 Y 라인들의 세트의 서로 다른 Y 라인들에 연결된다. 상기 정적 저항 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들은 상기 X 라인들의 공통 X 라인에 연결된다.
비휘발성 저장 장치의 일 실시예는 X 라인과; 제 1 Y 라인과; 제 2 Y 라인과; 제 3 Y 라인과; 상기 X 라인을 따라 연장되는 제 1 타입의 반도체 영역과; 상기 제 1 Y 라인과 상기 제 1 타입의 반도체 영역 사이의 제 2 타입의 제 1 반도체 영역 및 제 1 저항-스위칭 물질과; 상기 제 2 Y 라인과 상기 제 1 타입의 반도체 영역 사이의 제 2 타입의 제 2 반도체 영역 및 제 2 저항-스위칭 물질과; 상기 제 3 Y 라인과 상기 제 1 타입의 반도체 영역 사이의 제 2 타입의 제 3 반도체 영역 및 제 1 정적 저항 물질과; 그리고 상기 X 라인, 상기 제 1 Y 라인, 상기 제 2 Y 라인 및 상기 제 3 Y 라인과 통신하는 제어 회로를 포함한다. 상기 제 2 타입의 제 1 반도체 영역은 상기 제 1 타입의 반도체 영역에 인접한다. 상기 제 2 타입의 제 2 반도체 영역은 상기 제 1 타입의 반도체 영역에 인접한다. 상기 제 2 타입의 제 3 반도체 영역은 상기 제 1 타입의 제 2 반도체 영역에 인접한다. 상기 제어 회로는, 상기 제 3 Y 라인으로부터 상기 제 1 정적 저장 물질 및 상기 제 1 저항-스위칭 물질을 통해 상기 제 1 Y 라인으로 제 1 전류가 흐르게 함으로써, 상기 비휘발성 메모리 셀의 상태를 제 1 상태로 변경한다.
비휘발성 저장 장치를 프로그램하는 방법의 일 실시예는 다수의 다중-비트 메모리 셀들의 서로 다른 다중-비트 메모리 셀들 내에 다수의 데이터 세트들을 프로그램하는 단계를 포함한다. 각 데이터 세트는 하나 보다 많은 데이터 비트를 포함한다. 각 다중-비트 메모리 셀은 전도성 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들을 포함한다. 이러한 전도성 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들은 서로 다른 Y 라인들에 연결된다. 상기 전도성 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들은 공통 X 라인에 연결된다. 다중-비트 메모리 셀들의 적어도 서브세트에 대해, 상기 프로그램하는 단계는 서로 다른 Y 라인들 사이에 제 1 전류를 통과시키는 단계를 포함한다.
비휘발성 저장 시스템을 프로그램하는 방법의 일 실시예는 단일 메모리 셀 내에 데이터의 다중 비트들을 프로그램하는 단계를 포함한다. 상기 단일 메모리 셀은 정적으로 전도성 상태에 있는 저항 소자를 포함하는 바, 이 저항 소자는 특정의 Y 라인 및 공통 X 라인에 연결된다. 상기 단일 메모리 셀은 제 1 Y 라인에 연결되는 제 1 가역적인 저항-스위칭 소자 및 제 2 Y 라인에 연결되는 제 2 가역적인 저항-스위칭 소자를 포함한다. 상기 제 1 가역적인 저항-스위칭 소자 및 제 2 가역적인 저항-스위칭 소자는 상기 공통 X 라인에 연결된다. 상기 프로그램하는 단계는, 상기 제 1 가역적인 저항-스위칭 소자의 상태를 저 저항 상태로 변경하기 위해, 상기 특정의 Y 라인과 상기 제 1 Y 라인 사이에 제 1 전류를 통과시키는 것을 포함하는 제 1 동작을 포함한다. 상기 제 1 전류는 상기 전도성 상태의 저항 소자를 통과한다.
도 1은 가역적인 저항-스위칭 소자를 갖는 메모리 셀의 일 실시예의 단순화된 투시도이다.
도 2는 도 1의 복수의 메모리 셀들로부터 형성되는 3차원 메모리 어레이의 일부의 단순화된 측면도이다.
도 3은 하나 이상의 집적 회로 상에 형성될 수 있는 메모리 시스템의 일 실시예의 블록도이다.
도 4는 3차원 메모리 어레이의 일부의 투시도이다.
도 5는 3차원 메모리 어레이의 일부의 투시도이다.
도 6은 가역적인 저항-스위칭 소자의 I-V 특성을 도시하는 그래프이다.
도 6A는 판독 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 7은 메모리 셀의 일 예의 저항의 SET를 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 8은 세트(SET) 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 9는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 10은 메모리 셀의 일 예에 대한 리세트(RESET) 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 11은 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 12는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 13은 메모리 어레이의 일 실시예의 개략도이다.
도 14는 형성 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 15는 형성 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 16은 메모리 어레이에 대해 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 17은 메모리 셀에 대해 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 18 내지 21은 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 22는 메모리 셀에 대해 RESET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 23은 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 24는 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 25는 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 26은 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 27은 메모리 어레이를 동작시키는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 28은 메모리 어레이를 동작시키는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 29는 형성 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 30은 형성 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 31은 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 32A는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 32B는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 33은 RESET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 34A는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 34B는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 2는 도 1의 복수의 메모리 셀들로부터 형성되는 3차원 메모리 어레이의 일부의 단순화된 측면도이다.
도 3은 하나 이상의 집적 회로 상에 형성될 수 있는 메모리 시스템의 일 실시예의 블록도이다.
도 4는 3차원 메모리 어레이의 일부의 투시도이다.
도 5는 3차원 메모리 어레이의 일부의 투시도이다.
도 6은 가역적인 저항-스위칭 소자의 I-V 특성을 도시하는 그래프이다.
도 6A는 판독 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 7은 메모리 셀의 일 예의 저항의 SET를 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 8은 세트(SET) 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 9는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 10은 메모리 셀의 일 예에 대한 리세트(RESET) 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 11은 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 12는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 13은 메모리 어레이의 일 실시예의 개략도이다.
도 14는 형성 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 15는 형성 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 16은 메모리 어레이에 대해 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 17은 메모리 셀에 대해 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 18 내지 21은 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 22는 메모리 셀에 대해 RESET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 23은 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 24는 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 25는 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 26은 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 27은 메모리 어레이를 동작시키는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 28은 메모리 어레이를 동작시키는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 29는 형성 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 30은 형성 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 31은 SET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 32A는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 32B는 SET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 33은 RESET 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 34A는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
도 34B는 RESET 동작의 일 실시예 동안 메모리 어레이의 일 실시예의 일부의 개략도이다.
하나 이상의 가역적인 저항-스위칭 소자들을 갖는 메모리 셀들을 포함하는 메모리 시스템이 제공된다. 이러한 가역적인 저항-스위칭 소자들에 대한 저항의 세팅 및 리세팅을 제어하기 위한 다양한 회로들 및 방법들이 개시된다.
메모리 셀 및 시스템
도 1은 메모리 셀(14)의 일 실시예의 단순화된 투시도이며, 이 메모리 셀은 제 1 컨덕터(10)와 제 2 컨덕터(12) 사이에서, 스티어링 소자(steering)와 직렬로 연결되는 하나의 가역적인 저항-스위칭 물질을 포함한다. 상기 스티어링 물질은 다이오드와 같이 비선형 전도 전류 특성을 나타내는 임의의 적절한 디바이스의 형태를 가질 수 있다.
상기 가역적인 저항-스위칭 소자는 2개 이상의 상태들 사이에서 가역적으로 스위치될 수 있는 저항을 갖는 가역적인 저항-스위칭 물질을 포함한다. 예를 들어, 이러한 가역적인 저항-스위칭 물질은 제조시에 초기 고 저항 상태가 될 수 있는데, 이러한 고 저항 상태는 제 1 전압 및/또는 전류의 인가시에 저 저항 상태로 스위치될 수 있다. 제 2 전압 및/또는 전류가 인가되면, 이러한 가역적인 저항-스위칭 물질은 고 저항 상태로 돌아갈 수 있다. 대안적으로, 이러한 가역적인 저항-스위칭 소자는 제조시에 초기 저 저항 상태가 될 수 있는데, 이러한 저 저항 상태는 적절한 전압 및/또는 전류의 인가시에 고 저항 상태로 가역적으로 스위칭될 수 있다. 메모리 셀에서 이용될 때, 하나의 저항 상태는 바이너리(binary) "0"을 나타내고, 다른 저항 상태는 바이너리 "1"을 나타낸다. 하지만, 2개 보다 많은 데이터/저항 상태가 사용될 수 있다. 예를 들어, 다수의 가역적인 저항-스위칭 물질들 및 이러한 가역적인 저항-스위칭 물질들을 이용하는 메모리 셀의 동작은, 본원의 참조로서 통합되는 미국 공개 특허 2006/0250836에 개시되어 있다.
일 실시예에서, 고 저항 상태로부터 저 저항 상태로의 저항 스위칭 프로세스는 세트(SET) 동작이라 지칭된다. 저 저항 상태로부터 고 저항 상태로의 저항 스위칭 프로세스는 리세트(RESET) 동작이라 지칭된다. 일 실시예에서, 고 저항 상태는 바이너리 데이터 "0"과 관련되고, 저 저항 상태는 바이너리 데이터 "1"과 관련된다. 다른 실시예에서, 세팅(SETTING) 및 리세팅(RESETTING) 및/또는 데이터 엔코딩은 반대로 될 수 있다.
몇몇 실시예에서, 가역적인 저항-스위칭 물질은 금속 산화물로부터 형성될 수 있다. 다양한 다른 금속 산화물들이 사용될 수 있다. 예를 들어, 니켈 산화물이 사용될 수 있다.
적어도 일 실시예에서, 선택적 증착 공정을 이용하여, 니켈 산화물층이 식각되지 않으면서, 니켈 산화물층이 가역적인 저항-스위칭 물질에서 이용될 수 있다. 예를 들어, 가역적인 저항-스위칭 소자는, 기판 위에 형성된 도전성 표면에만 니켈 함유층을 선택적으로 증착하기 위해, 전기 도금, 무전해 증착 등과 같은 증착 프로세스를 이용함으로써 형성될 수 있다. 이러한 방식으로, (니켈-함유 층의 증착 이전에), 니켈-함유층이 아닌, 기판 상의 전도성 표면들 만이 패터닝되고 및/또는 식각된다.
적어도 일 실시예에서, 가역적인 저항-스위칭 물질은, 니켈을 선택적으로 증착한 다음 니켈층을 산화시킴으로써 형성되는 니켈 산화물층의 적어도 일부를 포함한다. 예를 들어, Ni, NiXPY 또는 다른 유사한 형태의 니켈은 무전해 증착, 전기 도금 또는 유사한 선택적 프로세스를 이용하여 선택적으로 증착된 다음, (예를 들어, 급속 열 산화 또는 다른 산화 프로세스를 이용하여) 산화됨으로써, 니켈 산화물을 형성한다. 본 발명의 다른 실시예들에서는, 니켈 산화물 자체가 선택적으로 증착될 수 있다. 예를 들어, NiO-, NiOX- 또는 NiOXPY- 함유층이 선택적인 증착 프로세스를 이용하여 스티어링 소자 위에 선택적으로 증착된 다음, (필요에 따라) 어닐링 및/또는 산화될 수 있다.
본 발명에 따르면, 메모리 셀들에서 이용하기 위한 가역적인 저항-스위칭 물질들을 형성하기 위해, 다른 물질들이 선택적으로 증착된 다음, 필요에 따라, 어닐링 및/또는 산화될 수 있다. 예를 들어, Nb, Ta, V, Al, Ti, Co, 코발트-니켈 합금 등의 층이, 이를 테면 전기 도금에 의해 선택적으로 증착된 다음, 산화되어, 가역적인 저항-스위칭 물질을 형성할 수 있다.
가역적인 저항-스위칭 물질을 사용하는 메모리 셀의 제조에 대한 보다 많은 정보는, 2007년 6월 29일 출원되었으며 그 명칭이 "Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same"인 미국 특허 출원 11/772,084 (미국 특허 공개 2009/0001343)에서 찾아볼 수 있는 바, 이는 그 전체가 본원의 참조로서 통합된다.
전형적으로, 컨덕터들(10, 12)은 서로 직교하고, 메모리 셀의 어레이를 액세스하기 위한 어레이 단자 라인들을 형성한다. 하나의 층에서의 어레이 단자 라인들(어레이 라인들이라고도 함)은 X 라인들로 명명될 수 있다. 수직으로 인접하는 층에서의 어레이 단자 라인들은 Y 라인들로 명명될 수 있다. 메모리 셀은 각 X 라인과 각 Y 라인의 투영된 교차점에서 형성되고, X 라인과 Y 라인의 각각의 교차점 사이에 연결될 수 있다. "X 라인" 및 "Y 라인"의 용어들은 임의로 붙여진 것으로서, 다른 용어들이 이용될 수도 있다. 일 실시예에서, X 라인들은 워드라인들의 역할을 할 것이고, Y 라인들은 비트라인들의 역할을 할 것이다. 다른 실시예에서, X 라인들은 비트라인들의 역할을 할 것이고, Y 라인들은 워드라인들의 역할을 할 것이다. 또 다른 실시예에서, X 라인들과 Y 라인들은 다르게 이용될 것이다. 일 실시예에서, 도 1의 컨덕터(10)는 Y 라인이고, 컨덕터(12)는 X 라인이다.
컨덕터들(10, 12)은 텅스텐, 임의의 적절한 금속, 과(heavily) 도핑된 반도체 물질, 전도성 실리사이드, 전도성 실리사이드-저머나이드(silicide-germanide), 전도성 저머나이드 등과 같은 임의의 적절한 전도성 물질을 포함한다. 도 1의 실시예에서, 컨덕터들(10, 12)는 레일 형상(rail-shaped)을 하고 있으며, 다른 방향으로(예를 들어, 실질적으로 수직 방향으로) 연장되어 있다. 다른 컨덕터 형상들 및/또는 구성들이 이용될 수 있다. 몇몇 실시예들에서는, 장벽층들, 접착층들, 반사 방지막 코팅들 및/또는 이와 유사한 것들(미도시)이 컨덕터들(10, 12)과 함께 이용되어, 디바이스의 성능을 향상시키고, 및/또는 디바이스 제조를 도울 수 있다.
도 2는 일 실시예에서 사용될 수 있는 예시적인 모놀리식 3차원 메모리 어레이 단면도이다. 그러나, 반도체 기판의 표면, 상부 또는 내부에서 제작된 2차원 메모리 구조를 포함하여, 다른 메모리 구조들이 다양한 실시예에 부합되도록 사용될 수 있다. X 라인과 Y 라인 층들 모두는, 도 2에 도시된 구조에서 세로로 인접하는 층들의 메모리 셀들 간에 공유된다. 이러한 구조는 종종 풀리 미러드 구조(fully mirrored structure)라고 불린다. 실질적으로 평행한 동일 평면 상의 복수의 컨덕터는 제 1 메모리 레벨(LO)에서 Y 라인(162)의 첫 번째 집합을 형성한다. L0 레벨에서의 메모리 셀들(152)은 Y 라인들과 그와 인접한 X 라인들(164)의 사이에서 형성된다. 도 2의 배열에서, X 라인들(164)은 메모리 층들(L0, L1) 사이에서 공유되고, 또한 메모리 레벨 L1에서 메모리 셀(170)과 연결된다. 레벨 L1에서의 셀들에 있어서, 제 3 컨덕터들의 집합이 Y 라인들(174)을 형성한다. 이러한 Y 라인들(174)은 순차적으로 메모리 레벨 L1과 메모리 레벨 L2사이에서 공유된다. 메모리 셀들(178)은 제 3 메모리 레벨(L2)을 형성하기 위하여, Y 라인들(174) 및 X 라인들(176)에 연결된다. 메모리 셀들(182)은 제 4 메모리 레벨(L3)을 형성하기 위하여, Y 라인들(180) 및 X 라인들(176)에 연결된다. 메모리 셀들(186)은 제 5 메모리 레벨(L4)을 형성하기 위하여, Y 라인들(180) 및 X 라인들(184)에 연결된다. 스티어링 소자(예를 들어, 다이오드)의 극성 배치 및 X 라인들 및 Y 라인들 각각의 배열은 실시예에 따라 달라질 수 있다. 부가적으로, 5개 보다 많거나 적은 메모리 레벨들이 사용될 수 있다.
도 2의 실시예에서, 만약 p-i-n 다이오드가 메모리 셀을 위한 스티어링 소자로 사용된다면, 메모리 셀(170)의 다이오드는 메모리 셀(152)의 제 1 레벨의 p-i-n 다이오드에 대해 반대로 형성될 수 있다. 예를 들어, 만약 셀(152)이 n-타입의 과 도핑된 하부 영역을 포함하고, p-타입의 과 도핑된 상부 영역을 포함한다면, 셀들(170)의 제 2 레벨에서, 하부의 과 도핑된 영역은 p-타입일 수 있고, 상부 과 도핑된 영역은 n-타입일 수 있다.
대안적인 실시예에서, 인접하는 메모리 셀들 사이에 층간 유전체가 형성되고, 메모리 레벨들 사이에는 어떠한 도체도 공유되지 않는다. 이러한 타입의 3차원 모놀리식 저장 메모리 구조는 넌 미러드(non-mirrored) 구조라 불린다. 몇몇 실시예에서, 컨덕터들을 공유하는 근접한 메모리 레벨 및 컨덕터들을 공유하지 않는 근접한 메모리 레벨이 동일한 모놀리식 3차원 메모리 어레이에 스택(stack)될 수 있다. 다른 실시예에서, 몇몇 컨덕터들은 공유되는 반면, 나머지는 공유되지 않는다. 예를 들어, 몇몇 구조에서는 단지 X 라인 또는 Y 라인 만이 공유될 수 있다. 이러한 타입의 구조는 하프 미러드(half-mirrored) 구조라 불린다. 메모리 레벨들이 모두 동일한 타입의 메모리 셀을 가지며 형성될 필요는 없다. 요구되는 경우, 저항 변환 물질을 사용하는 메모리 레벨들이 다른 타입의 메모리 셀 등을 사용하는 메모리 레벨과 교차될 수 있다.
미국 특허 제7,054,219호 "Transistor Layout Configuration for Tight Pitched Memory Array Lines"에 개시된 일 실시예에서는, 어레이의 다른 워드라인 층들에 배치되는 워드라인 세그먼트들을 이용하여 워드라인들이 형성된다. 상기 세그먼트들은 개별적인 워드라인을 형성하기 위하여 수직 접속에 의해 연결될 수 있다. 별도의 층에 위치하고 (일부 층의 미세한 가로 오프셋(offset)에도 불구하고) 실질적으로 수직으로 정렬된 워드라인 그룹은, 집합적으로 로우(row)로 지칭될 수 있다. 로우 내의 워드라인은, 바람직하게는, 로우 어드레스(row addreess)의 적어도 일부를 공유한다. 유사하게, 별도의 층에 위치하고 (일부 층의 미세한 가로 오프셋에도 불구하고) 실질적으로 수직으로 정렬된 비트라인 그룹은, 집합적으로 칼럼(column)으로 칭할 수 있다. 칼럼 내의 워드라인은, 바람직하게는, 칼럼 어드레스(column addreess)의 적어도 일부를 공유한다.
모놀리식 3차원 메모리 어레이는, 어떠한 기판도 중간에 개입되지 않으면서, 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층은, 기존의 레벨 또는 레벨들의 층의 위에 축적되거나 직접 형성된다. 반대로, 스택된 메모리들(stacked memories)은, 미국 특허 제 5,915,167호 "Three Dimensional Structure Memory" (Leedy)에 기재된 바와 같이, 별도의 기판에 메모리 레벨을 형성하고, 서로 위에 메모리 레벨들을 부착시킴으로써 제조되었다. 기판은 본딩 이전에 메모리 레벨로부터 제거되거나 얇아질 수 있지만, 메모리 레벨은 처음에 별도의 기판들 위에 형성되기 때문에, 이러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
도 1 및 2는 필러(pillar) 형상의 메모리 셀 및 레일(rail) 형상의 컨덕터들을 보여준다. 하지만, 본 명세서에 설명된 기술은 메모리 셀에 대한 하나의 특정한 구조나 형상으로 제한되지 않는다. 다른 구조들도 가역적인 저항-스위칭 물질을 포함하는 메모리 셀을 형성하는 데에 이용될 수 있다. 예를 들어, 이하의 특허들은 가역적인 저항-스위칭 물질을 사용하는 데에 채택될 수 있는 메모리 셀의 구조의 예시를 제공한다. 미국 특허 제6,952,043호, 미국 특허 제6,951,780호, 미국 특허 제6,034,882호, 미국 특허 제6,420,215호, 미국 특허 제6,525,953호 및 미국 특허 제7,081,377호.
도 3은 본 명세서에서 설명되는 방법을 실행할 수 있는 메모리 시스템(300)의 일 예를 나타내는 블록도이다. 메모리 시스템(300)은 상기에서 설명한 바와 같이, 메모리 셀의 2차원 또는 3차원 어레이가 될 수 있는 메모리 어레이(302)를 포함한다. 일 실시예에서, 메모리 어레이(302)는 하나 이상의 직접 회로에서 실행되는 모놀리식 3차원 메모리 어레이다. 메모리 어레이(302)의 어레이 단자 라인들은 로우들로서 구성된 워드라인들의 다양한 층(들), 및 칼럼들로서 구성된 비트라인들의 다양한 층(들)을 포함한다. 하지만, 다른 방위들로 구현될 수 있다.
메모리 시스템(300)은 로우 제어 회로(row control circuitry)(320)를 포함하고, 상기 로우 제어 회로(320)의 출력들(308)은 메모리 어레이(302)의 각각의 워드라인들과 접속되어 있다. 로우 제어 회로(320)는 M 로우 어드레스 신호들의 그룹 및 시스템 제어 논리 회로(system control logic circuit)(330)로부터의 하나 이상의 다양한 제어 신호들을 수신하고, 판독 및 프로그래밍(예를 들어, 세트(SET) 및 리세트(RESET)) 동작 모두를 위하여, 로우 디코더(322), 어레이 단자 드라이버(324) 및 블록 선택 회로(326)와 같은 회로를 포함할 수 있다. 또한, 메모리 시스템(300)은 칼럼 제어 회로(column control circuitry)(310)를 포함하고, 상기 칼럼 제어 회로의 입/출력(306)은 메모리 어레이(302)의 각각의 비트라인들과 접속되어 있다. 칼럼 제어 회로(306)는 N 칼럼 어드레스 신호들의 그룹 및 시스템 제어 논리(system control logic)(330)로부터 하나 이상의 다양한 제어 신호들을 수신하고, 칼럼 디코더(312), 어레이 단자 수신기 또는 드라이버(314), 블록 선택 회로(316)와 같은 회로 뿐만 아니라 판독/기록 회로, 및 I/O 멀티플렉서를 포함할 수 있다. 시스템 제어 논리(330)는 호스트 시스템(예를 들어, 컴퓨터, PDA, 전화, 카메라 등)으로부터 데이터 및 명령어를 수신하고, 상기 호스트에 출력 데이터를 제공한다. 다른 실시예에서, 시스템 제어 논리(330)는, 상기 호스트와 통신하는 독립된 제어 회로로부터 데이터 및 명령어를 수신하고 상기 제어 회로에 출력 데이터를 제공한다. 시스템 제어 논리(330)는 메모리 시스템(300)의 동작을 제어하기 위하여, 하나 이상의 상태 머신, 레지스터 및 다른 제어 논리를 포함할 수 있다.
일 실시예에서, 도 3에 도시되어 있는 모든 구성 요소는 단일 집적 회로에 배열된다. 예를 들어, 시스템 제어 논리(330), 칼럼 제어 회로(310) 및 로우 제어 회로(320)가 기판의 표면에 형성되고, 메모리 어레이(302)는 기판 위에 (이에 따라, 시스템 제어 논리(330), 칼럼 제어 회로(310) 및 로우 제어 회로(320)의 위에) 형성된 모놀리식 3차원 메모리 어레이다. 몇몇 경우, 제어 회로의 일부는 상기 메모리 어레이의 일부와 같은 층에 형성될 수 있다. 몇몇 실시예에서, 상기 메모리는 하나 이상의 반도체를 이용하여 제조된다.
메모리 어레이를 포함하는 집적 회로는 보통 상기 어레이를 다수의 서브 어레이 또는 블록들로 세분화한다. 블록들은 또한 함께 그룹화되어, 예를 들어 16, 32, 또는 일정 수의 블록을 포함하는 구획을 이룬다. 빈번하게 이용되는 바와 같이, 서브 어레이는 디코더, 드라이버, 센스 증폭기, 및 입/출력 회로에 의해 일반적으로 나뉘지 않은 인접한 워드 및 비트라인들을 갖는 메모리 셀의 인접한 그룹이다. 이것은 다양한 이유들로 이루어진다. 예를 들어, 저항 및 커패시턴스와 같은 라인(즉, RC 지연)에서 발생하는 워드라인 및 비트라인을 가로지르는 신호 지연은 큰 어레이에서는 매우 클 수 있다. 이러한 RC 지연은, 각각의 워드라인 및/또는 각각의 비트라인의 길이를 감소시키기 위하여, 큰 어레이를 작은 서브 어레이 그룹으로 분할함으로써 감소될 수 있다. 다른 실시예로서, 메모리 셀들의 그룹을 액세스하는 것과 관련된 전력은 소정의 메모리 사이클 동안 동시에 액세스될 수 있는 메모리 셀들의 수에 대한 상한을 지시할 수 있다. 따라서, 큰 메모리 어레이는 동시에 액세스되는 메모리 셀의 수를 감소시키기 위해, 작은 서브 어레이로 종종 나누어진다. 그럼에도 불구하고, 설명의 용이성을 위하여, 어레이는 디코더, 드라이버, 센스 증폭기, 및 입/출력 회로에 의해 일반적으로 나뉘어지는 워드라인 및 비트라인들을 갖는 메모리 셀의 인접하는 그룹을 나타내는 서브 어레이와 같은 뜻으로 사용될 수 있다. 집적 회로는 하나 이상의 메모리 어레이를 포함할 수 있다.
구조
도 4는 두 개의 인접하는 셀을 나타내는 3차원 모놀리식 메모리 어레이의 단면도이다. 본 문서의 목적을 위하여, 인접하다는 것은 근처에, 가까이에 또는 근접하게 놓여져 있다는 것을 의미한다. 예를 들어, 두 개의 인접하는 메모리 셀 사이에는 중간 물질층이 있을 수 있다. 도 4의 실시예에서, 상기 두 개의 인접하는 메모리 셀은 서로 다른 Y 라인들에, 하지만 동일한 X 라인들에 연결된다. 주목할 사항으로서, 도 4는 3차원 모놀리식 메모리 어레이의 하나의 레벨 만을 보여준다.
도 4에 도시되어 있는 제 1 층은 전극(402)이다. 일 실시예에서, 전극(402)은 티타늄 나이트라이드(TiN)로 구성된다. 전극(402) 위에는, 컨덕터(404)가 있다. 일 실시예에서, 컨덕터(404)는 텅스텐(W)으로 구성된다. 다른 실시예에서는, 다른 금속들이 사용될 수 있다. 일 예시에서, 컨덕터(404)는 도 1의 컨덕터(12)에 대응되고, X 라인으로 정의될 수 있다. 컨덕터(404) 위에는, 전극(406)이 있다. 일 실시예에서, 전극(406)은 티타늄 나이트라이드로 구성된다. 전극(406) 위에는, n+ 층(408)이 있다. n+층(408) 위에는, 상부는 n-층(410)이 있다. 일 실시예에서, n+층(408) 및 n-층(410)는 실리콘이다. 다른 실시예에서는, 다른 반도체들이 사용될 수 있다. 전극(402), 컨덕터(404), 전극(406), 및 실리콘 층(408, 410)은 도 4를 도시하는 페이지의 좌측에서 우측 방향으로 뻗어있는 레일의 형상으로 형성되어 있다. 이 레일은 많은 메모리 셀들에 연결된다.
도 4는 두 개의 인접하는 메모리 셀을 나타낸다. 제 1 메모리 셀에 대하여, n-층(410) 위에는, p+층(420)이 있다. 일 실시예에서, p+층(420)은 실리콘이다. 그러나, 다른 실시예에서는, 다른 반도체가 사용될 수 있다. p+층(420) 위에는, 티타늄 디실리사이드(Titanium Disilicide, TiSi2) 층(422)이 있다. TiSi2 층(422) 위에는, 전극(424)이 있다. 일 실시예에서, 전극(424)은 티타늄 나이트라이드로 구성된다. 본 실시예에서, p+층(420), 티타늄 디실리사이드 층(422) 및 전극(424)은 필러 형상이다. 전극(424) 위에는, 가역적인 저항-스위칭 물질(426)이 있다. 상기 설명한 가역적인 저항-스위칭 물질중 어느 것이라도 이용될 수 있다. 가역적인 저항-스위칭 물질(426) 위에는, 전극(428)이 있다. 일 실시예에서, 전극(428)은 티타늄 나이트라이드로 구성된다. 티타늄 나이트라이드(428) 위에는, 컨덕터(430)가 있다. 일 실시예에서, 컨덕터(430)는 텅스텐(W)으로 이루어진다. 본 실시예에서, 가역적인 저항-스위칭 물질(426), 전극(428) 및 컨덕터(430)는 레일 형상으로 형성된다. 도 4가 나타나는 방향에서, 층(402-410)은 좌에서 우로 뻗어 있는 반면에, 층(426-430)은 페이지의 안에서 밖으로 뻗어있다.
도 4에 도시된 제 2 메모리 셀은 n-층(410)의 상부에 p+층(440)를 포함한다. p+층(440)의 상부는 TiSi2 층(442)이다. TiSi2 층(442)의 상부는 전극(444)이다. 일 실시예에서, 전극(444)은 TiN으로 구성된다. 앞에서 기술한 바와 같이, 층들(440-444)은 필러 형상이다.
가역적인 저항-스위칭 물질(446)는 전극(444)의 상부에 있다. 가역적인 저항-스위칭 물질(446)의 상부에는, 전극(448)(예를 들어, TiN)이 있다. 전극(448)의 상부는 컨덕터(450)이고, 일 실시예에 따르면, 텅스텐으로 이루어진다. 일 예에서, 컨덕터(404)는 X 라인이고, 컨덕터들(430, 450)은 Y 라인이다. 예를 들어, 컨덕터(404)는 도 1의 컨덕터(12)에 대응되고, 컨덕터(430)는 도 1의 컨덕터(10)에 대응된다.
상기 설명한 바와 같이, 도 4는 3차원 모놀리식 메모리 어레이의 한 층 만을 보여준다. 메모리 어레이는 몇 개의 층들을 갖는 바, 각 층은 도 4에 도시되어 있는 구조와 같다. 추가적으로, 각 Y 라인들은 제 1 방향(Y 방향)으로 다수의 가역적인 저항-스위칭 물질들에 연결될 것이다. X 라인들은 제 2 방향(X 방향)을 따라 다수의 가역적인 저항-스위칭 물질들에 연결될 것이다. 본 문서의 목적을 위해, 상기 컨덕터들은 그 사이에 다른 물질들의 층이 있더라도, 가역적인 저항-스위칭 물질에 연결되는 것으로 고려된다.
일 실시예에서, 도 4의 필러 층은, 레일 상하에 있는 소자와 함께 자기 정렬되도록 더블 식각된다. 상기 텅스텐 컨덕터 라인(404)은 다마신 프로세스(damascene process)를 이용하여 형성될 수 있거나, 또는 식각된 라인이 될 수 있다. 전극들(402, 406)은 텅스텐 층(404)과 함께 형성될 수 있다. (n+실리콘 층(408) 및 n-실리콘 층(410)를 포함하는) 디바이스 레일은 (층들(402-406)을 식각한 후의) 두 번째 식각 프로세스일 수 있다. 디바이스 레일(408-410 층)에 대하여, 두 번째 식각을 수행할 때, 이러한 층들이 기하학적으로 층들(408, 410)과 유사한 레일을 초기에 형성하도록, 층들(420-424 및 440-444) 역시 같은 방향으로 식각된다. 컨덕터(430), 전극(428) 및 가역적인 저항-스위칭 물질(426)을 형성할 때, 두 번째 마스크가 사용되고, 세 번째 식각 프로세스가 수행된다. 제 3 식각 프로세스는 층들(430, 428, 426, 424, 422, 420) 및 n-실리콘 층(410)의 작은 부분을 식각한다. 이러한 세번째 식각 층은 층들(426-430)을 포함하는 레일을 형성하고, 층들(420-424)을 제 2 식각에 대해 직교하는 방향으로 식각함으로써, 층들(420-424)을 필러로 형성한다. 따라서, 제 2 식각은 층들(408-424)을 포함하고, 제 3 식각은 (층(410)의 일부분과 함께) 층들(420-430)을 포함한다. 이 때문에, 층들(420-424)는 더블 식각된다. p+층(420) (및 p+층(440)) 아래로 더블 식각을 확장함으로써, 인접하는 필러들 사이에서, 펀치쓰루(punch through)가 억제될 수 있다.
도 5는 여기서 설명된 기술과 관련하여 적합한 메모리 셀을 실행하는 구조의 다른 실시예이다. 도 5의 구조는 도 4의 구조와 매우 유사하다. 도 4와 도 5의 구조 사이의 하나의 차이점은, 도 4의 구조에서는 가역적인 저항-스위칭 물질(462) (및 가역적인 저항-스위칭 물질(446))이 컨덕터(430)를 포함하는 레일의 일부라는 점이다. 도 5의 실시예에서, 상기 가역적인 저항-스위칭 물질(427)은 층들(420-424)을 포함하는 필러의 일부이다. 유사하게, 가역적인 저항-스위칭 물질(447)은 층들(440-444)을 포함하는 필러의 일부이다. 여기서 설명된 기술과 함께, 앞에서 설명된 구조의 다른 실시예 및 또 다른 구조가 사용될 수 있다.
주목할 사항으로서, 도 4 및 도 5의 실시예에서, p 물질이 레일 상에 있고 n 물질이 필러들 내에 있도록 하기 위해, p 물질들과 n 물질들은 반대로 될 수 있다. 따라서, PNP 구조(p+(420), n-(410), p+(440)) 대신, 디바이스는 NPN 구조를 가질 수 있다. 따라서, 마찬가지로, PNP 구조가 이용되는지, 아니면 NPN 구조가 이용되는지에 따라, 여기에서 식별되는 전류는 전자 전류 또는 정공 전류가 될 수 있다.
판독
상기 설명한 바와 같이, 가역적인 저항-스위칭 소자는 2개 이상의 상태 사이에서 가역적으로 스위칭될 수 있다. 예를 들어, 가역적인 저항-스위칭 물질은 제조시에 초기 고 저항 상태일 수 있는데, 이는 제 1 전압 및/또는 전류의 인가에 의하여 저 저항 상태로 스위칭될 수 있다. 제 2 전압 및/또는 전류를 인가하게 되면, 상기 가역적인 저항-스위칭 물질을 고 저항 상태로 돌아오게 한다. 도 6은 금속 산화물 가역적인 저항-스위칭 소자의 일 예에 대한 전압 대 전류 그래프이다. 라인(460)은 고 저항 상태(ROFF)에서의 가역적 저항 스위칭 소자의 I-V 특성을 나타낸다. 라인(462)은 저 저항 상태(RON)에서의 가역적 저항 스위칭 소자의 I-V 특성을 나타낸다. Vset은 가역적인 저항-스위칭 소자를 저 저항 상태로 세트(SET)시키기 위해 필요한 전압이다. Vreset은 가역적인 저항-스위칭 소자를 고 저항 상태로 리세트(RESET)시키기 위해 필요한 전압이다.
고 저항 상태(라인(460))에서, Vset 전압과 충분한 전류가 인가되는 경우, 상기 가역적인 저항-스위칭 소자는 저 저항 상태로 세트될 것이다. Vset 전압이 인가되는 경우, 상기 전압은 얼마간 일정한 상태를 유지하고, 상기 전류는 Iset-limit 까지 상승할 것이다. 어떤 시점에서, 상기 가역적인 저항-스위칭 소자는 세트 상태로 되고, 소자 특성은 라인(462)에 기반할 것이다. 주목할 사항으로서, 가역적인 저항-스위칭 소자가 처음으로 세트 상태일 때, Vf(형성 전압)이 디바이스를 세트시키기 위해 필요하다. 이후, Vset 전압이 사용될 수 있다. 형성 전압(Vf)은 Vset 보다 클 수 있다.
저 저항 상태(라인(462) 참고) 동안, Vreset 전압과 충분한 전류(Ireset)가 인가되면, 상기 가역적인 저항-스위칭 소자는 고 저항 상태로 리세트될 것이다.
일 실시예에서, Vset는 약 5V, Vreset은 약 3V, Iset_limit은 약 5uA이고, Ireset은 약 30uA일 수 있다.
상기 가역적인 저항-스위칭 소자가 어떠한 상태에 있는지 확인하기 위하여, 전압이 인가되고 인가 전류가 측정될 수 있다. 높게 측정된 전류(라인(462) 참고)는 상기 가역적인 저항-스위칭 소자가 저 저항 상태에 있다는 것을 나타낸다. 낮게 측정된 전류(라인(460) 참고)는 상기 가역적인 저항-스위칭 소자가 고 저항 상태에 있다는 것을 나타낸다.
도 6a는 메모리 셀의 상태를 판독하는 데에 이용되는 회로의 일 실시예를 나타낸다. 도 6a는 메모리 셀들(470, 472, 474 및 476)을 포함하는 메모리 어레이의 부분을 보여준다. 다수의 Y 라인들 중 두 라인 및 다수의 X 라인들 중 두 라인이 나타나있다. Y 라인들 중 하나에 대한 판독 회로는, 대응하는 Y 라인을 선택하거나 또는 선택하지 않기 위해 칼럼 디코더(312)에 의해 공급되는 게이트 전압에 의해 제어되는 트랜지스터(478)를 경유하여 Y 라인에 연결되는 것으로 도시되어 있다. 트랜지스터(478)는 Y 라인을 데이터 버스에 접속시킨다. (시스템 제어 논리(330)의 일부인) 판독 회로(484)는 데이터 버스에 접속된다. 트랜지스터(482)는 데이터 버스에 접속되고, (시스템 제어 논리(330)의 일부인) 클램프 제어 회로(480)에 의해 제어되는 클램프 소자로서 동작한다. 트랜지스터(482)는 또한 비교기(486) 및 기준 전류 공급기(Iref)에 접속된다. 비교기(486)의 출력은 데이터 출력 단자(시스템 제어 논리(330), 제어기 및/또는 호스트) 및 데이터 래치(488)에 연결된다. 기록 회로(484)는 또한 데이터 래치(488)에 연결된다.
상기 가역적인 저항-스위칭 소자의 상태를 판독하고자 시도할 때, 모든 X 라인들은 Vread(예를 들어, 약 2V)로 제 1 바이어스되고, 모든 Y 라인들은 접지된다. 그런 다음, 선택된 X 라인은 접지된다. 예시를 위해, 이러한 논의는 메모리 셀(470)이 판독을 위해 선택되었다고 가정한다. 하나 이상의 선택된 Y 라인들은 (트랜지스터(478)를 턴온시킴으로써) 데이터 버스 및 클램프 디바이스(~2V + Vt 를 수신하는 트랜지스터(482))를 통해 Vread가 된다. 클램프 디바이스의 게이트는 Vread 이상이지만, Y 라인을 Vread에 가깝게 유지하도록 제어된다. 전류는 Vsense 노드로부터 트랜지스터(482)를 통해 선택된 메모리 셀에 의해 인가된다. 또한, Vsense 노드는 고 저항 상태 전류와 저 저항 상태 전류 사이의 기준 전류(Iref)를 수신한다. 셀 전류와 기준 전류(Iref)의 전류 차이에 따라, Vsense 노드는 움직인다. 비교기(486)는 Vsense 전압과 Vref-read 전압을 비교하여 데이터 출력 신호를 생성한다. 만일 메모리 셀 전류가 Iref 보다 크다면, 메모리 셀은 저 저항 상태에 있고, Vsense에서의 전압은 Vref 보다 낮아질 것이다. 만일 메모리 셀 전류가 Iref 보다 작다면, 상기 메모리 셀은 고 저항 상태에 있고, Vsense에서의 전압은 Vref 보다 높아질 것이다. 비교기(486)로부터의 데이터 출력 신호는 데이터 래치(488)에서 래치되고, 시스템 제어 논리(330), 제어기 및/또는 호스트로에 보고된다.
순 바이어스 세트 및 역 바이어스
리세트
도 7은 가역적인 저항-스위칭 소자의 상태를 저 저항 상태로 변화시키는 것을 포함하는 세트(SET) 동작을 수행하는 일 실시예를 설명하는 흐름도이다. 도 7의 프로세스는 로우 제어 회로(320), 칼럼 제어 회로(310) 및 시스템 제어 논리(330)에 의해 수행된다. 도 7의 프로세스는 하나의 특정한 메모리 셀이 어떻게 자신의 가역적인 저항-스위칭 물질을 세트시키는 지를 설명한다. 몇몇 실시예에서, 도 7의 프로세스는 다수의 메모리 셀들을 동시에 세트시키기 위해 수행될 수 있다. 일 실시예에서, 호스트는 시스템 제어 논리(330)로 데이터를 송신할 수 있다. 그 다음, 시스템 제어 논리(330)는 상기 데이터를 저장하기 위하여 메모리 셀의 세트를 선택할 수 있다. 일 실시예에서, 앞에서 기술된 바와 같이, 각각의 메모리 셀은 X 라인과 Y 라인의 교차점에 위치한다. 따라서, 데이터를 저장하기 위해 시스템 제어 논리(330)가 메모리 어레이(302)에서의 어드레스를 선택한 후, 로우 제어 회로(330) 및 칼럼 제어 회로(310)는 특정한 X 라인과 선택된 메모리 셀에 접속하는 특정한 Y 라인을 선택할 것이다. 로우 제어 회로(320)에 의해 선택된 X 라인은 선택된 X 라인이고, 다른 X 라인들은 비선택된 X 라인이다. 칼럼 제어 회로(310)에 의해 선택된 Y 라인은 선택된 Y 라인이고, 다른 Y 라인들은 비선택된 Y 라인이다. 단계(502)에서, 상기 비선택된 X 라인들은 Vpp-Vt 전압으로 바이어스된다. Vpp는 6V 또는 그 가까이 된다. 일 실시예에서, Vpp는 집적 회로에서 가능한 가장 높은 전압이다. 몇몇 실시예에서, 집적 회로는 하나 이상의 전하 펌프 및 전압 제어기에 공급될 전력 신호를 수신할 것이다. 이러한 전하 펌프 및 전압 제어기는 최대 Vpp가 되는 전압 세트를 생성할 것이다. 다른 실시예에서, Vpp는 최대 전압이 아닐 수 있다. 일 예에서, Vpp는, 가역적인 저항-스위칭 소자를 저 저항 상태로 세트시키는 데에 필요한 전압에, 세트 전류에서의 다이오드 강하(drop)를 더한 것이다. Vt는 하나의 다이오드 강하와 동등한 전압이다. 일 실시예에서, 상기 오프셋 전압은 약 0.6V이다. 또한, 다른 오프셋 전압도 사용될 수 있다. 단계(504)에서, 비선택된 Y 라인들은 오프셋 전압(약 0.6V)으로 바이어스된다. 단계(506)에서, 선택된 X 라인은 접지 전압으로 바이어스된다. 단계(508)에서, 선택된 Y 라인은 Vpp 전압으로 바이어스된다.
도 8은 3차원 모놀리식 메모리 어레이의 한 레벨의 일부에 대한 개략도이다. 이 개략도는 4개의 메모리 셀(520, 522, 524, 및 526)을 보여준다. 각각의 메모리 셀에 사용되는 기호는 (가역적인 저항-스위칭 소자를 나타내는) 저항 및 (스티어링 소자를 나타내는) 다이오드에 대한 기호를 포함한다. 상기 다이오드는 도 4의 p+층(420) 및 n-층(410) 사이의 p/n 접합에 대응한다. 도 8은 도 7의 방법에서 기술된 다양한 바이어싱을 보여준다. 비록 도 7이 특정의 순서로 4 단계를 나타내고 있지만, 도 4에 도시된 단계들은, 이러한 단계들중 일부가 동시에 수행되는 것을 포함하여, 다른 순서로 수행될 수 있다.
도 9는 도 7의 프로세스에 따른 메모리 셀 중의 하나가 세트 상태가 되는 인접하는 2개의 메모리 셀의 개략도이다. 도 7은 선택된 X 라인(578), 선택된 Y 라인(580), 및 비선택된 Y 라인(582)을 보여준다. 일 실시예에서, 도 8의 X 라인(578)은 도 4의 텅스텐 컨덕터(404)에 대응하고, 도 9의 Y 라인(580)은 도 4의 텅스텐 컨덕터(430)에 대응하고, 도 9의 Y 라인(582)은 도 4의 텅스텐 컨덕터(450)에 대응한다. 선택된 메모리 셀은 (도 4의 층(426)에 대응하는) 가역적인 저항-스위칭 소자(586) 및 다이오드(588)를 포함한다. 일 실시예에서, 다이오드(588)는 도 4의 층들(420, 410) 사이의 pn 접합을 나타낸다. 상기 비선택된 메모리 셀은 (도 4의 층(446)에 대응하는) 가역적인 저항-스위칭 소자(590) 및 (도 4의 p+층(440) 및 n-층(410) 사이의 pn 접합에 대응하는) 다이오드(592)를 포함한다. 도 7의 세트 동작 동안, 전류는 가역적인 저항-스위칭 소자(586) 및 다이오드(588)를 통해 Y 라인(580)으로부터 X 라인(578)으로 흐르고, 다이오드(588)는 순 바이어스된다. 세트 전류는 칼럼 제어 회로(310)에 의해 제어된다.
상기 디바이스 레일로의 부분적 식각은 인접한 필러 층 사이의 펀치쓰루(punch through) 전압을 증가시킨다. 상기 필러의 식각 이후의 상기 디바이스 레일로의 선택적 주입은 펀치쓰루 전압을 증가시키는 데에 이용될 수 있다. 일반적인 프로그래밍에 관한 자세한 내용은 전체 기재 내용이 참조로 포함된 미합 특허 6,822,903호에서 찾아볼 수 있다. 일 실시예에서, 제 1 타겟 메모리 셀이 세트되기 전에, 이러한 메모리 셀이 "형성(formed)"되어야 한다. 금속 산화물을 포함하는 가역적인 저항-스위칭 소자에 대해서는, 일반적으로 형성 프로세스가 필요하다. 형성 프로세스는 상기 세트 동작과 유사하지만, 높은 전압과 긴 시간이 필요하다. 일 실시예에서, 상기 형성 프로세스는 온도와 전압이 사용자 환경 보다 더 타이트한 사양으로 제어될 수 있는 제조 프로세스에서 수행될 수 있다.
도 10은 메모리 셀에서 리세트(RESET) 동작을 수행하는 프로세스에 대한 일 실시예를 설명하는 흐름도이다. 몇몇 실시예에서, 도 10의 프로세스는 다수의 메모리 셀에서 동시에 수행되어, 다수의 셀이 동시에 리세트된다. 다른 실시예에서는, 각 시점에서 단지 하나의 메모리 셀 만이 리세트될 수 있다. 도 10의 프로세스는 로우 제어 회로(320), 칼럼 제어 회로(310), 및 시스템 제어 논리(330)에 의해 수행된다.
도 10의 단계(600)에서, 약 Vpp-Vt의 전압이 비선택된 X 라인에 인가된다. 단계(602)에서, 선택된 X 라인에 추가의 전류가 야기되지 않도록, (에미터 Y 라인 이외의) 비선택된 Y 라인들은 4 내지 5V로 바이어스되며, 선택된 X 라인에 대해서도 동일하다. 단계(604)에서, 선택된 X 라인은 4 내지 5V의 전압으로 바이어스된다. 단계(606)에서, 에미터 Y 라인은 Vpp로 바이어스된다. 에미터 Y 라인은 프로그래밍 동작 동안 전류원이 되는 선택된 Y 라인 옆의 Y 라인이다. 에미터 Y 라인에 대한 자세한 설명은 이하에 기술한다. 몇몇 실시예에서, 에미터 Y 라인 및 동일한 선택된 X 라인에 접속된 메모리 셀은 전도성 상태에 있는 것이 바람직하다. 단계(608)에서, 선택된 Y 라인은 접지 상태로 바이어스된다. 비선택된 X 라인 또한, 에미터 Y 라인으로부터 전류를 야기하지 않도록, Vpp 내지 Vpp-Vt 또는 5.5 내지 6V 범위의 전압 레벨일 수 있다.
도 11은 도 10의 프로세스에 의해 설명된 바와 같이, 다양한 라인들의 바이어싱을 나타내는 3차원 모놀리식 메모리 어레이 부분에 대한 개략도이다. 주목할 사항으로서, 도 10의 프로세스가 순차적으로 수행되는 5 단계들을 나타내기는 하지만, 이러한 단계들은 몇몇 단계들이 동시에 수행되는 것을 포함하여 다른 순서로 수행될 수 있다. 도 11의 개략도는 비선택된 Y 라인 및 선택된 Y 라인, 에미터 Y 라인, 비선택된 X 라인 및 선택된 X 라인을 보여준다. 도 11의 개략도는 또한, 6개의 메모리 셀을 보여준다. 제 1 메모리 셀은 다이오드(630) 및 가역적인 저항-스위칭 소자(632)에 의해 도시된다. 제 2 메모리 셀은 다이오드(634) 및 가역적인 저항-스위칭 소자(636)에 의해 도시된다. 제 3 메모리 셀은 다이오드(638) 및 가역적인 저항-스위칭 소자(640)에 의해 도시된다. 제 4 메모리 셀은 다이오드(642) 및 가역적인 저항-스위칭 소자(644)에 의해 도시된다. 제 5 메모리 셀은 다이오드(646) 및 가역적인 저항-스위칭 소자(648)에 의해 도시된다. 제 6 메모리 셀은 다이오드(650) 및 가역적인 저항-스위칭 소자(652)에 의해 도시된다. 본 예에서, 선택된 메모리 셀은 다이오드(634) 및 가역적인 저항-스위칭 소자(636)를 갖는 메모리 셀인데, 왜냐하면 상기 메모리 셀은 선택된 X 라인 및 선택된 Y 라인에 접속되기 때문이다.
상기에서 도 10, 11에서 설명한 바와 같이, X 라인들 및 Y 라인들에 인가되는 전압 바이어스에 의해, 다이오드(634)에 대한 pn 접합(예를 들어, p+층(420) 및 n-층(410) 사이의 pn 접합)은 역 바이어스된다. 따라서, 도 5를 다시 참조하여, 텅스텐 층(430)이 선택된 Y 라인이고 텅스텐 층(450)이 에미터 Y 라인이라고 가정하면, p+층(420), n-층(410), 및 p+층(440)은 바이폴라 트랜지스터로서 동작한다. 약 6V 정도의 에미터 Y 라인(W 층(450))에 인가되는 전압은, p+층(440)을 경유하고 가역적인 저항-스위칭 소자(640)(예를 들어, 도 4의 층(446))를 경유하는 에미터 Y 라인으로부터, n-층(410), 가역적인 저항-스위칭 물질(426)(도 11의 가역적인 저항-스위칭 소자(636))을 경유하는 p+층(420), 및 선택된 Y 라인으로 전류가 흐르도록 야기한다. 이러한 전류의 흐름은 도 12에 화살표(682)로서 도시되어 있다. 그러므로, 이웃하는 Y 라인은 메모리 셀(680)에 대하여 에미터 라인처럼 동작하고, 상기 메모리 셀은 가역적인 저항-스위칭 소자(636)를 포함한다. p+층(420), n-층(410), 및 p+층(440)은 바이폴라 트랜지스트처럼 동작하기 때문에, 도 12의 개략도는, 리세트 동작에서의 전류 흐름을 보여주기 위하여, 두 개의 다이오드가 아닌 바이폴라 트랜지스터(686)를 도시하였다.
역 바이어스 세트 및 순 바이어스
리세트
도 6 내지 도 11과 관련된 상기 설명에서, p+층(420)와 n-층(410) 사이의 pn 접합은 세트 동작을 위해 순 바이어스되고, 리세트 동작을 위해 역 바이어스된다. 도 13에 도시된 다른 실시예에서, p+층(420)과 n-층(410) 간의 pn 접합은 세트 동작을 위해 순 바이어스될 수 있고, 리세트 동작을 위해 역 바이어스될 수 있다. 도 13은 선택된 Y 라인, 에미터 Y 라인, 및 선택된 X 라인을 나타내는 개략도이다. 두 개의 메모리 셀이 도시되었다. 제 1 메모리 셀은 선택된 Y 라인에 접속되고, 가변적 저항-스위칭 소자(802)를 포함한다. 제 2 메모리 셀은 에미터 Y 라인에 접속되고, 가변적 저항-스위칭 소자(804)를 포함한다. 가변적 저항-스위칭 소자(802)의 세트 동작 동안, 화살표(810)에 도시되어 있는 바와 같이, 전류는 에미터 Y 라인으로부터 가변적 저항-스위칭 소자(804) 및 가변적 저항-스위칭 소자(802)를 경유하여 선택된 Y 라인으로 흐른다. 도 4를 다시 참고하여, 선택된 Y 라인이 텅스텐 층(430)이고, 에미터 Y 라인이 텅스텐 층(450)라고 가정하면, 전류는 텅스텐 층(450)로부터 가역적 저항-스위치 물질(446), p+층(440), n-층(410), p+층(420), 가역적인 저항-스위칭 물질(426), 텅스텐 층(430)으로 흐를 수 있다. 상기와 같은 전류의 흐름에 의해, p+층(420), n-층(410), 및 p+층(440)은, 도 13의 트랜지스터(808)에 의해 도시한 바와 같이, 바이폴라 트랜지스터로서 동작한다.
리세트 동작을 수행할 때, 전류는 도 13의 화살표(812)로 도시된 바와 같이 흐른다. 즉, 리세트 동작 동안, 전류는 선택된 Y 라인으로부터 선택된 X 라인으로 흐른다. 도 4를 참조하면, 전류는 텅스텐 층(430)으로부터 가역적인 저항-스위칭 물질(426), p+층(420), n-층(410), n+층(408), 텅스텐 층(404)으로 흐를 수 있다. 이상의 논의에서는, 논의를 간단히 하기 위하여 TiN층들을 생략하였지만, 전류는 이러한 TiN층들을 경유하여 흐를 것이다.
도 13과 관련하여 설명된 세트 동작을 가능하게 하기 위해, 에미터 Y 라인에 접속된 가역적인 저항-스위칭 소자(804)가, 선택된 메모리 셀(가역적인 저항-스위칭 소자(802))에 대한 세트 동작을 수행하고자 시도하기 전에, 저 저항 상태와 같은 전도성 상태인 것이 바람직하다. 이상에서 설명한 것처럼, 공통 X 라인(예를 들어, 선택된 X 라인)에는 다수의 메모리 셀들이 접속될 수 있다. 따라서, 본 실시예에서, 공통 X 라인에서의 적어도 하나의 메모리 셀이 항상 전도성 상태인 것이 바람직하다. 전도성 상태의 상기 메모리 셀은, 다른 메모리 셀을 리세트시키기 위해, 에미터 라인처럼 동작할 수 있다. 이때, 새롭게 세트된 메모리 셀은 그 다음의 메모리 셀 등에 대한 세트 동작을 위하여 에미터처럼 동작할 수 있다. 이러한 방식으로, 일련의 세트 동작이 "지퍼(zipper)" 방식으로 수행될 수 있다. 즉, 공통의 X 라인에 연결된 인접하는 메모리 셀들의 소정의 세트에 있어서, 메모리 셀들은 한측에서 시작하여 연속적으로 리세트됨으로써, 지퍼의 유형을 제공한다. 본 실시예는, 각 X 라인이 전도성 상태에서 정적인 하나(또는 그 보다 많은) 메모리 셀들을 갖는 것으로 고려한다. 일 실시예에서, 전도성 상태는 저 저항 상태이다. 다른 실시예에서, 전도성 상태는 저 저항 상태와 다르다. 몇몇 실시예에서, 전도성 상태는 저 저항 상태의 저항과 거의 동일한 저항을 갖는 상태이다. 다른 실시예에서, 저 저항 상태 보다 전도성 상태가 더 전도성을 갖기 위해, 전도성 상태는 저 저항 상태에서의 저항 보다 낮은 저항을 갖는다. 이러한 전도성 상태는 상기에서 설명한 세트 동작과는 다른 펄스들에 의해 생성될 수 있다. 전도성 상태에서 정적이라는 용어는, 메모리 어레이의 전체 수명 동안 또는 메모리 어레이의 수명 중 관심의 특정 주기 동안 메모리 셀이 전도성 상태를 유지한다는 것을 의미한다. 일 실시예에서, 전도성 상태에서 (관심의 주기 동안 동적으로 변화가능한 것에 대치되는) 정적인 메모리 셀은 영구적으로 전도성 상태이다.
도 14는 영구적으로 전도성 상태인 특정 메모리 셀을 형성하는 프로세스의 일 실시예를 설명하는 흐름도이다. 형성 프로세스는 메모리 셀의 가역적인 저항-스위칭 소자를 영구적으로 전도성 상태로 둔다. 이러한 프로세스는, 사용자 동작 또는 제조 단계 동안, 첫 번째 동작 시의 메모리 시스템에 의해 수행될 수 있다. 도 14의 단계(830)에서, 비선택된 X 라인들은 5.5V로 바이어스된다. 단계(832)에서, 비선택된 Y 라인들은 0.7V로 바이어스된다. 단계(834)에서, 선택된 X 라인은 접지 상태로 바이어스된다. 영구적인 전도성 상태인 메모리 셀은 선택된 X 라인과 선택된 Y 라인에 접속된다. 단계(836)에서, (약 9V인) 고전압 펄스가 영구적인 전도성 상태인 메모리 셀에 접속되는 Y 라인에 인가된다. 형성 동작의 일 예에서, 소자(804)는 금속 산화물 층이 될 수 있다. 단계(836)에서, 상기 전압은 산화 방지 퓨즈의 방식으로 영구적인 전도성 상태로 금속 산화물 소자(804)를 브레이크 다운시키기 위해 금속 산화물 소자(804)에 충분히 오랫동안 인가된다. 일 실시예에서, 영구적으로 전도성 상태인 (또는, 정적으로 전도성 상태인) 메모리 셀은, 사용자 데이터와 해당 더미 메모리 셀에 연결된 Y 라인을 저장하지 않기 때문에, 더미 메모리 셀이라고도 한다. 도 14의 단계는, 도시된 것과 다른 순서로 수행될 수 있다. 몇몇 실시예에서, 하나 이상의 단계들은 동시에 수행될 수 있다.
도 15는 메모리 어레이와 상기 도 14에서 설명한 다양한 전압의 일부를 도시하는 부분 개략도이다. 즉, 도 15는 선택된 X 라인, Y 라인 1, Y 라인 2, Y 라인 3, Y 라인 4, 및 더미 Y 라인을 나타낸다. 도 15는, 또한, 메모리 셀(880, 882, 884, 886, 및 888)을 나타낸다. 메모리 셀(880)은 Y 라인 1 및 선택된 X 라인에 연결된다. 메모리 셀(882)은 Y 라인 2 및 선택된 X 라인에 연결된다. 메모리 셀(884)은 Y 라인 3 및 선택된 X 라인에 연결된다. 메모리 셀(886)은 Y 라인 4 및 선택된 X 라인에 연결된다. 메모리 셀(888)은 더미 Y 라인 및 선택된 X 라인에 연결된다. 도 15는 접지 상태로 바이어스된 선택된 X 라인과 9V 펄스를 수신하는 더미 Y 라인을 나타낸다. 다른 Y 라인들은 0.7V를 수신한다. 화살표(890)는 도시된 전압 바이어스의 결과로서 더미 Y 라인으로부터 선택된 X 라인으로의 전류의 흐름을 나타낸다. 화살표(804)로 도시된 전류의 결과로서, 더미 메모리 셀(888)은 정적으로(영구하게) 전도성 상태에 있다.
도 16은 더미 메모리 셀을 이용하여 메모리 셀들을 세트시키는 지퍼(zipper) 프로세스의 일 실시예를 설명하는 흐름도이다. 단계(900)에서, 제 1 메모리 셀은 더미 메모리 셀을 에미터 라인으로서 이용하여 세트된다. 단계(902)에서, 제 2 메모리 셀은 에미터 라인으로 제 1 메모리 셀을 사용하여 세트된다. 단계(904)에서, 제 3 메모리 셀은 에미터 라인으로 제 2 메모리 셀을 사용하여 세트된다. 단계(906)에서, 제 4 메모리 셀은 에미터 라인으로 제 3 메모리 셀을 사용하여 세트된다. 예를 들어, 도 15를 참조하면, 메모리 셀(888)을 영구적인 저 저항 상태로 형성한 뒤, 메모리 셀(886)에 대해 세트 동작을 수행하고, 이후 메모리 셀(884)에 대해 세트 동작을 수행하고, 이후 메모리 셀(882)에 대해 세트 동작을 수행하고, 이후 메모리 셀(880)에 대해 세트 동작을 수행하는 등으로 계속된다.
도 17은 일반적인 X 라인에 연결된 메모리 셀 중 하나에 대해 세트 동작을 수행하는 프로세스를 설명하는 흐름도이다. 예를 들어, 도 17의 프로세스는 단계(900-906)중 어느 하나의 예시적인 구현으로서 수행될 수 있다. 도 17의 프로세스는 칼럼 제어 회로(310), 로우 제어 회로(320), 및 시스템 제어 논리(330)에 의해 수행된다.
도 17의 단계(940)에서, 비선택된 X 라인은 5V로 바이어스된다. 단계(942)에서, (에미터 Y 라인을 제외한) 비선택된 Y 라인들은 4.7V를 인가받는다. 단계(944)에서, 선택된 X 라인은 4V로 바이어스된다. 단계(946)에서, 에미터 Y 라인은 5.5V로 바이어스된다. 메모리 셀(886)이 세트되면, 에미터 Y 라인은 더미 Y 라인이다. 메모리 셀(880)이 세트되면, 에미터 Y 라인은 Y 라인 2이다. 단계(948)에서, 선택된 Y 라인은 접지 전위로 바이어스된다. 도 18은 단계(900)에서 도 17의 프로세스를 수행한 결과로서 메모리 셀(880-888)을 나타내는 개략도이다. 즉, 도 18은 제 1 메모리 셀(886)에 대한 세트 동작을 수행할 때에 인가되는 다양한 전압 레벨 및 메모리 셀을 나타낸다. 도시된 바와 같이, 더미 Y 라인은 에미터 Y 라인으로서 사용된다. 화살표(950)는 메모리 셀(888) 및 메모리 셀(886)을 경유하는 더미 Y 라인으로부터 Y 라인 1로의 전류 흐름을 나타낸다. 도 4를 참조하면, 전류는 텅스텐 층(450)으로부터 가역적인 저항-스위칭 물질(446), p+층(440), n-층(410),p+층(420), 가역적인 저항-스위칭 물질(426), 텅스텐 층(430)으로 흐른다. 이러한 방식으로, p+층(440), n-층(410), 및 p+층(420)는 바이폴라 트랜지스터처럼 동작할 수 있다.
도 19는 메모리 셀(880-888)을 나타낸 개략도이다. 도 19는 도 16의 단계(902)에서 도 17의 프로세스를 수행한 결과에 해당하는 다양한 Y 라인들 및 선택된 X 라인의 바이어싱을 나타낸다. 도시된 바와 같이, 화살표(952)는 메모리 셀(886) 및 메모리 셀(884)을 경유하는 Y 라인 1로부터 Y 라인 2로의 전류의 흐름을 나타낸다. 본 프로세스에서, 메모리 셀(886) 및 Y 라인 1은 메모리 셀(884)에 대한 에미터 라인의 역할을 한다. 도 4에서 설명된 층와 관련하여, 전류는 도 18과 관련하여 상기 설명한 방식으로 흐른다.
도 20은 도 16의 단계(904)에서 도 17의 프로세스를 수행한 결과로서, 다양한 Y 라인들 및 선택된 X 라인에 인가되는 전압 및 메모리 셀(880-888)을 도시한 개략도이다. 도 20에 도시되어 있는 바와 같이, 메모리 셀(884) 및 Y 라인 2는 메모리 셀(884)에 대해 세트 동작을 수행하기 위한 에미터 라인의 역할을 한다. 전류는, 메모리 셀(884, 882)을 경유하여, Y 라인 2로부터 Y 라인 3으로 흐르는 화살표(956)에 의해 도시되어 있다.
도 21은 메모리 셀(880-888) 뿐만 아니라, 다양한 Y 라인들과 선택된 X 라인의 개략도이다. 도 21은 도 16의 단계(906)에서 도 17의 프로세스를 수행한 결과에 따라, Y 라인들 및 선택된 X 라인에 인가되는 전압을 나타낸다. 도시되어 있는 바와 같이, 메모리 셀(882) 및 Y 라인 3은 메모리 셀(880)에 대해 세트 동작을 수행하기 위한 에미터 라인의 역할을 한다. 화살표(958)는 세트 동작 동안 메모리 셀(882, 800)을 경유하는 Y 라인 3으로부터 Y 라인 4로의 전류의 흐름을 나타낸다. 도 4에 도시되어 있는 층들과 관련하여, 전류는 도 18과 관련하여 상기 설명한 방식으로 흐른다.
도 22는 도 17의 프로세스에 따라 세트되는 (3차원 모놀리식 메모리 어레이의 다른 메모리 셀 뿐만 아니라) 메모리 셀(880-888) 중 어느 하나에서 수행되는 리세트 동작의 일 실시예를 설명하는 흐름도이다. 본 프로세스에서, 리세트 동작은, 어떠한 바이폴라 트랜지스터의 동작도 없이, 선택된 셀 접합이 순 바이어스 되도록 설정한다. 단계(1000)에서, 비선택된 X 라인들은 Vpp-offset로 바이어스된다. 일 실시예에서, 상기 설명한 바와 같이, Vt는 오프셋이다. 단계(1002)에서, 비선택된 Y 라인은 접지 전위를 인가받는다. 단계(1004)에서, 선택된 X 라인은 접지 상태로 바이어스된다. 단계(1006)에서, 더미 Y 라인은 접지 상태로 바이어스된다. 일 실시예에서, 각각의 X 라인은 하나의 더미 메모리 셀을 포함할 것이고, 모든 상기 더미 메모리 셀은 동일한 더미 Y 라인에 연결된다. 다른 실시예에서, 각 X 라인은, 다수의 더미 Y 라인들이 존재하도록, 다수의 더미 메모리 셀을 포함할 수 있다. 다른 실시예에서, 상기 더미 메모리 셀들은 다른 더미 Y 라인들에 연결될 수 있다. 단계(1008)에서, 상기 선택된 Y 라인들은 Vpp로 바이어스된다.
도 23은 메모리 셀(884)에 대한 리세트 동작 동안 메모리 셀(880-888)의 개략도이다. Y 라인 3은 Vpp를 수신하는 반면, 더미 Y 라인 및 비선택된 Y 라인들은 접지 전위를 인가받는다. (메모리 셀(880-888))에 공통되는 선택된 X 라인 또한, 접지 전위를 인가받는다. 화살표(1010)에 의해 나타낸 바와 같이, 전류는 Y 라인 3으로부터 선택된 X 라인으로 흐른다. 이러한 전류는 메모리 셀(884)을 고 저항 상태로 리세트시킨다.
도 13 내지 23의 상기 실시예들에서는, 지퍼 방법을 이용하여 메모리 셀을 세트시킬 수 있다. 대안적인 실시예에서, 지퍼 방법은 도 6 내지 11의 실시예와 관련하여 메모리 셀을 리세트시키는 데에 이용될 수 있다. 이러한 실시예에서는, 하나의 더미 메모리 셀은 정적으로 도전성 상태일 필요가 있다.
다중-컬렉터 메모리 셀
일 실시예는 다중-비트 메모리 셀을 생성하는 데에 다수의 가역적인 저항-스위칭 소자들을 이용한다. 즉, 상기 설명에서, 각 메모리 셀은 두 가지 상태 중 하나에 있을 수 있는 저항-스위칭 소자를 포함한다. 따라서, 각 메모리 셀은 하나의 데이터 비트를 저장한다. 다른 실시예에서, 하나의 가역적인 저항-스위칭 소자는 4 또는 8 저항 상태 중 어느 하나의 상태일 수 있다. 이러한 경우, 가역적인 저항-스위칭 소자는 2 또는 3 (또는, 그 이상)의 데이터 비트를 저장할 수 있다. 또 다른 실시예에서, 다중-비트 메모리 셀은 하나 이상의 가역적인 저항-스위칭 소자를 사용하여 얻을 수 있다. 일 예에서, 메모리 셀은 각각 높거나 낮은 저항 상태 (또는 두 개 이상의 상태)에 있을 수 있는 다수의 가역적인 저항-스위칭 소자를 포함한다.
도 24는 다수의 가역적인 저항-스위칭 소자를 사용하는 다중-비트 메모리의 일 예를 보여주는 개략도이다. 사용자 데이터를 저장할 수 있는 가역적인 저항-스위칭 소자 각각은 가역적인 저항-스위칭 요소에 대한 세트 동작 동안 콜렉터(여기에서 설명된 바이폴라 트랜지스터 동작)와 같은 역할을 할 수 있기 때문에, 다수의 가역적인 저항-스위칭 소자를 갖는 메모리 셀에 대한 또 다른 이름은 다중-컬렉터 메모리 셀이다. 도 24의 다중-비트 메모리 셀은 3개의 저항 소자(1100, 1102, 및 1104)를 보여준다. 일 실시예에서, 소자(1100 및 1104)는 가역적인 저항-스위칭 소자이고, 소자(1102)는 정적인 전도성 상태이며, 전도성 상태는 상기 설명한 바와 같다. 메모리 소자의 일반적인 사용자 동작 동안 저항이 변환되지 않으므로, 소자(1102)는 정적인 저항 소자라고 한다. 정적인 저항 소자(1102)는 항상 전도성 상태인 물질이거나, 정적으로 전도성 상태로 되는 가역적인 저항-스위칭 물질일 수 있다. 정적으로 전도성 상태인 정적 저항 소자에 대한 Y 라인은 에미터 라인으로서 지칭되는데, 왜냐하면 여기서 설명되는 바와 같이, 이것은 p, n, 및 p 물질들이 트랜지스터처럼 동작할 때에 에미터의 역할을 하기 때문이다.
도 24는 제 1 Y 라인과 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1100) 및 제 2 Y 라인과 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1104)를 보여준다. 가역적인 저항-스위칭 소자(1100, 1104) 중 하나를 고 저항 상태로 리세트하는 경우, 전류는 각각의 Y 라인에서 공통 X 라인으로 흐를 것이다. 예를 들어, 화살표(1110)는, 메모리 소자(1100)에 대해 리세트 동작을 수행할 때, 제 1 Y 라인으로부터 공통 X 라인으로 흐르는 전류를 보여준다. 메모리 소자 중 하나가 세트되는 경우, 전류는 메모리 셀의 두 개의 Y 라인 사이에 흐를 것이다. 일 실시예에서, 제 1 가역적인 저항-스위칭 소자가 세트되는 경우, 전류는 정적인 저항 소자에 연결되는 Y 라인으로부터 세트 상태의 가역적인 저항-스위칭 소자에 연결된 Y 라인으로 흐른다. 제 2 가역적인 저항-스위칭 소자가 세트되는 경우, 전류는 정적인 저항 소자에 연결되는 Y 라인으로부터 세트 상태의 제 2 가역적인 저항-스위칭 소자에 연결된 Y 라인으로 흐른다. 또 다른 실시예에서, 제 2 가역적인 저항-스위칭 소자가 세트되는 경우, 전류는 이미 세트 상태인 제 1 가역적인 저항-스위칭 소자에 연결되는 Y 라인으로부터 세트 상태의 제 2 가역적인 저항-스위칭 소자에 연결된 Y 라인으로 흐른다. 도 24는 에미터 Y 라인(정적인 저항 소자(1102)에 대한 Y 라인)으로부터 제 1 Y 라인으로의 전류를 나타내는 화살표(1108)를 보여준다.
두 개의 가역적인 저항-스위칭 소자 각각은 고 저항 상태 또는 저 저항 상태일 수 있다. 그러므로, 메모리 셀은 전체적으로 이하의 표에 표시되어 있는 바와 같이, 4 개의 다른 상태일 수 있다.
도 25는 3차원 모놀리식 메모리 어레이의 한 레벨의 부분을 보여주는 개략도이다. 도 25는 소자들(1130, 1132, 1134, 1136, 1138, 1140, 1142, 1144, 1146, 1148, 1150, 1152, 1154, 및 1156)을 보여준다. 도 25는 두 개의 X 라인(X1, X2)의 일부와 일곱 개의 Y 라인(Y1, Y2, Y3, Y4, Y5, E1, 및 E2)의 일부를 보여준다. X 라인을 따라, 도 25에 도시된 것보다 훨씬 많은 가역적인 저항-스위칭 요소들이 있다는 것을 예상할 수 있다. X 라인에서의 다양한 소자는 다중-비트 메모리 셀을 형성하기 위해 함께 그룹화된다. 예를 들어, 도 25는 네 개의 메모리 셀(1160, 1162, 1164, 및 1166)을 보여준다. 메모리 셀(1160)은 가역적인 저항-스위칭 소자(1130), 가역적인 저항-스위칭 소자(1134), 및 정적인 저항 소자(1132)를 포함한다. 메모리 셀(1162)은 가역적인 저항-스위칭 소자(1136), 가역적인 저항-스위칭 소자(1140), 및 정적인 저항 소자(1138)를 포함한다. 메모리 셀(1164)은 가역적인 저항-스위칭 소자(1144), 가역적인 저항-스위칭 소자(1148), 및 정적인 저항 소자(1146)를 포함한다. 메모리 셀(1166)은 가역적인 저항-스위칭 소자(1150), 가역적인 저항-스위칭 소자(1154), 및 정적인 저항 소자(1152)를 포함한다.
도 24 및 도 25의 메모리 셀들은 사용자 데이터를 저장할 수 있는 두 개의 가역적인 저항-스위칭 소자들 및 하나의 정적인 저항 소자를 포함한다. 다른 실시예에서는, 두 개 이상의 가역적인 저항-스위칭 소자가 사용될 수 있다. 예를 들어, 도 26의 메모리 셀은 Y 라인 A와 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1200), Y 라인 B와 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1202), Y 라인 C와 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1206), Y 라인 D와 공통 X 라인 사이에 연결된 가역적인 저항-스위칭 소자(1208), 및 에미터 Y 라인과 공통 X 라인 사이에 연결된 정적 저항 소자(1204)를 포함하는 4개의 가역적인 저항-스위칭 소자들을 포함한다. 다른 실시예는, 사용자 데이터를 저장하기 위한 3개의 가역적인 저항-스위칭 소자들 또는 사용자 데이터를 저장하기 위한 4개 이상의 가역적인 저항-스위칭 소자를 포함할 수 있다.
도 27은 도 24-26과 관련하여 상기 설명한 다중-비트 메모리 셀을 갖는 메모리 어레이를 동작시키는 프로세스의 일 실시예를 설명하는 흐름도이다. 도 27의 단계(1250)에서, 각 메모리 셀의 에미터들이 형성될 것이다. 상기 설명한 일 실시예에서, 각각의 메모리 셀의 저항 요소 중 하나는 전도성 상태에서 정적 저항 요소로 사용될 것이다. 단계(1250)에서, 전도성 상태로 사용되는 메모리 셀은 영구적 또는 반 영구적인 전도성 상태로 형성된다. 단계(1252)에서는, 다른 가역적인 저항-스위칭 소자가 메모리 시스템의 사용자에 의해 저장된 데이터에 기반하여 (개별적으로 또는 함께) 랜덤하게 세트되고 리세트될 것이다. 랜덤하고 예측불가능한 시간 간격이 단계(1250)와 단계(1252) 사이에서 발생할 수 있다는 것을 나타내기 위해, 단계(1250)와 단계(1252) 사이에는 점선이 있다.
도 28은 다중-비트 메모리 셀들을 갖는 3차원 메모리 어레이를 동작시키는 다른 실시예를 수행하는 프로세스를 설명하는 흐름도이다. 단계(1256)에서, 각 메모리 셀에 대한 에미터들이 형성된다. 단계(1258)에서, 상기 시스템(도 3 참조)은 호스트(또는 다른 디바이스)로부터 데이터를 수신할 것이다. 랜덤하고 예측불가능한 시간 간격이 단계(1256)와 단계(1258) 사이에서 발생될 수 있다는 것을 나타내기 위해, 단계(1256)와 단계(1258) 사이에는 점선이 있다. 상기 호스트로부터 수신한 데이터는 시스템 제어 논리(330)(또는 다른 디바이스)에 의해 수신된다. 단계(1260)에서, 시스템 제어 논리(330)는 데이터의 다수의 비트를 다중-비트 메모리 셀들의 세트의 각 메모리 셀에 할당한다. 단계(1262)에서, 프로그램될 모든 메모리 셀들은 각각 고 저항 상태로 리세트되는 가역적인 저항-스위칭 소자를 가질 것이다. 일 실시예에서, 메모리 셀들은 블록 단위로, 베이(bay) 단위로, X 라인 단위로, 페이지 단위로, 또는 다른 프로그래밍 단위로 프로그램될 수 있다. 단계(1262)의 끝에서, 프로그래밍의 단위는 고 저항 상태로 리세트된 가역적인 저항-스위칭 소자를 갖는 메모리 셀들을 포함한다. 이때, 다양한 메모리 셀들은 상기 테이블에서 설명한 4개의 상태 중 하나로 프로그램된다. 단계(1264)에서, 프로그램될 메모리 셀의 서브세트(subset)의 제 1 비트는 저 저항 상태로 세트된다. 하나 보다 많은 메모리 셀들이 동시에 프로그램될 수 있다. 몇몇 메모리 셀들은 다른 데이터를 저장하기 때문에, 반드시 모든 메모리 셀들이 자신들의 세트된 제 1 비트를 갖지는 않는다. 예를 들어, 각 메모리 셀에 제 1 비트와 제 2 비트가 있는 경우, 메모리 셀들의 일부는 저 저항 상태로 세트되는 자신들의 제 1 비트를 가질 것이며, 나머지는 자신들의 제 1 비트를 고 저항 상태로 유지함으로써, 비트들의 일부는 1을 저장할 수 있고, 비트들의 일부는 데이터 0을 저장할 수 있다. 단계(1266)에서, 메모리 셀의 서브세트에 대한 제 2 비트는 저 저항 상태로 세트된다. 다수의 메모리 셀들은 자신들의 비트들을 동시에 세트시키거나, 또는 연속적으로 수행할 수도 있다. 여기에서 또한, 메모리 셀들의 일부는 자신들의 두 번째 가역적인 저항-스위칭 소자를 고 저항 상태로 유지하고, 나머지는 두 번째 가역적인 저항-스위칭 소자를 저 저항 상태로 세트시킴으로써, 다른 메모리 셀들이 데이터 1 또는 데이터 0을 저장할 것이다. 단계(1268)에서, 프로그램될 더 이상의 데이터가 있는 지를 판단한다. 프로그램할 데이터가 없다면, 프로세스는 종료된다. 프로그램할 데이터가 있다면, 프로세스는 단계(1264)로 돌아가서, 더 많은 메모리 셀들이 프로그램된다. 몇몇 실시예에서는, 단지 소수의 메모리 셀들 만이 동시에 프로그램될 수 있다. 따라서, 단계(1264)와 단계(1266)의 루프는 동시에 프로그램될 수 있는 메모리 셀의 각 그룹에 대해 반복되어야 한다.
도 29는 정적 저항 소자들을 형성하는 일 실시예를 설명하는 흐름도이다. 도 29의 프로세스는 도 28의 단계(1256) 또는 도 27의 단계(1250)를 실행하는 데에 이용될 수 있다. 단계(1270)에서, 비선택 X 라인들은 5.5V로 바이어스된다. 단계(1272)에서, 비선택 Y 라인들은 1V로 바이어스된다. 단계(1274)에서, 선택된 X 라인은 접지 상태가 된다. 여기에서 또한, 선택된 X 라인과 선택된 Y 라인은 (종종 더미로서 알려져있는) 에미터의 역할을 수행할 가역적인 저항-스위칭 소자에 연결된 라인들이다. 단계(1276)에서, 에미터 Y 라인은 6V로 바이어스된다. 도 29의 프로세스의 결과, 하나 이상의 정적 저항 소자들이 전도성 상태로 형성된다.
도 30은 도 29의 프로세스의 수행을 나타내는 개략도이다. 도 30은 상기 설명한 3개의 저항 소자들(1100, 1102, 1104)을 보여준다. 저항 소자(1102)는 정적 저항 소자(에미터 또는 더미라고도 불림)가 되도록 형성된다. 도 29의 프로세스에 의한 전압의 인가에 근거하여, 화살표(1290)에 의해 나타낸 바와 같이, 전류는 에미터 Y 라인으로부터 공통 X 라인으로 흐른다.
도 31은 상기 설명한 바와 같이 다중-비트 메모리 셀의 다수의 가변적 저항-스위칭 소자들중 하나를 세트시키기 위한 세트 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다. 상기 설명한 바와 같이, 세트 동작 동안, 상기 설명한 pn 접합은 역 바이어스됨으로써, 인접하는 pn 접합들이 바이폴라 트랜지스터처럼 동작한다. 도 4를 참조하면, p+층(420), n-층(410), 및 p+층(440)은 바이폴라 트랜지스터처럼 동작한다.
도 31의 단계(1300)에서, 비선택된 X 라인들은 5V로 바이어스된다. 단계(1302)에서, 비선택된 Y 라인은 4.7V를 인가받는다. 단계(1304)에서, 비선택된 X 라인은 4V로 바이어스된다. 단계(1306)에서, 에미터 라인은 5.5V로 바이어스된다. 몇몇 실시예에서는, 다수의 메모리 셀들이 동시에 프로그램되며, 이에 따라 단계(1306)에서 다수의 에미터 라인들이 바이어스될 것이다. 단계(1308)에서, 선택된 Y 라인은 접지 상태로 세트된다. 메모리 셀의 가역적인 저항-스위칭 소자 양쪽이 모두 세트되는 경우, 도 31의 프로세스는 두 번 수행될 것이다. 도 32는 메모리 셀의 제 1 가역적인 저항-스위칭 소자가 프로그래밍된 경우의 메모리 셀의 개략도를 보여준다. 도 32A는 도 31과 관련하여 상기 설명한 바이어스에서의 Y 라인들 및 선택된 X 라인을 보여준다. 이러한 전압의 결과, 상기 설명한 바이폴라 트랜지스터 동작에 따라, (화살표(1340)로 설명도는) 전류는 정적 저항 소자(1102) 및 가역적인 저항-스위칭 소자(1100)를 경유하여 에미터 Y 라인에서 Y 라인 1로 흐른다.
도 32B는 제 2 가역적인 저항-스위칭 소자(1104)를 세트시키기 위하여 프로그램되는 다중-비트 메모리 셀을 보여주는 개략도이다. 2개의 가능한 실시예들이 있다. 제 1 실시예에서, 화살표(1342a)에 의해 나타난 바와 같이, 전류는 (가역적인 저항-스위칭 소자(1100, 1104)를 경유하여) Y 라인 1에서 Y 라인 2로 흐른다. 또 다른 실시예에서, 전류는 (정적 저항 소자(1102) 및 가역적인 저항-스위칭 소자(1104)를 경유하여) 에미터 Y 라인에서 Y 라인 2로 흐른다. 양 경우 모두에 있어서, 상기 설명한 바이폴라 트랜지스터 동작이 일어나고, 세트된 가역적인 저항-스위칭 소자의 pn 접합이 역 바이어스된다.
도 33은 상기 설명한 다중-비트 메모리 셀에서 리세트 동작을 수행하는 프로세스의 일 실시예를 설명한 흐름도이다. 단계(1400)에서, 모든 비선택 X 라인들은 Vpp-offset으로 바이어스된다. 일 실시예에서, 오프셋은 상기 설명한 Vt이다. 단계(1402)에서, 비선택 Y 라인들은 접지 상태로 세트된다. 단계(1404)에서, 선택된 X 라인은 접지 상태로 세트된다. 단계(1406)에서, 에미터 Y 라인은 접지 상태로 세트된다. 몇몇 실시예에서, 동시에 프로그래밍되는 하나 이상의 메모리 셀이 존재하는 경우, 다수의 에미터 Y 라인들이 접지 상태로 세트될 수 있다. 단계(1408)에서, 선택된 Y 라인은 Vpp로 세트된다.
도 34A 및 도 34B는 도 33의 프로세스의 수행을 나타내는 개략도이다. 다중-비트 메모리 셀이 다수의 컬렉터들을 갖도록, 각 컬렉터는 개별적으로 리세트될 것이다. 예를 들어, 도 34는 제 1 가역적인 저항-스위칭 소자가 리세트되는 것을 보여준다. 도 34B는 다중-비트 메모리 셀의 제 2 가역적인 저항-스위칭 소자가 리세트되는 것을 보여준다. 양쪽의 개략도는 Y 라인들 및 선택된 X 라인에 인가되는 다양한 전압들을 보여준다. 도 34A는 화살표(1450)에 의해 나타낸, 제 1 가역적인 저항-스위칭 소자(1100)에 대한 Y 라인으로부터 선택된 X 라인으로 흐르는 전류를 보여준다. 도 34B는 화살표(1452)에 의해 나타낸, 가역적인 저항-스위칭 소자(1104)에 대한 선택된 Y 라인으로부터 선택된 X 라인으로 흐르는 전류를 보여준다. 이러한 전류는 가역적인 저항-스위칭 소자를 리세트시키는 데에 이용된다.
상기 본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제공되었다. 이러한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 사상과 실제적인 응용예를 최상으로 설명함으로써, 당업자가 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변형들에 대해 본 발명을 최상으로 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 규정된다.
Claims (16)
- Y 라인들의 세트와;
X 라인들의 세트와; 그리고
상기 X 라인들의 세트 및 Y 라인들의 세트와 통신하는 다수의 메모리 셀들을 포함하며,
상기 다수의 메모리 셀들의 각 메모리 셀은 정적 저항 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들을 포함하고, 상기 정적 저항 상태의 저항 소자 및 상기 2개 이상의 가역적인 저항-스위칭 소자들은 상기 Y 라인들의 세트의 서로 다른 Y 라인들에 연결되며, 그리고 상기 정적 저항 상태의 저항 소자 및 상기 2개 이상의 가역적인 저항-스위칭 소자들은 상기 X 라인들의 공통 X 라인에 연결되는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항에 있어서,
데이터의 다중 비트들은, 상기 다수의 메모리 셀들중 특정 메모리 셀에 연결된 Y 라인들 사이에 전류가 흐르게 함으로써, 상기 특정 메모리 셀 내에 프로그램되는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 다수의 메모리 셀들중 특정 메모리 셀에 대한 하나 이상의 상기 가역적인 저항-스위칭 소자들은 상기 특정 메모리 셀에 대한 Y 라인들 사이의 전류 흐름에 의해 저 저항 상태로 세트되는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
상기 특정 메모리 셀에 대한 상기 가역적인 저항-스위칭 소자들중 특정의 가역적인 저항-스위칭 소자는, 상기 가역적인 저항-스위칭 소자들중 상기 특정의 가역적인 저항-스위칭 소자에 연결된 Y 라인과 상기 공통 X 라인 사이의 전류 흐름에 의해 고 저항 상태로 세트되는 것을 특징으로 하는 비휘발성 저장 장치. - 제 2 항 내지 제 4 항 중의 어느 한 항에 있어서,
상기 공통 X 라인을 따라 연장되는 제 1 타입의 반도체 영역과; 그리고
상기 제 1 타입의 반도체 영역에 인접하는 제 2 타입의 반도체 영역들을 더 포함하며,
상기 제 2 타입의 반도체 영역들 각각은 상기 가역적인 저항-스위칭 소자들중 하나 또는 상기 정적 저항 상태의 저항 소자에 인접하고, 상기 특정 메모리 셀에 대한 Y 라인들 사이의 전류 흐름은 트랜지스터처럼 동작하는 상기 제 1 타입의 반도체 영역 및 상기 제 2 타입의 반도체 영역들을 포함하는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
상기 공통 X 라인을 따라 연장되는 제 1 타입의 레일 형상(rail-shaped)의 반도체 영역과;
상기 제 1 타입의 반도체 영역에 인접하는 제 2 타입의 필러 형상(pillar shaped)의 반도체 영역들과, 여기서 상기 제 2 타입의 반도체 영역들 각각은 상기 가역적인 저항-스위칭 소자들중 하나에 인접하고, 상기 가역적인 저항-스위칭 소자들은 필러 형상을 가지며;
상기 2 타입의 부가적인 필러 형상의 반도체 영역들을 더 포함하며,
상기 제 2 타입의 부가적인 필러 형상의 반도체 영역들 각각은 상기 정적 저항 상태의 저항 소자들중 하나와 인접하고, 상기 정적 저항 상태의 저항 소자들은 영구적으로 저 저항 상태에 있으며, 그리고 상기 가역적인 저항-스위칭 소자들은 저 저항 상태와 고 저항 상태에 사이에서 스위치될 수 있는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 내지 제 6 항 중의 어느 한 항에 있어서,
상기 다수의 메모리 셀들중 특정 메모리 셀에 대한 상기 정적 저항 상태의 저항 소자는 제 1 Y 라인에 연결되고;
상기 특정 메모리 셀에 대한 제 1 가역적인 저항-스위칭 소자는 제 2 Y 라인에 연결되고;
상기 특정 메모리 셀에 대한 제 2 가역적인 저항-스위칭 소자는 제 3 Y 라인에 연결되고;
상기 제 1 가역적인 저항-스위칭 소자는, 상기 제 1 Y 라인으로부터 상기 정적 저항 상태의 저항 소자를 통해 상기 제 2 Y 라인으로 전류를 통과시킴으로써 제 1 상태로 변경되고;
상기 제 2 가역적인 저항-스위칭 소자는, 상기 제 2 Y 라인으로부터 상기 제 1 가역적인 저항-스위칭 소자를 통해 상기 제 3 Y 라인으로 전류가 통과시킴으로써 상기 제 1 상태로 변경되고;
상기 제 1 가역적인 저항-스위칭 소자는, 상기 제 2 Y 라인으로부터 상기 공통 X 라인으로 전류를 통과시킴으로써, 상기 제 1 상태로부터 제 2 상태로 변경되고;
상기 제 2 가역적인 저항-스위칭 소자는, 상기 제 3 Y 라인으로부터 상기 공통 X 라인으로 전류를 통과시킴으로써, 상기 제 1 상태로부터 상기 제 2 상태로 변경되며; 그리고
상기 정적 저항 상태는 전도성 상태인 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
상기 정적 저항 상태의 저항 소자는 영구적으로 전도성 상태에 있는 것을 특징으로 하는 비휘발성 저장 장치. - 제 1 항 내지 제 8 항 중의 어느 한 항에 있어서,
상기 다수의 메모리 셀들은 3차원의 모놀리식(monolithic) 메모리 어레이를 포함하는 것을 특징으로 하는 비휘발성 저장 장치. - 비휘발성 저장 시스템을 프로그램하는 방법으로서,
다수의 다중-비트 메모리 셀들의 서로 다른 다중-비트 메모리 셀들 내에 다수의 데이터 세트들을 프로그램하는 단계를 포함하며,
여기서, 상기 다수의 데이터 세트들의 각 데이터 세트는 하나 보다 많은 데이터 비트를 포함하고; 상기 다중 비트 메모리 셀들의 각 다중-비트 메모리 셀은 전도성 상태의 저항 소자 및 2개 이상의 가역적인 저항-스위칭 소자들을 포함하고; 상기 전도성 상태의 저항 소자 및 상기 2개 이상의 가역적인 저항-스위칭 소자들은 서로 다른 Y 라인들에 연결되고; 상기 전도성 상태의 저항 소자 및 상기 2개 이상의 가역적인 저항-스위칭 소자들은 공통 X 라인에 연결되며; 그리고 상기 다중-비트 메모리 셀들의 적어도 서브세트에 대해, 상기 프로그램하는 단계는 서로 다른 Y 라인들 사이에 제 1 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 10 항에 있어서,
상기 서로 다른 Y 라인들 사이에 상기 제 1 전류를 통과시키는 단계는,
상기 전도성 상태의 저항소자에 연결된 Y 라인으로부터 상기 전도성 상태의 저항 소자를 통해 상기 가역적인 저항-스위칭 소자들중 하나에 연결된 Y 라인으로 전류를 통과시키는 단계를 포함하며,
상기 전도성 상태의 저항 소자는 정적으로 저 저항 상태에 있는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 10 항 또는 제 11 항에 있어서,
상기 다중-비트 메모리 셀들은 각각 2개의 가역적인 저항-스위칭 소자들을 갖고;
상기 가역적인 저항-스위칭 소자들 각각은 1 비트의 데이터를 저장하며; 그리고
상기 다수의 다중-비트 메모리 셀들의 서로 다른 다중-비트 메모리 셀들 내에 다수의 데이터 세트들을 프로그램하는 단계는, 상기 2개의 가역적인 저항-스위칭 소자들중 하나 또는 둘 모두의 상태를 저 저항 상태로 변경되게 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 10 항, 제 11 항 또는 제 12 항에 있어서,
호스트 디바이스로부터 다수의 데이터 세트들을 수신하는 단계를 더 포함하며,
상기 프로그램하는 단계는 상기 가역적인 저항-스위칭 소자들의 서브세트의 상태가 고 저항 상태로부터 저 저항 상태로 변경되게 하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 10 항 내지 제 13 항 중의 어느 한 항에 있어서,
상기 다중-비트 메모리 셀들의 각 다중-비트 메모리 셀에 대해, 상기 전도성 상태의 저항 소자는 제 1 Y 라인에 연결되고;
상기 각 다중-비트 메모리 셀은, 제 2 Y 라인에 연결된 상기 2개 이상의 가역적인 저항-스위칭 소자들중 제 1 가역적인 저항-스위칭 소자 및 제 3 Y 라인에 연결된 상기 2개 이상의 가역적인 저항-스위칭 소자들중 제 2 가역적인 저항-스위칭 소자를 구비하며; 그리고
상기 프로그램하는 단계는, 상기 제 1 가역적인 저항-스위칭 소자를 제 1 상태로부터 제 2 상태로 변경하기 위해, 상기 전도성 상태의 저항 소자를 통해 상기 제 1 Y 라인과 상기 제 2 Y 라인 사이에 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 14 항에 있어서,
상기 프로그램하는 단계는,
상기 제 2 가역적인 저항-스위칭 소자를 상기 제 1 상태로부터 상기 제 2 상태로 변경하기 위해, 상기 제 1 가역적인 저항-스위칭 소자를 통해 상기 제 2 Y 라인과 상기 제 3 Y 라인 사이에 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법. - 제 14 항에 있어서,
상기 제 2 Y 라인과 상기 공통 X 라인 사이에 전류를 통과시킴으로써, 상기 제 1 가역적인 저항-스위칭 소자를 상기 제 2 상태로부터 상기 제 1 상태로 변경하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 프로그램하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/418,212 | 2009-04-03 | ||
| US12/418,212 US8139391B2 (en) | 2009-04-03 | 2009-04-03 | Multi-bit resistance-switching memory cell |
| PCT/US2010/029189 WO2010114831A1 (en) | 2009-04-03 | 2010-03-30 | Writing a multibit resistance-switching memory cell including a dummy resistance, resistance switching elements and diodes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120027211A true KR20120027211A (ko) | 2012-03-21 |
| KR101711109B1 KR101711109B1 (ko) | 2017-02-28 |
Family
ID=42358348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117026286A KR101711109B1 (ko) | 2009-04-03 | 2010-03-30 | 더미 저항, 저항 스위칭 소자들 및 다이오드들을 포함하는 다중비트 저항-스위칭 메모리 셀을 기록하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US8139391B2 (ko) |
| EP (1) | EP2415052A1 (ko) |
| JP (1) | JP5557899B2 (ko) |
| KR (1) | KR101711109B1 (ko) |
| CN (1) | CN102439665B (ko) |
| TW (1) | TW201044395A (ko) |
| WO (1) | WO2010114831A1 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8139391B2 (en) | 2009-04-03 | 2012-03-20 | Sandisk 3D Llc | Multi-bit resistance-switching memory cell |
| US7978498B2 (en) * | 2009-04-03 | 2011-07-12 | Sandisk 3D, Llc | Programming non-volatile storage element using current from other element |
| US8270199B2 (en) | 2009-04-03 | 2012-09-18 | Sandisk 3D Llc | Cross point non-volatile memory cell |
| KR101998673B1 (ko) | 2012-10-12 | 2019-07-11 | 삼성전자주식회사 | 저항성 메모리 장치 및 그것의 구동방법 |
| WO2015134904A1 (en) | 2014-03-06 | 2015-09-11 | The Regents Of The University Of Michigan | Field effect transistor memory device |
| US9390798B2 (en) | 2014-09-15 | 2016-07-12 | Rambus Inc. | 1T-1R architecture for resistive random access memory |
| CN106030712B (zh) * | 2014-09-25 | 2018-04-24 | 克劳帕斯科技有限公司 | 闸流晶体管随机存取存储器中的功率减小 |
| US20160093624A1 (en) | 2014-09-25 | 2016-03-31 | Kilopass Technology, Inc. | Thyristor Volatile Random Access Memory and Methods of Manufacture |
| US9741413B2 (en) | 2014-09-25 | 2017-08-22 | Kilopass Technology, Inc. | Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells |
| US9496021B2 (en) | 2014-09-25 | 2016-11-15 | Kilopass Technology, Inc. | Power reduction in thyristor random access memory |
| US9530482B2 (en) | 2014-09-25 | 2016-12-27 | Kilopass Technology, Inc. | Methods of retaining and refreshing data in a thyristor random access memory |
| US9564199B2 (en) | 2014-09-25 | 2017-02-07 | Kilopass Technology, Inc. | Methods of reading and writing data in a thyristor random access memory |
| US9613968B2 (en) | 2014-09-25 | 2017-04-04 | Kilopass Technology, Inc. | Cross-coupled thyristor SRAM semiconductor structures and methods of fabrication |
| US9449669B2 (en) | 2014-09-25 | 2016-09-20 | Kilopass Technology, Inc. | Cross-coupled thyristor SRAM circuits and methods of operation |
| EP3149740A4 (en) * | 2014-09-25 | 2017-11-01 | Kilopass Technology, Inc. | Thyristor volatile random access memory and methods of manufacture |
| US9460771B2 (en) | 2014-09-25 | 2016-10-04 | Kilopass Technology, Inc. | Two-transistor thyristor SRAM circuit and methods of operation |
| US9564441B2 (en) | 2014-09-25 | 2017-02-07 | Kilopass Technology, Inc. | Two-transistor SRAM semiconductor structure and methods of fabrication |
| US10825516B2 (en) | 2018-02-27 | 2020-11-03 | Nantero, Inc. | Resistive change element cells sharing selection devices |
| US11295810B2 (en) | 2019-06-07 | 2022-04-05 | Nantero, Inc. | Combinational resistive change elements |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574138B2 (en) * | 1999-09-06 | 2003-06-03 | Infineon Technologies Ag | Memory cell configuration and method for operating the configuration |
| US20090027953A1 (en) * | 2007-07-24 | 2009-01-29 | Hee Bok Kang | Phase change memory device |
Family Cites Families (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714412A (en) | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6420215B1 (en) | 2000-04-28 | 2002-07-16 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
| US6856572B2 (en) | 2000-04-28 | 2005-02-15 | Matrix Semiconductor, Inc. | Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device |
| US6567287B2 (en) | 2001-03-21 | 2003-05-20 | Matrix Semiconductor, Inc. | Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays |
| US6777773B2 (en) | 2000-08-14 | 2004-08-17 | Matrix Semiconductor, Inc. | Memory cell with antifuse layer formed at diode junction |
| US6563164B2 (en) | 2000-09-29 | 2003-05-13 | Ovonyx, Inc. | Compositionally modified resistive electrode |
| US6490194B2 (en) | 2001-01-24 | 2002-12-03 | Infineon Technologies Ag | Serial MRAM device |
| US6356477B1 (en) * | 2001-01-29 | 2002-03-12 | Hewlett Packard Company | Cross point memory array including shared devices for blocking sneak path currents |
| US6567296B1 (en) | 2001-10-24 | 2003-05-20 | Stmicroelectronics S.R.L. | Memory device |
| JP4660095B2 (ja) * | 2002-04-04 | 2011-03-30 | 株式会社東芝 | 相変化メモリ装置 |
| US7042749B2 (en) * | 2002-05-16 | 2006-05-09 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
| US6952043B2 (en) | 2002-06-27 | 2005-10-04 | Matrix Semiconductor, Inc. | Electrically isolated pillars in active devices |
| JP3821066B2 (ja) | 2002-07-04 | 2006-09-13 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
| US6970375B2 (en) | 2002-08-02 | 2005-11-29 | Unity Semiconductor Corporation | Providing a reference voltage to a cross point memory array |
| JP4346373B2 (ja) * | 2002-10-31 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7285464B2 (en) | 2002-12-19 | 2007-10-23 | Sandisk 3D Llc | Nonvolatile memory cell comprising a reduced height vertical diode |
| JP2006511965A (ja) | 2002-12-19 | 2006-04-06 | マトリックス セミコンダクター インコーポレイテッド | 高密度不揮発性メモリを製作するための改良された方法 |
| US7800932B2 (en) | 2005-09-28 | 2010-09-21 | Sandisk 3D Llc | Memory cell comprising switchable semiconductor memory element with trimmable resistance |
| US7005350B2 (en) | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
| US6879505B2 (en) | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| US6822903B2 (en) | 2003-03-31 | 2004-11-23 | Matrix Semiconductor, Inc. | Apparatus and method for disturb-free programming of passive element memory cells |
| US6690597B1 (en) | 2003-04-24 | 2004-02-10 | Hewlett-Packard Development Company, L.P. | Multi-bit PROM memory cell |
| JP4992858B2 (ja) * | 2003-08-27 | 2012-08-08 | 日本電気株式会社 | 半導体装置 |
| US7286378B2 (en) * | 2003-11-04 | 2007-10-23 | Micron Technology, Inc. | Serial transistor-cell array architecture |
| TWI355661B (en) | 2003-12-18 | 2012-01-01 | Panasonic Corp | Method for using a variable-resistance material as |
| US7463506B2 (en) * | 2003-12-26 | 2008-12-09 | Panasonic Corporation | Memory device, memory circuit and semiconductor integrated circuit having variable resistance |
| US7002843B2 (en) | 2004-01-27 | 2006-02-21 | Sandisk Corporation | Variable current sinking for coarse/fine programming of non-volatile memory |
| US7224013B2 (en) | 2004-09-29 | 2007-05-29 | Sandisk 3D Llc | Junction diode comprising varying semiconductor compositions |
| JP2006127583A (ja) * | 2004-10-26 | 2006-05-18 | Elpida Memory Inc | 不揮発性半導体記憶装置及び相変化メモリ |
| KR100564637B1 (ko) * | 2004-10-26 | 2006-03-29 | 삼성전자주식회사 | 반도체 메모리 장치와 그 프로그래밍 방법 |
| JP4890016B2 (ja) * | 2005-03-16 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7323349B2 (en) * | 2005-05-02 | 2008-01-29 | Sharp Laboratories Of America, Inc. | Self-aligned cross point resistor memory array |
| US20060250836A1 (en) | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
| WO2006137111A1 (ja) * | 2005-06-20 | 2006-12-28 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
| US7272035B1 (en) | 2005-08-31 | 2007-09-18 | Grandis, Inc. | Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells |
| US7739472B2 (en) * | 2005-11-22 | 2010-06-15 | Sandisk Corporation | Memory system for legacy hosts |
| US7187577B1 (en) | 2005-11-23 | 2007-03-06 | Grandis, Inc. | Method and system for providing current balanced writing for memory cells and magnetic devices |
| JP4398945B2 (ja) * | 2006-02-23 | 2010-01-13 | シャープ株式会社 | 不揮発性半導体記憶装置及びデータ書き換え方法 |
| US7554832B2 (en) | 2006-07-31 | 2009-06-30 | Sandisk 3D Llc | Passive element memory array incorporating reversible polarity word line and bit line decoders |
| US7436695B2 (en) * | 2006-11-21 | 2008-10-14 | Infineon Technologies Ag | Resistive memory including bipolar transistor access devices |
| TW200907963A (en) * | 2007-08-02 | 2009-02-16 | Ind Tech Res Inst | Magnetic random access memory and operation method |
| US20090283739A1 (en) * | 2008-05-19 | 2009-11-19 | Masahiro Kiyotoshi | Nonvolatile storage device and method for manufacturing same |
| KR20090126530A (ko) | 2008-06-04 | 2009-12-09 | 삼성전자주식회사 | 저항성 메모리 소자 |
| US8154005B2 (en) | 2008-06-13 | 2012-04-10 | Sandisk 3D Llc | Non-volatile memory arrays comprising rail stacks with a shared diode component portion for diodes of electrically isolated pillars |
| CN102265400A (zh) * | 2008-10-23 | 2011-11-30 | 桑迪士克3D有限责任公司 | 展示减少的分层的基于碳的存储器元件和形成其的方法 |
| US8120068B2 (en) | 2008-12-24 | 2012-02-21 | Sandisk 3D Llc | Three-dimensional memory structures having shared pillar memory cells |
| US7978498B2 (en) | 2009-04-03 | 2011-07-12 | Sandisk 3D, Llc | Programming non-volatile storage element using current from other element |
| US8270199B2 (en) | 2009-04-03 | 2012-09-18 | Sandisk 3D Llc | Cross point non-volatile memory cell |
| US8139391B2 (en) | 2009-04-03 | 2012-03-20 | Sandisk 3D Llc | Multi-bit resistance-switching memory cell |
| US8238145B2 (en) | 2009-04-08 | 2012-08-07 | Avalanche Technology, Inc. | Shared transistor in a spin-torque transfer magnetic random access memory (STTMRAM) cell |
-
2009
- 2009-04-03 US US12/418,212 patent/US8139391B2/en active Active
-
2010
- 2010-03-26 TW TW099109233A patent/TW201044395A/zh unknown
- 2010-03-30 WO PCT/US2010/029189 patent/WO2010114831A1/en active Application Filing
- 2010-03-30 JP JP2012503605A patent/JP5557899B2/ja not_active Expired - Fee Related
- 2010-03-30 KR KR1020117026286A patent/KR101711109B1/ko active IP Right Grant
- 2010-03-30 CN CN201080021499.4A patent/CN102439665B/zh not_active Expired - Fee Related
- 2010-03-30 EP EP10726350A patent/EP2415052A1/en not_active Withdrawn
-
2012
- 2012-02-14 US US13/396,489 patent/US8649206B2/en active Active
- 2012-02-14 US US13/396,501 patent/US8482960B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574138B2 (en) * | 1999-09-06 | 2003-06-03 | Infineon Technologies Ag | Memory cell configuration and method for operating the configuration |
| US20090027953A1 (en) * | 2007-07-24 | 2009-01-29 | Hee Bok Kang | Phase change memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2415052A1 (en) | 2012-02-08 |
| CN102439665B (zh) | 2015-01-14 |
| TW201044395A (en) | 2010-12-16 |
| JP5557899B2 (ja) | 2014-07-23 |
| US20120140547A1 (en) | 2012-06-07 |
| KR101711109B1 (ko) | 2017-02-28 |
| US8649206B2 (en) | 2014-02-11 |
| JP2012523062A (ja) | 2012-09-27 |
| US8482960B2 (en) | 2013-07-09 |
| US20100254176A1 (en) | 2010-10-07 |
| CN102439665A (zh) | 2012-05-02 |
| US20120140546A1 (en) | 2012-06-07 |
| WO2010114831A1 (en) | 2010-10-07 |
| US8139391B2 (en) | 2012-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20200129 Year of fee payment: 4 |