KR100705352B1 - 메모리 셀 및 메모리 장치 - Google Patents

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샤프 가부시키가이샤
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Abstract

본 발명은 기억소자로서 가변저항기를 가지는 메모리 셀을 제공하고, 또한, 메모리 셀을 포함하는 메모리 장치를 제공한다. 가변저항기는 페로브스카이트 구조를 가지는 박막재료(예를 들면, PCMO) 등으로 만들어진다. 따라서, 메모리 셀이 저전압에서 동작될 수 있고 고집적화될 수 있다. 메모리 셀(MC)은 전류제어장치와 가변저항기의 조합으로 형성된다. 전계효과 트랜지스터, 다이오드, 양극성 트랜지스터는 전류제어장치로서 이용된다. 전류제어장치는 가변저항기를 통해 흐르는 전류를 제어하기 위해 가변저항기의 전류경로와 직렬로 접속된다.

Description

메모리 셀 및 메모리 장치{MEMORY CELL AND MEMORY DEVICE}
도 1a는 본 발명에 따른 메모리 어레이(memory array)의 회로도;
도 1b는 도 1a의 레이아웃 패턴(layput pattern)을 나타내는 개략 평면도;
도 1c는 도 1b의 화살표 bb 방향으로 본 개략 단면도;
도 2는 본 발명에 따른 메모리 셀의 기록 동작(write operation)을 설명하는 회로도;
도 3은 본 발명에 따른 메모리 셀에 대한 기록 동작을 설명하는 회로도;
도 4는 본 발명에 따른 메모리 셀에 대한 리셋 동작(reset operation)을 설명하는 회로도;
도 5는 본 발명에 따른 메모리 셀에 대한 리셋 동작을 설명하는 회로도;
도 6은 본 발명에 따른 메모리 셀에 대한 판독 동작(read operation)을 설명하는 회로도;
도 7은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도;
도 8은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도;
도 9는 본 발명에 따른 메모리 셀에 대한 주변 회로들의 배치를 나타내는 회로도;
도 10은 본 발명에 따른 메모리 셀에 대한 주변 회로의 배치를 나타내는 회 로도;
도 11은 본 발명에 따른 메모리 셀에 대한 주변 회로의 배치를 나타내는 회로도;
도 12a는 액세스 비트 선 전위 공급 드라이버(access bit line potential supply driver)의 일례를 나타내는 회로도;
도 12b는 도 12a의 순서도;
도 13은 소스 전압 인가 드라이버(source voltage application driver) 및 비트 선 전위 공급 드라이버의 일례를 나타내는 회로도;
도 14는 리셋 동작에 대한 다른 액세스 방법을 설명하는 회로도;
도 15는 리셋 동작에 대한 다른 액세스 방법을 설명하는 회로도;
도 16은 기록, 리셋, 및 판독 동작을 나타내는 블록도;
도 17은 기록, 리셋, 및 판독 동작을 나타내는 블록도;
도 18은 기록, 리셋, 및 판독 동작을 나타내는 블록도;
도 19는 본 발명에 따른 메모리 셀의 주변 회로들의 배치를 나타내는 블록도;
도 20은 비교를 위해 플래시 메모리(flash memory)에 대한 주변 회로의 배치를 나타내는 블록도;
도 21a는 본 발명에 따른 메모리 어레이를 나타내는 개략 평면도(회로도);
도 21b는 도 21a의 화살표 bb 방향으로 본 개략 단면도;
도 21c는 도 21a의 화살표 cc 방향으로 본 개략 단면도;
도 22는 본 발명에 따른 메모리 셀에 대한 기록 동작을 설명하는 회로도;
도 23은 본 발명에 따른 메모리 셀에 대한 기록 동작을 설명하는 회로도;
도 24는 본 발명에 따른 메모리 셀에 대한 리셋 동작을 설명하는 회로도;
도 25는 본 발명에 따른 메모리 셀에 대한 리셋 동작을 설명하는 회로도;
도 26은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도;
도 27은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도;
도 28은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도;
도 29는 종래 기술의 인가된 펄스들의 수와 저항값의 관계를 나타내는 그래프;
도 30은 종래 기술의 인가된 펄스들의 수와 저항값의 관계를 나타내는 그래프;
도 31은 종래 기술의 펄스 극성에 관련된 의존성을 나타내는 그래프;
도 32는 종래 기술의 펄스 극성에 관련된 의존성을 나타내는 그래프;
도 33은 종래 기술에 따른 메모리 어레이 구성을 나타내는 사시도;
도 34는 종래의 메모리 어레이의 구성예를 나타내는 회로도;
도 35는 본 발명에 따른 메모리 어레이의 구성을 설명하는 설명도;
도 36a는 도 35에 도시된 메모리 어레이를 나타내는 개략 평면도;
도 36b는 도 36a의 화살표 bb 방향으로 본 개략 단면도; 및
도 36c는 도 36a의 화살표 cc 방향으로 본 개략 단면도이다.
본 발명은 메모리 셀 및 메모리 장치에 관한 것이다.
페로브스카이트 구조(perovskite structure)를 가지는 박막재료, 특히, 초거대 자기저항(colossal magnetoresistance)(CMR) 재료 또는 고온초전도(high temperature superconductivity)(HTSC) 재료로 형성된 박막이나 벌크(bulk)에 하나 이상의 짧은 전기 펄스(electrical pulse)를 인가함으로써 전기적 특성을 변화시키는 방법이 제안되어 있다. 이 전기 펄스에 의한 전계(electric field)의 강도나 전류밀도는 그 재료의 물리적인 상태를 변화시키는데에 충분하고, 재료를 파괴하지 않도록 충분히 낮은 에너지를 가진다. 이 전기 펄스는 양(positive) 또는 음(negative)일 수도 있다. 복수의 전기 펄스를 반복적으로 인가함으로써, 재료의 특성을 더 변화시킬 수 있다.
이러한 종류의 종래 기술은, 예를 들면, 미국 특허 U.S.Pat.No.6,204,139호에 개시되어 있다. 도 29 및 도 30은 종래 기술에 있어서 인가 펄스의 수와 저항값 간의 관계를 나타내는 그래프이다. 도 29는, 종래 기술에 있어서 금속 기판 상에서 성장한 CMR 필름에 대해 인가된 펄스의 수와 저항의 관계를 나타낸다. 이 경우에는, 32V의 진폭과 71ns의 펄스폭을 각각 가지는 47개의 펄스가 인가된다. 이들 조건에서는, 그래프에 도시된 바와 같이 값이 약 1디지트(digit) 변화한다는 것을 알 수 있다.
또한, 도 30에서는, 펄스 인가 조건이 변경되어 있다. 즉, 각각 진폭이 27V 이고 펄스폭이 65ns인 168 펄스가 인가되고 있다. 이러한 조건에서는, 그래프에 도시된 바와 같이 저항값이 약 5디지트 변화한다는 것을 알 수 있다.
도 31 및 도 32는 종래 기술의 펄스 극성에 관련된 의존성을 나타내는 그래프이다. 도 31은 +12V와 -12V를 가지는 펄스들을 인가하는 경우의 펄스의 수와 저항값 간의 관계를 나타낸다. 또한, 도 32는 +51V와 -51V를 가지는 펄스들을 연속적으로 인가한 후에 저항값을 측정한 경우의 펄스들의 수와 저항값 간의 관계를 나타낸다. 도 31 및 도 32에 도시된 바와 같이, 양의 펄스들을 수 회 인가하여 저항값을 낮춘 후 음의 펄스들을 연속적으로 인가함으로써, 저항값을 증가(최종적으로는 포화 상태)시킬 수 있다. 이는 양의 펄스를 인가할 때를 리셋 상태로 설정하고 음의 펄스를 인가할 때를 기록 상태로 설정함으로써 메모리 장치에 응용할 수 있다고 여겨진다.
상기 종래예에서는, 상기 특성들을 가지는 CMR 박막들이 어레이로 배치되어 메모리 장치를 형성한다. 도 33은 동래 기술에 따른 메모리 어레이 구성을 나타내는 사시도이다. 도 33은 종래 기술에 따른 메모리 어레이 구성을 나타내는 사시도이다. 도 33에 도시된 메모리 어레이에서는, 기판(25) 상에 저면 전극(26)이 형성되어 있고, 그 저면 전극(26) 상에는 각각 1비트(bit)를 구성하는 가변저항기 (variable resistor)(27)와 상부 전극(upper electrode)(28)이 형성되어 있다. 상부 전극(28)에는 각 비트마다, 즉, 각 가변저항기(27) 마다 와이어(wire)(29)가 접속되어 있고, 거기에 기록 펄스(writing pulse)가 인가된다. 또한, 판독(reading)의 경우에도, 각 비트마다 상부 전극(28)에 접속된 와이어(29)로부터 전류를 판독 한다.
그러나, 도 31 및 도 32에 각각 도시된 CMR 박막의 저항값의 변화는 약 2배이다. 따라서 저항값의 변화가 리셋 상태와 기록 상태를 식별하기에는 너무 적다고 여겨진다. 또한, 이 CMR 박막에 인가되는 전압이 높기 때문에, 이 박막은 저전압에서 동작해야하는 메모리 장치에는 적합하지 않다.
이러한 결과에 기초하여, 본 발명의 출원인은, 미국 특허 US.Pat.No. 6,204,139호와 동일한 페로브스카이트 구조를 가지는 PCMO(Pr.Sub.0.7 Ca.Sub.0.3 MnO.Sub.3) 등의 CMR 재료를 이용하고, 하나 이상의 전기 펄스를 인가함으로써, 새로운 특성을 얻을 수 있었다. 즉, 약 ±5V의 저전압 펄스를 인가함으로써, 박막재료의 저항값이 수백Ω에서 약 1MΩ까지 변화하는 특성을 얻었다. 또한, 이 재료를 사용하여 메모리 어레이를 형성함으로써 얻어진 판독/기록 회로 시스템을 개념적으로 나타내는 특허도 출원했다.
그러나, 도 33에 도시된 메모리 어레이에서는, 각 비트마다 전극에 와이어를 접속하고, 기록 동작시에 이 와이어를 통해 기록용 펄스를 인가한다. 또한, 판독 동작시에, 각 비트마다 전극에 접속된 와이어로부터 전류를 판독한다. 따라서, 박막 재료의 특성을 평가할 수 있지만, 메모리 장치로서 작용하는 어레이의 집적도를 향상시킬 수 없다는 문제가 있다.
또한, 기록, 판독, 및 리셋 동작이 수행될 때, 모든 동작이 메모리 장치의 외부로부터의 입력신호에 의해 제어된다. 종래의 메모리 장치와 같이, 이 메모리 장치는 기록, 판독, 및 리셋 동작이 메모리 장치의 내부에서 제어되도록 구성되어 있지 않다.
도 34는 종래의 메모리 어레이의 구성예를 나타내는 회로도이다. PCMO 재료로 만들어진 가변저항기(Rc)는 4 ×4의 매트릭스(matrix)로 배치되어, 메모리 어레이(10)를 형성한다. 각 가변저항기(Rc)의 한 쪽 단자(terminal)는 단어선(word line)(W1∼W4) 중 하나와 각각 접속되고, 다른 쪽 단자는 비트선(bit line) (B1∼B4) 중 하나와 각각 접속된다. 주변 회로(32)는 메모리 어레이(10)에 인접하여 구비된다. 비트 패스 트랜지스터(bit pass transister)(34)는 비트선 (B1∼B4) 중 하나와 각각 접속되어, 인버터(inverter)(38)로의 경로를 형성한다. 비트 패스 트랜지스터(34)와 인버터(38) 사이에는 부하 트랜지스터(load transister)(36)가 접속된다. 이러한 구성으로, 메모리 어레이(10)의 각 가변저항기(Rc)에 대한 판독 및 기록 동작을 수행할 수 있다.
이 종래의 메모리 어레이에서는, 저전압에서 메모리를 동작할 수 있다. 그러나, 액세스될 메모리 셀에 인접한 메모리 셀로의 누설 전류 경로(leak current path)가 발생되어, 판독 동작시에는 전류값을 올바르게 평가할 수 없다(판독 디스터브(read disturb)). 또한, 판독 동작시에도, 인접한 소자들로의 누설 전류가 발생되어, 기록 동작을 올바르게 수행할 수 없을 우려가 야기된다(기록 디스터브).
예를 들면, 판독 동작의 경우에 있어서, 선택 메모리 셀(selected memory cell)의 가변저항기 (Rca)의 저항값을 판독하기 위해서는, 전원전압(Vcc)을 단어선(W3)에 인가하고, 0V (GND)를 비트선(B2)에 인가하고, 나머지 비트선들(B1, B3, 및 B4)와 나머지 단어선들(W1, W2, 및 W4)을 열어둔다. 비트 패스 트랜지스터(34a)를 온(ON) 상태로 함으로써, 화살표 A1으로 표시되는 전류 경로가 이루어질 수 있게 되어, 저항값을 판독할 수 있다. 그러나, 화살표 A2 및 A3로 표시된 전류 경로들도 가변저항기(Rca)에 인접한 가변저항기(Rc)에서 이루어져, 선택 메모리 셀의 가변저항기(Rca)의 저항값만을 판독할 수 없게 된다(판독 디스터브).
본 발명은, 이러한 사정을 감안하여, 기억 소자(memory element)로서 작용하는 가변저항기를 포함하고 페로브스카이트 구조를 가지는 박막재료(예를 들면, PCMO) 등으로 이루어진 저항체를 가지는 메모리 셀을 제공하고, 이 메모리 셀들을 포함하는 메모리 장치를 제공하는 것을 목적으로 한다. 메모리 셀로서 작용하는 이 가변저항기를 포함하는 메모리 셀(memory cell)과 이 메모리 셀들을 포함하는 메모리 장치는 저전압에서 동작할 수 있고 고집적화될 수 있다.
또한, 본 발명의 다른 목적은, 메모리 셀이 접속되었을 때 누설 전류가 인접한 메모리 셀로 흐르지 않는 메모리 주변 회로들을 구비한 메모리 장치를 제공하는 것이다.
본 발명에 따른 메모리 셀은, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 전류제어장치를 포함하는 것을 특징으로 한다. 본 발명에 따른 메모리 셀은 상기 전류제어장치가 전계효과 트랜지스터(field-effect transister)인 것을 특징으로 한다. 본 발명에 따른 메모리 셀은 상기 전류제어장치가 다이오드인 것을 특징으로 한다. 본 발명에 따른 메모리 셀은 상기 전류제어장치가 양극성 트랜지스터(bipolar transister)인 것을 특징으로 한다.
본 발명에 따른 메모리 장치는, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 전계효과 트랜지스터를 각각 포함하고, 매트릭스로 배치된 복수의 메모리 셀; 상기 전계효과 트랜지스터의 게이트(gate)를 매트릭스의 행(row)방향에서 공통으로 접속하는 단어선; 상기 전계효과 트랜지스터의 소스(source)를 매트릭스의 행방향에서 공통으로 접속하는 소스 드라이브 선(source drive line); 및 상기 각 가변저항기의 한 쪽 단자를 매트릭스의 열(column)방향에서 공통으로 접속하는 비트선을 포함하고, 상기 전계효과 트랜지스터의 드레인(drain)들이 상기 가변저항기들의 나머지 단자들과 접속된다.
본 발명에 따른 메모리 장치는, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 다이오드(diode)를 각각 포함하고, 매트릭스로 배치된 복수의 메모리 셀; 상기 다이오드의 양극을 매트릭스의 행방향에서 공통으로 접속하는 단어선; 및 상기 각 가변저항기의 한 쪽 단자를 매트릭스의 열방향에서 공통으로 접속하는 비트선을 포함하고, 상기 다이오드의 음극이 상기 가변저항기들의 나머지 단자들과 접속된다.
본 발명에 따른 메모리 장치는, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 양극성 트랜지스터를 각각 포함하고, 매트릭스로 배치된 복수의 메모리 셀; 상기 양극성 트랜지스터의 컬렉터(collector)를 공통으로 접속하는 공통접속부(common-connected portion); 상기 상기 양극성 트랜지스터의 베이스 (base)를 매트릭스의 행방향에서 공통으로 접속하는 단어선; 및 상기 각 가변저항기의 한 쪽 단자를 매트릭스의 열방향에서 공통으로 접속하는 비트선을 포함하고, 상기 양 극성 트랜지스터의 이미터(emitter)가 상기 가변저항기들의 나머지 단자들과 접속된다.
본 발명에 따른 메모리 장치에 있어서, 상기 단어선은 상기 단어선을 선택하기 위한 행디코더(row decoder)에 접속되고, 상기 비트선은 상기 비트선을 선택하기 위한 열디코더(column decoder)에 접속되며, 상기 열디코더에는 상기 메모리 셀로부터 메모리 데이터를 판독하기 위한 판독 회로(readout circuit)가 접속되어 있다.
본 발명에 있어서, 메모리 셀은, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 전류제어장치를 포함하기 때문에, 간단한 구조를 가지는 메모리 셀을 얻을 수 있어서, 대용량 메모리 장치에 적합한 메모리 셀을얻을 수 있다.
본 발명에 있어서, 가변저항기와, 가변저항기를 통해 흐르는 전류를 제어하는 전류제어장치를 각각 포함하는 메모리 셀들은 매트릭스로 배치되어 메모리 어레이를 형성하고, 열디코더 등의 주변 회로가 메모리 어레이와 일체화되어, 대용량에 적합한 메모리 장치를 얻을 수 있다.
본 발명에 따른 메모리 장치(및 메모리 셀)를 도면을 이용하여 이하 설명한다. 본 발명에 있어서, 메모리 셀들(메모리 어레이)은, 상술한 바와 같이 저전압 펄스가 인가될 때 2디지트 변화하는 저항값을 가지고, CMR 재료(예를 들면, PCMO)의 박막으로 만들어진 저항체를 가지는, 기억 소자로서 작용하는 가변저항기로 각각 형성되어 있다. 또한, 메모리 셀들(메모리 어레이)에 대해 기록, 판독, 및 리셋 동작을 수행하는 구체적인 메모리 주변 회로가 제시되어 있다. 본 발명에 따른 메모리 장치(및 메모리 셀들)가 메모리 주변 회로와 함께 반도체 기판(예를 들면, 실리콘) 상에 집적되어, 반도체 장치(반도체 메모리 장치)로서 동작할 수 있다는 것은 당업자라면 당연히 이해할 수 있다.
가변저항기는 상기 특성들을 가지는 박막재료(예를 들면, PCMO, 구체적으로는, Pr.Sub.0.7 Ca.Sub.0.3 MnO.Sub.3) 등으로 만들어진다. 이 가변저항기는 가변저항기를 통해 흐르는 전류를 제어하는 전류제어장치와 결합되어 본 발명에 따른 메모리 셀을 형성한다.
[제 1실시예]
도 1a∼도 1c는 본 발명에 따른 메모리 장치(메모리 셀 및 메모리 어레이)의 구성을 나타내는 설명도이다. 도 1a는 본 발명에 따른 메모리 어레이의 회로도이다. 도 1b는 도 1a의 레이아웃 패턴을 나타내는 개략 평면도이다. 도 1c는 도 1b의 화살표 bb 방향으로 본 개략 단면도이다. 도 1c에 있어서, 단면을 나타내는 사선은 생략한다(이 생략은 나머지 단면도에도 적용할 수 있음).
참조부호 MC는 메모리 셀(이하, 소자라고도 칭함)을 나타낸다. MC는 전류제어장치(Qc)와 가변저항기(Rc)의 조합으로 형성된다. 전계효과 트랜지스터(FET, 이하, Tr이라고도 칭함)는 전류제어장치(Qc)로서 사용된다(이하, 전계효과 트랜지스터로 형성된 전류제어장치(Qc)를 Tr Qc라고도 칭함). Tr Qc는 가변저항기(Rc)를 통해 흐르는 전류를 제어하기 위해 가변저항기(Rc)의 전류경로와 직렬로 접속된다. 이 메모리 셀(MC)은 하나의 전류제어장치(전계효과 트랜지스터)(Qc)와 하나의 가변 저항기(Resistor)(Rc)의 조합이기 때문에, 1T1R형 메모리 셀라 칭한다.
메모리 셀(MC)을 2 ×2의 매트릭스로 배치하여 메모리 어레이로 형성한 상태를 나타낸다. Tr Qc의 게이트가 매트릭스의 행방향에서 공통으로 접속되어, 단어선(W1, W2)이 형성된다. Tr Qc의 소스는 행방향에서 공통으로 접속되어, 소스 드라이브선(SD)이 형성된다. Tr Qc의 드레인은 각 가변저항기(Rc)의 한 쪽 단자(Rc)에 접속되고, 가변저항기(Rc)의 다른 쪽 단자는 매트릭스의 열방향에서 공통으로 접속되어, 비트선(B1, B2)이 형성된다. 결국, 메모리 어레이가 형성된다. 따라서, 메모리 어레이(복수의 메모리 셀(MC)로 형성된 매트릭스)에 있어서, 단어선(W1, W2)과 소스 드라이브선(SD)이 행방향에서 연장되고, 비트선(B1, B2)은 열방향에서 연장된다.
소스 드라이브선(SD)을 5V로, 단어선(W1)을 0V로, 단어선(W2)를 5V로, 비트선(B1)을 5V로, 그리고 비트선(B2)를 0V로 설정하면, 화살표 A로 나타낸 바와 같이 전류 경로가 형성되고, 가변저항기(Rc)의 양단에 전위차가 발생되어 저항값을 변경할 수 있다. 소스 드라이브선(SD)은 PN층(확산층)으로 형성된다. 단어선(W1, W2)은 GP선(다결정 실리콘 배선)으로 형성된다. 비트선(B1, B2)은 GP선(다결정 실리콘 배선) 또는 금속선으로 형성된다. 가변저항기(Rc)는 PCMO막으로 형성되어 Tr Qc의 드레인 상에 배치되고, 비트선(B1, B2)은 PCMO막 상에 배치된다. PCMO막과 비트선(B1, B2)의 접속부와, PCMO막과 Tr Qc의 접속부에는 콘택트 금속층(contact metal layer)이 형성된다. 콘택트 금속층으로서는, 예를 들면, 백금(Pt), 이리듐(iridium) 등이 사용될 수 있다.
또한, 단어선(W1, W2)은 행디코더(row decoder)(도시안됨)에 접속되고, 행디코더로부터 필요한 단어선(W1, W2)까지 신호가 인가되어, 단어선(W1, W2)의 선택이 이루어진다. 비트선(B1, B2)은 열디코더(column decoder)(도시안됨)에 접속되고, 열디코더로부터 필요한 비트선(B1, B2)까지 신호가 인가되어, 비트선(B1, B2)의 선택이 이루어진다.
이하, 메모리 어레이의 동작방법을 설명한다. 메모리 어레이가 비활성(inactive)(프리차지 상태)이면, 모든 비트선(B1, B2)에 0V(GND 레벨)가 인가되고, 모든 단어선(W1, W2)에 0V가 인가된다. 또한, 각 메모리 셀의 Tr Qc에 소스 전압을 공급하는 모든 소스 드라이브선(SD)에도 0V가 공급된다.
(기록 동작)
도 2, 도 3은 본 발명에 따른 메모리 셀에 대한 기록 동작을 설명하는 회로도이다. 도 2는 메모리 어레이 영역을, 도 3은 열디코더 회로를 나타낸다. 도 2의 비트선(B2, B4, B6, B8)이 연장되어 도 3의 비트선(B2, B4, B6, B8)에 접속된다.
메모리 어레이는 메모리 셀(MC)을 8 ×4 매트릭스로 배치하여 형성된다. 도 1의 경우와 마찬가지로, 비트선(B1∼B8), 단어선(W1∼W4), 소스 드라이브선 (SD1, SD2)이 형성된다. 소스 드라이브선(SD1, SD2)은 소스전압 인가 드라이버 (SDC1, SDC2)에 각각 접속된다.
열디코더(CD)는, Tr E0, E1, E2, 및 E3의 TR 그룹과 Tr F0, F1, F2, 및 F3의 선택 트랜지스터 그룹 등을 포함한다. 각 Tr E0, E1, E2, 및 E3의 한 쪽 단자는 비트선 B2, B4, B6, 및 B8의 한 쪽에 접속되고, 다른 한 쪽 단자는 전위 Vdd를 가지 는 전위선 CDBH에 접속된다. 각 Tr F0, F1, F2, 및 F3의 한 쪽 단자는 비트선 B2, B4, B6, B8의 한 쪽에 접속되고, 다른 한 쪽 단자는 전위선 CDBL(Tr Qcd를 통해 0V가 인가됨)에 접속된다. 마찬가지로, 열디코더(CD)도 비트선(B1, B3, B5, 및 B7)에 접속된다는 것을 말할 필요도 없다. Tr E0, E1, E2, 및 E3와 Tr F0, F1, F2, 및 F3는 열어드레스 신호(선)(CDS2, CDS4, CDS6, 및 CDS8)에 의해 제어된다. 또한, Tr E0, E1, E2, 및 E3에 입력된 신호들의 반전신호들은 Tr F0, F1, F2, 및 F3에 입력된다.
선택 메모리 셀(MCa)에 대한 기록 동작을 실행(메모리 셀(MCa) 내의 가변저항기(Rc)의 저항값을 상승시킴)하기 위해서는, 선택 메모리 셀(MCa)의 가변저항기(Rc)에 접속된 비트선(B2)에 0V를 인가한다. 그 외의 비트선(B1, B3∼B8)에는 Vdd(예를 들면, 3V; 이후 설명에 동일 적용가능)를 인가한다. 또한, 액세스할 메모리 셀(MCa)의 Tr Qc의 게이트에 접속된 단어선(W2)에 2Vdd + ΔV (6+1=7V)를 인가하여, 메모리 셀(MCa)의 Tr Qc로 인한 전압강하를 줄인다. 또한, 비선택 메모리 셀(MC)에 접속된 단어선(W1, W3, W4)에는 0V를 인가하여, Tr Qc를 오프(OFF)로 한다.
소스 전압 인가 드라이버 SDC1를 구동(Vdd를 출력하기 위해 Tr Qsd1을 온(ON) 상태로 함)함으로써, 소스 드라이브선(SD1), 즉, 선택 메모리 셀(MCa)에 접속된 소스에 Vdd(3V)를 인가한다. 또한, 소스 전압 인가 드라이버 SDC2를 오프(Vdd를 출력하지 않기 위해 TrQsd2를 오프로 함)함으로써, 비선택 메모리 셀 MC에 접속된 소스에 전압이 인가되지 않도록 한다.
이러한 입력 조건에 있어서는, 소스 드라이브선 SD1으로부터 선택 메모리 셀(MCa)의 Tr Qc를 통해 비트선(B2)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성되어, 선택 메모리 셀(MCa)의 가변저항기(Rc)에 전압을 인가할 수 있고, 가변저항기(Rc)에서 기록 동작(메모리 셀의 가변 저항값이 상승됨)을 실행할 수 있다. 즉, 선택 메모리 셀(MCa)의 가변 저항기(Rc)의 양단에 Vdd(3V)에 가까운 전위차가 얻어지기 때문에, 가변저항기(Rc)의 저항값이 수백Ω으로부터 약 1MΩ까지 상승한다. 이러한 일련의 동작에 의해, 기록 동작이 선택 메모리 셀(MCa)에만 실행된다.
이 때, 비선택 메모리 셀(MC)의 각 가변저항기(Rc)의 저항값과 전위차가 일어나지 않도록 고려할 필요가 있다. 이를 위해, 열디코더(CD)의 Tr E1, E2, 및 E3는 열어드레스 신호(선) CDS4(디세이블(DISABLE)), CDS6(디세이블), 및 CDS8(디세이블)에 의해 온(ON) 상태로 되어, 비트선 B4, B6, 및 B8에 Vdd(3V)를 인가된다. 한편, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에 접속된 Tr E0는, 입력된 열어드레스 신호 CDS2(인에이블(ENABLE))에 기초하여 오프(OFF) 상태로 되어, 선택 Tr F0가 온(ON) 상태로 되고 화살표 A로 나타낸 전류 경로를 통해 비트선(B2)의 전위가 전위선(CDBL)의 전위인 0V로 된다. 전위선(CDBL)의 전위 0V는 Rr Qcd에 인가된 0V 펄스에 의해 얻어진다. 상술한 바와 같이 각 전위를 설정함으로써, 선택 메모리 셀(NCa)에 인접한 소자의 기록 오류(기록 디스터브)가 방지될 수 있다.
(리셋 작동)
도 4 및 도 5는 본 발명에 따른 메모리 셀의 리셋 동작을 설명하는 회로도이 다. 도 4는 메모리 어레이 영역을 나타내고, 도 5는 열디코더를 나타낸다. 회로구성자체는 도 2 및 도 3에 도시된 것과 동일하다. 동일 부분에는 동일한 참조부호를 부여하여 그 상세한 설명을 생략한다.
선택 메모리 셀(MCa)의 가변저항기(Rc)의 저항값을 리셋하기 위해서는, 선택 메모리 셀(MCa)의 가변저항기(Rc)에 접속된 비트선(B2)에 2Vdd(6V)를 인가한다. 이 2Vdd(6V)는 전위선(CDBL)에 의해 Tr F0를 통해 공급된다. 전위선(CDBL)의 전위는, 온(ON)상태로 되도록 Tr Qcd에 인가되는 2Vdd의 펄스에 의해 얻어진다. 또한, 선택 메모리 셀(MCa)의 Tr Qc의 게이트에 접속된 단어선(W2)에 2Vdd + ΔV (6+1=7V)를 인가하고, 그 외의 단어선(W1, W3, W4)은 비활성 상태로부터의 0V 인가의 상태를 유지한다.
소스 전압 인가 드라이버(SDC1)를 구동(Vdd를 출력하기 위해 Tr Qsd1을 온(ON)상태로 함)함으로써, 선택 메모리 셀(MCa)의 Tr Qc의 소스에 접속된 소스 드라이브선(SD1)에 Vdd(3V)를 인가한다. 또한, 비선택 비트선 B1, B3∼B8에 Vdd를 인가함으로써, 각각의 비선택 메모리 셀(MC) 내의 가변저항기(Rc) 양단에 전위차가 생기지 않도록 대책을 취한다. 즉, 상술한 경우와 동일하게, 열디코더 CD의 Tr E1, E2, 및 E3를 열어드레스 신호(선) CDS4. CDS6, 및 CDS8을 이용하여 온(ON) 상태로 함으로써, 비트선 B4, B6, 및 B8(도 5)에 전위선(CDBH)로부터 Vdd(3V)를 인가한다. 한편, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에 접속된 Tr E0은, 입력된 열어드레스 신호(CDS2)에 기초하여 오프상태로 되어, 선택 Tr F0가 온(ON) 상태로 된다. 따라서, 비트선(B2)의 전위는 화살표 A로 나타낸 전류 경로를 통해 전위선(CDBL)의 전위(2Vdd)로 설정된다.
이러한 입력 조건에 있어서, 비트선(B2)로부터 선택 메모리 셀(MCa)의 Tr Qc를 통해 소스 드라이브선(SD1)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성되어, 선택 메모리 셀(MCa)의 가변저항기에 전압을 인가할 수 있고 가변저항기(Rc)에 대한 리셋 동작(저항값의 저감)을 실행할 수 있다. 이 비트선(B2)로부터 2Vdd를 인가함으로써, 가변저항기(Rc)의 저항값이 수백Ω까지 저감된다. 이러한 일련의 동작에 의해, 기록 데이터에 대한 리셋 동작이 선택 메모리 셀(MCa)에만 실행된다.
(판독 동작)
도 6, 도 7, 및 도 8은 본 발명에 따른 메모리 셀에 대한 판독 동작을 설명하는 회로도이다. 도 6은 메모리 어레이 영역을 나타내고, 도 7은 열디코더와 판독 회로 부분을 나타내며, 도 8은 Ref용 메모리 셀 어레이, Ref용 열디코더, 및 판독 회로 부분을 나타낸다. 회로 구성은 도 2 내지 도 5에 도시된 것과 기본적으로 동일하다. 동일 부분에는 동일한 부호를 부여하여, 상세한 설명을 생략한다. 판독 회로(RC)는, 멀티플렉서(multiplexer)(MPX), 차동증폭기(differential amplifier) (DIAP), 판독 쇼트회로(readout short curcuit)(SCRead) 등을 포함한다.
이 메모리 어레이가 비활성(프리차지(precharge) 상태)이면, 기록 동작의 경우와 마찬가지로, 모든 비트선(B1∼B8)에 0V(GND 레벨)를 인가하고, 모든 단어선 (W1∼W4)에 0V를 인가한다.
이어서, 선택 메모리 셀(MCa)에 접속된 소스 드라이브선(SD1)에 0V를 인가하 고, 비트선(B2)에는 Vdd/2(1.5V) 또는 1.0V를 인가한다. Vdd/2는 Vdd/2 발생회로(J2)에 의해 발생되고, 전위선(CDBJ2)을 통해 공급된다. 선택 메모리 셀(MCa)의 Tr Qc의 게이트에 접속된 단어선 W2에만 2Vdd + ΔV (6+1=7V)가 인가된다. 또한, 그 외의 단어선(W1, W3, W4)에서는 프리차지 상태 후 남는 0V 인가 상태를 지속한다. 또한, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8에 기초하여, 선택 메모리 셀(MCa)에 접속된 비트선(B2)를 제외한 다른 비트선 B4, B6, 및 B8(도 7)에 0V를 공급한다. 0V의 공급은 CDBJ1를 통해 이루어진다. 따라서, 비선택 메모리 셀의 각 가변저항기(Rc)의 양단에는 전위차와 저항값 변동이 발생되지 않도록 대책이 취해진다.
입력된 열어드레스 신호(선)(CDS2(인에이블), CDS4(디세이블), CDS6(디세이블), CDS8(디세이블))에 기초하여, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에 접속된 Tr E0, Tr G0만이 오프상태로 되고, 열디코더(CD)의 나머지 Tr E1, E2, E3, G1, G2, 및 G3는 모두 온 상태로 된다. 따라서, 선택 메모리 셀(MCa)에 접속된 비트선(B2)을 제외한 비트선(B4, B6, 및 B8)에 전위선(CDBJ1)으로부터 0V를 공급할 수 있다.
또한, 입력된 열어드레스 신호(선)(CDS2(인에이블), CDS4(디세이블), CDS6(디세이블), CDS8(디세이블))에 기초하여, 전위선 CDBJ2에 접속된 Tr F0, F1, F2, 및 F3 중에서 Tr F0만이 온 상태로 되고, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에만 Vdd/2(1.5V) 또는 1.0V가 공급된다. 결국, 소스 드라이브선(SD1)으로부터 선택 메모리 셀(MCa)의 Tr Qc를 통해 비트선(B2)에 이르는 유일한 전류경로 가 화살표 A로 나타낸 바와 같이 형성되어, 판독 동작이 실행된다.
이하, 선택 메모리 셀(MCa)에 인접한 메모리 셀(MCb, MCc)에서의 판독시의 디스터브(디스터브 방지)에 대해 설명한다. 활성화되는 판독용 0V 드라이브 회로(RDC1)에 접속된 소스 드라이브선(SD1)에 접속된 메모리 셀(MCb)에는 열디코더(CD)로부터 0V가 공급되기 때문에, 메모리 셀(MCb)의 가변저항기(Rc) 양단에는 전위차와 저항값 변동이 발생하지 않는다. 또한, 메모리 셀(MCc)에서는, 소자 의 Tr Qc가 오프 상태로 되고, 메모리 셀(MCc)의 가변저항기(Rc) 양단에는 전위차와 저항값 변동이 발생하지 않는다. 한편, 그 외의 단어선에 접속된 메모리 셀에서는, 메모리 셀의 Tr Qc가 오프 상태로 되어, 소자의 각 가변저항기(Rc) 양단에는 전위차가 발생하지 않는다. 따라서, 액세스되는 소자 이외의 메모리 셀에서의 가변저항기(Rc)의 저항값이 변동하지 않는다. 즉, 상술한 바와 같이 각 전위를 설정함으로써, 선택 메모리 셀(MCa)에 인접한 소자의 판독 오류(판독 디스터브)를 방지할 수 있다.
판독용 1.5V 발생회로(J2) 또는 1.0V 발생회로는, 저항 분할에 의해 1.5V(또는 1.0V) 기준 전위를 발생시키고, 이 기준 전위를 차동증폭기에 입력함으로써, 목표 전압, 즉, 1.5V 또는 1.0V를 발생시킬 수 있다.
또한, 판독 동작에 있어서, 도 6 및 도 7에 도시된 바와 같이, 각 비트라인으로부터의 출력은 판독 회로(RC)의 멀티플렉서(MPX)에 입력되고, 멀티플렉서(MPX)의 각 출력값을 차동증폭기(DIAP)로 Ref Level과 비교하여, 메모리 셀(MC)에 저장된 데이터를 1 또는 0으로서 식별한다.
상술한 바와 같이, 차동증폭기(DIAP)의 기준값이 되는 Ref Level은 Ref용 메모리 셀 어레이 RefMCA와 Ref용 열디코더 RefCD에 의해 발생된다. 선택 메모리 셀(MCa)이 액세스되면, 소스 드라이브선(SD1)이 액세스되고, 단어선(W2)이 액세스되어, Ref Level 발생용 메모리 셀 RefA0과 메모리 셀 RefB0가 동시에 액세스된다(도 8 참조). Ref용 열디코더 RefCD의 Ref용 비트선 C0과 Ref선 C1에 전위선 CDBJ2로부터 Vdd/2가 공급되어, Ref용 비트선 C0과 Ref용 비트선 C1에 메모리 셀 RefA0와 메모리 셀 RefB0의 데이터가 출력된다.
Ref용 메모리 셀 어레이 RefMCA의 한 쪽에는 큰 저항값이 미리 설정되어 있고, 다른 한 쪽에는 작은 저항값이 미리 설정되어 있다. 따라서, 메모리 셀 RefA0으로부터 판독한 Ref용 비트선 C0은 고레벨이고, 메모리 셀 RefB0로부터 판독한 Ref용 비트선 C1은 저레벨이다. 판독용 회로(RC)의 판독 쇼트회로 SCRead에서 Ref용 비트선 C0의 신호와 Ref용 비트선 C1의 신호를 쇼트(short)함으로써, 이들 신호의 중간값이 얻어진다. 이 레벨을 판독 회로(RC)의 차동증폭기(DIAP)의 Ref Level로서 입력한다. Ref Level을 차동증폭기(DIAP)로 멀티플렉서(MPX)로부터 출력된 판독 데이터와 비교하여, 각 메모리 셀 MC에 저장된 데이터가 1인지 0인지를 식별하고, 판독 동작이 실행된다.
도 9, 도 10, 및 도 11은 본 발명에 따른 메모리 셀 주변 회로의 배치를 나타내는 회로도이다. 메모리 셀 MC에 대한 기록, 리셋, 및 판독 동작에 필요한 각종 드라이버의 배치가 도시되어 있다. 도 9는 소스 드라이버 K1(K1-1, K1-2)와 메모리 어레이를 나타낸다. 도 10은 열디코더(CD)와 판독용 회로(RC)를 나타낸다. 도 11은 Ref용 메모리 셀 어레이 RefMCA, Ref용 열디코더 RefCD, 액세스 비트선 전위 공급 드라이버 K2(액세스 비트선 드라이버 K2), 및 소스 드라이버(프리차지 비트선 드라이버) K1P를 나타낸다. 회로 구성은 도 2 내지 도 8에 도시된 것과 기본적으로 동일하고, 동일 부분에는 동일한 부호를 부여하여 상세한 설명을 생략한다.
소스 드라이버 K1-1, K1-2는, 소스 드라이버선 SD1, SD2를 각각 구동한다. 소스 드라이버선 SD1, SD2는 기록시 Vdd로, 리셋시 Vdd로, 판독시 0V로 설정된다. 또한, 소스 드라이버 K1은 도 4 등의 소스 전압 인가 드라이버로서 작용한다.
액세스 비트선 전위 공급 드라이버 K2(액세스 비트선 드라이버 K2)는, 전위선 CDBK2를 통해 선택 비트선(예를 들면, 비트선 B2)에 대해, 기록 전위, 리셋 전위, 또는 판독 전위를 공급한다. 전위선 CDBK2는 기록시 0V, 리셋시 2Vdd, 판독시 Vdd/2로 설정된다. 예를 들면, 선택 메모리 셀(MCa)을 액세스할 때는, 기록 동작의 경우에 비트선 B2에 0V를 공급할 필요가 있다. 이렇게 공급되는 0V는 액세스 비트선 전위 공급 드라이버 K2에 의해 발생된다.
소스 드라이버 K1P는 전위선 CDBK1P를 통해 선택 비트선에 대해, 기록 전위, 리셋 전위, 판독 전위를 공급한다. 전위선 CDBK1P는 기록시 Vdd로, 리셋시 Vdd로, 판독시 0V로 설정된다.
도 12a는 액세스 비트선 전위 공급 드라이버(액세스 비트선 드라이버 K2)의 일례를 나타내는 회로도이다. 도 12b는 도 12a의 순서도이다. 기록 동작시에는, Write 사이클로서, 액세스 비트선 드라이버 출력을 0V로 설정한다. 이 때, 리셋용 및 판독용 드라이버의 출력이 플로팅(floating) 상태로 된다. 즉, 기록 동작시에 는, 도 12b의 순서도에 도시된 바와 같이, 신호 EW가 고레벨로 된다. 따라서, 도 12a에 도시된 신호 EW를 지연시킴으로써 신호 Ewd가 얻어지고 고레벨로 된다. 그러므로, 기록 드라이버가 인에이블(ENABLE)로 되고, 액세스 비트선 전위 공급 드라이버로부터 0V가 공급된다. 이 때, 판독 동작시 활성화되는 신호 ER와, 리셋 동작시 활성화되는 신호 ERST가 순서도에 도시된 바와 같이 저레벨이다. 이 경우, ERST 신호를 지연시킴으로써 얻어진 지연신호 ERSTd는 저레벨이고, ERSTdb 신호는 고레벨이어서, 리셋 드라이버의 출력이 플로팅 상태로 된다.
또한, 신호 ER이 저레벨이기 때문에, 판독 드라이버의 출력은 플로팅 상태로 된다. 마찬가지로 리셋 동작시에는 6V를 공급하고, 기록용 및 판독용 드라이버의 출력이 플로팅 상태로 된다. 또한, 기록 동작의 경우와 마찬가지로, 판독 동작시에 선택 소자의 비트선에 0V를 공급하여, 기록용 및 리셋용 드라이버의 출력이 플로팅 상태로 된다.
도 13은 소스 전압 인가 드라이버 및 비트선 전위 공급 드라이버의 일례를 나타내는 회로도이다. 소스 전압 인가 드라이버(K1)는, 기록시, 리셋시, 및 판독시에, 선택 메모리 셀(MCa)에 접속된 소스선에 대해 전위 Vdd를 공급한다. 또한, 드라이버(비트선 전위 공급 드라이버)는 기록시, 리셋시, 및 판독시에, 모든 비선택 비트선에 대해 3V를 공급한다. 즉, 소스 전압 인가용 드라이버는 비트선 전위 공급 드라이버로서도 이용된다.
도 14 및 도 15는 리셋 동작에 대한 다른 액세스 방법을 설명하는 회로도이다. 회로 구성은 도 2 내지 도 11에 도시된 바와 기본적으로 동일하다. 동일 부분 에는 동일한 부호를 부여하여 상세한 설명을 생략한다.
(다른 리셋 동작의 설명)
선택 메모리 셀(MCa)의 가변저항기(Rc)의 저항값을 리셋하기 위해서는, 선택 메모리 셀(MCa)의 가변저항에 접속된 비트선(B2)에 Vdd(3V)를 인가한다. 또한, 선택 메모리 셀(MCa)의 Tr Qc의 게이트에 접속된 단어선(W2)에 Vdd + ΔV (3+1=4V)를 인가한다. 그 외의 단어선(W1, W2, W4)은 비활성 상태 이후에 남아 있는 0V 인가상태를 유지한다. 또한, 선택 메모리 셀의 Tr Qc의 소스에 접속된 소스 드라이브 선(SD1)에는 0V를 인가한다.
또한, 비선택 비트선(B1, B3∼B8)에는 0V를 인가함으로써, 비선택 메모리 셀(MC)의 각 가변저항기(Rc)의 양단에 전위차가 발생하지 않도록 대책을 강구한다. 이러한 대책을 실행하기 위해, 상술한 저항값 리셋 동작에서 설명한 바와 같이, 열디코더 CD의 Tr E1, E2, 및 E3를 열어드레스 신호(선) CDS4, CDS6, 및 CDS8을 이용하여 온(ON) 상태로 함으로써, 비트선(B4, B6, B8)(도 15)에 전위선(CDBH)의 0V를 인가한다. 한편, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에 접속된 Tr E0는, 입력된 열어드레스 신호 CDS2에 기초하여, 오프 상태로 되어, 선택 Tr F0이 온(ON) 상태로 된다. 따라서, 화살표 A로 나타낸 전류경로를 통해 비트선(B2)의 전위가 전위선(CDBL)의 전위 Vdd로 설정된다.
이러한 입력조건에 있어서는, 비트선(B2)으로부터 선택 메모리 셀(MCa)의 Tr Qc를 통해 소스 드라이브선(SD1)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성된다. 따라서, 선택 메모리 셀(MCa)의 가변저항기(Rc)에 전압을 인 가할 수 있고, 가변저항기(Rc)에 대한 리셋 동작(저항값의 저감)을 실행할 수 있다. 이 비트선(B2)으로부터 Vdd를 인가함으로써, 가변저항기(Rc)의 저항값이 수백Ω까지 저감된다. 이러한 일련의 동작에 의해, 선택 메모리 셀(MCa)에만 기록 데이터의 리셋 동작이 실행된다. 이 경우, 상기 리셋 동작의 실시예에 비해, 2Vdd를 공급하기 위한 고전압 발생회로(승압회로(boosting circuit))를 생략할 수 있다. 판독 방법은 상술한 바와 동일한 방법이다.
도 16, 도 17, 및 도 18은, 기록, 리셋, 및 판독 동작을 나타내는 블록도이다. 도 16은 소스 드라이버 K1(K1-1, K1-2)와 메모리 어레이를 나타낸다. 도 17은 열디코더 회로(CD)와 판독 회로(RC)를 나타낸다. 도 18은 Ref용 메모리 셀 어레이 RefMCA, Ref용 열디코더 회로 RefCD, 액세스 비트선 전위 공급 드라이버 K2(액세스 비트선 드라이버 K2), 및 소스 드라이버(프리차지 비트선 드라이버) K1P를 나타낸다. 회로 구성은 도 2 내지 도 11, 도 14, 및 도 15에 도시된 바와 기본적으로는 동일하다. 동일 부분에는 동일한 부호를 부여하여 상세한 설명을 생략한다.
소스 드라이버 K1-1, K1-2는 소스 드라이브선 SD1, SD2를 각각 구동한다. 소스 드라이브선 SD1, SD2은 기록시 Vdd로, 리셋시 0V로, 판독시 0V로 설정된다.
액세스 비트선 전위 공급 드라이버 K2는, 전위선 CDBK2을 통해 선택 비트선(예를 들면, 비트선(B2))에 대해, 기록 전위, 리셋 전위, 및 판독 전위를 공급한다. 전위선 CDBK2는 기록시 0V, 리셋시 Vdd, 판독시 Vdd/2로 설정된다.
소스 드라이버 K1P는, 전위선 CDBK1P을 통해 선택 비트선(예를 들면, 비트선(B2))에 대해, 기록 전위, 리셋 전위, 및 판독 전위를 공급한다. 전위선 CDBK1P는 기록시 Vdd로, 리셋시 0V로, 판독시 0V로 설정된다.
도 19는 본 발명에 따른 메모리 셀 주변 회로의 배치를 나타내는 블록도이다. 주변 회로는 1T1R형 메모리 셀이 매트릭스 형상으로 배치된 메모리 어레이(MA) 주위에 배치된다. 주변 회로는 메모리 어레이(MA)의 소스 드라이브선(SD1 등)에 전위를 인가하는 행디코더 회로(RD), 비트선(B1 등)에 전위를 인가하는 열디코더 회로(CD), 및 열디코더회로(CD)의 출력을 판독용 Ref Level을 참조신호로 하는 차동증폭기(DIAP)와 멀티플렉서(MPX)를 통해 출력하는 판독 회로(RC)를 포함한다. 그러므로, 승압회로가 불필요한 메모리 장치이다. 행디코더 회로(RD)에는 Ref 레벨 발생 어레이와 소스 드라이버 K1가 접속된다. 소스 드라이버 K1에는, 예를 들면, 1.5V 발행회로가 접속된다. 열디코더(CD)에는, 액세스 비트선 전위 공급 드라이브(K2)(액세스 비트선 드라이버 K2), 소스 드라이버(프리차지 비트선 드라시버) K1P, 및 Ref용 열디코더 RefCD가 접속된다.
도 20은 비교를 위해 도시된 플래시 메모리 주변회로의 배치를 나타내는 블록도이다. 이 블록도는 종래기술의 일례로서, 플래시 메모리가 필요한 승압회로(LUC) 또는 검증회로(verify circuit)(VFC)를 부가한 상태를 나타낸다. 종래의 플래시 메모리에서는, 기록 동작시에 약 10V 정도의 고전압을 메모리 셀의 게이트 전극에 인가할 필요가 있다. 또한, 기록 데이터의 소거(리셋) 동작시에는, 메모리 셀의 게이트 전극에, 약 -9V의 음전압(negative voltage)을 공급할 필요가 있다. 따라서, 도 20에 도시된 블록도에서는, 소스 드라이버 K1에 승압회로(LUC)를 설치하여, 기록 동작시에는 약 10V를, 소거 동작시에는 약 -9V를 공급할 필요가 있 다.
종래 기술에 비해, 페로브스카이트 구조의 저항체를 가지는 가변저항기를 포함하는 본 발명에 따른 1T1R형의 메모리 셀은, 약 2∼5V의 낮은 전원전압에서 기록, 리셋, 및 판독 동작을 실행할 수 있다. 따라서, 도 19에 도시된 바와 같이, 종래 필요했던 승압회로(LUC)를 제거할 수 있어서, 주변회로가 간단해지고, 낮은 전력소비를 이룰 수 있다. 또한, 페로브스카이트 구조를 가지는 본 발명에 따른 1T1R형 메모리 셀은 검증 동작이 불필요하기 때문에 도 19에 도시된 바와 같이 검증 회로(VFC)가 불필요하다.
종래의 플래시 메모리에서는, 기록 동작후, 선택 메모리 셀에 원하는 한계 전압(threshold voltage)이 써있는지를 판단하기 위해, 판독 회로를 사용하여 선택 메모리 셀의 데이터를 판독하고, 올바른 데이터가 써있는지의 여부를 판단할 필요가 있다(검증 동작). 그러므로, 기록 동작 후에 항상 검증 동작을 실행할 필요가 있기 때문에, 기록 동작이 매우 느려진다. 검증 동작 후 기록 데이터에 오류가 있는 경우에는, 기록 동작과 검증 동작을 다시 실행해야 한다.
그러나, 페로브스카이트 구조의 저항체를 가지는 가변저항기를 기억 소자로서 사용한 본 발명에 따른 1T1R형 메모리 셀에서는, 1사이클의 기록 또는 리셋 동작에 의해 메모리 셀의 저항값이 변화하고, 안정된 변화를 얻을 수 있기 때문에, 검증 동작이 불필요하다. 즉, 검증 동작을 위한 양만큼 일련의 기록 및 리셋 동작이 간소화될 수 있다
<제 2실시예>
제 2실시예에 따른 메모리 셀에서는, 박막재료(PCMO) 등으로 만들어진 저항체를 가지는 가변저항기를 기억 소자로서 이용하고, 제 1실시예에 따른 FET 대신에 PN접합 다이오드(이하, 다이오드라 칭함)를 사용한 것이다. 도 21a∼도 21c는 본 발명에 따른 메모리 장치(메모리 어레이)의 구성을 설명하는 설명도이다. 도 21a는 본 발명에 따른 메모리 어레이를 나타내는 개략 평면도(회로도)이다. 도 21b는 도 21a의 화살표 bb 방향으로 본 개략 단면도이다. 도 21c는 도 21a의 화살표 cc 방향으로 본 개략 단면도이다. 가변저항기를 기억 소자로서 사용하여 메모리 셀 (및 메모리 어레이)가 형성된다.
단어선(W1∼W5)과 비트선(B1∼B5)의 교점에 다이오드와 가변저항기를 각각 포함하는 메모리 셀을 형성함으로써, 대폭적인 소형화를 이룰 수 있다. 단어선(W1∼W5)에는 다이오드의 양극이 행방향에서 공통으로 접속되어 있다. 다이오드의 음극은 각 가변저항기의 한 쪽 단자에 각각 접속되고, 가변저항기의 다른 쪽 단자는 각 비트선(B1∼B5)에 열방향에서 공통으로 접속된다. 상기 접속에 의해, 메모리 어레이가 형성된다. 도면에서는, 단어선(W2)과 비트선(B4)의 교점(폭이 실선 위에 겹친 파선으로 표시됨)의 메모리 셀이 액세스 메모리 셀(K)로서 도시되어 있다. 이 경우, 5 ×5 = 25의 메모리 셀이 형성된다. 이 메모리 셀은 1개의 다이오드와 1개의 가변저항기의 조합이기 때문에, 1D1R형 메모리 셀라 칭한다. 또한, 기록 동작시와 리셋 동작시의 단어선(W1∼W5)과 비트선(B1∼B5)에 인가되는 전압값이 참고로 표시되어 있다.
단어선(W1∼W5) 및 비트선(B1∼B5)는 통상 다결정 실리콘으로 형성된다. 도 21b에서는, 각 단어선(W1∼W5)으로부터 각 다이오드의 PN접합과 PCMO로 형성된 가변저항기를 통해 비트선(B4)에 이르는 전류경로가 형성되어 있다. 도 21c에서는, 단어선(W2)으로부터 각 다이오드의 PN접합과 PCMO로 형성된 가변저항기를 통해 각 비트선(B1∼B5)에 이르는 전류경로가 형성되어 있다. PCMO막과 비트선(B1∼B5)의 접속부, PCMO막과 다이오드의 접속부에는 콘택트 금속(contact metal)이 형성되어 있다. 콘택트 금속으로서는, 예를 들면, 백금(Pt), 이리듐 등을 이용할 수 있다.
이하, 상술한 바와 같이 형성된 메모리 어레이의 동작 방법에 대해 설명한다.
(기록 동작)
도 22 및 도 23은 본 발명에 따른 메모리 셀에 대한 기록 동작을 설명하는 회로도이다. 본 발명에 따른 가변저항기에 대한 기록 동작은, 가변저항기의 단자 양단에 2V를 인가함으로써 실행될 수 있다. 또한, 2V의 역방향 항복 전압(reverse breakdown voltage)을 각각 가지는 다이오드를 포함하는 메모리 어레이를 사용하는 경우에 대해 이하 설명한다. 이 메모리 어레이가 비활성(프리차지 상태)일 때는, 모든 비트선(B1∼B8)에 0V를 인가하고, 모든 단어선(W1∼W6)에도 0V를 인가한다. 선택 메모리 셀(MCa)에 대한 기록 동작을 실행(선택 메모리 셀(MCa)의 가변저항기의 저항값을 상승시킴)하기 위해서는, 선택 메모리 셀(MCa)의 가변저항기에 접속되어 있는 비트선(B2)에 2V를 인가하고, 그 외의 비트선(B1, B3∼B8)에는 0V를 인가한다. 또한, 선택 메모리 셀(MCa)의 다이오드에 접속된 단어선(W2)에는 -2V를 인가하고, 그 외의 단어선(W1, W3∼W6)에는 0V를 인가한다. 단어선(W1∼W6)의 전위는 단어선 전압 인가 드라이버(WDC1∼WDC6)(부분적으로 도시됨)에 의해 결정된다.
이러한 입력조건에 있어서는, 도 22에 도시된 바와 같이, 비트선(B2)으로부터 선택 메모리 셀(MCa)의 가변저항기 및 다이오드(역방향 전압이 인가됨)를 통해 단어선 전압 인가 드라이버(WDC2)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성되어, 선택 메모리 셀(MCa)의 가변저항기에 전압을 인가할 수 있고 가변저항기에서 기록 동작을 실행(메모리 셀의 가변저항값이 상승됨)할 수 있다.
또한, 이러한 조건에 있어서는, 선택 메모리 셀(MCa)에 접속된 비트선(B2)으로부터 2V를 인가하고, 선택된 메모리 셀에 접속된 단어선(W2)에는 -2V를 인가하여, 가변저항값이 약 1MΩ까지 상승한다. 이러한 일련의 동작에 의해, 선택 메모리 셀에만 기록 동작이 실행된다.
또한, 선택 메모리 셀(MCa)의 가변저항기 이외의 가변저항기의 저항값이 변동하지 않도록, 그리고 선택 메모리 셀(MCa)의 가변저항기 이외의 각 가변저항기 사이에 전위차가 발생되지 않도록 대처해야 한다.
따라서, 모든 Tr E1, E2, 및 E3가 (도 23에 도시된 열디코더(CD)에서) 온(ON) 상태로 함으로써, 비선택 비트선(B4, B6, 및 B8)(도 23)에는 0V를 인가할 수 있다. 또한, 선택 메모리 셀(MCa)에 접속된 비트선(B2)을 선택하는 Tr E0만, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8)에 기초하여 오프상태로 되어, 비트선(B2(C))에 2V를 공급하는 Tr F0가 온(ON) 상태로 된다. 그 외의 2V 공급 Tr F1, F2, 및 F3은 오프 상태로 되어, 다른 비트선(B4, B6, 및 B8)에는 2V가 공급되지 않는다. 결국, 선택 메모리 셀(MCa)의 양단에는 4V의 전위차가 발생된다. 그 러나, 다이오드의 역방향 항복 전압을 2V로 하고 있기 때문에, 선택 메모리 셀(MCa)의 가변저항기의 단자 사이에는 2V가 공급된다. 이러한 조건에 있어서, 가변저항값은 약 1MΩ까지 상승한다.
Tr E0, E1, E2, E3, F0, F1, F2, 및 F3는, 제 1실시예의 경우와 동일한 방식으로, 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8에 의해 제어되고, 그 상세한 설명은 생략한다.
(리셋 동작)
도 24 및 도 25는 본 발명에 따른 메모리 셀에 대한 리셋 동작을 설명하는 회로도이다. 선택 메모리 셀(MCa)의 가변저항기의 저항값을 리셋하기 위해서는, 선택 메모리 셀(MCa)의 다이오드와 접속되어 있는 단어선(W2)에 4.5V를 인가한다. 또한, 선택되지 않은 다른 단어선(W1, W3∼W6)에는 2V를 인가한다. 각 단어선(W1∼W6)으로의 전압 인가는 단어선 전압 인가 드라이버(WDC1∼WDC6)(부분적으로 도시됨)에 의해 실행된다. 선택 메모리 셀(MCa)의 가변저항기에 접속되어 있는 비트선(B2)에는 2V 인가상태를 유지한다. 그 외의 비트선(B1, B3∼B8)에는 4V를 인가함으로써, 비선택 메모리 셀(MC)의 다이오드에는 역방향으로 2V의 전위차가 발생된다. 그러나, 역방향 항복 전압이 2V 이상이기 때문에, 전류는 흐르지 않는다. 상기 저항값 설정 동작에서 설명한 바와 같이, 열디코더(CD)의 Tr E1, E2, 및 E3가 온(ON) 상태로 되면, 4V가 선택 비트선(B2) 이외의 비트선(B4, B6, 및 B8)(도 25)에 공급된다. 또한, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8에 기초하여, 선택 메모리 셀(MCa)에 접속된 비트선(B2)를 선택하는 Tr E0만 오프 상태 로 되어, 비트선(B2)에 2V를 공급하는 Tr F0가 온(ON) 상태로 된다.
이러한 입력 조건에 있어서는, 단어선(W2)으로부터 선택 메모리 셀(MCa)의 다이오드와 가변저항기를 통해 비트선(B2)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성되기 때문에, 메모리 셀(MCa)의 가변저항기의 단자 양단에 2V 이상의 전위차를 발생시킬 수 있고, 가변저항기에 대한 리셋 동작(저항값의 저감)을 실행할 수 있다. 이 단어선(W2)으로부터 4,5V를 인가함으로써, 가변저항기의 단자 양단에는, 약 2V의 전위차(순방향(forward voltage) 전압의 Vf 만큼을 빼어 약 2V로 됨)가 발생된다. 따라서, 가변저항기의 저항값이 수백Ω까지 저감된다. 이러한 일련의 동작에 의해, 선택 메모리 셀(MCa)에만 기록 데이터의 리셋 동작이 실행된다.
최초에, 가변저항값이 상대적으로 큰 경우에는, 상술한 기록 동작을 최초로 실행했을 때 가변저항값이 저감된다. 또한, 가변저항값이 상대적으로 작은 경우에는, 상술한 리셋 동작을 최초로 실행했을 때 가변저항값이 상승한다. 이런 식으로, 가변저항값의 초기값에 따라, 가변저항값이 상승 또는 저감한다. 즉, 최초에 가변저항값이 크면, 최초로 실행한 동작이 상기 기록 및 리셋 동작 중 어떠한 경우에도 가변저항값이 저감한다. 또한, 최초에 가변저항값이 작으면, 최초로 실행한 동작이 상기 기록 및 리셋 동작 중 어떠한 경우에도 가변저항값이 상승한다.
(판독 동작)
도 26, 도 27, 및 도 28은 본 발명에 따른 메모리 셀의 판독 동작을 설명하는 회로도이다. 메모리 셀로 형성된 메모리 어레이가 비활성(프리차지 상태)일 때 는, 기록 동작의 경우와 마찬가지로, 모든 비트선(B1∼B8)에 0V(GND 레벨)를 인가하고, 모든 단어선(W1∼W6)에 0V를 인가한다. 또한, 선택 메모리 셀(MCa)에 접속된 단어선(W2)에 2V를 인가하고, 비트선(B2)에는 0V를 인가한다. 또한, 그 외의 단어선(W1, W3∼W6)에서는 프리차지 상태 후에 남아 있는 0V 인가상태가 유지된다. 또한, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8에 기초하여, 선택 메모리 셀(MCa)에 접속된 비트선(B2)을 제외한 비트선(B4, B6, B8)(도 27)에 2V를 공급한다. 따라서, 선택 메모리 셀(MCa)의 가변저항기를 제외한 각 가변저항기 양단에는 전위차가 발생하지 않고 저항값이 변동하지 않도록 대책이 취해진다.
또한, 드레인 전류 인가 드라이버에는, 2V 발생회로(J1), 판독용 1.5V 드라이브 회로(도시 안됨; 비활성시 G1), 판독용 1.5V 드라이브 회로(도시 안됨; 비활성시 G2) 등이 워드선(W1∼W6)에 대해 배치된다.
도 27에 도시된 바와 같이, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CCDS8에 기초하여, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에 접속된 TR E0만이 오프 상태로 되고, 열디코더(CD)의 다른 Tr E1, E2, 및 E3는 모두 온 상태로 된다. 따라서, 선택 메모리 셀(MCa)에 접속된 비트선(B2)을 제외한 비트선(B4, B6, 및 B8)에 2V 발생회로에 의해 발생된 2V를 공급할 수 있다. 또한, 입력된 열어드레스 신호(선) CDS2, CDS4, CDS6, 및 CDS8에 기초하여, 비트선(B2)에 0V를 공급하는 Tr F0만이 온 상태로 되고, 선택 메모리 셀(MCa)에 접속된 비트선(B2)에만 0V가 공급된다. 결국, 도 24에 도시된 바와 같이, 워드선(W2)으로부터 선택 메모리 셀(MCa)의 다이오드와 가변저항기를 통해 비트선(B2)에 이르는 유일한 전류 경로가 화살표 A로 나타낸 바와 같이 형성되어, 판독 동작이 실행된다.
도 26 및 도 27에 도시된 바와 같이, 활성화되는 판독용 2V 드라이브 회로에 접속된 단어선(W2)에 접속된 메모리 셀(MCb)에는 열디코더(CD)의 Tr E1로부터 2V가 공급되기 때문에, 메모리 셀(MCb)의 가변저항기의 단자 양단에는 전위차가 발생되지 않고 저항값이 변하지 않는다. 또한, 메모리 셀(MCc)에서는, 메모리 셀(MCc)의 다이오드에 접속된 단어선(W1)의 전위가 0V이고, 비트선(B2)의 전위가 0V로 되어, 전류경로가 형성되지 않고 저항값이 변하지 않는다. 따라서, 액세스되는 선택 메모리 셀(MCa)을 제외한 메모리 셀의 가변저항기의 저항값이 변하지 않는다.
차동증폭기(DIAP)의 기준값이 되는 Ref Level은 Ref용 메모리 셀 어레이 RefMCA와 Ref용 열디코더 RefCD에 의해 발생된다. 선택 메모리 셀(MCa)이 액세스되면, Ref Level 발생용 메모리 셀 RefA0와 메모리 셀 RefB0가 동시에 액세스된다. 또한, 도 28에 도시한 바와 같이, Ref용 열디코더 회로 RefCD의 Ref용 비트선(CO)와 Ref용 비트선(C1)에 0V가 공급되어, Ref용 비트선(C0)와 Ref용 비트선(C1)에는, 메모리 셀 RefA0의 데이터와 메모리 셀 RedB0의 데이터가 출력된다.
상술한 바와 같이, Ref용 메모리 셀 어레이 RefMCA의 한 쪽에는 미리 저항값을 크게 설정해 두고, 다른 한 쪽에는 미리 저항값을 작게 설정해 둔다. 따라서, 메모리 셀 RefA0로부터 판독된 Ref용 비트선(C0)은 저레벨을 가지고, 메모리 셀 RefB0로부터 판독된 Ref용 비트선(C1)은 고레벨을 가진다. 판독 회로(RC)의 판독 쇼트회로(SCRead)에서 Ref용 비트선(C0)의 신호와 Ref용 비트선(C1)의 신호를 쇼트함으로써, 이들 신호들의 중간값이 얻어진다. 이 레벨을 판독 회로(RC)의 차동증폭 기 (DIAP)의 Ref Level로서 입력한다. Ref Level과 멀티플렉서(MPX)로부터의 출력된 판독 데이터를 차동증폭기(DIAP)로 비교하여, 각 메모리 셀(MC)에 저장된 데이터가 1인지 0인지를 식별하고, 판독 동작이 실행된다.
<제 3실시예>
제 1실시예에서는 전류제어장치로서 FET를 이용한 경우를 나타내었고, 제 2실시예에서는 전류제어장치로서 다이오드를 이용한 경우를 나타냈다. 제 3실시예에 있어서는 전류제어장치로서 FET 대신에 양극성 트랜지스터(이하, BPT라 칭함)를 이용하는 경우를 나타낸다.
도 35는 본 발명에 따른 메모리 어레이의 구성을 설명하는 도면이다. 메모리 셀(MC)을 2 ×2 매트릭스로 배치하여 메모리 어레이를 형성한 상태를 나타낸다. 메모리 셀(MC)는 전류제어장치(Qc) 및 가변저항기(Rc)의 조합으로 형성된다. 전류제어장치(Qc)는 BPT로 형성된다(이하, BPT로 형성된 전류제어장치(Qc)를 BPT Qc라 칭함). BPT Qc는 가변저항기(Rc)를 통해 흐르는 전류를 제어하도록 가변저항기(Rc)의 전류경로와 직렬로 접속된다. 이 메모리 셀(MC)는 1개의 전류제어장치(양극성 트랜지스터)(Qc)와 1개의 가변저항기(Rc)의 조합이기 때문에, 1T1R형 메모리 셀라 칭한다.
BPT Qc의 컬렉터를 공통접속부(Vs)(공통전위부(Vs))에 공통으로 접속하고, BPT Qc의 베이스를 행방향에서 공통으로 접속하여, 단어선(W1, W2)을 형성한다. BPT Qc의 이미터를 각 가변저항기(Rc)의 한 쪽 단자에 접속하고, 가변저항기(Rc)의 다른 쪽 단자를 열방향에서 공통으로 접속하여, 비트선(B1, B2)을 형성한다. 이런 식으로, 메모리 어레이를 형성한다. 매트릭스 영역의 공통접속부(Vs)는 각 그룹에 대해 전위가 설정되도록 필요한 만큼 적정 그룹들로 나눌 수도 있다. PNP 트랜지스터를 BPT로서 이용하지만, NPN 트랜지스터를 이용할 수도 있다. 또한, BPT는 우수한 전류제어성을 가지기 때문에, 정확한 저항제어가 가능하고, 신뢰성이 높은 메모리 장치를 얻을 수 있다.
비트선(B2)과 단어선(W1)의 교점에 배치된 메모리 셀(MCa)을 선택하는 경우를 예로, 각 동작 모드의 인가전압의 예를 이하 설명한다. 인가전압은 기본적으로는 다이오드를 이용한 제 2실시예의 경우와 동일하다. NPN 트랜지스터를 이용한 경우에는 바이어스(bias) 극성 등을 필요한 만큼 변경할 필요가 있다. 기본적인 동작은 제 2실시예에서 설명한 내용과 동일하고, 상세한 설명은 생략한다. 또한, 공통접속부(Vs)는 접지전위(0V)를 가진다.
(기록 동작)
기록 전압으로서, 예를 들면 5V를 선택 비트선(B2)에 인가하고, 선택 단어선 (W1)에는 0V를 인가한다. 가변저항기(Rc)에 기록 전류가 흐르도록, BPT Qc의 이미터와 베이스 사이에 순방향 바이어스를 인가한다. 또한, 비선택 비트선(B1)에 0V를 인가하고, 비선택 단어선(W2)에는 기록 전압과 동일한 5V를 인가하여, 비선택 메모리 셀에서의 누설 전류의 발생을 방지하고, 누설 전류로 인한 기록 디스터브를 방지한다.
(리셋 동작)
선택 비트선(B2)에는 리셋 전압으로서 적정 전압(예를 들면, 1V)를 인가하 고, 선택 단어선(W1)에는 0V를 인가한다. 가변저항기(Rc)에 리셋 전류가 흐르도록 BPT Qc의 이미터와 베이스 사이에 순방향 바이어스를 인가한다. 또한, 비선택 비트선(B1)에는 0V를 인가하고, 비선택 워드선(W2)에는 리셋 전압과 동일한 전압을 인가하여, 비선택 메모리 셀에서의 누설 전류의 발생을 방지하고, 누설 전류로 인한 리셋 디스터브를 방지한다.
(판독 동작)
선택 비트선(B2)에는 판독 전압으로서 예를 들면 2∼3V를 인가하고, 선택 단어선(W1)에는 0V를 인가한다. 가변저항기(Rc)에 판독 전류가 흐르도록 BPT Qc의 이미터와 베이스 사이에 순방향 바이어스를 인가한다. 또한, 비선택 비트선(B1)에는 0V를 인가하고, 비선택 워드선(W2)에는 판독 전압 이상의 전압을 인가하여, 비선택 메모리 셀에서의 누설 전류의 발생을 방지하고, 누설 전류로 인한 판독 디스터브를 방지한다.
도 36a∼도 36c는 본 발명에 따른 메모리 어레이의 구조를 개략적으로 나타내는 설명도이다. 도 36a는 도 35의 메모리 어레이를 나타내는 개략 평면도이고, 동일 부분에는 동일한 부호를 부여했다. 도 36b는 도 36a의 화살표 bb 방향으로 본 개략 단면도이다. 도 36c는 도 36a의 화살표 cc 방향으로 본 개략 단면도이다. 도 36a에 있어서, 단어선(W1, W2)은 서로 적정 간격을 두도록 행방향에서 평행하게 형성되어 있다. 비트선(B1, B2)은 단어선(W1, W2)과 교차하고 서로 적정 간격을 두도록 열방향에서 형성되어 있다. 단어선(W1, W2)과 비트선(B1, B2)의 교점에 메모리 셀(MC)이 형성된다. 각 메모리 셀(MC)에는, 기판(도시 안됨) 상에 형성된 단어선(W1, W2) 상에 중첩된 비트선(B1, B2)이 형성된 각 부분에 가변저항기(Rc)가 중첩되도록 형성된다.
도 36b에 있어서, 기판형 영역으로서 구성된 BPT Qc의 컬렉터 영역(BPT-C) 상에는 단어선(W2)이 형성된다. BPT Qc는 PNP 트랜지스터이기 때문에, 컬렉터 영역(BPT-C)은 P형 전도성(conductivity)을 가지고, 예를 들면, P형 실리콘 기판 등으로 형성된다. 기판형 컬렉터 영역(BPT-C)은 공통접속부로서 기능한다. 단어선(W2) 및 베이스 영역(BPT-B)은 컬렉터 영역(BPT-C) 상에 N(N+) 전도성 확산층을 형성함으로써 각각 구성된다. 메모리 셀(MC)에 있어서, 단어선(W2)은 베이스 영역(BPT-B)으로서도 이용된다. BPT Qc의 이미터 영역(BPT-E)은, 베이스 영역(BPT-B) 상에 P(P+) 전도성 확산층을 형성함으로써 구성된다. 서로 인접한 이미터 영역(BPT-E) 사이에는 절연층(isolation layer)(STI, Shallow Trench Isolation)이 필요한 만큼 형성되어 이미터 영역(BPT-E)을 서로 격리한다. 각 이미터 영역(BPT-E)과 각 비트선(B1, B2)의 사이에는 가변저항기(Rc)가 형성된다. 가변저항기(Rc)와 이미터 영역(BPT-E)의 사이, 가변저항기(Rc)와 각 비트선(B1, B2) 사이에는 콘택트 금속(M)이 형성된다. 콘택트 금속(M)으로서는, 예를 들면, 백금(Pt), 이리듐 등을 이용할 수 있다. 서로 인접한 메모리 셀(MC) 사이에는 절연층(ISO)(Isolation)이 필요한 만큼 형성되어 메모리 셀(MC)을 서로 격리한다. 다른 관점으로, 도 36c는 도 36b과 동일하고, 그 상세한 설명은 생략한다.
본 발명은 본 발명의 주요 특성의 정신을 벗어나지 않고 여러 형태로 실현될 수도 있기 때문에, 상기 설명된 본 실시예들은 한정되지 않는다. 본 발명의 목적은 첨부된 청구의 범위에 의해 규정되고, 모든 변경은 청구의 범위 내에서 이루어진다.
상술한 바와 같이, 본 발명에 따른 메모리 셀은, 기판형 컬렉터 영역(BPT-C)으로 확산된 확산층으로 형성된 단어선을 베이스 영역(BPT-B)으로도 이용할 수 있다. 또한, 베이스 영역(BPT-B)으로 확산된 확산층으로 형성된 이미터 영역(BPT-E)을 형성하기 때문에, 베이스 영역(BPT-B)과 이미터 영역(BPT-E)을 기판형 컬렉터 영역(BPT-C)에 대해 수직이 되도록 형성할 수 있다. 또한, 이미터 영역(BPT-E) 상에 적층되도록 가변저항기를 형성하기 때문에, 횡방향의 치수(평면 패턴형상)을 극한까지 축소할 수 있기 때문에, 대용랑 메모리 장치에 적합한 메모리 셀을 구성할 수 있다.
BPT Qc가 NPN 트랜지스터인 경우에는, 컬렉터 영역(BPT-C)을 N형으로, 베이스 영역(BPT-B)을 P(P+)형으로, 이미터 영역(BPT-E)을 N(N+)형으로 할 수 있다. 또한, P형 실리콘 기판 상에 NPN 트랜지스터를 형성할 수도 있다.
도 35, 도 36a∼도 36c에 도시된 메모리 셀(메모리 어레이)에 대한 제 1실시예 및 제 2실시예에 따른 주변 회로와 동일한 주변회로를 접속하여 기억장치를 구성할 수 있다. 즉, 단어선(W1, W2)을 선택하기 위한 행디코더를 워드선(W1, W2)에 접속하고, 비트선(B1, B2)에는 비트선(B1, B2)을 선택하기 위한 열디코더를 접속하고, 열디코더에는 메모리 셀의 메모리 데이터를 판독하기 위한 판독 회로를 접속한다. 이러한 구성으로, 제 1실시예 및 제 2실시예 따른 효과와 동일한 효과를 가지 는 메모리 장치를 얻을 수 있다.
상술한 바와 같이, 본 발명에 의하면, 페로브스카이트 구조를 가지는 박막재료로 만들어진 가변저항기를 포함하는 메모리 셀이 1T1R형 또는 1D1R형으로서 구성된다. 메모리 셀은 매트릭스 형상으로 배치되어 메모리 어레이를 형성한다. 상기 액세스 방법을 이용하여, 메모리 어레이를 비휘발성 메모리 장치로서 작용할 수 있고 리셋 및 판독 동작을 랜덤 액세스(1비트 단위에서의 동작)로 실행할 수 있다.
또한, 본 발명은, 저전압에서 동작가능하고, 고집적화될 수 있는 메모리 셀을 제공할 수 있고, 또한, 메모리 셀을 포함하는 메모리 어레이(메모리 장치)를 제공할 수 있다. 또한, 메모리 셀이 액세스될 때인접한 메모리 셀로의 누설 전류의 발생이 방지될 수 있도록 주변회로가 구성되어, 높은 신뢰도와 유용성을 가지는 메모리 장치를 실현할 수 있다. 또한, 기록, 리셋, 및 판독 동작은 각각 100ns 이하의 고속으로 실행될 수 있다. 또한, 메모리 장치는 승압회로 또는 검증 동작을 필요로 하지 않는다.

Claims (16)

  1. 기록동작과 리셋동작 사이에서 그 가변저항기를 통해 흐르는 전류의 방향을 변환하는 것에 의해 변환되도록 동작되는 저항값을 가지는 가변저항기; 및
    상기 가변저항기를 통해 흐르는 전류를 제어하는 전류제어장치를 포함하는 것을 특징으로 하는 메모리 셀.
  2. 제 1항에 있어서, 상기 전류제어장치는 전계효과 트랜지스터인 것을 특징으로 하는 메모리 셀.
  3. 제 1항에 있어서, 상기 전류제어장치는 다이오드인 것을 특징으로 하는 메모리 셀.
  4. 제 1항에 있어서, 상기 전류제어장치는 양극성 트랜지스터인 것을 특징으로 하는 메모리 셀.
  5. 제 2항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 셀.
  6. 제 3항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 셀.
  7. 제 4항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 셀.
  8. 매트릭스로 배치된 복수의 메모리 셀로 형성된 메모리 장치에 있어서,
    기록동작과 리셋동작 사이에서 그 가변저항기를 통해 흐르는 전류의 방향을 변환하는 것에 의해 변환되도록 동작되는 저항값을 가지는 가변저항기 및 가변저항기를 통해 흐르는 전류를 상기 기록동작, 상기 리셋동작 및 판독동작에 있어서 제어하도록 배치된 전계효과 트랜지스터를 각각 포함하는 메모리 셀;
    상기 전계효과 트랜지스터의 게이트를 상기 매트릭스의 행방향에서 공통으로 접속하는 단어선;
    상기 전계효과 트랜지스터의 소스들을 상기 행방향에서 공통으로 접속하는 소스 드라이브선; 및
    상기 각 가변저항기의 한 쪽 단자를 상기 매트릭스의 열방향에서 공통으로 접속하는 비트선을 포함하고,
    상기 전계효과 트랜지스터의 드레인을 상기 가변저항기의 다른 쪽 단자에 접속하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서, 상기 단어선은 상기 단어선을 선택하는 행디코더에 접속되고,
    상기 비트선은 상기 비트선을 선택하는 열디코더에 접속되며,
    상기 열디코더에는 상기 메모리 셀로부터 메모리 데이터를 판독하기 위한 판 독 회로가 접속되어 있는 것을 특징으로 하는 메모리 장치.
  10. 매트릭스로 배치된 복수의 메모리 셀로 형성된 메모리 장치에 있어서,
    기록동작과 리셋동작 사이에서 그 가변저항기를 통해 흐르는 전류의 방향을 변환하는 것에 의해 변환되도록 동작되는 저항값을 가지는 가변저항기 및 가변저항기를 통해 흐르는 전류를 상기 기록동작, 상기 리셋동작 및 판독동작에 있어서 제어하도록 배치된 다이오드를 각각 포함하는 메모리 셀;
    상기 다이오드의 양극(anode)을 상기 매트릭스의 행방향에서 공통으로 접속하는 단어선; 및
    상기 각 가변저항기의 한 쪽 단자를 상기 매트릭스의 열방향에서 공통으로 접속하는 비트선을 포함하고,
    상기 다이오드의 음극은 상기 가변저항기의 다른 쪽 단자에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서, 상기 단어선은 상기 단어선을 선택하는 행디코더에 접속되고,
    상기 비트선은 상기 비트선을 선택하는 열디코더에 접속되며,
    상기 열디코더에는 상기 메모리 셀로부터 메모리 데이터를 판독하기 위한 판독 회로가 접속되어 있는 것을 특징으로 하는 메모리 장치.
  12. 매트릭스로 배치된 복수의 메모리 셀로 형성된 메모리 장치에 있어서,
    기록동작과 리셋동작 사이에서 그 가변저항기를 통해 흐르는 전류의 방향을 변환하는 것에 의해 변환되도록 동작되는 저항값을 가지는 가변저항기 및 가변저항기를 통해 흐르는 전류를 상기 기록동작, 상기 리셋동작 및 판독동작에 있어서 제어하도록 배치된 양극성 트랜지스터를 각각 포함하는 메모리 셀;
    상기 양극성 트랜지스터의 컬렉터를 공통으로 접속하는 공통 접속부;
    상기 양극성 트랜지스터의 베이스를 상기 매트릭스의 행방향에서 공통으로 접속하는 단어선;
    상기 각 가변저항기의 한 쪽 단자를 상기 매트릭스의 열방향에서 공통으로 접속하는 비트선을 포함하고,
    상기 양극성 트랜지스터의 이미터는 상기 가변저항기의 다른 쪽 단자에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  13. 제 12항에 있어서, 상기 단어선은 상기 단어선을 선택하는 행디코더에 접속되고, 상기 비트선은 상기 비트선을 선택하는 열디코더에 접속되며, 상기 열디코더에는 상기 메모리 셀로부터 메모리 데이터를 판독하기 위한 판독 회로가 접속되어 있는 것을 특징으로 하는 메모리 장치.
  14. 제 9항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 장치.
  15. 제 11항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 장치.
  16. 제 13항에 있어서, 상기 가변저항기는 페로브스카이트 구조의 저항체를 가지는 것을 특징으로 하는 메모리 장치.
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