CN1482682A - 存储单元和存储设备 - Google Patents

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Abstract

本申请公开了一种具有用作存储元件的可变电阻器的存储单元，及公开了一种包括所述存储单元的存储设备。可变电阻器由具有钙钛矿结构的薄膜材料(如PCMO)或者同类材料制成。因而存储单元可以在低电压下操作且可以高度集成。存储单元MC由电流控制装置和可变电阻器结合形成。场效应晶体管、二极管或者双极性晶体管用作电流控制装置。电流控制装置与可变电阻器的电流通路串连，以便控制流过所述可变电阻器的电流。

Description

存储单元和存储设备
技术领域
本发明涉及存储单元和存储设备。
背景技术
人们提出了一种通过施加一个或者更多个短的电脉冲来改变由具有钙钛矿结构的薄膜材料，特别是超巨磁致电阻(CMR)材料或者高温超导(HTSC)材料制成的薄膜和实体的电特性的方法。所述电脉冲的电场强度及其电流密度应足以改变所述材料的物理状态，并且它们具有充分低的能量，以便不致于破坏材料。这样的电脉冲可以是正的或者负的。通过重复施加多个电脉冲，可以进一步改变所述材料的特性。
这类传统的技术在诸如美国专利No.6,204,139中有公开。图29和30中的曲线图均示出了传统技术中施加的脉冲数与电阻值之间的关系。图29示出传统技术中作用在CMR薄膜上的脉冲数与CMR薄膜的电阻值之间的关系，其中所述CMR薄膜生长在金属衬底上的。在这种情况中，施加了47个幅度均为32V、脉宽均为71ns的脉冲。在这些条件下，如曲线图中所示，电阻值变化了大约一个数量级。
此外，在图30中，脉冲应用条件改变了，即施加了168个幅度均为27V、脉宽均为65ns的脉冲。在这些条件下，如曲线图中所示，电阻值变化了大约五个数量级。
图31和32中的曲线图示出了传统技术中对脉冲极性的依赖关系。图31示出了在施加具有+12V和-12V的脉冲的情况下脉冲数与电阻值之间的关系。此外，图32示出了在连续施加+51V和-51V的脉冲之后测量电阻值的情况下脉冲数与电阻值之间的关系。如图31和32所示，施加数次正脉冲使电阻值降低后接着连续施加负脉冲，这样可以增加电阻值(最后到达饱和状态)。由此想到可以将其应用在存储设备上，其中将施加正脉冲的时间设为复位状态，将施加负脉冲的时间设为写状态。
在上述传统实例中，将具有上述特性的CMR薄膜排列成阵列，以形成存储设备。图33是根据传统技术的存储器阵列结构的透视图。在图33中所示的存储器阵列中，底部电极26形成在衬底25上，可变电阻器27、上电极28形成在底部电极26上，其中每个所述可变电阻器27构成一位。导线29连接至上电极28，其中所述上电极28对应每一位，即对应每个可变电阻器27，写脉冲作用在导线29上。另外，在读的情况中，电流从连接至对应每一位的上电极28的导线29中读出。
然而，每个图31和32中所示的CMR薄膜电阻值的变化大约是两倍。这样似乎电阻值之间的变化太小，不能区别开复位状态和写状态。另外，由于作用在这种CMR薄膜上的电压高，所以这种薄膜不适合用于希望在低压下操作的存储设备中。
在这个结果的基础上，本发明的申请者通过使用诸如PCMO(Pr0.7Ca0.3MnO3)等CMR材料并施加一个或者更多个电脉冲可以获得新特性，其中所述CMR材料具有与美国专利No.6,204,139中结构相同的钙钛矿结构。换句话说，通过施加大约±5V的低压脉冲，可以获得薄膜材料的电阻值从几百欧姆变化至1兆欧的特性。此外，申请人还申请了一个专利，该专利从概念上示出一种读/写电路系统，该读/写电路系统就是通过使用所述CMR材料形成存储器阵列而获得的。
然而，在图33所示的存储器阵列中，导线连接至对应每一位的电极上，在写操作时通过该导线施加写使用脉冲。此外，在读操作时，电流从连接至对应每一位的电极上的导线中读出。因此，可以估计薄膜材料的特性，但也存在着这样的问题：不能提高用作存储设备的阵列的集成程度。
另外，当实施写、读和复位操作时，所有的操作都是由来自存储设备外部的输入信号控制。与传统存储设备不同，该存储设备的写、读和复位操作不是由存储设备内部控制。
图34是传统存储器阵列的结构实例的电路图。PCMO材料制成的可变电阻器Rc设置为4×4矩阵，从而形成存储器阵列10。每个可变电阻器Rc的一个端子连接至字线W1至W4中的一条字线上，一个端子连接至一条线，每个可变电阻器Rc的另一个端子连接至位线B1至B4中的一条位线，一个端子连接至一条线。外围电路32设在存储器阵列10的附近。位传送晶体管34连接至位线B1至B4中的一条位线，一个晶体管连接至一条位线，从而形成至反相器38的通路。负载晶体管36连接在位传送晶体管34和反相器38之间。通过这个结构，可以在存储器阵列10的每个可变电阻器Rc上实施读和写操作。
在该传统的存储器阵列中，可以以低压操作存储器。然而，这样会形成至邻近被访问存储单元的存储单元的漏电流通路，因而在读操作时不能正确地计算电流值(读干扰)。此外，在写操作时，至邻近单元的漏电流也会产生，从而产生不能正确实施写操作的危险(写干扰)。
例如，在读操作的情况中，为了读选定存储单元中的可变电阻器Rca的电阻值，电源电压Vcc施加在字线W3上，0V(地)施加在位线B2上，其他的位线B1、B3和B4以及其他字线W1、W2和W4为空。通过导通位传送晶体管34a，可以形成箭头A1所示的电流通路，从而可以读电阻值。然而，在邻近可变电阻器Rca的可变电阻器Rc上也形成了箭头A2和A3所示的电流通路，这样就不可能只读出选定存储单元中的可变电阻器Rca的电阻值(读干扰)。
发明内容
考虑到这些情况，本发明的目的是提供一种存储单元，该存储单元包括：用作存储元件的可变电阻器，该可变电阻器具有由薄膜材料(例如PCMO)或者同类材料制成的电阻体，其中所述薄膜材料或者同类材料具有钙钛矿结构，及提供一种包括所述存储单元的存储设备。包括作为存储元件的所述可变电阻的存储单元和包括所述存储单元的存储设备可以在低压下操作且可以高度集成。
此外，本发明的另一个目的是提供一种装配有存储外围电路的存储设备，在存储单元被访问时，所述存储外围电路可以避免流入邻近的存储单元的漏电流的产生。
根据本发明的存储单元的特征在于：该存储单元包括可变电阻器和控制流过可变电阻器的电流的电流控制装置。根据本发明的存储单元的特征在于：电流控制装置是场效应晶体管。根据本发明的存储单元的特征在于：电流控制装置是二极管。根据本发明的存储单元的特征在于：电流控制装置是双极性晶体管。
根据本发明的存储设备包括：多个存储单元，每个存储单元包括可变电阻器和用来控制流过可变电阻器的电流的场效应晶体管，多个存储单元排列成矩阵；字线，所述字线沿矩阵的行方向公共连接场效应晶体管的栅极；源极驱动线，所述源极驱动线沿矩阵的行方向公共连接场效应晶体管的源极；及位线，所述位线沿矩阵的列方向公共连接每个可变电阻器的一个端子，其中场效应晶体管的漏极连接至可变电阻器的另一个端子上。
根据本发明的存储设备包括：多个存储单元，每个存储单元包括可变电阻器和用来控制流过可变电阻器的电流的二极管，多个存储单元排列成矩阵；字线，所述字线沿矩阵的行方向公共连接二极管的正极；及位线，所述位线沿矩阵的列方向公共连接每个可变电阻器的一个端子，其中二极管的负极连接至可变电阻器的另一个端子上。
根据本发明的存储设备包括：多个存储单元，每个存储单元包括可变电阻器和用来控制流过可变电阻器的电流的双极性晶体管，多个存储单元排列成矩阵；公共连接部分，所述公共连接部分用来公共连接双极性晶体管的集电极；字线，所述字线沿矩阵的行方向公共连接双极性晶体管的基极；及位线，所述位线沿矩阵的列方向公共连接每个可变电阻器的一个端子，其中双极性晶体管的发射极连接至可变电阻器的另一个端子上。
在根据本发明的存储设备中，字线连接至用来选择字线的行向译码器上，位线连接至用来选择位线的列向译码器上，读出电路连接至列向译码器，以从存储单元中读存储数据。
在本发明中，由于存储单元包括可变电阻器和用来控制流过可变电阻器的电流的电流控制装置，所以可以获得结构简单的存储单元，从而可获得适用于大容量存储设备的存储单元。
在本发明中，由于存储单元排列成矩阵以形成存储器阵列，其中每个所述存储单元均包含可变电阻器和用来控制流过可变电阻器的电流的电流控制装置，且由于诸如列向译码器等的外围电路与存储器阵列集成，所以可以获得适用于大容量存储的存储设备。
参考附图，通过以下的详细描述，本发明的以上和其他目的和特性将更加清楚。
附图说明
图1A是根据本发明的存储器阵列的电路图；
图1B是图1A的布局模式的示意平面图；
图1C是沿图1B的箭头bb的示意剖视图；
图2是根据本发明的存储单元的写操作的电路图；
图3是根据本发明的所述存储单元的所述写操作的电路图；
图4是根据本发明的存储单元的复位操作的电路图；
图5是根据本发明的所述存储单元的所述复位操作的电路图；
图6是根据本发明的存储单元的读操作的电路图；
图7是根据本发明的所述存储单元的所述读操作的电路图；
图8是根据本发明的所述存储单元的所述读操作的电路图；
图9是根据本发明的所述存储单元的外围电路的布局的电路图；
图10是根据本发明的所述存储单元的外围电路的布局的电路图；
图11是根据本发明的所述存储单元的外围电路的布局的电路图；
图12A是访问位线电位供给驱动器的实例的电路图；
图12B是图12A的时序图；
图13是源极电压应用驱动器和位线电位供给驱动器的实例的电路图；
图14是复位操作的另一种访问方法的电路图；
图15是复位操作的又一种访问方法的电路图；
图16是写、复位和读操作的简图；
图17是写、复位和读操作的简图；
图18是写、复位和读操作的简图；
图19是根据本发明的存储单元的外围电路的布局方块图；
图20是用作对比的闪速存储器的外围电路的布局方块图；
图21A是根据本发明的存储器阵列的示意平面图(电路图)；
图21B是沿图21A的箭头bb的示意剖视图；
图21C是沿图21A的箭头cc的示意剖视图；
图22是根据本发明的存储单元的写操作的电路图；
图23是根据本发明的所述存储单元的写操作的电路图；
图24是根据本发明的存储单元的复位操作的电路图；
图25是根据本发明的所述存储单元的复位操作的电路图；
图26是根据本发明的存储单元的读操作的电路图；
图27是根据本发明的所述存储单元的读操作的电路图；
图28是根据本发明的所述存储单元的读操作的电路图；
图29是曲线图，示出了传统技术中施加的脉冲数与电阻值之间的关系；
图30是曲线图，示出了传统技术中施加的脉冲数与电阻值之间的关系；
图31是曲线图，示出了传统技术中对脉冲极性的依赖关系；
图32是曲线图，示出了传统技术中对脉冲极性的依赖关系；
图33是根据传统技术的存储器阵列结构的透视图；
图34是传统存储器阵列的结构实例的电路图；
图35示出了根据本发明的存储器阵列的结构；
图36A是图35所示的存储器阵列的示意平面图；
图36B是沿图36A的箭头bb的示意剖视图；及
图36C是沿图36A的箭头cc的示意剖视图。
具体实施方式
以下将参考附图详细描述根据本发明的存储设备(和存储单元)。在本发明中，存储单元(存储器阵列)均由作为存储元件的可变电阻器形成，其中所述可变电阻器具有由CMR材料(例如PCMO)的薄膜制成的电阻体，当如上所述施加低压脉冲时，所述可变电阻器的电阻值会变化大约两个数量级。此外，示出了用于实施存储单元(存储器阵列)的写、读和复位操作的专用存储器外围电路。本领域的技术人员当然可以理解：根据本发明的存储设备(和存储单元)与存储器外围电路一起集成在半导体衬底(例如硅)上，且所述存储设备(和存储单元)可以作为半导体设备(半导体存储设备)进行操作。
可变电阻器由薄膜材料(例如PCMO，更具体地，Pr0.7Ca0.3MnO3)或者具有上述特性的同类材料制成。可变电阻器与用来控制流过可变电阻器的电流的电流控制装置结合，以形成根据本发明的存储单元。[实施例1]
图1A至1C是根据本发明的存储设备(存储单元和存储器阵列)的结构的说明图。图1A是根据本发明的存储器阵列的电路图。图1B是图1A的布局模式的示意平面图。图1C是自图1B的箭头bb看去的示意剖视图。在图1C中，省略了示出剖面的斜线(这种省略也用在其他剖视图中)。
MC表示存储单元(以下也称为单元)。电流控制装置Qc和可变电阻Rc结合形成MC。场效应晶体管(FET，以下也称为Tr)用作电流控制装置Qc(以下由场效应晶体管形成的电流控制装置Qc也称为Tr Qc)。Tr Qc与可变电阻器Rc的电流通路串联，以便控制流过可变电阻器Rc的电流。由于所述存储单元MC由一个电流控制装置(场效应晶体管)Qc和一个可变电阻器Rc结合形成，所以可以称为1T1R型存储单元。
示出了存储单元MC排列成2×2矩阵以形成存储器阵列的结构。TrsQc(其中Trs中的“s”表示多个场效应晶体管)的栅极沿矩阵的行方向公共连接，从而形成字线W1和W2。Trs Qc的源极公共连接，从而形成源极驱动线SD。每个Trs Qc的漏极均连接至每个可变电阻器Rc的一个端子上，可变电阻器Rc的另一个端子沿矩阵的列方向公共连接，从而形成位线B1和B2。结果，形成存储器阵列。因此，在存储器阵列中(多个存储单元MC形成的矩阵)，字线W1和W2及源极驱动线SD沿行方向延伸，而位线B1和B2沿列方向延伸。
当在源极驱动线SD设在5V、字线W1设在0V、字线W2设在5V、位线B1设在5V及位线B2设在0V的情况下，形成如箭头A所示的电流通路，由此在可变电阻器Rc上产生电位差，可变电阻器Rc的电阻值可以改变。源极驱动线SD由PN层(耗散层)形成。字线W1和W2由GP线(多晶硅配线)形成。位线B1和B2由GP线(多晶硅配线)或者金属导线形成。可变电阻器Rc由PCMO薄膜形成，并设置在Tr Qc的漏极上，位线B1和B2设置在PCMO薄膜上。接触金属层形成在PCMO薄膜与位线B1和B2的连接部分及PCMO薄膜与Trs Qc的连接部分上。例如，铂(Pt)、铱等等可以用作接触金属层。
另外，字线W1和W2连接至行向译码器(未示出)上，信号根据需要从行向译码器作用至字线W1和W2上，从而选定了字线W1和W2。位线B1和B2连接至列向译码器(未示出)上，信号根据需要从列向译码器作用至位线B1和B2上，从而选定了位线B1和B2。
下面将会描述存储器阵列的操作方法。当存储器阵列未激活时(在预充电状态下)，0V(地电平)施加在所有的位线B1和B2上，并且0V施加在所有的字线W1和W2上。此外，0V也施加在所有的源极驱动线SD上，其中所述源极驱动线SD用来将源极电压供至在各个存储单元中的Trs Qc上。(写操作)
图2和3是根据本发明的存储单元的写操作的电路图。图2示出存储器阵列区域，图3示出列向译码器。图2的位线B2、B4、B6和B8延伸并连接至图3的位线B2、B4、B6和B8上。
将存储单元MC排列成8×4的矩阵而形成存储器阵列。正如图1的情况一样，形成位线B1至B8、字线W1至W4及源极驱动线SD1和SD2。源极驱动线SD1和SD2分别连接至源极电压应用驱动器SDC1和SDC2上。
列向译码器CD包括：Trs E0、E1、E2和E3的Tr群组和Trs F0、F1、F2和F3的选择晶体管群组及相类似群组。每个Trs E0、E1、E2和E3的一个端子连接至位线B2、B4、B6和B8中的一条位线上，每个Trs E0、E1、E2和E3的另一个端子连接至具有电位Vdd的电位线CDBH上。每个Trs F0、F1、F2和F3的一个端子连接至位线B2、B4、B6和B8中的一条位线上，每个Trs F0、F1、F2和F3的另一个端子连接至电位线CDBL上(通过Tr Qcd施加0V)。不用说，列向译码器CD也同样连接至位线B1、B3、B5和B7上。Trs E0、E1、E2和E3及Trs F0、F1、F2和F3由列向地址信号(线)CDS2、CDS4、CDS6和CDS8控制。此外，输入至Trs E0、E1、E2和E3的信号的反相信号输入至Trs F0、F1、F2和F3。
为了对选定存储单元MCa实施写操作(提高存储单元MCa中可变电阻器Rc的电阻值)，0V施加在连接至选定存储单元MCa中的可变电阻器Rc的位线B2上。对于其他位线B1和B3至B8，施加Vdd(例如3V；这同样适用于下面的描述)。此外，2Vdd+ΔV(6+1＝7V)施加在连接至被访问存储单元MCa中Tr Qc的栅极的字线W2上，从而减少了由于存储单元MCa中的Tr Qc而产生的压降。此外，0V施加在连接至非选定存储单元MC的字线W1、W3和W4上，从而断开了Trs Qc。
通过驱动源极电压应用驱动器SDC1(导通Tr Qsd1，以便输出Vdd)，Vdd(3V)施加在源极驱动线SD1上，即连接至选定存储单元MCa的源极。此外，通过断开源极电压应用驱动器SDC2(通过断开Tr Qsd2，以便不输出Vdd)，没有电压施加在连接至非选定存储单元MC的源极上。
在这样的输入条件中，只形成一条如箭头A所述的从源极驱动线SD1通过选定存储单元MCa中的Tr Qc至位线B2的电流通路，从而电压可以施加在选定存储单元MCa中的可变电阻器Rc上，并且可以在可变电阻器Rc上实施写操作(存储单元中的可变电阻值被升高)。换句话说，由于在选定存储单元MCa中的可变电阻器Rc上获得了接近Vdd(3V)的电位差，所以可变电阻器Rc的电阻值从几百欧姆升至大约1兆欧。通过这样一系列的操作，写操作仅在选定存储单元MCa中实施。
这时，应该考虑不要在非选定存储单元MC中的每个可变电阻器Rc上产生电位差且不要改变在非选定存储单元MC中的每个可变电阻器Rc上的电阻值。为了这个目的，在列向译码器CD中的Trs E1、E2和E3由列向地址信号(线)CDS4(禁止)、CDS6(禁止)和CDS8(禁止)导通，从而将Vdd(3V)施加在位线B4、B6和B8上。另一方面，在已输入的列向地址信号CDS2(使能)的基础上，连接至位线B2的Tr E0断开，其中所述位线B2连接至选定存储单元MCa上，从而导通选定的TrF0，通过箭头A指示的电流通路位线B2的电位变为电位线CDBL的电位，即变为0V。通过导通Tr Qcd，为电位线CDBL提供电位。通过施加在Tr Qcd上的0V脉冲获得0V的电位线CDBL的电位。通过如上所述设定每个电位，可以防止对邻近选定存储单元MCa的单元的不正确的写(写干扰)。(复位操作)
图4和5是根据本发明的存储单元的复位操作的电路图。图4示出存储器阵列区域，图5示出列向译码器。电路结构本身与图2和3中所示的电路结构相类似。相同的代码指示相同的部件，省略对电路结构的详细解释。
为了复位选定存储单元MCa中可变电阻器Rc的电阻值，2Vdd(6V)施加在位线B2上，其中所述位线B2连接至选定存储单元MCa中的可变电阻器Rc上。2Vdd(6V)通过Tr F0由电位线CDBL供给。电位线CDBL的电位由2Vdd的脉冲获得，其中所述2Vdd施加在Tr Qcd上以导通TrQcd。此外，2Vdd+ΔV(6+1＝7V)施加在字线W2上，所述字线W2连接至选定存储单元MCa中的Tr Qc的栅极上，在其他字线W1、W3和W4上，维持着未激活状态后保持的0V应用状态。
通过驱动源极电压应用驱动器SDC1(通过导通Tr Qsd1，以便输出Vdd)，Vdd(3V)施加在源极驱动线SD1上，其中所述源极驱动线SD1连接至选定存储单元MCa中的Tr Qc的源极上。此外，通过将Vdd施加在非选定位线B1和B3至B8上，采取反措施使每个非选定存储单元中的可变电阻器Rc上不产生电势差。换句话说，正象以上解释的情况一样，通过使用列向地址信号(线)CDS4、CDS6和CDS8导通列向译码器CD中的Trs E1、E2和E3，将Vdd(3V)从电位线CDBH施加在位线B4、B6和B8(图5)上。另一方面，在已输入的列向地址信号CDS2的基础上，连接至位线B2的Tr E0断开，其中所述位线B2连接至选定存储单元MCa上，从而将选定的Tr F0导通。因此，位线B2的电位通过箭头A所示的电流通路设置为电位线CDBL的电位2Vdd。
在这种输入条件下，只形成了一条箭头A所示的从位线B2通过选定存储单元MCa中的Tr Qc至源极驱动线SD1的电流通路，这样电压可以施加在选定存储单元MCa中的可变电阻器Rc上，并可以实施可变电阻器Rc的复位操作(电阻值的减少)。通过从所述位线B2施加2Vdd，可变电阻值Rc的电阻值降至几百欧姆。通过这样一系列的操作，仅在选定存储单元MCa中实施对于写数据的复位操作。(读操作)
图6、7和8是根据本发明的存储单元的读操作的电路图。图6示出存储器阵列区域，图7示出列向译码器和读出电路部分，图8示出参考用存储单元阵列，参考用列向译码器和读出电路部分。电路结构基本与图2至5中所示的电路结构相类似。相同的代码指示相同的部件，省略对它们的详细解释。读出电路RC包括多路复用器MPX、差动放大器DIAP、读出短路电路SCRead，等等。
当这样的存储器阵列未激活(在预充电状态中)时，0V(地电平)施加在所有的位线B1至B8上，并且0V施加在所有的字线W1至W4上，正如写操作的情况一样。
接着，0V施加在连接至选定存储单元MCa中的源极驱动线SD1上，Vdd/2(1.5V)或者1.0V施加在位线B2上。Vdd/2由Vdd/2发生电路J2产生，并通过电位线CDBJ2供给。电压2Vdd+ΔV(6+1＝7V)仅施加在字线W2上，其中所述字线W2连接至选定存储单元中的Tr Qc的栅极上。另外，在其他字线W1、W3和W4上，维持预充电状态后保持的0V应用状态。此外，在已输入的列向地址信号(线)CDS2、CDS4、CDS6和CDS8的基础上，0V供给位线B4、B6和B8而不供给连接至选定存储单元MCa上的位线B2上(图7)。0V的供给是通过CDBJ1完成的。因此，通过采取反措施，从而不会产生电位差，且在非选定存储单元中的每个可变电阻器Rc的电阻值不变化。
在已输入的列向地址信号(线)CDS2(使能)、CDS4(禁止)、CDS6(禁止)和CDS8(禁止)的基础上，只有连接至位线B2的Trs E0和G0断开，其中所述位线B2连接至选定存储单元MCa上，列向译码器CD中的其他Trs E1、E2、E3、G1、G2和G3都导通。因此，0V可以从电位线CDBJ1供至位线B4、B6和B8上而不供给连接至选定存储单元MCa的位线B2上。
另外，在已输入的列向地址信号(线)CDS2(使能)、CDS4(禁止)、CDS6(禁止)和CDS8(禁止)的基础上，在连接至电位线CDBJ2的TrsF0、F1、F2和F3中只有Tr F0导通，Vdd/2(1.5)或者1.0V只供至连接至选定存储单元MCa的位线B2上。结果，只形成一条如箭头A所示的从源极驱动线SD1通过选定存储单元中的Tr Qc至位线B2的电流通路，并实施读操作。
下面将描述读时在邻近选定存储单元MCa的存储单元MCb和MCc上的干扰(干扰预防)。由于0V从列向译码器CD供至连接至源极驱动线SD1的存储单元MCb上，其中所述源极驱动线SD1连接至读使用0V驱动电路RDC1上，而所述读使用0V驱动电路RDC1变为激活，所以没有电位差产生，且存储单元MCb中的可变电阻器Rc的电阻值没有改变。另外，在存储单元MCc中，单元中的Tr Qc断开，没有电位差产生，且存储单元MCd中的可变电阻器Rc的电阻值没有改变。另一方面，在连接至其他字线的存储单元中，存储单元中的Trs Qc断开，从而不会在单元中的每个可变电阻器Rc上产生电位差。因此，除被访问单元外，其它存储单元中的可变电阻器Rc的电阻值不会发生变化。换句话说，通过如上所述设定各个电位值，可以防止对邻近选定存储单元MCa的单元的不正确读操作(读干扰)。
利用电阻分配产生参考电位1.5V并将所述参考电位输入至差动放大器中，这样可以使读使用1.5V发生电路J2或者1.0V发生电路产生目标电压，即1.5V或者1.0V。
另外，在读操作中，如图6和7所示，将来自各个位线的输出量输入至读出电路RC中的多路复用器MPX，利用差动放大器DIAP将多路复用器MPX的每个输出值与参考电平进行比较，从而将存储在每个存储单元MC中的数据识别为1或者0。
如上所述，用作差动放大器DIAP的参考值的参考电平由参考用存储单元阵列RefMCA和参考用列向译码器RefCD产生。当访问选定存储单元MCa时，源极驱动线SD1被访问，且访问字线W2，从而同时访问产生参考电平的存储单元RefA0和存储单元RefB0(见图8)。Vdd/2从电位线CDBJ2供至参考用列向译码器RefCD的参考用位线C0和参考用位线C1，从而将存储单元RefA0的数据和存储单元RefB0的数据输出至参考用位线C0和参考用位线C1。
大的电阻值预先设在参考用存储单元阵列RefMCA的一侧，小的电阻值预先设在参考用存储单元阵列RefMCA的另一侧。因此，从存储单元RefA0读出的参考用位线C0具有高电平，从存储单元RefB0读出的参考用位线C1具有低电平。通过短路读出电路RC中的读出短路电路SCRead上的参考用位线C0的信号和参考用位线C1的信号，可以获得这些信号的中间值。所述的电平输出作为读出电路RC中的差动放大器DIAP的参考电平，。利用差动放大器DIAP将参考电平与从多位复用器MPX输出的数据进行比较，从而将存储在每个存储单元MC中的数据识别为1或者0，并实施读操作。
图9、10和11示出根据本发明的存储单元外围电路的布局电路图。示出了存储单元MC的写、复位和读操作所需的各种驱动器的布局。图9示出源极驱动器K1(K1-1，K1-2)和存储器阵列。图10示出列向译码器CD和读出电路RC。图11示出参考用存储单元阵列RefMCA、参考用列向译码器RefCD、访问位线电位供给驱动器K2(访问位线驱动器K2)及源极驱动器(预充电位线驱动器)K1P。电路结构基本与图2至8中所示的电路结构相类似。相同的代码指示相同的部件，省略对它们的详细解释。
源极驱动器K1-1和K1-2分别驱动源极驱动线SD1和SD2。源极驱动线SD1和SD2在写时设置为Vdd，在复位时设置为Vdd，在读时设置为0V。源极驱动器K1也用作图4等中的源极电压应用驱动器。
访问位线电位供给驱动器K2(访问位线驱动器K2)通过电位线CDBK2将写电位、复位电位或者读电位供至选定位线(例如，位线B2)上。电位线CDBK2在写时设置为0V，在复位时设置为2Vdd，及在读时设置为Vdd/2。例如，当访问选定存储单元MCa时，在写操作的情况下，需要将0V供至位线B2上。供给的0V由访问位线电位供给驱动器K2产生。
源极驱动器K1P通过电位线CDBK1P将写电位、复位电位或者读电位供至选定位线上。电位线CDBK1P在写时设置为Vdd，在复位时设置为Vdd，在读时设置为0V。
图12A是访问位线电位供给驱动器(访问位线驱动器K2)的实例的电路图。图12B是12A的时序图。在写操作时，作为写循环，访问位线驱动器的输出设置在0V。这时，复位用和读用驱动器的输出变为浮动的。换句话说，在写操作时，如图12B的时序图所示，信号EW变为高。因此，由延迟图12A中所示的信号EW获得的信号Ewd变为高。因此，写驱动器变为使能，0V自访问位线电位供给驱动器供给。这时，在读操作时变为激活的信号ER和在复位操作时变为激活的信号ERST为低，如时序图所示。在这种情况中，延迟ERST信号获得的延迟信号ERSTd为低，而ERSTdb信号为高，从而使复位驱动器的输出变为浮动的。
另外，由于信号ER为低，读驱动器的输出变为浮动。同样地，在复位操作时提供6V，写用和读用驱动器的输出变为浮动的。此外，正如写操作的情况一样，在读操作时0V供至选定单元的位线上，从而写用和复位用驱动器的输出变为浮动的。
图13是源极电压应用驱动器和位线电位供给驱动器的实例的电路图。在写、复位和读时，源极电压应用驱动器(K1)将电位Vdd供至连接至选定存储单元MCa的源极线上。另外，在写、复位和读时，驱动器(位线电位供给驱动器)将3V供至所有的非选定位线上。换句话说，源极电压应用驱动器也用作位线电位供给驱动器。
图14和15是复位操作的另一种访问方法的电路图。电路结构基本与图2至11中所示的电路结构相类似。相同的代码指示相同的部件，省略对它们的详细描述。(另一个复位操作的解释)
为了复位选定存储单元MCa中的可变电阻器Rc的电阻值，Vdd(3V)施加在位线B2上，其中所述位线B2连接至选定存储单元MCa中的可变电阻器上。另外，Vdd+ΔV(3+1＝4V)施加在字线W2上，其中所述字线W2连接至选定存储单元MCa中的Tr Qc的栅极上。在其他字线W1、W3和W4上，维持非激活状态后保持的0V应用状态。此外，0V施加在源极驱动线SD1上，其中所述源极驱动线SD1连接至选定存储单元中的Tr Qc的源极上。
此外，将0V施加在非选定位线B1和B3至B8上，并采取反措施，以便不会在非选定存储单元中的每个可变电阻器Rc上产生电位差。为了实施这个反措施，如在上述电阻值复位操作中所解释的一样，通过使用列向地址信号(线)CDS4、CDS6和CDS8导通列向译码器CD中的Trs E1、E2和E3，将电位线CDBH的0V施加在位线B4、B6和B8上(图15)。另一方面，在已输入的列向地址信号CDS2的基础上断开连接至位线B2的Tr E0，其中所述位线B2连接至选定的存储单元MCa上，从而导通选定的Tr F0。因此，位线B2的电位通过箭头A所示的电流通路设置为电位线CDBL的电位Vdd。
在这种输入条件下，仅形成一条如箭头A所示的从位线B2经过选定存储单元MCa中的Tr Qc至源极驱动线SD1的电流通路。因此，电压可以施加在选定存储单元MCa中的可变电阻器Rc上，并可以实施可变电阻器Rc的复位操作(电阻值的减少)。通过自这样的位线B2施加Vdd，可变电阻器Rc的电阻值降低至几百欧姆。经这样一系列的操作，仅在选定存储单元MCa中实施了写数据的复位操作。在这种情况下，与上述复位操作的实施例比较，可以省略提供2Vdd的高电压发生电路(升压电路)。读方法与所述方法相类似。
图16、17和18是写、复位和读操作的简图。图16示出源极驱动器K1(K1-1，K2-2)和存储器阵列。图17示出列向译码器CD和读出电路RC。图18示出参考用存储单元阵列RefMCA、参考用列向译码器RefCD、访问位线电位供给驱动器K2(访问位线驱动器K2)和源极驱动器(预充电位线驱动器)K1P。电路结构基本与图2至11及14、15所示的电路结构相类似。相同的代码指示相同的部件，省略它们的详细解释。
源极驱动器K1-1和K1-2分别驱动源极驱动线SD1和SD2。源极驱动线SD1和SD2在写操作时设置为Vdd，在复位时设置为0V，在读时设置为0V。
访问位线电位供给驱动器K2通过电位线CDBK2将写电位、复位电位或者读电位供至选定位线(例如，位线B2)。电位线CDBK2在写时设置位0V，在复位时设置为Vdd，及在读时设置为Vdd/2。
源极驱动器K1P通过电位线CDBK1P将写电位、复位电位或者读电位供至选定位线(例如，位线B2)。电位线CDBK1P在写时设置为Vdd，在复位时设置为0V，及在读时设置为0V。
图19是根据本发明的存储单元外围电路的布局简图。外围电路安排在存储器阵列MA周围，其中所述存储器阵列MA具有排列成矩阵的1T1R型存储单元。外围电路包括将电位施加在存储器阵列MA的源极驱动线(SD1和其同类物)上的行向译码器RD、将电位施加在位线(B1和其同类物)上的列向译码器CD及通过多路复用器MPX和差动放大器DIAP输出列向译码器CD的输出量的读出电路RC，其中在所述差动放大器DIAP中读用参考电平用作参考信号。因此，存储设备不需升压电路。参考电平发生阵列和源极驱动器K1连接至行向译码器RD。诸如1.5V发生电路连接至源极驱动器K1上。访问位线电位供给驱动器K2(访问位线驱动器K2)、源极驱动器(预充电位线驱动器)K1P和参考用列向译码器RefCD连接至列向译码器CD上。
图20是作为对比示出的闪速存储器外围电路的布局简图。该布局简图示出传统技术的实例，其中增加有闪速存储器所需的升压电路LUC和检验电路VFC。在传统的闪速存储器中，在写操作时需要将大约10V的高电压施加在存储单元的栅极电极上。另外，在写数据擦除(复位)操作时，需要将大约-9V的负电压供至存储单元的栅极电极上。因此，在图20中的简图中，需要为源极驱动器K1提供升压电路LUC，以在写操作时提供大约10V电压及在擦除操作时提供大约-9V电压。
与传统技术相比，根据本发明的1T1R型存储单元可以在大约2至5V的低电源电压下实施写、复位和读操作，其中所述1T1R型存储单元包括具有钙钛矿结构的电阻体的可变电阻器。因此，如图19所示，可以去除传统所需的升压电路LUC，从而简化了外围电路并获得低功耗。此外，根据本发明的具有钙钛矿结构的1T1R型存储单元无需检验操作，从而如图19所示不需要检验电路VFC。
在传统的闪速存储器中，为了在写操作之后判断所希望的阈值电压是否写入选定的存储单元中，需要使用读出电路读出选定存储单元中的数据，且需要判断写入的数据是否正确(检验操作)。因此，在写操作之后总是需要实施检验操作，这样写操作变得极慢。如果检验操作之后，发现写数据不正确，需要再次实施写操作和检验操作。
然而，在根据本发明的1T1R型存储单元中，其中具有钙钛矿结构电阻体的可变电阻器用作存储元件，存储单元中的电阻值在一个写或者复位操作周期中改变，可以获得稳定的变化，从而不需要检验操作。换句话说，通过检验操作的数量简化了写和复位操作序列。[实施例2]
在根据实施例2的存储单元中，具有电阻体的可变电阻器用作存储元件，其中所述电阻体由薄膜材料PCMO或者同类材料制成，代替实施例1中的FET，使用了PN结二极管(以下称为二极管)。图21A至21C示出了根据本发明的存储设备(存储器阵列)的结构。图21A是根据本发明的存储器阵列的示意平面图(电路图)。图21B是从图21A中的箭头bb看去的示意剖面图。图21C是从图21A中的箭头cc看去的示意剖面图。使用作为存储元件的可变电阻器形成存储单元(和存储器阵列)。可变电阻器具有由薄膜CMR材料(例如，PCMO)制成的电阻体。
通过在字线W1至W5和位线B1至B5的交叉点处形成存储单元，可以实现有意义的小型化，其中每个所述存储单元均包括二极管和可变电阻器。二极管的正极沿行方向公共连接在字线W1至W5上。每个二极管的负极连接至每个可变电阻的一个端子上，可变电阻器的另一个端子沿列向公共连接至位线B1至B5上。通过上述的连接，形成存储器阵列。在图中，字线W2和位线B4的交叉点(覆盖在实线上的虚线示出的宽度)上的存储单元作为被访问存储单元K。在这种情况下，形成了5×5＝25的存储单元。由于这样的存储单元是一个二极管和一个可变电阻器的结合体，所以称为1D1R型存储单元。另外，为了作参考，示出了写操作和复位操作时施加在字线W1至W5和位线B1至B5上的电压值。
字线W1至W5和位线B1至B5通常由多晶体硅形成。在图21B中，形成了从每个字线W1至W5通过每个二极管的PN结和PCMO形成的可变电阻器至位线B4的电流通路。在图21C中，形成了从字线W2通过每个二极管的PN结和PCMO形成的可变电阻器至每个位线B1至B5的电流通路。接触金属层形成在PCMO薄膜和位线B1至B5的连接部分及PCMO薄膜和二极管的连接部分。诸如铂(Pt)、铱等等可以用作接触金属层。
以下将描述如上所述形成的存储器阵列的操作方法。(写操作)
图22和23是根据本发明的存储单元的写操作的电路图。通过将2V施加在可变电阻器的端子上，可以实施根据本发明的可变电阻器的写操作。此外，下面将描述使用包括二极管的存储器阵列的情况，其中所述每个二极管具有2V的反相击穿电压。当这样的存储器阵列未激活(在预充电状态中)时，0V施加在所有B1至B8的位线上，0V也施加在所有的W1至W6的字线上。为了实施选定存储单元MCa的写操作(为了升高选定存储单元MCa中可变电阻器的电阻值)，将2V施加在位线B2上，其中所述位线B2连接至选定存储单元MCa中的可变电阻器上，及将0V施加在其他位线B1和B3至B8上。另外，-2V施加在字线W2上，其中所述字线W2连接至选定存储单元MCa中的二极管上，0V施加在其他的字线W1和W3至W6上。字线W1至W6的电位由字线电压应用驱动器WDC1至WDC6确定(部分示出)。
在这样的输入条件下，如图22中所示，仅形成一条如箭头A所示的从位线B2通过可变电阻器和选定存储单元中的二极管(施加了反相电压)至字线电压应用驱动器WDC2的电流通路，从而可以将电压施加在选定存储单元MCa中的可变电阻器上，并可以在可变电阻器上实施写操作(存储单元中的可变电阻值升高)。
此外，在这样的条件下，从连接至选定存储单元MCa上的位线B2施加2V电压，并将-2V施加在连接至选定存储单元上的字线W2上，从而使可变电阻值升高大约1兆欧。通过这样一系列的操作，仅在选定的存储单元上实施了写操作。
此外，必须考虑使除选定存储单元MCa中的可变电阻器外的可变电阻器的电阻值不变，必须考虑使除选定存储单元MCa中的可变电阻器外的每个可变电阻器之间不产生电位差。
因此，通过导通所有的Trs E1、E2和E3(图23中示出的列向译码器CD中)，可以将0V施加在非选定位线B4、B6和B8(图23)上。另外，在已输入的列向地址信号(线)CDS2、CDS4、CDS6和CDS8的基础上，仅仅将用来选定连接至选定存储单元MCa上的位线B2的Tr E0断开，从而导通将2V供至位线B2(C)的Tr F0。其他提供给Trs F1、F2和F3的2V断开，从而使2V不供至其他位线B4、B6和B8。结果，在选定存储单元MCa上产生4V电位差。然而，由于这里假设二极管的反相击穿电压为2V，所以2V提供在选定存储单元MCa中的可变电阻器的端子上。在这样的条件下，可变电阻值升高至大约1兆欧。
Trs E0、E1、E2、E3、F0、F1、F2和F3由列向地址信号(线)CDS2、CDS4、CDS6和CDS8以与实施例1中相同的方法控制，省略对所述方法的详细解释。(复位操作)
图24和25是根据本发明的存储单元的复位操作的电路图。为了复位选定存储单元MCa中可变电阻器的电阻值，将4.5V施加在字线W2上，其中所述字线W2连接至选定存储单元MCa中的二极管上。另外，2V施加在非选定其他字线W1、W3至W6上。至字线W1到W6的电压应用由字线电压应用驱动器WDC1到WDC6(部分示出)来实施。2V应用状态在位线B2上保持，其中所述位线B2连接至选定存储单元MCa中的可变电阻器上。通过将4V施加在其他位线B1和B3至B8上，在非选定存储单元中的二极管的反相上产生2V的电位差。然而，由于反相击穿电压是2V或者更大，所以没有电流流动。如在上述电阻值复位操作中解释的一样，当列向译码器CD中的Tr E1、E2和E3导通时，4V提供在除选定的位线B2外的位线B4、B6和B8(图25)上。另外，在已输入的列向地址信号(线)的基础上，仅仅断开用来选定位线B2的Tr E0，其中所述位线B2连接至选定的存储单元MCa上，从而导通将2V供至位线B2上的Tr F0。
在这样的输入条件下，仅形成一条如箭头A所示的从字线W2通过二极管和选定存储单元MCa中的可变电阻器至位线B2的电流通路，从而在存储单元中的可变电阻器的端子上产生2V的电位差，并可以实施可变电阻器的复位操作(电阻值减少)。通过从所述字线W2提供4.5V，在可变电阻器的端子上产生大约2V(通过减正向电压的Vf量获得大约2V)的电位差。因此，可变电阻器的电阻值降低至几百欧姆。通过这样一系列的操作，写数据的复位操作仅在选定的存储单元MCa上实施。
当在最初可变电阻值相对大的情况下，第一次实施上述写操作时可变电阻值降低。另外，当在可变电阻值相对小的情况下，第一次实施上述复位操作时可变电阻值升高。这样，可变电阻值的升高或者降低依赖于可变电阻值的初始大小。换句话说，当起初可变电阻值大时，首先实施上述写和复位操作中任一操作时降低可变电阻值。另外，当起初可变电阻值小时，首先实施上述写和复位操作中任一操作时升高可变电阻值。(读操作)
图26、27和28是根据本发明的存储单元的读操作的电路图。当形成存储单元的存储器阵列未激活(在预充电状态中)时，正像写操作的情况一样，0V(地电平)施加在所有的位线B1至B8上，0V施加在所有的字线W1至W6上。另外，2V施加在连接至选定存储单元MCa的字线W2上，0V施加在位线B2上。此外，在其他字线W1和W3至W6上维持预充电状态之后保持的0V应用状态。进一步地，在已输入的列向地址信号(线)CDS2、CDS4、CDS6和CDS8的基础上，2V施加在除连接至选定存储单元MCa上的位线B2外的位线B4、B6和B8(图27)上。因此，不会产生电位差，且除选定存储单元MCa中的可变电阻器外的每个可变电阻器上的电阻值不会变化。
除漏极电流应用驱动器之外，2V发生电路J、读使用1.5V驱动电路(未示出；在其非激活时的G1)、读使用1.5V驱动电路(未示出；在其非激活时的G2)等等为字线W1至W6而设置。
如图27所示，在已输入的列向地址信号(线)CDS2、CDS4、CDS6和CDS8的基础上，只有连接至位线B2的Tr E0断开，其中所述位线B2连接至选定存储单元上，在列向译码器CD中的其他Trs E1、E2和E3都导通。因此，2V发生电路产生的2V可以提供至除连接至选定存储单元MCa的位线B2外的位线B4、B6和B8上。另外，在已输入的列向地址信号(线)CDS2、CDS4、CDS6和CDS8的基础上，只有用来将0V提供至位线B2上的Tr F0导通，且0V只提供至连接至选定存储单元MCa的位线B2上。结果，如图24所示，只形成一条如箭头A所示的从字线W2通过二极管和选定存储单元中的可变电阻器至位线B2的电流通路，且实施读操作。
由于2V如图26和27所示从列向译码器CD提供至连接在字线W2的存储单元MCb上，其中所述字线W2连接至激活的读使用2V驱动电路上，所以没有电位差产生，且在存储单元MCb中的可变电阻器的端子上电阻值没有变化。另外，在存储单元MCc中，连接至存储单元MCc中的二极管上的字线W1的电位为0V，位线B2的电位变为0V，从而没有电流通路形成，电阻值也没有改变。因此，除被访问的选定存储单元MCa外的存储单元中的可变电阻器的电阻值没发生变化。
用作差动放大器DIAP的参考值的参考电平由参考用存储单元阵列RefMCA和参考用列向译码器RefCD产生。当访问选定存储单元MCa时，用来产生参考电平的存储单元RefA0和存储单元RefB0同时被访问。另外，如图28所示，0V提供至参考用列向译码器RefCD的参考用位线C0和参考用位线C1上，从而使存储单元RefA0的数据和存储单元RefB0的数据输出至参考用位线C0和参考用位线C1上。
如上所述，大电阻值预先设在参考用存储单元阵列RefMCA的一侧，小电阻值预先设在参考用存储单元阵列RefMCA的另一侧。因此，从存储单元RefA0读的参考用位线C0具有低电平，从存储单元RefB0读的参考用位线C1具有高电平。通过在读出电路RC中的读出短路电路SCRead上短路参考用位线C0的信号和参考用位线C1的信号，获得这些信号的中间值。所述电平被输入用作读出电路RC中的差动放大器DIAP的参考电平。通过差动放大器DIAP将参考电平与从多路复用器MPX输出的读出数据进行比较，从而将存储在每个存储单元中的数据识别为1或者0，并实施读操作。[实施例3]
在实施例1中，示出了FET用作电流控制装置的情况，在实施例2中，示出二极管用作电流控制装置的情况。在实施例3中，示出双极性晶体管(以下也称为BPT)代替FET用作电流控制装置的情况。
图35是根据本发明的存储器阵列的结构视图。图中示出存储单元MC排列成2×2矩阵以形成存储器阵列的状态。存储单元MC由电流控制装置Qc和可变电阻器Rc联合形成。电流控制装置Qc由BPT(以下BPT形成电流控制装置也称为BPT Qc)形成。BPT Qc与可变电阻器的电流通路串联连接，以便控制流过可变电阻器Rc的电流。由于该存储单元MC是一个电流控制装置(双极性晶体管)Qc和一个可变电阻器Rc的结合，所以该存储单元MC称为1T1R型存储单元。
BPTs Qc(BPTs中“s”表示多个BPT)的集电极公共连接至公共连接部分Vs(公共电位部分Vs)上，BPTs Qc的基极沿行方向公共连接，从而形成字线W1和W2。每个BPTs Qc的发射极连接至每个可变电阻器Rc的一个端子上，可变电阻器Rc的另一个端子沿列方向公共连接，从而形成位线B1和B2。这样，形成存储器阵列。矩阵区域中的公共连接部分Vs可以在需要时分成群组，以便为每个群组设置电位。虽然PNP晶体管用作BPT，也可以使用NPN晶体管。另外，由于BPT具有优良的电流控制特性，可以做到精确的电阻控制，并可以获得高度可靠的存储设备。
以下将描述每个操作模式中的应用电压实例，其中使用了选设置在位线B2和字线W1之间的交叉点上的存储单元MCa作实例的情况。应用电压基本与使用二极管的实施例2中的应用电压相类似。当在使用NPN的情况中，偏压极性等特性根据需要要改变。由于基本操作与实施例2中解释的基本操作相类似，所以省略他们的详细解释。另外，公共连接部分Vs具有地电位(0V)。(写操作)
作为写电压，诸如5V施加在选定位线B2上，0V施加在选定字线W1上。正向偏压施加在BPT Qc的发射极和基极之间，以便写电流流至可变电阻器Rc。此外，0V施加在非选定位线B1，与写电压相同的5V施加在非选定字线W2上，从而防止在非选定存储单元中产生漏电流，并防止由漏电流引起的写扰动。(复位操作)
作为复位电压，合适的电压(诸如1V)施加在选定的位线B2上，0V施加在选定的字线W1上。正向偏压施加在BTP Qc的发射极和基极之间，以便复位电流流至可变电阻器Rc。此外，0V施加在非选定位线B1，与复位电压一致的电压施加在非选定字线W2上，从而防止在非选定存储单元上产生漏电流，并且防止由漏电流引起的复位扰动。(读操作)
作为读电压，诸如2至3V施加在选定的位线B2上，0V施加选定字线W1上。正向偏压施加在BPT Qc的发射极和基极之间，以便读电流流至可变电阻器Rc。此外，0V施加在非选定位线B1上，与读电压一致或者更大的电压施加在非选定字线W2上，从而防止在非选定存储单元上产生漏电流，并且防止由漏电流引起的读扰动。
图36A至36C是根据本发明的存储器阵列的结构的示意性解释视图。图36A是图35的存储器阵列的示意平面图，其中相同的代码指示相同的部件。图36B是从图36A中的箭头bb看去的示意剖视图。图36C是从图36A中的箭头cc看去的示意剖视图。在图36A中，字线W1和W2沿行方向并联形成，从而使两者间具有合适的距离。位线B1和B2形成在列方向，从而与字线W1和W2交叉，并且两位线之间具有合适的距离。存储单元MC形成在字线W1和W2和位线B1和B2的所有交叉点上。在每个存储单元MC中，形成的可变电阻器Rc被覆盖在每个这样的部分上：在所述部分中，位线B1和B2覆盖在形成在衬底(未示出)上的字线W1和W2上。
在图36B中，字线W2形成在BPT Qc的集电极区域BPT-C上，其中所述BPT Qc构造为衬底状区域。由于BPT Qc是PNP晶体管，集电极区域BPT-C具有P型电导率并由诸如P型硅衬底或者同类物形成。衬底状集电极区域BPT-C用作公共连接部分。通过在集电极区域BPT-C上形成N(N+)导电耗散层构成字线W2和基极区域BPT-B。在存储单元MC中，字线W2也用作基极区域BPT-B。通过在基极区域BPT-B上形成P(P+)导电耗散层构成BPT Qc的发射极区域BPT-E。根据需要在彼此邻近的发射极区域BPT-E之间形成绝缘层STI(浅沟绝缘)，以使发射极区域BPT-E彼此绝缘。可变电阻器Rc形成在每个发射极区域BPT-E和每个位线B1和B2之间。接触金属层M形成在可变电阻器Rc和发射极区域BPT-E之间，接触金属层M也形成在可变电阻器Rc和每个位线B1和B2之间。例如，铂(Pt)、铱等等可以用作接触金属层M。绝缘层ISO(绝缘)根据需要形成在彼此邻近的存储单元MC之间，以使存储单元MC之间彼此绝缘。在图36C中，除了示出在图36B中的字线W2外还示出了字线W1。在其他方面，图36C与图36B相类似，省略它的详细描述。
如上所述，在根据本发明的存储单元中，由耗散层扩散至衬底状集电极区域BPT-C上形成的字线也可以用作基极区域BPT-B。另外，由于发射极区域BPT-E由扩散至基极区域BPT-B的耗散层形成，所以可以形成基极区域BPT-B和发射极区域BPT-E，这样就与衬底状集电极区域BPT-C相垂直。另外，由于形成的可变电阻器覆盖在发射极区域BPT-E上，所以可以将横向(平面图案形状)的尺寸减小至极限限制，从而构造适用于大容量存储设备的存储单元。
在BPT Qc是NPN晶体管的情况中，集电极区域BPT-C应该是N型，基极区域BPT-B应该是P(P+)型，发射极区域BPT-E应该是N(N+)型。也可以在P型硅衬底上形成NPN晶体管。
通过将与根据实施例1和2的外围电路相类似的外围电路连接至图36A至36C中所示的存储单元(存储器阵列)上，可以构成存储设备。换句话说，用来选择字线W1和W2的行向译码器连接至字线W1和W2，用来选择位线B1和B2的列向译码器连接至位线B1和B2，用来读存储单元中的存储数据的读出电路连接至列向译码器。通过这种结构，可以获得具有与根据实施例1和2的效果相同的效果的存储设备。
如上所述，根据本发明，包括可变电阻器的存储单元的结构为1T1R型或者1D1R型，其中所述可变电阻器由具有钙钛矿结构的薄膜材料制成。存储单元排列成矩阵以形成存储器阵列。通过使用上述的访问方法，存储器阵列用作固定存储设备且可以通过随机访问(在1位单元中的操作)实施复位和读操作。
另外，本发明可以提供一种存储单元，该存储单元可以在低电压下操作且是高度集成，本发明还可以提供一种包括所述存储单元的存储器阵列(存储设备)。另外，外围电路被构造为当访问存储单元时，可以防止至邻近存储单元的漏电流的产生，从而使存储设备高度可靠且有用处。此外，每个写、复位和读操作可以以100ns或者更小的高速实施。再进一步，存储设备不需要任何升压电路或者检验操作。
在不偏离本发明主要特性的实质的同时，本发明可以以数种形式实施，因此本实施例仅作为解释而并不作为限制，由于本发明的范围是由附加的权利要求限定，而不是由在它们之前的说明书限定，因此所有落入权利要求范围或者等同范围中的改变也包含在权利要求中。

Claims (16)

1.一种存储单元，包括：
可变电阻器；及
电流控制装置，该电流控制装置用来控制流过所述可变电阻器的电流。
2.根据权利要求1所述的存储单元，其特征在于所述电流控制装置是场效应晶体管。
3.根据权利要求1所述的存储单元，其特征在于所述电流控制装置是二极管。
4.根据权利要求1所述的存储单元，其特征在于所述电流控制装置是双极性晶体管。
5.根据权利要求2所述的存储单元，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
6.根据权利要求3所述的存储单元，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
7.根据权利要求4所述的存储单元，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
8.一种由排列成矩阵的多个存储单元形成的存储设备，包括：
所述存储单元，每个所述存储单元包括可变电阻器和用来控制流过所述可变电阻器的电流的场效应晶体管；
字线，该字线沿所述矩阵的行方向公共连接所述场效应晶体管的栅极；
源极驱动线，该源极驱动线沿所述行方向公共连接所述场效应晶体管的源极；及
位线，该位线沿所述矩阵的列方向公共连接每个所述可变电阻器的一个端子，其中
所述场效应晶体管的漏极连接至所述可变电阻器的另一个端子上。
9.根据权利要求8所述的存储设备，其特征在于所述字线连接至用来选择所述字线的行向译码器上，
所述位线连接至用来选择所述位线的列向译码器上，及
读出电路连接至所述列向译码器，以从所述存储单元中读取存储数据。
10.一种由排列成矩阵的多个存储单元形成的存储设备，包括：
所述存储单元，每个所述存储单元包括可变电阻器和用来控制流过所述可变电阻器的电流的二极管；
字线，该字线沿所述矩阵的行方向公共连接所述二极管的正极；及
位线，该位线沿所述矩阵的列方向公共连接每个所述可变电阻器的一个端子，其中
所述二极管的负极连接至所述可变电阻器的另一个端子上。
11.根据权利要求10所述的存储设备，其特征在于所述字线连接至用来选择所述字线的行向译码器上，
所述位线连接至用来选择所述位线的列向译码器上，及
读出电路连接至所述列向译码器上，以从所述存储单元中读取存储数据。
12.一种由排列成矩阵的多个存储单元形成的存储设备，包括：
所述存储单元，每个所述存储单元包括可变电阻器和用来控制流过所述可变电阻器的电流的双极性晶体管；
用来公共连接所述双极性晶体管的集电极的公共连接部分；
字线，该字线沿所述矩阵的行方向公共连接所述双极性晶体管的基极；
位线，该位线沿所述矩阵的列方向公共连接每个所述可变电阻器的一个端子，其中
所述双极性晶体管的发射极连接至所述可变电阻器的另一个端子上。
13.根据权利要求12所述的存储设备，其特征在于所述字线连接至用来选择所述字线的行向译码器上，所述位线连接至用来选择所述位线的列向译码器上，及读出电路连接至所述列向译码器以从所述存储单元中读取存储数据。
14.根据权利要求9所述的存储设备，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
15.根据权利要求11所述的存储设备，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
16.根据权利要求13所述的存储设备，其特征在于所述可变电阻器具有钙钛矿结构的电阻体。
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