CN102157197A - 一种链式相变存储器结构 - Google Patents

一种链式相变存储器结构 Download PDF

Info

Publication number
CN102157197A
CN102157197A CN201110126447XA CN201110126447A CN102157197A CN 102157197 A CN102157197 A CN 102157197A CN 201110126447X A CN201110126447X A CN 201110126447XA CN 201110126447 A CN201110126447 A CN 201110126447A CN 102157197 A CN102157197 A CN 102157197A
Authority
CN
China
Prior art keywords
effect transistor
phase
field effect
change memory
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110126447XA
Other languages
English (en)
Inventor
蔡道林
陈后鹏
宋志棠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN201110126447XA priority Critical patent/CN102157197A/zh
Publication of CN102157197A publication Critical patent/CN102157197A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种链式相变存储器结构,所述链式相变存储器结构包括至少两个串联的相变存储单元；所述相变存储单元包括场效应晶体管以及相变电阻存储单元，所述场效应晶体管的源端和漏端分别和相变电阻存储单元的两端相连；场效应晶体管的源端和其相邻的场效应晶体管的漏端相连形成场效应晶体管链；一个块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接。在读写过程中，由于没有选通的存储单元的场效应晶体管处于开启状态，从而使对应的相变单元两端为短路状态，而且是接地的。没有选通的存储单元的相变材料两端为接地状态，从而可以消除位线串扰带来的影响。

Description

一种链式相变存储器结构
技术领域
本发明涉及半导体存储器的集成电路设计领域，且更具体而言涉及一种相变存储器的结构。
背景技术
相变存储器单元是基于20世纪60年代末70年代初提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器单元可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材，其研究热点也就围绕器件工艺展开。器件的物理机制研究包括如何减小器件料等。相变存储器单元的基本原理是用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻实现信息的写入、擦除和读出操作。
相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。
相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号：擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“1”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“1”态的转换；读操作，当加一个对相变材料的状态不会产生影响的很弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。
对于每个存储器单元具有相变存储电阻和一个晶体管的一种读写相变存储器。选中单元的字线或位线会影响相同位线或字线上的另外电阻单元电阻的变化，在此情况下有可能破坏位线或字线的所存储的信息。因此对于未选中的电阻单元，在电阻单元两侧保持相同的电位是有必要的。
发明内容
本发明为解决现有技术中存在的问题，从相变存储器的存储结构出发，提出一种新型的链式相变存储器结构，实现稳定的读写。
一种链式相变存储器结构，所述链式相变存储器结构包括至少两个串联的相变存储单元；所述相变存储单元包括场效应晶体管以及相变电阻存储单元，所述场效应晶体管的源端和漏端分别和相变电阻存储单元的两端相连；场效应晶体管的源端和其相邻的场效应晶体管的漏端相连形成场效应晶体管链；一个块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接。
优选地，所述块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接是指该场效应晶体管链的一端通过块选择晶体管接位线BL，另一端接地。
优选地，相变存储单元的选中，通过关闭各个的场效应晶体管上的栅极信号和开启其它相变存储单元上与各个的场效应晶体管并联的晶体管上的栅极信号来实现的。
优选地，所述链式相变存储器结构包括八个串联的相变存储单元。
在一存储器阵列中，当块选择晶体管导通时，漏极端耦合至存储器阵列的一条位线。链式相变存储器中的每一字选择晶体管均与一相变电阻存储元件并联，该相变电阻存储元件用于存储给定的状态，以表示一预期的存储状态。每一存储晶体管的控制栅极均提供对读取和写入操作的控制。块选择晶体管的控制栅极通过其漏极端控制对存储模块单元的访问。
静态时，所有的MOS管导通，将相变电阻短接，从而避免了外界干扰，很好的保护了电阻所存数据。当对一模块内一被寻址的存储晶体管进行读取及在编程过程中进行验证时，为其控制栅极提供一适当的电压。同时，通过在其控制栅极上施加充足的电压，使模块内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地建立一自各存储晶体管源极至该模块的漏极端的导电路径。而未被寻址的单元中相变电阻仍然处于短接状态，数据不会受到破坏。每个相变单元存储一位字节的信息。这一位信息的读写是通过改变应用在相变电阻上的电压或电流来实现的。在读的时候，一个较低电压应用在相变电阻上读出电流的大小。在写入的时候，一个脉冲电压或电流应用在相变电阻上改变电阻的阻值，从而实现了信息的存储写入。
在读写过程中，由于没有选通的存储单元的场效应晶体管处于开启状态，从而使对应的相变单元两端为短路状态，而且是接地的。所以没有选通的存储单元的相变材料两端为接地状态，从而可以消除位线串扰带来的影响。
下文将进一步详细说明本发明的各个方面及实施例。
附图说明：
图1是本发明中相变存储器的单元结构；
图2是本发明链式相变存储器的结构示意图；
图3是本发明链式相变存储器的工作状态结构示意图。
具体实施方式
为进一步阐明本发明的实质性特点和显著的进步，下面通过实施例描述本发明：
一种链式相变存储器结构，所述链式相变存储器结构包括至少两个串联的相变存储单元；所述相变存储单元包括场效应晶体管以及相变电阻存储单元，所述场效应晶体管的源端和漏端分别和相变电阻存储单元的两端相连；场效应晶体管的源端和其相邻的场效应晶体管的漏端相连形成场效应晶体管链；一个块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接。
本发明主要在于，与各自相变存储器单元的相变电阻串联一个专门控制的晶体管，以此方式减小或清除未被选中存储器单元上的，由于选中单元的读写所产生的干扰脉冲。
图1为相变存储器的单元结构。相变存储器单元由晶体管T和相变单元R串联而成，相变单元一端接位线BL，另一端接晶体管的漏端，晶体管的另一端接地，晶体管的栅端有字线WL控制。
图2为链式相变存储器结构的一实施例。它以具有8个串联相变存储器单元的存储器块形式来表示。8个相变存储器单元的串联电路是通过经块控制线BS可控制的块选择晶体管MS与位线BL连接的。
静态时，块选择晶体管MS关闭，而所有的选择管导通。在此情况下，8个存储器单元的串联电路是通过经块控制线BS可控制的块选择晶体管MS与位线BL连接的。所有的8个串联存储器单元是具有一个相变单元，并且并联了其栅极与字线连接的一个晶体管。以相应的方式在另外7个单元中安排其它的相变单元以及其它的的晶体管。
这些相变单元和晶体管可由经其它的字线WL0，WL1，WL2，WL3，WL4，WL5，WL6，WL7控制的。位线BL是经块选择晶体管MS和各自相变存储电阻对应的晶体管组成的串联电路与典型的操作电流或电压的节点连接。晶体管具有一个共同的衬底接头。
图3为对存储单元进行选择读写的实施例。通过块控制线BS上的相应信号可以读出位线BL上的所选择块的单元。如果对单元cell3进行读写的话，块选择线BS和字线WL0、WL1、WL2、WL4、WL5、WL6、WL7为高电平信号，各自对应的晶体管导通，通过这些晶体管跨接未选择的单元，即跨接相变电阻的各自串联电路。而WL3为低电平信号，对应的晶体管关闭。位线BL是经块选择晶体管MS，经cell3的电阻单元以及经导电的晶体管与地gnd相连的。
在一存储器阵列中，当选择晶体管导通时，漏极端耦合至存储器阵列的一条位线。链式相变存储器中的每一字选择晶体管均与一相变电阻存储元件并联，该相变电阻存储元件用于存储给定的状态，以表示一预期的存储状态。每一存储晶体管的控制栅极均提供对读取和写入操作的控制。选择晶体管的控制栅极通过其漏极端控制对存储模块单元的访问。
静态时，所有的MOS管导通，将相变电阻短接，从而避免了外界干扰，很好的保护了电阻所存数据。当对一模块内一被寻址的存储晶体管进行读取及在编程过程中进行验证时，为其控制栅极提供一适当的电压。同时，通过在其控制栅极上施加充足的电压，使模块内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地建立一自各存储晶体管源极至该模块的漏极端的导电路径。而未被寻址的单元中相变电阻仍然处于短接状态，数据不会受到破坏。每个相变单元存储一位字节的信息。这一位信息的读写是通过改变应用在相变电阻上的电压或电流来实现的。在读的时候，一个较低电压应用在相变电阻上读出电流的大小。在写入的时候，一个脉冲电压或电流应用在相变电阻上改变电阻的阻值，从而实现了信息的存储写入。
在读写过程中，由于没有选通的存储单元的场效应晶体管处于开启状态，从而使对应的相变单元两端为短路状态，而且是接地的。所以没有选通的存储单元的相变材料两端为接地状态，从而可以消除位线串扰带来的影响。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种链式相变存储器结构，其特征在于：所述链式相变存储器结构包括至少两个串联的相变存储单元；所述相变存储单元包括场效应晶体管以及相变电阻存储单元，所述场效应晶体管的源端和漏端分别和相变电阻存储单元的两端相连；场效应晶体管的源端和其相邻的场效应晶体管的漏端相连形成场效应晶体管链；一个块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接。
2.根据权利要求1所述的相变存储器，其特征在于：所述块选择晶体管与其相邻的场效应晶体管的漏端连接控制该场效应晶体管链与外部的连接是指该场效应晶体管链的一端通过块选择晶体管接位线BL，另一端接地。
3.根据权利要求1所述的相变存储器，其特征在于：相变存储单元的选中，通过关闭各个的场效应晶体管上的栅极信号和开启其它相变存储单元上与各个的场效应晶体管并联的晶体管上的栅极信号来实现的。
4.如权利要求1所述的一种链式相变存储器结构，其特征在于：所述链式相变存储器结构包括八个串联的相变存储单元。
CN201110126447XA 2011-05-17 2011-05-17 一种链式相变存储器结构 Pending CN102157197A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110126447XA CN102157197A (zh) 2011-05-17 2011-05-17 一种链式相变存储器结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110126447XA CN102157197A (zh) 2011-05-17 2011-05-17 一种链式相变存储器结构

Publications (1)

Publication Number Publication Date
CN102157197A true CN102157197A (zh) 2011-08-17

Family

ID=44438632

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110126447XA Pending CN102157197A (zh) 2011-05-17 2011-05-17 一种链式相变存储器结构

Country Status (1)

Country Link
CN (1) CN102157197A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021092942A1 (zh) * 2019-11-15 2021-05-20 江苏时代全芯存储科技股份有限公司 内存单元及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482682A (zh) * 2002-06-25 2004-03-17 ������������ʽ���� 存储单元和存储设备
US7298640B2 (en) * 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482682A (zh) * 2002-06-25 2004-03-17 ������������ʽ���� 存储单元和存储设备
US7298640B2 (en) * 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021092942A1 (zh) * 2019-11-15 2021-05-20 江苏时代全芯存储科技股份有限公司 内存单元及其制造方法

Similar Documents

Publication Publication Date Title
JP6853611B2 (ja) 複数のメモリ動作を実施するための装置および方法
KR100744114B1 (ko) 상 변화 메모리 장치 및 그 워드라인 구동방법
TWI775484B (zh) 用於支援存取多位階記憶體單元之方法及設備，以及非暫時性電腦可讀媒體
US7463511B2 (en) Phase change memory device using multiprogramming method
CN102057440B (zh) 具有集成位线电容的nand闪存
US10658032B2 (en) Phase-change memory device with drive circuit
US9697896B2 (en) High throughput programming system and method for a phase change non-volatile memory device
JPWO2007141865A1 (ja) 半導体装置及びその製造方法
US9990995B2 (en) Systems having a resistive memory device
US9159393B2 (en) Memory decoding
CN101833992B (zh) 具有冗余存储单元的相变随机存储器系统
CN101339805A (zh) 一种高读取速度、低操作干扰的相变存储单元存储器及其操作方法
CN105931665A (zh) 一种相变存储器读出电路及方法
CN103646668A (zh) 一次性可编程存储器及其编程方法与读取方法
CN100570747C (zh) 相变存储器
CN102157197A (zh) 一种链式相变存储器结构
US7852659B2 (en) Time efficient phase change memory data storage device
CN1811988B (zh) 存储单元阵列偏置方法以及半导体存储器件
CN101958148B (zh) 能消除干扰的相变存储器单元及形成的相变存储器
CN101968973B (zh) 能抑制位线间漏电流的相变存储器电路
CN111028876B (zh) 实现双方向并行数据读取的非挥发存储阵列
CN113948130A (zh) 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法
CN103871463B (zh) 相变存储器阵列堆叠结构及其操作方法
CN101329908A (zh) 高速互补单元相变存储器
CN115631776A (zh) 一种相变存储器单元结构、相变存储器阵列及驱动方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110817