TWI231504B - Memory cell and memory device - Google Patents

Memory cell and memory device Download PDF

Info

Publication number
TWI231504B
TWI231504B TW092117321A TW92117321A TWI231504B TW I231504 B TWI231504 B TW I231504B TW 092117321 A TW092117321 A TW 092117321A TW 92117321 A TW92117321 A TW 92117321A TW I231504 B TWI231504 B TW I231504B
Authority
TW
Taiwan
Prior art keywords
variable resistor
memory
memory cell
bit line
line
Prior art date
Application number
TW092117321A
Other languages
English (en)
Other versions
TW200411661A (en
Inventor
Koji Inoue
Koji Hamaguchi
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200411661A publication Critical patent/TW200411661A/zh
Application granted granted Critical
Publication of TWI231504B publication Critical patent/TWI231504B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Read Only Memory (AREA)

Description

1231504 .、力上，、有+ 5 1伏及—5 1伏之脈衝情況下之脈衝數目與電 阻值之間之㈣。如圖31及32所示，在藉加上正脈衝數次 降低該電阻值後藉連續的加上負脈衝，電阻值可予以增加 (在最後達⑽和之狀態）。此—考慮為對記憶體裝置藉設定 一正脈衝應用時間為-重設狀態及藉設定—負脈衝應用時 間為一寫入狀態是適用的。 上述慣常之實例中，具有上述特徵之c·薄膜被安排在 陣列中以形成一 !己憶裝置。圖33示出按照慣常技術之一 1己憶體陣列配置之-透視圖。在圖33所示之記憶體陣列中 在基板25上形成有一底邵電極26，及可變電阻27，每 一個構成一個位元，且在底部電極26上形成有一上部電極 28。將一接線29連接至用於每一位元之上部電極28上，此 即，用於每一可變電阻27，及對其加上窝入脈衝。此外， 同樣在碩取之情況中，讀取來自連接至用於每一位元之上 部電極28之接線29之電流。 然而，在每一圖31及32中所示之CMR薄膜電阻值之改變 約為兩倍。此種情形看來在電阻值上之改變使重設狀態及 寫入狀態之區別變得太小。此外，由於加至此一CMR薄膜 之電壓為高，用於記憶體裝置之此一薄膜不適合在一低電 壓下操作之要求。 以此一結果為基礎，本發明之應用為藉使用一 CMR材料 ，諸如 PCM〇（Pr.sub.0.7 Ca.sub.0.3 MnO.sub.3)，具有如美 國專利ΝΟ·6,204，139相同之鈣鈦架構，及藉加上一個或多個 電脈衝可獲得新的特徵。換句語說，藉加上約土 5伏低電恩 86335 1231504 脈衝，其中薄膜材料之電阻值之特徵可料自數百歐姆至 約1百萬歐姆之改變。 然而，在圖33之記憶體陣列中，一接線被連接至用於每 一位元之一電極上，且在窝入操作之時間經此一接線加有 一寫入-使用脈衝。而且，在一讀取操作之時間，為讀取來 自連接至用於每一位元之電極之接線之電流。由此，薄膜 材料之特徵可被鑑定，但有一問題即做為一記憶體裝置用 之陣列之積體程度不能提升。
此外，當執行寫入，讀取及重設操作時，所有操作由來 自記憶體裝置之外部之輸出信號來控制。與慣常記憶體裝 置不同，此一記憶體裝置不是使窝入，讀取及重設操作由 記憶體裝置内部來控制之配置。
圖34為示出一慣常之記憶體裝置之一配置實例之一電路 圖。可變電阻Rc由PCMO材料做成被配置在一 4乘4矩陣内， 藉此形成一記憶體陣列10。每一可變電阻以之一個端子被 連接至字線W1至W4之一個上，每一線有一個端子，及其另 一端子被連接至位元線B1至B4，每一線有一個端子。在鄰 近記憶體裝置10處提供有一週邊電路32。一位元通過電晶 體34被連接至位元線B1至B4之一個上，每一線有一個電晶 體，藉此形成至一反相為3 8之一通路。一負載電晶，體3 6被 連接在位元通過電晶體34與反相器38之間。利用此種配置 ，使在記憶體陣列1〇之每一可變電阻Rc上執行讀取及窝入 操作成為可能。 在此一慣常之記憶體陣列中，記憶體可在一低電壓下操 86335 -8 - 1231504 作。然而，會造成被接達之一記憶Μ單元至鄰近之記憶體 單元之漏電電流通路，如此，在讀取操作之時間上之電流 值不能正確的被鑑定（讀取干擾）。進而，在寫入操作之時間 上至鄰近單元之漏電電流亦產生，因此會造成不能正確的 執行寫入操作之危險（寫入干擾）。 在寫入操作之情況中，例如，為了在一所選之記憶體單 元中讀取可變電阻Rea之電阻值，將一電源電壓Vcc加在字 線W3上，將0伏（GND)加至位元線B2，且其他位元線Bl，B3 及B4及其他字線W1，W2及W4做成開路。藉將一位元通過電 晶體34a接通，可得出由箭頭A1所指示之一電流通路，藉此 一電阻值可被讀取。然而，在鄰近可變電阻Rea之可變電阻 Re上亦造成由箭頭A2及A3所示之電流通路，藉此在所選之 記憶體單元中來僅讀該可變電阻Rea之電阻值成為不可能 (讀取干擾）。 【發明内容】 考慮到此種情況，本發明之一目的為提供包含做為記憶 體元件用之可變電阻及具有以一薄膜材料（例如，PCMO)或 具有一鈣鈦架構類似物所製造之一電阻體之一記憶體單元 ，及提供包含有記憶體單元之一記憶體裝置。記憶體單元 包含做為一記憶體元件用之此一可變電阻及包含有記憶體 單元之記憶體裝置可在低電壓上操作並且可為高積體者。 再者，本發明之另一目的為提供配備有記憶體週邊電路 之一記憶體裝置，且為當一記憶體單元被接達時造成無漏 電電流流向鄰近之記憶體單元之一記憶體裝置。 1231504 按照本發明之記憶體單元其特徵為其包含一可變電阻及 用於控制流經該可變電阻之電流之一電流控制裝置。按照 發明之記憶體單元其特徵為該電流控制裝置為一場效電晶 體。按照發明之記憶體單元其特徵為該電流控制裝置為一 二極體。按照發明之記憶體單元其特徵為該電流控制裝置 為一雙極電晶體。 按照本發明之記憶體裝置其包含，每一記憶體單元包含 一可變電阻及用於控制流經可變電阻之電流之一場效電晶 體，在矩陣中安排之多個記憶體單元；用於按矩陣之列方 向連接場效電晶體之閘極成共接之字線；用於按矩陣之列 方向連接場效電晶體之源極成共接之源極驅動線；及用於 按矩陣之行方向連接每一可變電阻成共接之位元線，其中 場效電晶體之汲極被連接至可變電阻之另一端子上。 按照本發明之記憶體裝置其包含，每一記憶體單元包含 一可變電阻及用於控制流經可變電阻之電流之一二極體， 在矩陣中安排之多個記憶體單元；用於按矩陣之列方向連 接二極體成共接之陽極之字線；及用於按矩陣之行方向連 接每一可變電阻成共接之位元線，其中二極體之陽極被連 接至可變電阻之另一端子上。 按照本發明之記憶體裝置其包含，在矩陣中安排之，每 一記憶體單元包含有一可變電阻及用於控制流經可變電阻 之電流之一雙極電晶體之多個記憶體單元；用於連接雙極 電晶體之集極成共接之一共接部分；用於按矩陣之列方向 連接雙極電晶體之基極成共接之字線；及用於按矩陣之行 86335 -10- 万向連接每一可變電阻之一個端子成共接之位元線，其中 雙極電晶體之射極被連接至可變電阻之另一端子上。 按照本發明之記憶體裝置中，字線被連接至用於選擇該 字線I一列解碼器，位元線被連接至用於選擇該位元線之 订解碼器’及一讀出電路被連接至行解碼器以讀取來自 記憶體單元之記憶資料。 在本發明中，·由於記憶體單元，每一個包含一可變電阻 及用於控制流經可變電阻之電流之一電流控制裝置，故可 獲仔具有一簡單架構之一記憶體單元，藉此可獲得適用於 用於一大容量記憶體裝置之一記憶體單元。 在本發明中，由於記憶體單元，每一個包含一可變電阻 及用於控制流經可變電阻之電流之一電流控制裝置，被安 排在-矩陣中以形成—記憶料列，及諸如列解碼器之週 ，，路/且與記憶體睁列成積體，故可達成適合用於一大 客I記憶體之一記憶體裝置。 發明〈上述各點及進—步目的及特點可由賴圖式及以 下詳細說明將可更能了解。 【實施方式】 W本發明之-記憶體裝置（及記憶體單元）藉利用圖式 ΓΓ下予以說明之。在本發明中，每一記憶體單元（記憶 4列)由做為一記憶體元件用之一可變電阻且具有由一 CMR材料（例如，pcivi〇）< _蒎 七！ 厚膜所製造且具有如上述被加 有低電壓脈衝改變約二個數 <〈電阻值之一電阻性體所形 此外，亦示出用於對所示之記憶體單元(記憶雜陣列) 86州 1231504 執行寫入，讀取及重設操作之特定之記憶體週邊電路。當 然熟於此一技藝之士會了解到按照本發明之該記憶體裝； (及i己憶體單元）與記憶體週邊電路可在H體基板（例如 ’碎半導體基板）上積體在-起且可如—半㈣裝置（半” 記憶體裝置）般來操作。 ^ 由-薄膜材料(例如’ PCM0，更特別者，Pr sub 〇 7 Ca.sub.0.3 MnO.sub.3)或具有上述之特徵之類似物所製造 之可變電阻。此一可變電阻與用於控制流經可變電阻之電 机 < 一電流控制裝置結合以形成按照發明之記憶體單元。 【具體實施例1】 圖1A至1C為示出按照本發明之—記憶體裝置（記憶體單 元及記憶體陣列）之配置之解說圖。圖1A為按照本發明之記 憶體陣列之—電路圖。圖1B為示_1A之饰置圖形之—圖 解平面圖。圖1C為圖1B在箭頭bb上所取之一圖解截面圖。 在圖1C中，斜線乃指被取去之截面（此一取去亦適用之其他 截面上）。 MC乃表示一記憶體單元（此後對其他單元亦稱之）。mc 由一電流控制裝置QC與一可變電阻Rc之結合而形成。利用 一場效電晶體（FET，今後以Tr稱之）為一電流控制裝置以 (今後，由場效電晶體形成之電流控制裝置Qc以丁r 稱之） 。Tr Qc與可變電阻rc之電流通路連接成串接以便控制流經 可變電阻Rc之電流。由於此一記憶體單元1^(：乃一電流控制 裝置（場效電晶體）QC及一個可變電阻以之結合，可稱謂一 1T1R型記憶體單元。 86335 -12 - 1231504 其中示出將記憶體單元MC按排在一 2乘2矩陣中以形成 一記憶體陣列之一配置。Trs Qc之閘極按矩陣之列方向被 連接成共接’因此形成字線W1及W 2。T r s Q c之源極被連接 成共接，因此形成一源極驅動線SD。每一個Trs Qc之汲極 被連接至每一可變電阻Rc之一端子上，且可變電阻rc之另 一端子在矩陣之行方向被連接成共接，因此形成位元線B i 及B2。其結果為，一記憶體陣列被形成。如此，在記憶體 陣列中（多個記憶體單元MC所形成之一矩陣），字線wi與 W2及源極驅動線SD在列方向延伸，及位元線…與…在行 方向延伸。 當源極驅動線SD被設定在5伏之情況時，字線w 1被設定 為〇伏，字線W2被設定為5伏，位元線以被設定為5伏，及 位元B2線被設定為〇伏，一電流通路如箭頭a所指被形成， 藉此跨於可變電阻RC產生有一電位差且其電阻值被改變。 由一 PN層（擴散層）形成源極驅動線81：)。由Gp線（多晶矽線） 形成字線W1及W2。由GP線（多晶矽線）或金屬線形成位元線 B1及B2。由PCMO薄膜形成該可變電阻Rc且被配置在心如 之汲極上，及將位元線B丨及B2配置在pcM〇薄膜上。在 PCMO薄膜及位兀線31與]82之連接部分及pCM〇薄膜與丁^ Qc連接部分上形成該接觸金屬層。例如，鉑（pt)，銥，等可 使用來用於接觸金屬層。 此外，字線W1及W2被連接至一列解碼器（未示出），及如 必要可將由列解碼器來之信號加至字線W1及ψ2，藉此選擇 該字線W1及W2。將位元線⑴及的連接至行解碼器（未示幻 86335 -13 - 1231504 ，及如必要可將由行解碼器來之信號加至位元B 1及B2藉此 選擇該位元線B1及B2。 以下將陳述記憶體陣列之操作方法。當記憶體陣列為不 活動（在一預充電狀態），0伏（GND位準）被加至所有位元線 B1及B2，且0伏被加至所有字線W1及W2。此夕卜，0伏亦被 加至所有源極驅動線SD用於在各自之記憶體單元中供給一 源電壓至Trs Qc。 (寫入操作） 圖2及3為顯示用於按照本發明之一記憶體單元之一寫入 操作之電路圖。圖2示出一記憶體陣列區，及圖3示出一行 解碼器。圖2之位元線B2，B4，B6及B8被延伸並連接至圖3 之位元線B2, B4, B6及B8。 藉安排記憶體單元MC在一 8乘4矩陣中形成該記憶體陣 列。正如圖1之情況，形成有位元線B1至B8，字線W1至W4 ，及源極驅動線SD 1及SD2。源極驅動線SD 1及SD2各自的 被連接至源電壓應用驅動器SDC1及SDC2。 行解碼器CD包含Trs E0，El, E2及E3之一 Tr群及丁 rs F0, Fl，F2及F3之一選擇電晶體群及類似群。每一 Trs E0, El，E2 及E3之一個端子被連接至位元線B2，B4，B6及B8之一個上 ，及其另一端子被連接至具有電位Vdd之一電位線CDBH上 。Trs F0, Fl，F2及F3被連接至位元線B2, B4, B6及B8，及其 另一端子被連接至一電位線CDBL(經一 Tr Qcd所加之0伏） 。不用說該一行解碼器CD亦相同的被連接至位元線Bl，B3, B5及B7。由行位址信號（線）CDS2, CDS4, CDS6及CDS8控制 86335 -14 - 1231504 該 Trs E0, El，E2 和 E3 以及該 Trs F0, Fl，F2 和 F3。進而，信 · 號輸入至Trs E〇5 E1，E2&E3之反相之信號被輸入至Trs f〇，
Fl， F2及F3 。 對一所選之記憶體單元MCa來執行一寫入操作（在記憶 體單兀MCa中來增加可變電阻以之電阻值），為加〇伏至連 接至所選之記憶體單元“以之可變電阻Rc之位元線幻上。 對其他位元線B1及B3至B8則加有Vdd(例如，3伏；此一情 形可相同的應用在以下之說明上）。此外，在要接達之記憶 馨 體單元MCa中加2Vdd + △ V(6 + 1 = 7伏）至連接至Tr Qc之 閘極之字線W2藉此減低了由於在記憶體單元Mca而致之電 壓降。進而加0伏至連接至非所選之記憶體單元之字線 W1，W3，及W4藉此切斷TrsQc。 藉驅動一源電壓應用驅動器SDC1 (藉接通一Tr Qsdl以便 輸出Vdd) ’將Vdd (3伏）加至源極驅動線SD1，此即，連接 至所選之記憶體單元MCa之源極上。而且，藉切斷一源電 壓應用I區動备SDC2(藉切斷一 Tr Qsd2以便不輸出Vdd)，無 鲁 電壓被加至連接至非所選之記憶體單元MC之源極上。 在此一輸入條件下，如箭頭A所示僅在所選之記憶體單元 MCa中經Tr Qc由源極驅動線SD1至位元線B2之一電流通路 被形成’藉此一電壓被加在所選之記憶體單元MCa中之可 變電阻Rc上且可在該可變電阻Rc上執行一寫入操作（記憶 體單元中之可變電阻值被增加）。換句語說，由於跨於所選 之記憶體單元MCa中之可變電阻RC上得到一電位差近於 ：
Vdd (3伏）’可變電阻Rc之電阻值自數百歐姆升高至約1百 · H6335 -15 - 1231504 萬歐姆。藉此——連串之操作，窝入操作僅在所選之記憶 體單元MCa中被執行。 在此時，必需考慮要使得跨於非所選之記憶體單元MC中 之每一可變電阻Rc上無電位差發生且無電阻值改變。為了 此一目的，在行解碼器CD中之Trs El，E2及E3藉行位址信 號（線）CDS4(不允許），CDS6(不允許）及CDS8(不允許）而被 接通，藉此Vdd (3伏）被加至位元線B4, B6及B8。另一方面 ，TrEO連接至連接所選之記憶體單元MCa之位元線B2以已 輸入有行位址信號CDS2(允許）為基礎而被切斷，電位線 CDBL之電位，經由箭頭A所示之電流通路，藉由所選之Tr F0被接通且位元線Β2之電位變為0伏。藉接通Tr Qcd，電位 線CDBL之電位被加上。電位線CDBL之電位，0伏，藉加至 Tr Qcd之一 0伏脈衝而獲得。如以上所述藉設定每一電位， 在鄰近所選之記憶體單元MCa之單元上之錯誤的寫入（寫 入干擾）可加以避免。 (重置操作） 圖4及5為按照本發明顯示用於一記憶體單元之一重置操 作之電路圖。圖4示出一記憶體陣列區，及圖5示出一行解 碼器。電路配置其本身與這些示於圖2及3之配置相似。相 同元件以相同號碼來表示，且免予對其詳述。 重置該所選之記憶體單元MCa中之可變電阻Rc之電阻值 ，可加2Vdd (6伏）至所選之記憶體單元MCa中連接至可變電 阻Rc之位元線B2上。此一 2Vdd (6伏）藉經Tr F0之電位線 CDBL來力口上。電位線CDBL之電位可由被力口至Tr Qcd將其 86335 -16 - 1231504 接通之2Vdd之一脈衝來獲得。此外，將2Vdd + △ V(6 + 1 = 7伏）加至所選之記憶體單元MCa中之Tr Qc之閘極之字線 W2，及其他字線Wl W3及W4，在不活動狀態被保持後繼 續該0伏應用狀態。 藉驅動源電壓應用驅動器SDC1 (藉接通Tr Qsdl以便輸出 Vdd)，加Vdd (3伏）至連接至所選之記憶體單元MCa中之Tr Qc之源極之源極驅動線SD1。進而，藉加Vdd至非所選之位 元線B 1及B3至B8，一對策被執行使得跨於每一非所選之記 憶體單元中之可變電阻Rc上無電位差發生。換句話說，正 如上述解說之情況，藉利用行位址信號（線）CDS4，CDS6及 CDS8藉切斷在行解碼器CD中之Trs El，E2及E3，將來自電 位線CDBH之Vdd (3伏）加至位元線B4, B6及B8(圖5)。另一 方面，Tr E0連接至連接有所選之記憶體單元MCa之位元線 B2以具有巳有輸入行位址信號CDS2為基礎被打開，藉此所 選之Tr F0被接通。因此，位元線B2之電位經箭頭A所示之 電流通路被設定在電位線CDBL之2 Vdd電位。 在此一輸入條件下，僅經來自所選之記憶體單元MCa中 之Tr Qc之位元線B2至源極驅動線SD1之一個電流通路如箭 頭A所示被形成，藉此一電壓可被加至在所選之記憶體單元 MCa中之可變電阻Rc上且用於可變電阻Rc之重置操作（電 阻值之減低）可被執行。藉加上來自此一位元線B2之2Vdd ，可變電阻Rc之電阻值降至數百歐姆。藉此--連串之操 作，用於寫入資料之重置僅在所選之記憶體單元MCa中被 執行。 86335 17 1231504 (讀取操作） 圖6，7及8為按照本發明用於一記憶體單元之顯示一讀取 操作之電路圖。圖6示出一記憶體陣列區，圖7示出一行解 碼器及一讀出電路之一部分，及圖8示出一 Ref-使用記憶體 單元陣列，一 Ref-使用行解碼器及一讀出電路之一部分。 電路配置基本上與這些圖2至圖5所示相似。相同之元件由 相同編號來表示，且其詳細之解說予以簡略。讀出電路包 含一多工器MPX，一差動放大器DIAP，一讀出短路電路 SCRead，等。 當此一記憶體陣列為不活動（在一預充電狀態）時，正如窝 入操作之情況一樣，對所有位元線B1至B8加有0伏（GND位 準）及對所有字線W1至W4加有0伏。 其次，對連接至所選之記憶體單元MCa之源極驅動線SD1 加上0伏，及將Vdd/2(1.5伏）或1.0伏加至位元線B2。Vdd/2 由一 Vdd/2產生電路J2產生且經一電位線CDBJ2來供給。將 一 2Vdd + △ V(6 + 1 = 7伏）電壓僅加至所選之記憶體單元 MCa中連接至TrQc之閘極之字線W2上。此外，在其也字線 Wl5 W3及W4上，在預充電被保持後0伏應用狀態維持不變 。進而，以已輸入行位址信號（線）CDS2, CDS4, CDS6及CDS8 為基礎，除連接至所選之記憶體單元MCa之位元線B2外供 給0伏至位元線B4, B6及B8(圖7)。經CDBJ1來達成加上0伏 。因此，執行一對策使得跨於非所選之記憶體單元中之每 一可變電阻Rc無電位差發生且無電阻值改變。 以已輸入有行位址信號（線）CDS2(不允許），CDS4(不允許） 86335 -18 - 1231504 ，CDS6(不允許）及CDS8(不允許）為基礎，僅連接至所選之 記憶體單元MCa連接至位元線B2之Trs E0及G0被切斷，且 在行解碼器CD中其他Trs El, E2, E3, Gl，G2及G3均被接通 。因此，將來自電位線CDBJ1之0伏除連接至所選之記憶體 單元MCa之位元線B2外可被供給至位元線B七B6及B8。 此外，以已有輸入行位址信號（線）CDS2(不允許），CDS4 (不允許），CDS6(不允許）及CDS8(不允許）為基礎，僅連接 至電位線CDBJ2之Trs F0, Fl，F2及F3中之Tr F0被接通，且 僅Vdd/2 (1.5伏）或1.0伏被供給至連接至所選之記憶體單元 MCa之位元線B2上。結果，如箭頭所示僅在所選之記憶體 單元MCa中經Tr Qc來自源極驅動線SD1至位元線B2之一個 電流通路被形成，且一讀取操作被執行。 在一讀取時間鄰近所選之記憶體單元MCa之記憶體單元 NCb及MCc上之干擾（干擾防止）將在以下說明之。由於來自 行解碼器CD之0伏被供給至連接至變為活動之一讀出-使用 0伏驅動電路RDC1連接至源極驅動線SD1之記憶體單元 MCb，跨於記憶體單元MCb中之變電阻Rc無電位差發生且 無電阻值改變。此外，在記憶體單元MCc中，在單元中之 Tr Qc被切斷，使跨於記憶體單元MCc中之可變電阻Rc無電 位差發生且無電阻值改變。另一方面，在連接至其他字線 之記憶體單元中，在記憶體單元中之Trs Qc被切斷，藉此 跨於單元中之每一可變電阻Rc無電位差發生且無電阻值改 變。因此，在記憶體單元中除被接達之單元外可變電阻Rc 之電阻值中無改變發生。換句話說，如以上所述藉設定各 86335 -19 - 1231504 自的電位，在鄰近所選之記憶體單元MCa(單元上之不適 當謂取（讀取干擾）可加以預防。 藉由電阻除法來產紅5伏（或1Q伏）„參考電位且藉輸 入參考電位至差動放大器，讀取-使用15伏產生電路〗2或 1.0伏產生電路可產生一目標電壓，此即，丨5伏或1〇伏。 此外，在讀取操作中，如圖6及7所示，來自各自的位元 線之輸出被輸入至讀出電路11(：：中之多工器“13}(，且多工器 MPX之每一輸出由差動放大器mAp與Ref位準作比較，藉此 在每一記憶體單元MC中儲存之資料為丨或〇被確認。 如前述，Ref位準做為由Ref_使用記憶體單元RefMCA所 產生之差動放大器DIAP及一 Ref-使用行解碼器之一參考值 用。當所選之記憶體單元MCa被接達時，源極驅動線SD1 被接達，及字線W2被接達，藉此用於產生Ref位準之記憶 體單元RefAO及一記憶體單元RefBO同時被接達（見圖8)。來 自電位線CDBJ2之Vdd/2被供給至Ref-使用位元線CD及 Ref-使用行解碼器RefCD之Ref-使用位元線C卜藉以記憶體 單元RefAO之資料及記憶體單元RefBO之資料被輸出至Ref_ 使用位元線C0及Ref-使用位元線Cl。 預先在Ref-使用記憶體單元陣列RefMCA之一侧中先設 定一大的電阻值，及預先在其另一侧先設定一小的電阻值 。因此，讀取來自記憶體單元RefAO之Ref-使用位元線C0 具有一高位準，及讀取來自記憶體單元RefBO之Ref-使用位 元線C1具有低位準。藉對Ref-使用位元線C0之信號與在讀 出電路RC中在讀出短路電路SCRead上Ref-使用位元線C1 86335 -20 - 1231504 之信號做短路，可以得到這些信號之一中間值。此一位準 如同在讀出電路RC中之差動放大器DIAP之Ref位準一樣被 輸入。由差動放大器DIAP將Ref位準與來自多工器MPX之讀 出資料輸出作比較，籍此儲存於每一記憶體單元MC中之資 料為1或〇被確認並執行一讀出操作。 圖9，1 0及11為示出按照本發明之記憶體單元週邊電路之 放置之電路圖。並示出對於記憶體單元MC之用於寫入，重 設及讀取操作所需之不同驅動器之放置情形。圖9示出源極 驅動器ΚΙ (Κ1-15 K1-2)及一記憶體陣列。圖10示出一行解 碼器CD及讀出電路RC。圖11示出一 Ref-使用記憶體單元陣 列RefMCA，一Ref-使用行解碼器RefCD，一接達位元線電 位供給驅動器K2( —接達位元線驅動器K2)及一源極驅動器 (一預充電位元線驅動器）ΚΙ Ρ。電路配置基本上與這些示於 圖2至8之配置相同。相同之元件由相同之編號示之，且不 再贅述。 源極驅動器Κ1-1及Κ1-2驅動各自的源極驅動線SD1及 SD2。源極驅動線SD1及SD2在寫入時間被設定在Vdd，在 重設時間被設足在V d d ’及在|買取時間被設定在0伏。源極 驅動器K1亦如圖4及類似情形做為一源電壓應用驅動器用。 接達位元線電位供給驅動器K2(接達位元線驅動器K2)供 給一寫入電位，重設電位或讀取電位經一電位線CDBK2至 一所選之位元線（例如，位元線Β2)。電位線CDBK2在寫入 時被設定在〇伏，在重設時被設定在2Vdd及在讀取時被設定 在Vdd/2。例如，當所選之記憶體單元MCa被接達時，在寫 86335 -21 - 1231504 入操作之情況下有需要供給0伏至位元線B2。此一將要供給 之0伏則由接達位元線電位供給驅動器Κ2來產生。 源驅動器Κ1Ρ經一電位線CDBKIP供給一寫入電位，重設 電位或讀取電位至所選之位元線。電位線CDBK1P在寫入時 被設定為Vdd，在重設時被設定為Vdd，及在讀取時被設定 為0伏。 圖12 A為示出接達位元線電位供給驅動器（接達位元線驅 動器K2)之一實例之電路圖。圖12B為圖12A之一時間圖。 在寫入操作時，如同一寫入周期，接達位元線驅動器之輸 出被設定為0伏。在此一時間，重設-使用及重設-使用驅動 器之輸出變為浮動。換句話說，在寫入操作時間，如圖12B 所示之時間圖，信號EW變為高High。因此，由圖1 2A所示 藉延遲信號EW所獲得之，一信號EWd，變為高High。因此 ，寫入驅動器變為允許ENABLE，及來自接達位元線電位供 給驅動器之0伏被供給。在此一時間，在讀取操作時間變為 活動之一信號ER及在重設操作時間變為活動之一信號 ERS 丁如時間圖所示為低Low。在此一情況，藉延遲該ERST 信號獲得之，一延遲之信號ERSTd，為低Low，且ERSTdb 信號為高High，藉此重設驅動器之輸出變為浮動。 此外，由於信號ER為低Low，窝入驅動器之輸出變為浮 動，相同的，在重設操作時間6伏被供給，寫入-使用及讀 取-使用驅動器之輸出變為浮動。此外，正如寫入操作之情 況，在讀取操作時間0伏被供給至所選之單元之位元線上， 藉此寫入-使用及重設-使用驅動器之輸出變為浮動。 86335 -22 - 1231504 圖13為示出源電壓應用驅動器及位元線電位供給驅動器 之一實例之電路圖。源電壓應用驅動器（K1)在寫入時，重 設時及讀取時，將電位Vdd供給至連接至所選之記憶體單元 MCa之源極線。此外，驅動器（位元線電位供給驅動器）在窝 入時，重設時及讀取時供給3伏至所有非所選之位元線上。 換句話說，源電壓應用驅動器亦被使用為位元線電位供給 驅動器用。 圖14及15為顯示用於重設操作之另一接達方法之一電路 圖。電路配置基本上與這些示於圖2至11之配置相似。相同 元件以相同編號示出，其詳情不再贅述。 (另一重設操作之解說） 將在所選之記憶體單元MCa中之可變電阻Rc之電阻值予 以重設為對連接至所選之記憶體單元MCa中之可變電阻之 位元線B2加上Vdd (3伏）。此外，將Vdd+ △ V(3 + 1 = 4伏） 加至所選之記憶體單元MCa中連接至Tr Qc之閘極之字線 W2上。在其他字線Wl5 W3及W4上，不活動狀態被維持後0 伏應用狀態繼續不變。此外，將0伏加至連接至在所選之記 憶體單元中之Tr Qc之源極之源極驅動線SD1上。 進而，藉加0伏至非所選之位元線B1及B3至B8，執行一 對策使得跨在非所選之記憶體單元中之可變電阻Rc上無電 位差發生。為執行此一對策，藉在上述電阻值重設操作中 所解說之使用行位址信號（線）CDS4，CDS6及CDS8將在行 解碼器CD中的Trs El，E2和E3接通，將電位線CDBH之0伏 加至位元線B4, B6及B8(圖15)來完成。換句話說，連接至位 86335 -23 - 1231504 元線B2連接至所選之記憶體單元MCa之Tr E〇以已輸入行 位址信號CDS2為基礎被切斷，藉由所選之Tr F〇被接通。因 此’位元線B2之電位經箭頭八所示之電流通路被設定在電位 線CDBL之電位Vdd。 在此一輸入條件下，如箭頭A所示僅來自經在所選之記憶 體單元MCa中之Tr Qc之位元線B2至源極驅動線SD1之—個 電流通路被形成。因此，一電壓可加至在所選之記憶體單 元MCa中之可變電阻RC上，可執行用於可變電阻以之重設 操作（減低電阻值）。藉加來自此一位元線们之Vdd，可變電 阻之電阻值減低為數百歐姆。藉此一一連串操作，用於窝 入資料之重設操作僅在所選之記憶體單元MCa中被執行。 在此一情況中，與上述重設操作之具體實施例做比較，用 於供給2Vdd之一高電壓產生電路可予以省去。讀取方法與 上述之方法相同。 圖16, Π及18為示出寫入，重設及讀出操作之方塊圖。圖 16示出源極驅動器ΚΙ (Kl-1，K1-2)。圖17示出一行解碼哭 CD及一碩出電路RC。圖1 8示出一 Ref-使用記憶體單元陣列 RefMCA，一 Ref-使用行解碼器RefCD，一接達位元線電位 供給驅動器K2(—接達位元線驅動器K2)及一源極驅動器 (一預充電位元線驅動器）ΚΙ Ρ。電路配置基本上與這些示於 圖2至1 1及1 4與1 5之配置相同。相同元件以相同之編號示之 ’對其不再贅述。 源極驅動器Κ1-1及Κ1 - 2驅動各自之源極驅動線$ d 1及 S D 2。源驅動線S D1及S D 2在寫入時間被設定在ν d ^，在重 86335 -24- 1231504 設時間被設定在0伏，及在讀取時間被設定在0伏。 接達位元線電位供給驅動器K2經一電位線CDBK2供給 一寫入電位，重設電位或讀取電位至一所選之位元線（例如 ，位元線B2)。電位線CDBK2在寫入時間被設定在0伏，在 重設時間被設定在Vdd及在讀取時間被設定在Vdd/2。 源極驅動器K1P經一電位線CDBK1P供給一寫入電位，重 設電位或讀取電位至一所選之位元線（例如，位元線B2)。 電位線CDBK1P在寫入時間被設定在Vdd.，在重設時間被設 定在0伏，及在讀取時間被設定在0伏。 圖1 9為示出按照本發明之記憶體單元週邊電路之放置之 一方塊圖。週邊電路被安排在具有在矩陣中安排之1T1R型 記憶體單元之一記憶體陣列MA附近。週邊電路包含用於加 電位至記憶體陣列MA之源極驅動線（SD1或類似）之一列解 碼器RD，用於加電位至位元線（B 1或類似）之一行解碼器CD ，及經一多工器MPX用於輸出行解碼器CD之輸出之一讀出 電路RC及使用一讀取-使用Ref位準做為一參考信號用之一 差動放大器DIAP。因此該一記憶體裝置不需要一升壓電路 。一 Ref位準產生陣列及一源極驅動器K1被連接至列解碼器 RD。一 1.5伏產生電路，例如，被連接至源極驅動器K1。 一接達位元線電位供給驅動器（接達位元線驅動器K2)，一 源極驅動器（預充電位元線驅動器K2) K1P及一 Ref-使用行 解碼器RefCD被連接至行解碼器CD。 圖20為示出用於比較所示之快速記憶體週邊電路之放置 之一方塊圖。此一方塊圖示出其中加有用於一快速記憶體 86335 -25 - 1231504 之—昇壓電路LUC及一核對電路VFC之一慣常技術之一實 例之方塊圖。在慣常之快速記憶體中，需要在寫入操作時 間加一約1 〇伏之高電壓至一記憶體單元之閘極上。此外， 在—寫入資料清除（重設）操作時間上，必需供給一約一 9伏 之負電壓至記憶體單元之閘極。因此，在圖2 〇所示之方塊 圖中’需要提供用於源極驅動器K1之升壓電路LUC藉此在 窝入操作時間供給約1 0伏及在清除操作時間供給約-9伏。 與慣常之技術來此較，按照本發明之1 T1 r型記憶體單元 包含具有一妈欽架構之一電阻體之一可變電阻，在一約2 土 5伏之低電源電壓上即可執行寫入，重設及讀取操作。因 此’慣常所要求之升壓電路LUC如圖1 9所示可予以免去， 藉以可簡化週邊電路且可得到低功率消耗。進而，具有按 照本發明之鈣鈦架構之1T1R型記憶體單元不需要核對操作 ’藉此如圖19所示核對電路VFC亦不再需要。 在慣常快速記憶體中，為了對在一所選之記憶體單元中 在一寫入操作後是否有一所要求之門檻電壓被寫入做一判 斷’有必要藉使用讀出電路來讀取所選之記憶體單元之資 料且對是否有正確資料被寫入做一判斷（一校對操作）。因此 ’在窝入操作後均需要執行一校對操作，藉此寫入操作變 知··特別的te。如果寫入資料在判斷之後被發現不適當時， 有必要再次執行寫入操作及校對操作。 然而，按照本發明<1R1T型記憶體單元，其中具有使用 一鈣鈦架構為一記憶體元件之一電阻體之一可變電阻，在 圮憶體單兀中之電阻值被改變成一寫入或重設操作成一周 船35 -26- 1231504 期方式來改變，及可得到一穩定之改變，因此不需要做校 對操作。換句話說’寫入及重設操作順序可藉用於校對操 作之量而予以簡化。 ， 【具體實施例2】 在按照具體實施例2之一記憶體單元中，具有由一薄膜材 料P C Μ〇所製造之一電阻體或使用類似物為一記憶體元件 之一可變電阻，及一ΡΝ接面二極體（今後稱謂一二極體）被 使用來代替按照具體實施例1之FET。圖2 1Α至21 C為顯示按 照本發明之一記憶體裝置之配置。圖21A為示出按照本發明 之一記憶體陣列之一圖解圖（電路圖）。圖21B為在圖21A之
圖21C為在圖21A之箭頭cc 上所取之一圖解斷面圖。記憶體單元（及一記憶體陣列）藉使 用一可變電阻為一記憶體元件來被形成。可變電阻具有由 一薄膜CMR材料（例如，pcm〇）所製造之一電阻體。 藉形成該記憶體單元
由於此一記憶體單元為一二 5X5= 25記憶體單元被形成。 一極體及一可變電阻之一結合， 86335 -27 - 1231504 可稱明一1 D 1 R型記憶體單元。此外，在寫入操作時間及重 設操作時間加至字線W1至W5及位元線B1至B5之電壓值予 以示出以供參考。 竽線W1至W5及位元線B1至B5—般由多晶矽形成。在圖 21B中’自每一字線wi至w5經每一二極體與pcM〇形成之 一可變電阻之PN接面至位元線B4之一電流通路被形成。在 圖21C中’自字線W2經每一二極體與pcM〇形成之一可變電 阻之PN接面至位元線B1至B5之一電流通路被形成。接觸金 屬層在PCM〇膜與位元線B1至B5之連接部分及PCMO膜與 二極體之連接部分被形成。例如，鉑（pt)，銥等可加以使用 用於接觸金屬層用。 以下將說明以上說明所形成之記憶體單元之操作方法。 (窝入操作） 圖22及23為顯示按照本發明之一記憶體單元之一寫入操 作<一電路圖。按照本發明之用於可變電阻之寫入操作可 藉對可變電阻之端子加2伏來執行。進而，以下為其中一記 fe體陣列包含每—個具有使用2伏之一反向破壞電壓之二 極體之一情況加以說明之。當此一記憶體陣列為不活動（在 頂充電狀怨）時’ 〇伏被加至所有位元線B〗至B8，及〇伏亦 加土所有字線wi至W6。為了對一所選之記憶體單元MCa 執仃一寫入操作（目的為增加在一所選之記憶體單元MCa 中<可變電阻之電阻值），2伏被加至連接至在所選之記憶 眩早兀MCa中又可變電阻之位元線幻上，及〇伏被加至其他 仫元線B 1及B3至B8。此外，—2伏被加至連接至所選之記 帕35 -28- 1231504 憶體單元MCa之二極體之字線W2上，及0伏被加至其他字線 W1及W3至W6。字線W1至W6之電位由字線電壓應用驅動 器WDC1至WDC6(部分示出）來決定。 在此一輸入條件下，如圖22所示，僅來自經可變電阻及 所選之記憶體單元MCa中之二極體（被加有一反向電壓）之 位元線B2至一字線電壓應用驅動器WDC2之一電流通路如 箭A頭所示被形成，藉此一電壓可被加至所選之記憶體單元 MCa之可變電阻且寫入操作在之可變電阻上（所選之記憶 體單元之可變電阻值被昇高）可執行一窝入操作。 進而，在此一條件下，來自連接至所選之記憶體單元MCa 之位元線B2被加有2伏，及-2伏被加至連接至所選之記憶體 單元之字線W2，藉此可變電阻值升至約1百萬歐姆。藉此 ——連串之操作，寫入操作僅對所選之記憶體單元來執行。 更甚者，必需要考慮到使得除在所選之記憶體單元MCa 之可變電阻外之可變電阻之電阻值不被改變且使得除在所 選之記憶體單元MCa之可變電阻外之每一可變電阻間無電 位差發生。 因此，藉接通所有Trs El，E2及E3(在圖23所示之行解碼 器CD中），0伏可被加至非所選之位元線B4，B6及B8(圖23) 。此外，僅用於連接至所選之記憶體單元MCa之所選之位 元線B2之Tr E0以行位址信號（線）CDS2，CDS4，CDS6及 CDS8巳有輸入為基礎而被切斷，藉此用於供給2伏至位元 線B2(C)之Tr* F0之被接通。供給Trs Fl，F2及F3之其他2伏被 切斷，藉此2伏不被供給至其他位元線B4, B6及B8。結果為 86335 -29 - 1231504 ，在跨於所選之記憶體單元MCa上產生4伏之一電位差。然 而，由於二極體之反向破壞電壓在此假設為2伏，跨於所選 之記憶體單元中之可變電阻之端子上供給有2伏。在此一條 件下，可變電阻值升至約1百萬歐姆。
Trs E0，El, E2，E3，F0，Fl，F2 及 F3 由行位址信號（線） CDS2, CDS4, CDS6及CDS8按如具體實施例1之情況正確相 同的方式來控制，且其詳細之解說不再贅述。 (重設操作） 圖24及25為顯示按照本發明之一記憶體單元之一重設操 作之電路圖。欲重設所選之記憶體單元MCa中之可變電阻 之電阻值，4.5伏被加至連接至所選之記憶體單元MCa中之 二極體之字線W2。此外，2 V被加至非所選之其他字線W1， W3至W6。對字線W1至W6之電壓應用由字線電壓應用驅動 器WDC1至WDC6來執行（部分示出）。2伏應用狀態被保持在 所選之記憶體單元MCa之可變電阻之位元線B2上。藉加4 伏至其他位元線B1及B3至B8，在非所選之記憶體單元MC 中之二極體按反向方向產生2伏之電位差。然而，由於反向 破壞電壓為2伏或較高，無電流流通。如以上在電阻值重設 操作所做之說明，當在行解碼器CD中之Τι*Ε1，Ε2及E3被接 通時，除所選之位元線Β2外4伏被供給至位元線Β4，Β6及 Β8(圖25)。此外，僅用於連接至所選之記憶體單元MCa之 所選之位元線B2之Tr E0以行位址信號（線）CDS2，CDS4, CDS6和CDS8巳有輸入為基礎而被切斷，藉此用於供給2伏 至位元線Β2之Tr F0被接通。 86335 -30 - 1231504 在此-輸入條件下，僅來自字線W2經所選之記憶體單元 MCa之二極體及可變電阻至位元㈣之-電流通路:箭5g A所示被形成，藉此2伏或較高兩 ^ 门又私位差在跨於記憶體軍 元MCa中之可變電阻之端子p 二 义私j之响子上可被產生及用於可變電阻之 重設操作（電阻值之減低）可被執行。藉將來自此—字線Μ 加4 5伏，約2伏之一電位差（藉減去順向電壓之Vf量以μ 約2伏）在跨於可變電阻之端子 又于 、 ^崎予上被產生。因此，可變電阻 …值減低至數百歐姆。藉此__連串之操作， 入資=之重設操作僅在所選之記憶體單元Mca中被執行。 在最初當可變電阻值相對的為大時之情況中，用 時間之當執行上述窝入操作時該可變電阻值被降低。:外 ，當可變電阻值相對的為小時之倍 况中，用於最初時間杏 執行上述重設操作時該可變電阻值被升高。在此—方式: ’可變電阻值視可變電阻值之起妒 ^ 、 夂知大小而足而被升高或降 低。換句話說’當最初可變電阻值 ^ 值為大時，當最初操作被 執仃任何上逑寫入及重設操作中之一 個I作時可變電阻值 被降低。此外，當最初可變電阻值 曰 值為小時，可變電阻值當 最初任何上述窝入及重設操作任仿 户仕何一個操作被執行時可變 電阻值被升高。 夂 (讀取操作） 圖26，27及28為顯示用於按照本發 . ^ 4奴明 < 一記憶體單元之 p貝取操作之電路圖。當由1己憶體栗 ^早兀形成之記憶體陣列 為不活動（在一預充電狀態）時，正如 如為冩入操作之情況，0 伏（GND位準）被加至所有位元線& — 土 β 8，且〇伏被加至所有 86335 -31 - 1231504 字線W1至W6。此外，2伏被加至連接至所選之記憶體單元 MCa之字線W2，及0伏被加至位元線B2。進而，在其他字 線W1及W3至W6上，在預充電被保持後0伏應用狀態繼續不 變。仍進一步，除連接至所選之記憶體單元MCa之位元線 B2外以行位址信號（線）CDS2，CDS4，CDS6及CDS8巳有輸 入為基礎，2伏被加至位元線B4, B6及B8(圖27)。因此，採 取一對策使得除在所選之記憶體單元MCa中之可變電阻外 跨於每一可變電阻上無電位差發生及無電阻值改變。 除汲極電流應用驅動器外，用於字線W1至W6配置有，一 2伏產生電路J1，一讀取-使用1.5伏驅動電路（未示出；G1 在其不活動時間），一讀取-使用驅動電路（末示出；G2在其 不活動時間），等。 如圖27所示，以巳有輸入之行位址信號（線）CDS2, CDS4, CDS6及CDS8為基礎，僅連接至所選之記憶體單元MCa之連 接至位元線B2之Tr E0被切斷，且在行解碼器CD中之其他 Trs E1及E2及E3均被接通。因此，由2伏產生電路所產生之 2伏除連接至所選之記憶體單元MCa之位元線B2外可被加 至位元線B4, B6及B8。此外，以巳有輸入之行位址信號（線） CDS2, CDS4, CDS6及CDS8為基礎，僅用於供給0伏至位元 線B 2之T r F 0被接通，且0伏僅供給至連接至所選之記憶體 單元MCa之位元線B2上。結果為，如圖24所示，僅來自字 線W2經所選之記憶體單元MCa中之二極體及可變電阻至位 元線B 2之一電流通路如箭頭A所示被形成，及讀取操作被 執行。 86335 -32 - 1231504 由於如圖26及27所示來自行解碼器CD之Tr El之2伏被供 ， 給至連接至變為活動之讀取-使用2伏驅動電路之連接至字 線W2之記憶體單元MCb，跨於記憶體單元Mcb中之可變電 阻之端子上無電位差發生且無電阻值改變。此外，在記憶 體單元MCc中，連接至記憶體單元MCc中之二極體之字線 W1之電位為〇伏，及位元線B2之電位為〇伏，藉此無電流通 路被形成且無電阻值改變，因此除被接達之所選之記憶體 單元MCa外在記憶體單元中之可變電阻之電阻值無改變發 生。 ·
Ref位準做為由一 Ref-使用記憶體單元陣列RefMCA及一 Ref-使用行解碼器RefCD所產生的差動放大器DIAP之參考 值用。當所選之記憶體單元MCa被接達時，用於產生Ref位 準之一記憶體單元RefAO及一記憶體單元RefB〇同時被接達 。此外，如圖28所示，0伏被供給至Ref-使用行解碼器RefCD 之RefW吏用位元線c〇及Ref-使用位元線Cl，藉此記憶體單 元RefAO之資料及記憶體單元RefB0之資料被輸出至Ref_使 ⑩ 用位元線C0及Ref-使用位元線C1。 如以上所述，在最初Ref-使用記憶體單元陣列RefMC A之 一側一大的電阻值被設定，且在最初其另一侧一小的電阻 值被設定。因此，自記憶體單元RefAO讀取之Ref-使用位元 線C0具有一低位準，且自記憶體單元RefB〇所讀取之Ref-使用位元線C 1具有一高位準。藉做到在讀出電路RC中在讀 出短路電路SCRead上短路該Ref-使用位元線C0之信號與該 Ref-使用位元線C1之信號，這些信號之一中間值被獲得。 86335 -33 - 1231504 此一位準在讀出電路RC中為差動放大器DIAP之Ref位準輸 · 入。將Ref位準與來自多工器MPX輸出之讀出資料由差動放 大器DIAP做比較，藉此在每一記憶體單元MC所儲存之資料 為1或0被判斷且一讀取操作被執行。 【具體實施例3】 在具體實施例1中，示出為其中使用一 FET為一電流控制 裝置之一情況，及在具體實施例2中，示出為其中使用一二 極體為一電流控制裝置之一情況。在具體實施例3中，則示 _ 出使用一雙極電晶體（今後亦稱謂一 BPT)來代替一FET為一 電流控制裝置之一情沉。 圖35為顯示按照本發明一記憶體陣列之配置之圖。圖式 示出其中記憶體單元MC被安排在一 2乘2矩陣以形成一記 憶體陣列之一狀態。記憶體單元MC為由一電流控制裝置Qc 與一可變電阻Rc之結合所形成。電流控制裝置Qc由一 BPT 來形成（今後，由一BPT形成之電流控制裝置亦稱一 BPT Qc) 。BPT Qc與可變電阻Rc之電流通路成串聯連接以便控制流 籲 經可變電阻Rc之電流。由於此一記憶體單元MC為一電流控 制裝置（雙極電晶體）Qc與一可變電阻Rc之一結合，故可稱 謂1T1R型記憶體單元。 BPTs Qc之集極與一共接部分Vs(共同電位部分Vs)連接 成共接，BPTsQc之基極在列方向連接成共接，藉此形成字 線W1及W2。每一BPTs Qc之射極連接至每一可變電阻Rc之 一個端子上，且可變電阻Rc之另一端子在行方向連接成共 ^ 接，藉此形成位元線B 1及B2。按此一方式，一記億體陣列 · 86335 -34- 1231504 被形成。如果必要在矩陣面中共接部分Vs可分成數個群使 得用於每一群之一電位可被設定。雖然使用一 PNP電晶體 為BPT，但一 NPN電晶體亦可加以使用。此外，由於BPT具 有一極佳之電流控制特性，可以做到準確的電阻值控制之 可能且可獲得一高可靠性之記憶體裝置。 在每一操作模式中應用電壓之實例以下藉選擇使用其中 將記憶體單元MCa配置在位元線B2與字線W1之相交處之 一情況為實例來加以說明之。應用電壓基本上與這些其中 使用一二極體之具體實施例2相同。在當使用一 NPN電晶體 時之情況中，、如必要可要求對一偏壓極性及類似情形予以 改變。由於基本操作與具體實施例2中所做之解說相同，故 其詳細之解說不再贅述。此外，共接部分Vs具有一接地電 位（0伏）。 (寫入操作） 一窝入電壓，例加5伏被加至所選之位元線B2，及0伏被 加至所選之字線W1。一順向偏壓被加在BPT Qc之射極與基 極之間使得一窝入電流流至可變電阻Rc。進而，0伏被加至 非所選之位元線B 1，及與寫入電壓相同之5伏被加至非所選 之字線W2，藉此防止在非所選之記憶體單元上漏電電流之 產生及防止由於漏電電流造成之寫入干擾。 (重設操作） 對一重設電壓，將一適當的電壓（例加，1伏）加至所選之 位元線B2，且將0伏加至所選之字線W1。將一順向偏壓加 在BPT Qc之射極與基極之間使得一重設電流流至可變電阻 86335 -35 - 1231504
Rc。進而，將〇伏加至非所選之位元線B丨上，及將與重設電 壓相同之一電壓加至非所選之字線W2，藉此防止在非所選 之元憶體單元上漏電電流之產生及防止由於漏電電流而致 之重設干擾。 (謂取操作） 對一讀取電壓，例加2至3伏將之加至所選之位元線B2， 及將〇伏加至所選之字線W1。一順向偏壓被加在BPT Qct 射極與基極之間使得一讀取電流流向可變電阻。進而將〇 伏加至非所選之位元線B 1，且將與讀取電壓相同或較高之 一電壓加至非所選之字線W2，藉此防止在非所選之記憶體 單元上漏電電流之產生及防止由於漏電電流而致之讀取干 擾。 圖3 6 A 土 3 6 C為圖解示出按照本發明之一記憶體陣列之 配置之解說圖。圖36A為示出圖35之記憶體陣列之一圖解平 面圖，其中以相同之編號表示相同之元件。圖36B為在圖 ο6Α之前頭bb上所取之圖解截面圖。圖36C為在圖36八之箭 頭cc上所取之圖解截面圖。在圖36八中，字線W1&W2在列 方向成平行被形成以便在其間有一適當的距離。位元線B ^ 與B2在行方向被形成以便與字線W1及W2,交且在其間具 有一適當的距離。記憶體單元MC在字線|1及”7與位元線 B 1及B2之所有相叉處被形成。在每一記憶體單元MC中，可 變電阻Rc被形成以便覆蓋在其中在一基板上形成之字線 W1及W2上覆蓋有位元線⑴及^之每—部分上（未示出）。 在圖36B中，在如一類基板區配置之βρτ以之集極區 86335 -36- 1231504 ΒΡΤ-C上形成字線W2。由於BPT Qc為一 PNP電晶體，集極 區BPT-C具有P型導電性且由一 P型矽基板或類似物所形成 ，例加，類基板集極區ΒΡΤ-C功能為一共接部分。藉在集 極區ΒΡΤ-C上形成一 N(N + )導電擴散層來配置每一字線W2 及每一基極區BPT-B。在記憶體單元MC中，字線亦使用來 做為基極區BPT-B用。藉在基極區BPT-B上形成一 P(P+)導 電擴散層來配置BPT Qc之射極區B P T - E。視需要可在射極 區BPT-E鄰近相互間形成一絕緣層ST 1 (淺溝道絕緣）俾絕緣 相互間之射極區BPT-E。可變電阻Rc在每一射極區BPT-E與 每一位元線B1及B2之間被形成。在可變電阻Rc與射極區 BPT-E之間形成一接觸金屬層M，且在可變電阻Rc與每一位 元線B1及B2之間亦形成一接觸金屬層M。例加，鉑（Pt)，銥 ，等，可使用來做為接觸金屬層Μ用。必要時在鄰近相互 之記憶體單元MC間形成一絕緣層ISO(絕緣）以絕緣相互間 之記憶體單元。在圖36C中，除在圖36B示出字線W2外亦示 出字線W1。另一方面，圖36C與圖36B相同，且其詳細之解 說予以省略。 如上述，在按照本發明之記憶體單元中，由擴散至類基 板集極區ΒΡΤ-C之一擴散層所形成之字線亦可使用做為一 基極區BPT-B用。此外，由於由擴散至基極區BPT-B之一擴 散層形成該射極區BPT-E，故基極區BPT-B及射極區BPT-E 可被形成以便垂直至類基板集極區ΒΡΤ-C。此外，由於可 變電阻被形成以便覆蓋在射極區BPT-E上，在側面方向之尺 寸（平面圖形形狀）可減至最高限度，藉此可配置出適合為一 86335 -37 - 1231504 大容量記憶體裝置之記憶體單元。 在當BPT Qc^—NPN電晶體時之情況中，集極區抑丁< 應為N型，基極區3打-；8應為p(p+)型，及射極區5?丁_£應 為n(n+ )型。在一 p型矽基板上形成一 NpN電晶體亦屬可 厶匕
月匕Q 可藉連接與這些按照具體實施例〗及2相同之週邊電路至 圖36A至36C所示之記憶體單元上來配置該一記憶體裝置 。換句話說，將用於所選之字線W1&W2之一列解碼器連接 至字線W1及W2，將用於所選之位元線扪及的之一行解碼 斋連接至位兀線B1及B2，且將用於在記憶體單元中讀取記 憶體資料之讀出電路連接至行解碼器。利用此一配置，獲 得具有與這些按照具體實施例〗及2相同效果之一記憶體裝 置是可能的。 如以上所述，按照本發明，一記憶體單元包含由具有由 一鈣鈇架構之薄膜材料並配置成1 丁丨R型或1 D 1 R型之一可 ，交電阻。將記憶體單元安排在一矩陣中以形成一記憶體陣 列。藉使用上述接達方法，記憶體陣列可做為一不變性記 憶體裝置用且可藉隨機接達執行重設及讀取操作（按丨位元 單位操作）。 此外，本發明可提供記憶體單元能操作在低電壓上且為 高積體者，及亦可提供包含有記憶體單元之一記億體陣列 。此外，配置有週邊電路使得當記憶體單元被接達時，可 防止鄰近記憶體單元之漏電電流之產生，藉此記憶體裝置 為高可靠的及有效的裝置。進而，每一窝入，重設及讀取 86335 -38- 1231504 高速下來執行。仍 路或校對操作。 操作可在100亳微秒或低於1〇〇毫微秒之一 進一步，記憶體裝置不再需要任何升壓電 【圖式簡單說明】 圖1A為按照本發明之一記憶體陣列含—電路圖； 圖1B為示出圖1A之配置圖形之一圖解平面圖； 圖1C為在圖1B之箭頭bb上所取之一圖解截面圖； 圖2為顯示按照本發明之用於記憶體單元之一窝入操作 之一電路圖；
圖3為顯示按照本發明之用於記憶體單元之一寫入操作 之一電路圖； 圖4為顯TF按照本發明之用於記憶體單元之一重設操作 之一電路圖； 圖5為顯示按照本發明之用於記憶體單元之重設操作之 一電路圖；
圖6為顯示按照本發明之用於一記憶體單元之一讀取操 作之一電路圖； 圖7為顯示按照本發明之用於記憶體單元之讀取操作之 一電路圖； 圖8為顯示按照本發明 之用於記憶體單元之讀取操作之 一電路圖； 圖9為示出按照本發明之用於記憶體單元之週邊電路之 放置之一電路圖； 圖10為示出按照本發明之記憶體單元之週邊電路4放置 之一電路圖； 86335 -39 - 1231504 圖1 1為TF出按照本發明之記憶體單元之週邊電路之放置 之一電路圖； 圖12A為示出一接達位元線電位供給驅動器之一實例之 一電路圖； 圖12B為圖12A之-時間圖； 圖1 3為τ出一源電壓應用驅動器及一位元線電位供給驅 動斋之實例之一電路圖； Θ 為示出用於重設操作之另一接達方法之一電路圖； 圖15為顯示用於重設操作之另一接達方法之一電路圖； 圖16為不出寫入，重設及讀取操作之一方塊圖； 圖17為出寫入，重設及讀取操作之一方塊圖； 圖18為不出寫入，重設及讀取操作之一方塊圖； 圖19為tf出按照本發明之記憶體單元之週邊電路之放置 之一方塊圖； 圖20為不出用於供比較所示之一快速記憶體之週邊電路 放置之一方塊圖； 圖21 A為不出按照本發明之一記憶體陣列之一圖解平面 圖； 圖21B為在圖21A之箭頭bb上所取之一圖解截面圖； 圖21C為在圖21A之箭頭cc上所取之一圖解截面圖； 圖22為顯示按照本發明用於一記憶體單元之一寫入操作 之一電路圖； 圖23為顯tf按照本發明用於記憶體單元之一寫入操作之 一電路圖； 86335 -40 - 1231504 圖24為顯示按照本發明 之電路圖； 圖25為顯示按照本發 一電路圖； 用於一記憶體單元之一重設操作 明用於記憶體單元之一重設操作之 圖2 6為顯tf按照本發日日 灸月用於一記憶體單元之一讀取操作 之電路圖； 圖2 7為顯tf按照本於 、 4明又一記憶體單元之一讀取操作之 一電路圖； 圖28為顯示按照本發明之 電路圖； 記憶體單元之一讀取操作之 圖2 9為示出在慣當枯 " 技術中加上脈衝之數目與電阻值間之 關係之一繪圖； 圖為示出在[貝系技術中加上脈衝之數目與電阻值間之 關係之一繪圖； 上之關係而定之一 圖3 1為示出在慣常技術中視脈衝極性 繪圖； 3 2為示出在慣常技術中視脈衝極性上之關係而定之 繪圖； 圖33為示出按照慣常技術之一記憶體陣列配置之一透視 圖34為示出慣常之記憶體陣列之—配置實例之—電路圖； 圖35為顯示按照本發明之一記憶體陣列之配置圖； 圖36Α為不出圖35中所示之記憶體陣列之―圖解平面圖； 圖36Β為在圖36Α之箭頭⑽上所取之—圖解截面圖·及 86335 -41 - 1231504 圖36C為在圖36A之箭頭cc上所取之一圖解截面圖。 【圖式代表符號說明】 B1-B8 位元線 W1-W8 字線 MC 記憶體單元 Qc 電流控制裝置 Rc 可變電阻 Tr 場效電晶體 SD1-SD2 源極驅動線 GP 多晶矽線 CDS1-CDS8 行位址信號（線） MCa 所選之記憶體單元 10 記憶器陣列 25 基板 26 底部電極 27 可變電阻 28 上部電極 29 接線 34 位元通過電晶體 36 負載電晶體 38 反相器 K1(K1-1 K1-2)SD KIP 源極驅動器 RC 讀出電路 CD 行解碼器 86335 -42 - 1231504 RD 列解碼器 MCA 記憶體單元陣列 CDBK2 CDBKIP 電位線 -43 - 86335

Claims (1)

1231504 拾、申請專利範圍： 1. 一種記憶體單元，其包含： 一可變電阻；及 用於控制流經該可變電阻之電流之一電流控制裝置。 2. 如申請專利範圍第1項之記憶體單元，其中該電流控制 裝置為一場效電晶體。 3. 如申請專利範圍第1項之記憶體單元，其中該電流控制 裝置為一二極體。 4. 如申請專利範圍第1項之記憶體單元，其中該電流控制 裝置為一雙極電晶體。 5. 如申請專利範圍第2項之記憶體單元，其中該可變電阻 具有一鈣鈦架構之一電阻體。 6. 如申請專利範圍第3項之記憶體單元，其中該可變電阻 具有一鈣鈦架構之一電阻體。 7. 如申請專利範圍第4項之記憶體單元，其中該可變電阻 具有一鈣鈦架構之一電阻體。 8. 一種由複數個記憶體配置於一矩陣中所形成之記憶體 裝置，其包含： 該記憶體單元，每一個包含一可變電阻及用於控制流 經該可變電阻之電流之一場效電晶體； 用於在該矩陣之列方向連接該場效電晶體之閘極成 共接之字線， 用於在該列方向連接該場效電晶體之源極成共接之 源極驅動線；及 1231504 用於在該矩陣之行方向連接該每一可變電阻之一個 端子成共接之位元線，其中 該場效電晶體之汲極被連接至該可變電阻之另一端 子。 9. 如申請專利範圍第8項之記憶體裝置，其中該字線被連 接至用於選擇該字線之一列解碼器， 該位元線被連接至用於選擇該位元線之一行解碼器 ，及 一讀出電路被連接至該行解碼器以讀取來自該記憶 體單元之記憶體資料。 10. —種由複數個記憶體配置於一矩陣中所形成之記憶、體 裝置，其包含： 該記憶體單元，每一個包含一可變電阻及用於控制流 經該可變電阻之電流之一二極體； 用於在該矩陣之列方向連接該二極體之陽極成共接 之字線；及 用於在該矩陣之行方向連接該每一可變電阻之一個 端子成共接之一位元線，其中 該二極體之陰極被連接至該可變電阻之另一端子。 11. 如申請專利範圍第10項之記憶體裝置，其中該字線被連 接至用於選擇該字線之一列解碼器， 該位元線被連接至用於選擇該位元線之一行解碼器 ，及 一讀出電路被連接至該行解碼器以讀取來自該記憶 1231504 體單元之記憶體資料。 12. —種由複數個記憶體配置於一矩陣中所形成之記憶體 裝置，其包含： 該記憶體單元，每一個包含一可變電阻及用於控制流 經該可變電阻之電流之一雙極電晶體； 用於連接該雙極電晶體之集極成共接之一共接部分； 用於在該矩陣之列方向中連接該雙極電晶體之基極 成共接之字線；及 用於該在矩陣之行方向中連接該可變電阻之一個端 子成共接之位元線，其中 該雙極電晶體之射極被連接至該可變電阻之另一端 子。 13. 如申請專利範圍第12項之記憶體裝置，其中該字線被連 接至用於選擇該字線之一列解碼器，該位元線被連接至 選擇該位元線之一行解碼器，及一讀出電路被連接至該 行解碼器以讀取來自該記憶體單元之記憶體資料。 14. 如申請專專利範圍第9項之記憶體裝置，其中該可變電 阻具有一鈣鈦架構之一電阻體。 15. 如申請專利範圍第11項之記憶體裝置，其中該可變電阻 具有一鈣鈦架構之一電阻體。 16. 如申請專利範圍第13項之記憶體裝置，其中該可變電阻 具有一鈣鈦架構之一電阻體。 86335
TW092117321A 2002-06-25 2003-06-25 Memory cell and memory device TWI231504B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002185234 2002-06-25
JP2002347882A JP4282314B2 (ja) 2002-06-25 2002-11-29 記憶装置

Publications (2)

Publication Number Publication Date
TW200411661A TW200411661A (en) 2004-07-01
TWI231504B true TWI231504B (en) 2005-04-21

Family

ID=29718439

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092117321A TWI231504B (en) 2002-06-25 2003-06-25 Memory cell and memory device

Country Status (7)

Country Link
US (1) US6998698B2 (zh)
EP (2) EP1701356B1 (zh)
JP (1) JP4282314B2 (zh)
KR (1) KR100705352B1 (zh)
CN (1) CN1295789C (zh)
DE (2) DE60324614D1 (zh)
TW (1) TWI231504B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8233309B2 (en) 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
TWI420523B (zh) * 2008-10-10 2013-12-21 Toshiba Kk 半導體記憶裝置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6801448B2 (en) * 2002-11-26 2004-10-05 Sharp Laboratories Of America, Inc. Common bit/common source line high density 1T1R R-RAM array
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
JP2005244145A (ja) * 2004-01-28 2005-09-08 Sharp Corp 半導体記憶装置及びその製造方法
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US7538338B2 (en) * 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
EP2204813B1 (en) * 2004-05-03 2012-09-19 Unity Semiconductor Corporation Non-volatile programmable memory
US7443710B2 (en) * 2004-09-28 2008-10-28 Spansion, Llc Control of memory devices possessing variable resistance characteristics
ATE488842T1 (de) * 2004-09-30 2010-12-15 Nxp Bv Integrierte schaltung mit speicherzellen mit einem programmierbaren widerstand und verfahren zum adressieren von speicherzellen mit einem programmierbaren widerstand
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
JP4543885B2 (ja) * 2004-11-04 2010-09-15 ソニー株式会社 記憶装置の読み出し方法及び記憶装置、並びに半導体装置
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
JP4783070B2 (ja) * 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
CN101331562B (zh) * 2005-10-19 2011-06-01 东莞令特电子有限公司 变阻器及制造方法
US7515457B2 (en) * 2006-02-24 2009-04-07 Grandis, Inc. Current driven memory cells having enhanced current and enhanced current symmetry
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20070235811A1 (en) * 2006-04-07 2007-10-11 International Business Machines Corporation Simultaneous conditioning of a plurality of memory cells through series resistors
JP4460552B2 (ja) * 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
US8454810B2 (en) * 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
JP4251576B2 (ja) * 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
JP4344372B2 (ja) 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
CN101506912B (zh) * 2006-09-19 2011-10-12 东莞令特电子有限公司 包括钝化层的变阻器的制造
US7372753B1 (en) 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
JP2008171478A (ja) * 2007-01-09 2008-07-24 Sony Corp 半導体メモリデバイスおよびセンスアンプ回路
KR100855585B1 (ko) 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
JP5159224B2 (ja) 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
US7881100B2 (en) * 2008-04-08 2011-02-01 Micron Technology, Inc. State machine sensing of memory cells
WO2009141857A1 (ja) * 2008-05-22 2009-11-26 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8264052B2 (en) * 2008-08-28 2012-09-11 Qualcomm Incorporated Symmetric STT-MRAM bit cell design
CN101981695B (zh) * 2009-01-29 2012-06-13 松下电器产业株式会社 电阻变化元件及其制造方法
US8270199B2 (en) * 2009-04-03 2012-09-18 Sandisk 3D Llc Cross point non-volatile memory cell
US7978498B2 (en) * 2009-04-03 2011-07-12 Sandisk 3D, Llc Programming non-volatile storage element using current from other element
US8203134B2 (en) * 2009-09-21 2012-06-19 Micron Technology, Inc. Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same
KR101538741B1 (ko) * 2009-10-21 2015-07-22 삼성전자주식회사 보안기능을 갖는 데이터 저장매체와 그 출력장치
JP5320601B2 (ja) 2010-04-23 2013-10-23 シャープ株式会社 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
JP5186634B2 (ja) 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
CN102157196B (zh) * 2010-12-15 2014-07-23 清华大学 基于自参考反相器的1t1r型阻变存储器及其读写方法
CN102157197A (zh) * 2011-05-17 2011-08-17 中国科学院上海微系统与信息技术研究所 一种链式相变存储器结构
CN103117212B (zh) * 2011-09-15 2015-07-08 清华大学 用于复杂结构半导体器件的激光退火方法
CN103337253B (zh) * 2013-05-29 2016-02-03 北京大学 一种rram逻辑器件的级联系统及方法
US9076522B2 (en) * 2013-09-30 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells breakdown protection
CN105869670B (zh) * 2015-01-19 2019-03-15 华邦电子股份有限公司 电阻式随机存取存储器
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
CN110189785B (zh) * 2019-04-09 2020-11-24 华中科技大学 一种基于双阈值选通管的相变存储器读写控制方法及系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US57594A (en) * 1866-08-28 1866-08-28 Improvement in artificial arms
JP2783579B2 (ja) * 1989-03-01 1998-08-06 株式会社東芝 半導体装置
JP3292329B2 (ja) * 1992-10-16 2002-06-17 ゼロックス・コーポレーション 静電写真システムの中間転写部材
JPH06204139A (ja) * 1992-12-28 1994-07-22 Tonen Corp 熱ｃｖｄによるシリコン結晶膜の製造方法
JP3377554B2 (ja) * 1993-04-28 2003-02-17 株式会社リコー 画像形成装置及び該画像形成装置の取扱方法
US6130835A (en) 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
US6111781A (en) * 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
EP1153434A1 (en) * 1999-02-17 2001-11-14 International Business Machines Corporation Microelectronic device for storing information and method thereof
JP3386757B2 (ja) 1999-07-30 2003-03-17 株式会社椿本チエイン チェーンの巻付リール
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6587370B2 (en) * 2000-11-01 2003-07-01 Canon Kabushiki Kaisha Magnetic memory and information recording and reproducing method therefor
US6700813B2 (en) * 2001-04-03 2004-03-02 Canon Kabushiki Kaisha Magnetic memory and driving method therefor
TW571403B (en) * 2001-06-22 2004-01-11 Matsushita Electric Ind Co Ltd Semiconductor device and the driving method
KR100879841B1 (ko) * 2001-11-20 2009-01-22 주식회사 포스코 슈트내의 벨트 컨베이어 손상 방지장치
US6850432B2 (en) * 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
US6836419B2 (en) * 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI420523B (zh) * 2008-10-10 2013-12-21 Toshiba Kk 半導體記憶裝置
US8233309B2 (en) 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell

Also Published As

Publication number Publication date
JP4282314B2 (ja) 2009-06-17
TW200411661A (en) 2004-07-01
EP1376598B1 (en) 2006-06-14
EP1701356A1 (en) 2006-09-13
EP1701356B1 (en) 2008-11-05
US20040036109A1 (en) 2004-02-26
DE60324614D1 (de) 2008-12-18
CN1295789C (zh) 2007-01-17
CN1482682A (zh) 2004-03-17
DE60306039D1 (de) 2006-07-27
EP1376598A1 (en) 2004-01-02
KR100705352B1 (ko) 2007-04-10
KR20040002697A (ko) 2004-01-07
JP2004087069A (ja) 2004-03-18
US6998698B2 (en) 2006-02-14

Similar Documents

Publication Publication Date Title
TWI231504B (en) Memory cell and memory device
JP4460552B2 (ja) 半導体記憶装置
JP5662237B2 (ja) 半導体記憶装置
TWI625725B (zh) 對用於寫入操作的電阻隨機存取記憶體(ｒｒａｍ) 陣列進行配置
JP2011071236A (ja) 半導体記憶装置
JP4004103B2 (ja) マスクｒｏｍ
US7710759B2 (en) Nonvolatile ferroelectric memory device
JP2006508481A5 (zh)
JP2004206788A (ja) 磁気記憶装置
KR20130123904A (ko) 반도체 메모리 장치
TW201320101A (zh) 用於記憶體陣列的取消選取驅動器
KR100723569B1 (ko) 상 변화 메모리 장치
CN107836023B (zh) 控制电阻式切换存储器单元的方法和半导体存储器装置
JPH0640589B2 (ja) 不揮発性半導体記憶装置
US11133056B2 (en) Two-stage signaling for voltage driver coordination in integrated circuit memory devices
JP2007150343A (ja) メモリセルを有する集積回路及びこの集積回路への情報記憶方法
JP2755232B2 (ja) 不揮発性半導体メモリ
US6990007B2 (en) Semiconductor memory device
JP4149979B2 (ja) 強誘電体ランダムアクセスメモリ
KR100960461B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
KR20090037766A (ko) 상 변화 메모리 장치
JPH11260070A (ja) 不揮発性半導体メモリ装置
KR20090010601A (ko) 상 변화 메모리 장치
KR960039364A (ko) 병렬형 불휘발성 반도체기억장치 및 그 장치의 사용방법
KR20090002796A (ko) 1-트랜지스터형 디램 및 그 구동 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees