CN110390388A - 具有3d堆叠结构的神经形态电路和包括其的半导体装置 - Google Patents

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Abstract

提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。

Description

具有3D堆叠结构的神经形态电路和包括其的半导体装置
本申请要求于2018年4月17日在韩国知识产权局提交的第10-2018-0044534号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开总体上涉及半导体装置，更具体地，涉及包括神经形态电路的半导体装置。
背景技术
正在进行用于实施模拟人脑的神经形态电路的研究，该研究涉及对分别对应于人神经系统的神经元和突触的神经电路和突触电路的设计。包括神经形态电路的半导体芯片(“神经形态芯片”)的实现除了采用包括神经元组的突触核心以外，还在半导体装置中采用路由器以在突触核心之间进行多个输入和输出连接。在这方面，需要一种便于多个输入和输出连接以及数据发送和接收的电路来模拟具有复杂连接的人神经系统。
发明内容
发明构思提供了一种神经形态电路，所述神经形态电路具有三维堆叠结构并且能够通过促进多个输入和输出连接来模拟高性能神经系统。
根据发明构思的一方面，提供了一种包括第一半导体层、第二半导体层和第三半导体层的半导体装置。第一半导体层包括一个或更多个突触核心，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上，并包括一个或更多个突触核心。形成一个或更多个贯通电极，信息通过所述一个或更多个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层中的互连件传输到第三半导体层中的第二突触核心。
根据发明构思的另一方面，提供了一种神经形态电路，所述神经形态电路包括：突触核心层，包括多个突触核心，每个突触核心包括多个神经电路和存储突触信息的存储器阵列；全局路由器，均被构造为确定突触核心之间的信息传输路径；以及全局互连件层，在全局路由器之间形成物理传输路径。突触核心层和全局互连件层以堆叠结构布置，并且来自突触核心层的突触核心的信息经由一个或更多个贯通电极传输到全局互连件层。
根据发明构思的另一方面，提供了一种半导体装置的操作方法，其中，半导体装置包括多个半导体层，所述多个半导体层具有经由硅通孔(TSV)彼此通信的电路。所述操作方法包括：将来自包括多个神经电路的形成在第一半导体层中的第一突触核心的信息传输到与第一突触核心相关的第一路由器；经由形成在堆叠在第一半导体层上的第二半导体层中的互连件将来自第一路由器的信息传输到第二路由器；以及将来自第二路由器的信息传输到形成在堆叠在第二半导体层上的第三半导体层中的第二突触核心，其中，第二突触核心与第二路由器相关。
根据发明构思的又一方面，半导体装置包括第一半导体层、第二半导体层和第三半导体层。第一半导体层包括并行处理系统的处理元件。第二半导体层堆叠在第一半导体层上，并包括形成处理元件之间的物理传输路径的互连件。第三半导体层堆叠在第二半导体层上，并包括处理元件。一个或更多个贯通电极设置在第一层、第二层和第三层中的至少一层内，在第一半导体层至第三半导体层之间通过所述一个或更多个贯通电极来传输信息。来自第一半导体层中的第一处理元件的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二处理元件。
附图说明
通过下面结合附图的详细描述，发明构思的实施例将被更清楚地理解，附图中同样的附图标记表示同样的元件或功能，在附图中：
图1是示出根据发明构思的实施例的数据处理系统的框图；
图2是示出用于实现神经形态芯片功能的元件的示例的框图；
图3是示出图1的半导体装置的示例的结构图；
图4是根据发明构思的实施例的半导体装置的操作方法的流程图；
图5A示出了根据实施例的半导体装置的层组的结构图；
图5B是示出根据发明构思的另一实施例的半导体装置的结构图；
图6示出了图3的半导体装置内的突触核心之间的信息传输的示例；
图7A和图7B是示出根据路由器的位置的半导体层的各个实施示例的结构图/框图；
图8A和图8B是示出根据发明构思的实施例的硅通孔(TSV)的实施示例的结构图/框图；
图9是示出根据发明构思的实施例的半导体装置执行神经形态计算的示例的框图；
图10A示意性地示出了可以用于发明构思的实施例中的突触核心的示例；
图10B和图10C是示出根据发明构思的实施例的各个突触核心与其设置在半导体装置的不同的半导体层中的电路组件的结构图/框图；
图11A和图11B是示出根据发明构思的半导体装置的各个实施例的结构图/框图；
图12A和图12B是分别示出根据发明构思的又一实施例的半导体装置的示例的信号图和框图；
图13是示出神经形态电路的示例的电路图；
图14是示出根据发明构思的实施例的半导体装置实现为高带宽存储器(HBM)的示例的框图；以及
图15是示出根据发明构思的实施例的包括神经形态芯片的移动装置的示例的框图。
具体实施方式
现在将在下面参照附图来描述发明构思的实施例。
图1是示出根据发明构思的实施例的数据处理系统10的框图。数据处理系统10可以包括处理单元100和半导体装置200。处理单元100可以是各种类型的执行处理单元中的任何一种，诸如中央处理单元(CPU)、诸如场可编程门阵列(FPGA)的硬件加速器、大规模并行处理器阵列(MPPA)、图形处理单元(GPU)、专用集成电路(ASIC)、神经处理单元(NPU)、张量处理单元(TPU)或多处理器片上系统(MPSoC)。
数据处理系统10可以是处理各种类型的数据的系统，并且可以是根据实施例的执行诸如神经形态计算或神经网络计算的人工智能计算的系统。例如，神经形态计算的至少一部分可以由半导体装置200上的电路执行，并且神经形态计算的中间结果或最终结果可以被记录到半导体装置200中的存储器或者从半导体装置200读取。此外，半导体装置200可以包括在神经形态计算或神经网络计算的过程期间存储信息的存储器阵列。存储器阵列可以包括忆阻器。处理单元100可以包括用于控制这种存储器阵列的读取/写入操作的存储器控制器(未示出)。
例如，数据处理系统10可以实施为个人计算机(PC)、数据服务器、云系统、人工智能服务器、网络附加存储(network-attached storage，NAS)、物联网(IoT)装置或便携式电子装置。此外，当数据处理系统10是便携式电子装置时，数据处理系统10可以是膝上型计算机、移动装置、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、数字摄像机、音频装置、便携式多媒体播放器(PMP)、个人导航装置(PND)、MP3播放器、掌上游戏机、电子书或者可穿戴装置等。
根据实施例，数据处理系统10执行神经形态计算，半导体装置200可以包括分别与人类神经系统中存在的神经元和突触对应的神经电路和突触电路作为硬件组件。这里，由于半导体装置200执行神经形态计算，所以半导体装置200可以被称为神经形态装置、神经形态芯片、集成电路(IC)或半导体芯片。神经形态芯片可以包括在数学上对真实神经元建模的各种电路组件，并且可以包括例如用于存储突触信息或执行权重乘法的存储器阵列、或者可以包括执行加权多输入(weight-reflected multiple input)的累加计算或激活函数操作的运算符。神经形态芯片可以用于诸如数据分类或图案识别等的各种领域。
根据发明构思的实施例，半导体装置200可以包括多个三维堆叠的半导体层，以实施如上所述的神经形态计算功能。例如，半导体装置200可以包括第一半导体层(层1)至第N半导体层(层N)(在下文中，为了简洁，仅是“层1至层N”)，其中，层1至层N可以包括：突触核心，执行神经形态计算；至少一个路由器，布置为与每个突触核心对应，以控制诸如计算输入或计算结果的信息的传输(或以确定信息传输路径)；以及互连件，布置在路由器之间，以形成物理传输路径。这里，物理传输路径可以是被构造用于在不同点处连接到物理传输路径的电路之间传输信息或控制信号的电传输路径或光传输路径。
半导体装置200可以被实施为堆叠有层1至层N的半导体芯片、IC或半导体封装件，信息可以经由诸如贯通电极的导电线在层1至层N之间交换。例如，尽管未在图1中示出，但是还可以在半导体装置200中包括硅通孔(TSV)作为贯通电极。
例如，突触核心可以布置在层(层1至层N)中的一些层中，并且这些半导体层可以被称为突触核心层。此外，在层1至层N之中的其它半导体层中，可以布置有互连件，并且这些半导体层可以被称为互连件层。此外，路由器可以布置在突触核心层和/或互连件层中。
每个突触核心层可以包括多个突触核心，其中，多个神经电路和突触电路可以实施在每个突触核心中。根据实施例，每个突触核心可以包括存储用于计算神经电路之间的权重的突触信息的存储器电路201以及包括用于神经形态计算的各种运算符的计算电路202。例如，存储器电路201可以包括可重新构造的存储器阵列，计算电路202可以包括逻辑以执行诸如与神经形态计算有关的数据乘法、加法以及激活函数操作等的计算功能。
每个突触核心还可以包括用于控制该突触核心内的神经电路之间的信息传输的局部路由器以及用于形成局部路由器之间的物理传输路径的局部互连件。半导体装置200还可以包括用于在突触核心之间进行信息传输的路由器(其可以被称为全局路由器)以及全局路由器之间的信息传输路径(其可以被称为全局互连件)。
在实施例中，层1至层N中的突触核心层和互连件层可以交替地堆叠。例如，第一半导体层(层1)、第三半导体层(层3)、……和第N-1半导体层(层N-1)可以是突触核心层，第二半导体层(层2)、第四半导体层(层4)、……和第N半导体层(层N)可以是互连件层。
根据操作示例，层1可以是突触核心层，来自处理单元100或另一半导体层的输入信息可以被提供给层1中的第一突触核心。第一突触核心可以通过使用输入信息和权重来执行神经形态计算，并且可以将计算结果提供给作为互连件层的层2。计算结果可以通过传输路径控制经由层2的互连件传输到层1的第二突触核心，或者计算结果可以被提供给层3的第三突触核心。
利用半导体装置200，可以以多种方式在根据上述结构的多个半导体层之间传输信息。例如，任何一个突触核心层中的突触核心可以从任何其它突触核心层接收输入信息，并且可以向任何其它突触核心层提供计算结果。
根据发明构思的上述实施例，并且如下面将进一步描述的，由于突触核心、路由器和互连件被实施为以半导体层三维堆叠，因此这便于实施高容量脑状结构并且便于处理其中的多个输入和输出。此外，由于每个芯片单元的更高容量，因此可以减少实际神经形态计算所需的半导体芯片的数量，因此，可以减少芯片至芯片的连接，从而减小系统尺寸并实现低功耗。
同时，如上所述的层1至层N之间的信息传输可以通过使用诸如TSV的元件来执行。例如，在相邻半导体层中的至少一个中形成的TSV可以允许相邻层之间的信息交换。在实施例中(稍后说明)，TSC可以穿过层(层1至层N)中的所有层。
虽然已经将半导体装置200描述为执行神经形态计算的半导体装置，但是发明构思不限于此。例如，基于处理单元100的控制根据预定的神经网络模型执行神经网络计算的处理电路可以包括在半导体装置200的一些半导体层中。神经网络模型的一些示例可以包括各种类型的模型，诸如卷积神经网络(CNN)、递归神经网络(RNN)、深度置信网络、受限玻尔兹曼机。例如，神经网络计算的一部分可以通过使用处理单元100来执行，神经网络计算的另一部分可以通过使用半导体装置200来执行。在这种情况下，当半导体装置200执行神经网络计算时，它可以基于从处理单元100接收的输入数据来执行并将计算结果提供给处理单元100，或者可以基于计算结果生成信息信号并将信息信号提供给处理单元100。
图2是示出用于实施神经形态芯片功能的元件和其间的连接的示例的框图。虽然在图2中为了易于解释而二维地示出了元件，但是根据发明构思的实施例，可以三维地布置图2中示出的元件。
神经形态芯片可以包括多个突触核心、与突触核心对应的多个路由器以及经由其在路由器之间传输信息的互连件。例如，至少一个路由器可以设置为与每个突触核心相关。如上所述，突触核心之间的路由器和互连件可以分别称为全局路由器和全局互连件。在图2的示例布置中，一个全局路由器连接到每个相应的突触核心，全局路由器经由全局互连件彼此电连接或光学连接。图2中的示出的元件可以设置在图1的层1至层N中的一个或更多个中。注意的是，全局路由器可以是用作突触核心之间的信号连接的门的可重新构造的路由器。
突触核心可以表示多个神经元组件，并且可以包括存储突触信息的存储器阵列。此外，虽然未在图2中示出，但是突触核心可以包括用于多个神经电路之间的信息传输的局部路由器和局部互连件。
每个突触核心可以通过全局路由器接收输入信息，并且通过全局路由器传输通过使用输入信息获得的计算结果。例如，每个突触核心可以提供计算结果，并且也通过全局路由器输出引至另一突触核心的路径信息，所述另一突触核心将接收计算结果。计算结果可以通过全局路由器之间的互连件被提供给至少一个其它突触核心。在根据发明构思的实施例的具有三维结构的神经形态芯片中，每个突触核心还可以通过全局路由器输出表示其它突触核心所在的半导体层的信息，以促进多个半导体层之间的信息传输。
同时，路由信息可以存储在突触核心中以控制通过相关的全局路由器的信息传输路径，用于存储路由信息的存储器阵列可以实施为用于实施突触核心中的神经电路的存储器阵列的一部分。可选择地，用于存储路由信息的存储器阵列实施在单独的存储器区域中。
上述全局互连件和局部互连件可以由具有导电性的各种类型的材料或光学材料形成。
图3是示出图1的半导体装置200的示例的结构图。如图3中所示，半导体装置200可以包括经由TSV彼此通信的多个半导体层。(图3和在下文中讨论的其它图中示出的每个圆柱体是TSV。)注意的是，虽然图3中示出了六个半导体层(除了硅层241之外)，但是可以使用任何合适数量的半导体层。在下文中，设置有至少一个突触核心的半导体层可以被称为突触核心层，设置有路由器和/或互连件的半导体层可以被称为路由器/互连件(R/I)层。这里，假设一个突触核心层和一个路由器/互连件层形成一个层组。在下面的讨论中，除非另有说明，否则“互连件”被理解为全局互连件，并且“路由器”被理解为全局路由器。
半导体装置200可以包括第一层组210至第三层组230。第一层组210可以包括第一突触核心层211和第一路由器/互连件层212。第一路由器/互连件层212可以堆叠在第一突触核心层211上，并可以经由TSV与第一突触核心层211通信。此外，第二层组220可以经由TSV堆叠在第一层组210上，并且包括第二突触核心层221和第二路由器/互连件层222。此外，第二路由器/互连件层222可以堆叠在第二突触核心层221上，并可以经由TSV与第二突触核心层221通信。第三层组230也可以包括第三突触核心层231和第三路由器/互连件层232。
如所提及的，图3和下面讨论的其它图中示出每个圆柱体的是TSV，因此，看出的是，相邻半导体层之间的一组TSV可以用于使不同的层中的电路彼此通信地连接。虽然示出了在诸如第一突触核心层211、第一路由器/互连件层212的相邻半导体层之间存在层厚度，但是TSV可以完全存在于诸如第一突触核心层211、第一路由器/互连件层212的半导体层内。在这种情况下，当相邻层被称为彼此“堆叠”时，相邻层的表面可以直接接触，而在它们之间没有任何附加的半导体层。可选择地，每组TSV可以至少部分地形成在单独的硅层241内，并且每个TSV可以在相邻层(诸如第一突触核心层211、第一路由器/互连件层212)内延伸或不延伸，但是可以替代地与相邻层的表面上的导电迹线电接触。在任一种情况下，当在这里一个层被称为堆叠在另一层上时，两个层的表面可以直接接触(如在TSV完全地设置在各个层内的情况下)，或者它们可以紧密地分隔开但不直接接触(如在TSV至少部分地设置在单独的层241内的情况下)。
至少一个路由器可以被布置为与每个突触核心对应。这里，被称为布置为与突触核心对应或仅与突触核心对应的路由器是与用于信号通信的突触核心相关并且直接连接到该突触核心的路由器。例如，一个突触核心和与该突触核心对应的一个路由器可以布置在不同位置处的半导体层中。可选择地，两个或更多个路由器可以与任何一个突触核心相关。例如，关于其所有元件完全在任何一个半导体层内的一个突触核心，与该突触核心对应的路由器可以布置在所述一个半导体层上方和下方的不同半导体层中。
在图3中示出的半导体装置200中，关于被包括以实现神经形态芯片的突触核心、路由器和互连件，包括路由器和互连件两者的R/I层以及包括具有存储器阵列的突触核心的突触核心层可以是分开的，但是通过使用TSV连接技术来彼此连接。
根据操作示例，多个突触核心可以布置在第一突触核心层211中，并且来自突触核心中的任何一个的信息可以经由TSV被提供给第一R/I层212。提供给第一R/I层212的信息可以经由形成在第一R/I层212上的TSV被提供给第二层组220的第二突触核心层221或第三层组230的第三突触核心层231。在另一连接路径中，提供给第一R/I层212的信息可以经由形成在第一R/I层212下的TSV被提供给第一突触核心层211中的另一突触核心。
相似地，来自第二突触核心层221中的突触核心的信息可以经由第二突触核心层221上或下的TSV传输到另一突触核心。例如，来自第二突触核心层221中的突触核心的信息可以通过第二突触核心层221和第二R/I层222上的TSV被提供给第三突触核心层231中的突触核心。可选择地，来自第二突触核心层221中的突触核心的信息可以通过第二突触核心层221和第一R/I层212下的TSV被提供给第一突触核心层211中的突触核心。可选择地，来自第二突触核心层221中的突触核心的信息可以通过第二突触核心层221上或下的TSV被提供给第二突触核心层221中的另一突触核心。
图4是根据发明构思的实施例的半导体装置的操作方法的流程图。当假设半导体装置执行神经形态计算时，图4的操作方法可以对应于神经形态计算方法。
参照图4，半导体装置可以包括三维堆叠的多个半导体层；例如，第一半导体层至第三半导体层可以顺序地堆叠。此外，第一半导体层至第三半导体层可以经由诸如TSV的贯通电极彼此通信，如上所述的突触核心可以布置在第一半导体层和第三半导体层中的每个中，而互连件(例如，全局互连件)可以布置在第二半导体层中。
首先，第一半导体层中的第一突触核心可以基于输入信息执行神经形态计算，并且可以从第一突触核心生成计算结果(S11)。可以将计算结果传输到与第一突触核心相关的第一路由器(S12)。根据实施例，除了互连件之外，第一路由器可以布置在第二半导体层中。第一路由器可以接收与信息传输相关的路由信息以及计算结果，并确定路由信息(S13)，并且可以确定将向其提供计算结果的半导体层的位置。例如，可以确定是否要将计算结果提供给另一半导体层(S14)。
可以基于确定的结果将计算结果提供给位于第一半导体层或另一半导体层中的突触核心。例如，当计算结果被提供给位于第一半导体层上的第三半导体层时，可以经由第二半导体层的互连件将计算结果提供给第二路由器(S15)，并且可以将计算结果提供给第三半导体层的与第二路由器对应的第二突触核心(S16)。另一方面，当将计算结果提供给第一半导体层中的另一突触核心时，可以经由第二半导体层的互连件将计算结果提供给第三路由器(S17)，并且可以将计算结果提供给第一半导体层的与第三路由器对应的第三突触核心(S18)。
图5A示出了根据实施例的半导体装置的层组的结构图。层组包括具有至少一个突触核心和多个路由器的突触核心层、互连件层以及位于突触核心层与互连件层之间的一组TSV。在这种情况下，互连件层可以不包括路由器。举例来说，在该互连件层中的互连件可以布局在两个垂直层级上，在所述两个垂直层级中，一个垂直层级包括在第一方向上彼此平行延伸的多个第一互连件，另一垂直层级包括在与第一方向正交的第二方向上彼此平行延伸的多个第二互连件。可选择地，在互连件层内可以仅在单个级上设置平行延伸的互连件。还可以预期到其它布局，诸如在互连件层内的相同或不同层级上的多个同心圆形、正方形或其它形状的互连件。
图5B示出了根据发明构思的另一实施例的半导体装置300。半导体装置300包括均具有图5A的层组的结构的多个堆叠的层组。层组可以包括例如第一层组310至第三层组330。第一层组310可以包括布置有至少一个突触核心311_1和至少一个路由器311_2的第一突触核心层311以及布置有互连件的第一互连层312，第一突触核心层311和第一互连件层312可以经由TSV彼此通信。第二层组320和第三层组330也可以以与第一层组310相同的方式构造并堆叠在第一层组310上，由于TSV形成在第一层组310至第三层组330之间，因此信息可以经由TSV在第一层组310至第三层组330之间传输。
例如，关于第一层组310，来自第一突触核心层311中的突触核心的信息(例如，计算结果)可以被提供给实施在同一半导体层中的路由器，然后经由路由器和TSV被提供给第一互连件层312。例如，来自第一突触核心层311中的第一突触核心的信息可以经由形成在第一互连件层312中的互连件传输，并且通过形成在第二突触核心层321中的路由器提供给第二突触核心层321中的第二突触核心。在另一连接路径中，来自第一突触核心层311中的第一突触核心的信息可以经由形成在第一互连件层312中的互连件传输，然后经由形成在第一突触核心层311中的路由器被提供给第一突触核心层311中的第三突触核心。
图6示出了图3的半导体装置200的示例结构内的突触核心之间的信息传输的示例。示出并描述的原理也可以适用于其它半导体装置结构。
如图6中所示，半导体装置200包括多个层组；例如，示出了第一层组(层组0)至第三层组(层组2)。此外，每个层组可以包括一个突触核心层和一个路由器/互连件层。来自起始突触核心的信息可以经由至少一个路由器和至少一个突触核心被提供给末端突触核心。在描绘的示例中，来自第一层组(层组0)中的第一突触核心(起始突触核心)SC1的信息被提供给第三层组(层组2)中的第三突触核心(末端突触核心)SC3。
与诸如计算结果的信息一起，第一突触核心SC1还可以向将向其传输计算结果的突触核心(例如，第二突触核心SC2)生成路径信息(或连接信息)。例如，路径信息可以包括指示将向其提供计算结果的路由器或突触核心的信息。根据实施例，路径信息可以包括层信息L、路由器信息R和互连件信息I。
例如，来自第一突触核心SC1的信息可以被提供给位于第一层组(层组0)中的对应的路由器R1，路由器R1可以解码来自第一突触核心SC1的路径信息。此外，可以基于解码结果来控制计算结果的传输路径，例如，计算结果可以基于包括在路径信息中的层信息L和互连件信息I被提供给与第二层组(层组1)中的位置Rj对应的第二路由器R2。此外，计算结果可以被提供给与第二路由器R2对应的第二突触核心SC2，第二突触核心SC2可以基于接收的信息生成计算结果，也可以生成用于控制计算结果将被传输通过其的路径的路径信息(层信息L、路由器信息R和互连件信息I)。
根据上述过程，可以经由第三层组(层组2)中的路由器R4和R5传输计算结果，并且可以将计算结果提供给与第五路由器R5对应的第三突触核心SC3。
注意的是，除了路由器设置在突触核心层内之外，针对图6说明的操作也可以应用于图5B的半导体装置300。
图7A和图7B是示出根据路由器的位置的半导体层的各个实施示例的框图。在图7A中，路由器与互连件布置在同一层中，在图7B中，路由器与突触核心布置在同一层中。
参照图7A，路由器可以与互连件布置在同一层中，并且包括用于确定朝向将传输信息至其的突触核心的方向的互补金属氧化物半导体(CMOS)电路。此外，互连件可以包括形成信息传输路径的物理布线区域。与此同时，突触核心可以包括用于存储突触信息等的存储器区域和用于执行计算的CMOS电路区域。
在图7B的实施例中，由于路由器与突触核心布置在同一层中，因此可以仅在互连件层中形成形成信息传输路径的物理布线区域。同时，在布置有路由器和突触核心的路由器/突触核心层中，除了用作路由器并用于神经形态计算的CMOS电路区域之外，可以形成上述存储器区域。
根据图7A中示出的实施例，相对大量的突触核心可以布置在突触核心层中，由于信息传输路径通过路由器/互连件层形成，因此可以容易且有效地传输信息。此外，根据图7B中示出的实施例，由于可以在互连件层中仅形成物理布线区域，因此可以容易地实施互连件层并且可以降低制造成本。
图8A和图8B是示出根据发明构思的实施例的半导体装置中包括的TSV的各个实施示例的框图。
参照图8A和图8B，半导体装置400A/400B包括多个半导体层和用于半导体层之间的通信的TSV，其中，多个半导体层可以包括竖直地交替堆叠的突触核心层和路由器/互连件层。在图8A中，示出了布置多个半导体层然后形成每个TSV以穿过所有半导体层的示例。因此，此实施例中的TSV可以被称为“多层TSV”。在其它示例中，多层TSV可以设置为仅延伸穿过半导体层中的一些。又一示例可以利用多层TSV和“相邻层TSV”(仅连接相邻半导体层的电路元件的TSV，如在先前看到的示例中和图8B中的)的组合。在图8B的实施例中，如图3等的上述实施例中所示，每个TSV是仅在两个相邻半导体层之间形成的“相邻层TSV”。此外，在图8A和图8B的实施例中，虽然用于控制信息传输路径的路由器被布置在互连件层中，但是如图5B中，路由器也可以或可选择地布置在突触核心层中。
根据图8A的实施例，从第一半导体层411中的突触核心输出的信息可以直接传输到与第一半导体层411不相邻的R/I层，而不穿过与第一半导体层411相邻的R/I层中的互连件。例如，可以将从第一半导体层411中的突触核心输出的信息直接提供给第四半导体层422，信息可以经由第四半导体层422的互连件而被提供给第三半导体层421或第五半导体层431。
图9是示出根据发明构思的实施例的半导体装置500执行神经形态计算的示例的框图。如在上述实施例中，半导体装置500包括多个半导体层，其中，多个半导体层可以包括交替堆叠的突触核心层和路由器/互连件层。
如图9中所示，可以在多个节点中执行神经形态计算或神经网络计算。可以将在任何一个层的节点中执行的计算的结果提供给下一层的其它节点。例如，多个节点可以构成输入层、至少一个隐藏层和输出层。
根据实施例，执行神经形态计算的节点可以实施为包括在突触核心中的神经电路和突触电路，并且可以通过使用路由器/互连件层来执行节点之间的信息传输。例如，提供通过使用输入信息和从节点到另一节点的权重执行的计算结果的操作可以包括将来自半导体装置500的任何一个突触核心的信息经由路由器/互连件层提供给另一半导体层的突触核心的操作。
根据实施例，半导体装置500的一些半导体层可以构成上述输入层510；一些其它半导体层可以构成至少一个隐藏层520；剩余的半导体层可以构成输出层530。例如，位于下部中的一个突触核心层和一个路由器/互连件层可以包括在输入层510中，位于输入层510上的多个突触核心层和多个路由器/互连件层可以包括在隐藏层520中，位于上部中的一个突触核心层和一个路由器/互连件层包括在输出层530中。在可选择的示例中，来自包括在半导体装置500中的多个半导体层之中的位于预定位置处的半导体层也可以构成上述输入层510、隐藏层520和输出层530。
来自输入层510的计算结果可以经由TSV被提供给隐藏层520中的突触核心层。此外，来自隐藏层520中的任何一个突触核心层的计算结果可以被提供给隐藏层520中的另一突触核心层或输出层530中的突触核心层。此外，来自输出层530的最终计算结果可以存储在半导体装置500中或被提供给外部。
根据图9中示出的实施例，在假设神经形态计算包括多个分层计算的假设下，可以在位于半导体装置500的同一竖直区域处的一个半导体层或多个半导体层中执行相同层(输入层、隐藏层或输出层)的节点中的操作。此外，操作的结果可以经由TSV容易地传输到与另一层的节点对应的半导体层。因为互连件设置在位于与形成有突触核心的半导体层的位置不同的位置处的半导体层中，所以可以更容易地实施互连件。此外，可以增大信息传输效率。
图10A示意性地示出了可以用于这里的实施例中的任何突触核心的突触核心1003的示例。突触核心1003可以包括多个神经电路(NC)，其中，一些神经电路可以从突触核心1003外部接收输入信息，并且可以向同一突触核心中的至少一个其它神经电路提供预定的神经形态计算的结果。此外，突触核心1003中的一些其它神经电路可以接收在突触核心中生成的计算结果作为输入信息，并且计算结果可以被提供给突触核心中的其它神经电路。局部路由器(未示出)可以包括在任何神经电路内或外，以经由局部互连件(所示的箭头路径)将信息路由到另一目标神经电路。突触核心1003中的其它神经电路可以向外部突触核心提供神经形态计算结果。
图10B和图10C是示出根据发明构思的各个突触核心与其设置在半导体装置的不同半导体层中的电路组件的结构图/框图。根据发明构思的实施例，如图10B和图10C中所示，单个突触核心的电路组件可以遍及多个半导体层。在图10B的实施例中，作为突触核心的实施例的第一突触核心600A包括：神经电路NC(也称为“神经元”)，分布在多个半导体层中；以及路由器/互连件(R/I)层，布置在与包含神经电路的半导体层不同的半导体层中。例如，一些神经电路可以布置在第一半导体层611A中，其它神经电路可以布置在第三半导体层613A中，作为包括路由器/互连件的R/I层的第二半导体层612A可以设置在第一半导体层611A与第三半导体层613A之间。这里，R/I层的路由器和互连件是局部路由器和局部互连件。
同时，参照图10C，在半导体装置600B中，神经电路和路由器可以布置在半导体装置600B的半导体层中的一些半导体层中，并且互连件可以布置在另一些半导体层中。例如，一些神经电路和路由器可以布置在第一半导体层611B中；其它神经电路和路由器可以布置在第三半导体层613B中；布置有互连件的第二半导体层612B可以位于第一半导体层611B与第三半导体层613B之间。
根据图10A、图10B和图10C中示出的实施例，可以实施具有通过使用至少两个半导体层形成的三维堆叠结构的突触核心。即，由于根据上述实施例包括在一个突触核心中的多个神经电路与包括用于神经电路之间的连接的局部路由器和局部互连件形成在多个半导体层中，所以可以容易地实施突触核心，并且也可以增大信息传输效率。
图11A和11B是示出根据发明构思的半导体装置的各个实施例的结构图/框图。在这些装置中，每个突触核心以三维堆叠形式实施，并且多个突触核心之间的连接也以三维堆叠形式实施。
参照图11A，半导体装置700A可以包括多个半导体层，所述多个半导体层可以包括多个突触核心和位于突触核心之间的全局路由器/互连件层。在示出的示例中，半导体层包括形成第一突触核心710A的多个层、形成第二突触核心720A的多个层以及位于第一突触核心710A与第二突触核心720A之间的全局路由器/互连件层730A。在其它实施例中，半导体装置700A可以包括更多的突触核心和全局路由器/互连件层。
在任何突触核心710A、720A中，神经电路可以分别形成在不同的半导体层中。相同或不同层中的神经电路可以经由形成在附加半导体层中的局部路由器/互连件层来彼此传输/接收信息。此外，第一突触核心710A和第二突触核心720A可以经由全局路由器/互连件层730A来彼此传输或接收信息。
参照图11B，布置有第一突触核心710B的一些神经电路和局部路由器的第一半导体层711B和布置有第一突触核心710B的其它神经电路和局部路由器的第三半导体层713B可以具有三维堆叠结构，包括局部互连件的第二半导体层712B可以布置在第一半导体层711B与第三半导体层713B之间。此外，第一半导体层711B至第三半导体层713B可以经由TSV来彼此传输/接收信息。此外，第一突触核心710B和第二突触核心720B可以经由TSV和全局互连件层730B来彼此传输或接收信息。
根据实施例，上述局部路由器和全局路由器可以与突触核心(或神经电路)形成在同一半导体层中，局部互连件和全局互连件可以形成在与突触核心的半导体层不同的另一半导体层中。
来自第一突触核心710B的一些神经电路的信息可以通过局部路由器和局部互连件被提供给第一突触核心710B中的其它神经电路，来自第一突触核心710B中的一些其它神经电路的信息可以通过全局路由器和全局互连件被提供给第二突触核心720B的神经电路。
根据图11A和图11B中示出的实施例，上述突触核心中的每一个中的电路形成有三维堆叠结构，当共同考虑时，多个突触核心中的电路也可以具有三维堆叠结构。这里，通过在多个半导体层的适当位置处布置局部互连件和全局互连件，可以提高信息传输效率。
注意的是，尽管图11B示出了局部路由器和全局路由器都与突触核心(或神经电路)形成在同一半导体层中，但是其它结构是可用的。例如，虽然局部路由器与神经电路形成在同一半导体层中，但是全局路由器也可以形成在全局互连件层730B中。可选择地，虽然全局路由器与神经电路形成在同一半导体层中，但是局部路由器也可以与局部互连件形成在同一半导体层中。
图12A和图12B分别是示出根据发明构思的另一实施例的半导体装置的示例的信号图和框图。
如图12A中所示，作为由半导体装置进行的神经形态计算的示例，将突触权重(ω0、ω1、ω2)与由来自多个神经元的值(x0、x1、x2)表示的信息相乘，并对乘法结果(ω0x0、ω1x1、……)执行求和操作(Σ)。此外，可以对求和操作的结果执行特征函数(b)和激活函数(f)，从而提供计算结果。
图12B示出了包括多个半导体层和位于它们之间的互连件的半导体层800。半导体层可以包括：输入层810，通过其接收来自外部源的信息；权重层820，存储用于神经形态计算的权重信息；乘法层830，执行基于权重的乘法；累加层840，执行对乘法结果的累加计算；激活层850，执行激活函数；以及输出层860，通过其输出计算结果。激活函数可以对应于各种类型的操作，并且包括例如S形(sigmoid)、ReLU(整流线性单元，Rectified LinearUnit)、超切线(hyper-tangent)和阈值。
包括在半导体装置800中的每个半导体层可以包括用于执行相应的操作处理的电路，例如，用于执行模拟操作或数字操作的计算电路可以包括在半导体层中。此外，根据图12B中示出的实施例，根据任何一个神经电路执行的各种功能可以分布到用于实施的至少两个半导体层。输入层810可以经由形成有根据上述实施例的路由器和互连件的半导体层(未示出)来接收多个输入。计算结果可以通过形成有根据上述实施例的路由器和互连件的半导体层(未示出)从输出层860输出。
图13是示出根据实施例的神经形态电路900的示例的电路图。神经形态电路900可以包括在任何上述实施例中的突触核心中。
神经形态电路900可以包括多个神经电路910和920以及提供神经电路之间的连接的多个突触电路930。神经电路910和920可以分别是突触前神经电路(PRE-NC)910和突触后神经电路(POST-NC)920。突触电路930可以布置在突触前神经电路910和突触后神经电路920彼此交叉的区域中。虽然图13中示出了具有包括四个突触前神经电路910和四个突触后神经电路920的矩阵结构的神经形态电路900，但是神经形态电路900可以包括任何合适数量的神经电路。
同时，突触电路930可以包括各种类型的存储器，例如，权重可以通过忆阻器类设计存储在突触电路930中。可以在突触前神经电路910和突触后神经电路920的交叉点处执行乘法计算。用于实施神经形态电路900的存储器的类型中的一些示例包括使用CMOS晶体管技术的DRAM和SRAM、相变RAM(PRAM)、相变存储器(PCM)、电阻RAM(ReRAM)、磁RAM(MRAM)或使用电阻存储器技术的自旋转移矩磁RAM(STT-MRAM)等。
作为操作示例，突触前神经电路910可以将输入数据输出到突触电路930，突触电路930可以基于预定阈值电压来改变忆阻器的电导，突触前神经电路910与突触后神经电路920之间的连接强度可以基于改变电导的结果而变化。例如，当忆阻器的电导增加时，与忆阻器对应的突触前神经电路和突触后神经电路之间的连接强度可以增加；当忆阻器的电导减小时，与忆阻器对应的突触前神经电路与突触后神经电路之间的连接强度可以降低。基于突触电路930的忆阻器的电导，可以对提供给突触后神经电路920的信号施加权重。通过为每条输入数据分配权重(或者通过将权重乘以每条输入数据)获得的结果可以被提供给突触后神经电路920。尽管未在图13中示出，但是用于实施与神经网络计算相关的其它函数(例如，激活函数操作)的元件还可以包括在神经形态电路900中。
图14是示出根据发明构思的实施例的半导体装置被实施为高带宽存储器(HBM)1000的示例的框图。HBM 1000可以包括包含用于存储器操作和用于控制神经形态计算的控制逻辑1014的逻辑裸片(或缓冲裸片)1010以及均包括存储器单元阵列的核心裸片1020。用于神经形态计算的突触核心1021可以分别布置在核心裸片1020中。HBM 1000可以通过包括具有彼此独立接口的多个通道来具有更大的带宽。在图14的示例中，HBM 1000包括四个核心裸片1020，每个核心裸片1020包括两个通道，但是可以准备任何合适数量的核心裸片和通道。(在最小的情况下，可以仅包括一个核心裸片)。
逻辑裸片1010还可以包括TSV区域1011、物理区域PHY 1012和直接访问区域DA1013。控制逻辑1014控制HBM 1000中的整体操作，并且可以响应来自外部控制器的命令来执行例如内部控制操作。
TSV区域1011对应于形成有TSV以与核心裸片1020通信的区域。物理区域PHY 1012可以包括用于与外部控制器通信的多个输入电路，直接访问区域1013可以经由布置在HBM1000的外表面上的导电单元与外部测试器直接通信。测试器提供的各种信号可以通过直接访问区域1013和TSV区域1011提供给核心裸片1020。可选择地，根据可修改的实施例，可以经由直接访问区域1013、物理区域PHY 1012和TSV区域1011将从测试器提供的各种信号提供给核心裸片1020。
根据发明构思的实施例，每个核心裸片1020可以包括多个突触核心1021，来自任何一个核心裸片的突触核心的信息(或计算结果)可以提供给另一核心裸片的突触核心。此外，布置有根据上述实施例的路由器和互连件的半导体层可以形成在每个核心裸片1020上。
例如，对于第一核心裸片(核心裸片1)和第二核心裸片(核心裸片2)，来自第一核心裸片(核心裸片1)的第一突触核心的信息可以通过TSV区域1011的TSV和路由器/互连件层1033提供给第二核心裸片(核心裸片2)。例如，来自第一突触核心的信息可以通过TSV区域1011的TSV提供给同一核心裸片(核心裸片1)的突触核心，或者提供给其它核心裸片的任何一个突触核心。
根据图14中示出的实施例，由于具有更大带宽的HBM 1000用于执行神经形态计算，所以可以有效地使用通道的带宽来计算大容量数据，并且可以减少数据延迟。
图15是示出根据发明构思的实施例的包括神经形态芯片的移动装置1100的示例的框图。移动装置1100是数据处理系统的示例，并且可以包括应用处理器(AP)1110和神经形态芯片1120。应用处理器1110可以实施为片上系统(SoC)。片上系统(SoC)可以包括应用有具有预定的总线标准的协议的系统总线(未示出)，并且可以包括连接到系统总线的各种知识产权(IP)。作为系统总线的标准，可以应用高级精简指令集机器(ARM)可用的高级微控制器总线架构(AMBA)协议。AMBA协议的总线类型的示例可以包括例如高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4或AXI一致性扩展(ACE)。此外，也可以应用其它类型的协议，诸如SONICs公司的uNetwork或IBM的CoreConnect、或OCP-IP的开放核心协议。
应用处理器1110可以包括中央处理单元1111和与神经形态计算或神经网络计算有关的硬件加速器1114。虽然图15示出了一个硬件加速器1114，但是应用处理器1110可以包括两个或更多个各种类型的硬件加速器。此外，应用处理器1110还可以包括存储用于控制移动装置1100的整体操作的指令的存储器1112。此外，应用处理器1110还可以包括调制解调器处理器1113作为用于控制调制解调器通信功能的元件，包括调制解调器处理器1113的应用处理器1110也可以被称为ModAP。
神经形态芯片1120可以包括根据上述实施例的半导体装置。例如，神经形态芯片1120可以是半导体封装件或具有多个半导体层的堆叠结构的半导体芯片。例如，神经形态芯片1120可以包括形成有根据上述实施例的突触核心的至少一个突触核心层以及布置为与突触核心层对应的路由器/互连件层。根据上述实施例，也可以实施神经形态芯片1120，使得突触核心和路由器形成在同一半导体层中，并且互连件形成在附加的半导体层中。
根据上述实施例，包括在神经形态芯片1120中的多个半导体层可以经由诸如TSV的贯通电极彼此通信，来自发明构思的实施例的任何一个半导体层的突触核心的信息可以通过TSV和路由器/互连件层被提供给另一半导体层的突触核心。
在上述实施例中，已经描述了硅通孔(TSV)作为贯通电极(后者也被称为通孔(竖直互连访问))的示例，但是其它类型的贯通电极可以替代TSV。
以上举例说明的电路和互连布置可以应用于其它半导体装置，例如具有并行处理系统的大量并行处理元件的集成电路，该并行处理系统采用路由器来传递信息和控制信号并彼此共享任务。设置在半导体层中的处理元件类似于上面对突触核心(其本身是处理元件的示例)的描述，所述处理元件可以以与上面描述的突触核心的方式相同的方式通过使用全局路由器、全局互连件和TSV来选择性地和动态地彼此互连。。
虽然已经参照发明构思的实施例具体地示出和描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
第一半导体层，包括一个或更多个突触核心，每个突触核心包括执行神经形态计算的神经电路；
第二半导体层，堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件；
第三半导体层，堆叠在第二半导体层上并包括一个或更多个突触核心；以及
一个或更多个贯通电极，信息通过所述一个或更多个贯通电极在第一半导体层至第三半导体层之间传输，
其中，来自第一半导体层中的第一突触核心的信息经由所述一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
2.根据权利要求1所述的半导体装置，其中，贯通电极是硅通孔。
3.根据权利要求1所述的半导体装置，其中，第二半导体层还包括用于确定突触核心之间的信息传输路径的路由器。
4.根据权利要求1所述的半导体装置，其中，第一半导体层和第三半导体层中的每个还包括用于确定突触核心之间的信息传输路径的路由器。
5.根据权利要求1所述的半导体装置，其中，每个突触核心还包括：局部路由器，用于确定神经电路之间的信息传输路径；以及局部互连件，在每个突触核心中形成物理信息传输路径。
6.根据权利要求5所述的半导体装置，其中，突触核心还包括用于存储突触信息的存储器电路和通过使用所述突触信息执行权重计算的计算电路。
7.根据权利要求1所述的半导体装置，其中，神经形态计算包括具有多个层结构的节点的计算，并且将节点之中的属于第一层的第一节点的计算结果提供给属于第二层的第二节点，
其中，第一节点包括在第一半导体层的第一突触核心中，第二节点包括在第三半导体层的第二突触核心中。
8.根据权利要求1所述的半导体装置，其中，来自第一半导体层中的第一突触核心的第一信息通过第二半导体层的互连件传输到第三半导体层中的第二突触核心，并且
来自第一半导体层中的第一突触核心的第二信息通过第二半导体层的互连件传输到第一半导体层中的第三突触核心。
9.根据权利要求1所述的半导体装置，其中，半导体装置包括N个半导体层，所述N个半导体层包括第一半导体层至第三半导体层，其中，N是大于3的整数，并且
其中，实施所述N个半导体层，使得均包括突触核心的半导体层和均包括互连件的半导体层交替地堆叠。
10.一种神经形态电路，所述神经形态电路包括：
突触核心层，包括多个突触核心，每个突触核心包括多个神经电路和存储突触信息的存储器阵列；
全局路由器，均被构造为确定突触核心之间的信息传输路径；以及
全局互连件层，在全局路由器之间形成物理传输路径，
其中，突触核心层和全局互连件层以堆叠结构布置，并且来自突触核心层的突触核心的信息经由一个或更多个贯通电极传输到全局互连件层。
11.根据权利要求10所述的神经形态电路，其中，贯通电极是硅通孔。
12.根据权利要求10所述的神经形态电路，其中，全局路由器与突触核心集成在突触核心层中。
13.根据权利要求10所述的神经形态电路，其中，全局路由器与全局互连件一起集成在全局互连件层中。
14.根据权利要求13所述的神经形态电路，其中，神经形态电路包括包含突触核心层和全局互连件层的第一半导体层至第N半导体层，第一半导体层是突触核心层，第二半导体层是全局互连件层，其中，N是大于2的整数，并且
实施第一半导体层至第N半导体层，使得突触核心层和全局互连件层交替地堆叠。
15.根据权利要求10所述的神经形态电路，其中，突触核心中的每个包括：局部路由器，确定神经电路之间的信息传输路径；以及局部互连件，在突触核心的每个突触核心中形成物理信息传输路径。
16.根据权利要求15所述的神经形态电路，其中，突触核心层包括第一半导体层至第三半导体层，所述第一半导体层至第三半导体层具有堆叠的结构并且经由贯通电极彼此通信，
其中，任意一个突触核心的多个神经电路中的一些形成在第一半导体层中，局部互连件形成在堆叠在第一半导体层上的第二半导体层中，并且所述任意一个突触核心的所述多个神经电路中的其它神经电路形成在第三半导体层中。
17.根据权利要求16所述的神经形态电路，其中，局部路由器与局部互连件一起形成在第二半导体层中。
18.根据权利要求16所述的神经形态电路，其中，局部路由器与神经电路一起形成在第一半导体层和第三半导体层中。
19.根据权利要求10所述的神经形态电路，其中，存储器阵列包括忆阻器。
20.一种半导体装置的操作方法，其中，半导体装置包括多个半导体层，所述多个半导体层具有经由硅通孔来彼此通信的电路，所述操作方法包括：
将来自包括多个神经电路的形成在第一半导体层中的第一突触核心的信息传输到与第一突触核心相关的第一路由器；
经由形成在堆叠在第一半导体层上的第二半导体层中的互连件将来自第一路由器的信息传输到第二路由器；以及
将来自第二路由器的信息传输到形成在堆叠在第二半导体层上的第三半导体层中的第二突触核心，第二突触核心与第二路由器相关。
21.根据权利要求20所述的操作方法，其中，信息是针对提供给第一突触核心的多个神经电路的输入信息使用神经电路执行神经形态计算的结果。
22.根据权利要求20所述的操作方法，其中，信息是第一信息，所述操作方法还包括：
通过第二半导体层的互连件将来自第一突触核心的第二信息传输到第三路由器；以及
将第二信息传输到形成在第一半导体层中并且布置为与第三路由器对应的第三突触核心。
23.根据权利要求20所述的操作方法，其中，用于确定信息的传输路径的路径信息还从第一突触核心传输到第一路由器，
其中，基于路径信息将信息选择性地传输到第一半导体层或第三半导体层。
24.根据权利要求20所述的操作方法，其中，第一路由器和第二路由器形成在第二半导体层中。
25.根据权利要求20所述的操作方法，其中，第一路由器形成在第一半导体层中，第二路由器形成在第三半导体层中。
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