CN114902332A - 存储器模块多端口缓冲技术 - Google Patents

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M·A·布莱瑟
B·基思
F·F·罗斯
D·B·斯图尔特
R·J·鲁尼
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Abstract

本公开提供用于使用多端口缓冲器以改进存储器模块的事务速率的技术。在实例中，存储器模块可包含具有外部接口的电路板、安装到所述电路板的第一存储器装置，和安装到所述电路板的第一多端口缓冲器电路。所述第一多端口缓冲器电路可包含耦合到所述外部接口的数据线的第一端口，所述第一端口被配置成在第一事务速率下操作；耦合到第一多个所述第一存储器装置的数据线的第二端口；和耦合到第二多个所述第一存储器装置的数据线的第三端口。所述第二端口和所述第三端口可被配置成在第二事务速率下操作，其中所述第二事务速率慢于所述第一事务速率。

Description

存储器模块多端口缓冲技术
优先权和相关申请
本申请要求吉本斯(Gibbons)等人在2019年12月31日申请的标题为存储器模块多端口缓冲技术(MEMORY MODULE MUTIPLE PORT BUFFER TECHNIQUES)的美国临时专利申请第62/955,682号的优先权益，所述美国临时专利申请特此以引用的方式整体并入本文中。
技术领域
下文大体上涉及存储器模块，且更确切地说涉及使用多端口缓冲器增大存储器模块的数据传送速率。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”标示的两种状态。在其它系统中，可存储多于两种状态。为了存取所存储信息，电子装置的组件可以读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可以在存储器装置中写入状态或对状态进行编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、DRAM、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本以及其它度量。改进的存储器技术已实现了对许多这些度量的改进，然而，随着处理速度的提高，存储器带宽可能会变成总体系统性能改进的瓶颈。
附图说明
在不一定按比例绘制的图式中，相似标号在不同视图中可描述类似组件。具有不同字母后缀的相似标号可表示类似组件的不同情况。图式大体上借助于实例而非限制性地说明本文件中所论述的各种实施例。
图1是示意性地说明根据本发明技术的实施例的存储器装置的框图。
图2是示意性地说明根据本发明主题的实施例的存储器系统的简化框图。
图3大体上说明实例双通道存储器模块的通道的框图。
图4以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法。
图5大体上说明实例双通道存储器模块的通道的框图。
图6以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法。
图7是示意性地说明根据本发明主题的实施例的存储器系统的简化框图。
图8A和8B大体上说明实例四通道存储器模块的通道的框图。
图9以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法。
图10大体上说明操作存储器模块以支持高于用于提供存储器模块的存储容量的存储器模块的存储器装置的事务速率的实例方法的流程图。
图11大体上说明根据本文中所公开的方面的包含支持存储器模块的装置的系统的图式。
具体实施方式
图1是示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，在图1的实例中，存储体0到15)，并且每个存储体可包含多个字线(WL)、多个位线(BL)，和布置在字线与位线的相交点处的多个存储器单元。字线WL的选择可由行解码器140执行，并且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对随后可经由传送门(TG)耦合到至少一个相应的主要I/O线对(MIOT/B)，所述传送门可充当开关。
存储器装置100可采用包含耦合到命令总线和地址总线的命令和地址端子的多个外部端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可进一步包含：用于接收芯片选择信号CS的芯片选择端子，用于接收时钟信号CK和CKF的时钟端子，用于接收数据时钟信号WCK和WCKF的数据时钟端子，数据端子DQ、RDQS、DBI和DMI，供电端子VDD、VSS、VDDQ和VSSQ。
可从外部向命令端子和地址端子供应地址信号和存储体地址信号。可经由命令/地址输入电路105将供应到地址端子的地址信号和存储体地址信号传送到地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号(BADD)并将存储体地址信号供应到行解码器140和列解码器145两者。
可从存储器控制器向命令和地址端子供应命令信号CMD、地址信号ADDR和芯片选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令和地址端子的命令和地址作出响应。当将有源CS信号提供到存储器装置100时，可对命令和地址进行解码，且可执行存储器操作。可经由命令/地址输入电路105将命令信号CMD作为内部命令信号ICMD提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，举例来说，用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可包含输出和输入激活命令，例如计时命令CMDCK。
当发布读取命令且及时向行地址和列地址供应读取命令时，可从存储器阵列150中的由这些行地址和列地址标示的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可以由读取时延信息RL界定的时间提供读取数据，所述读取时延信息RL可在存储器装置100中,举例来说，在模式寄存器(图1中未展示)中进行编程。可在CK时钟信号的时钟循环方面界定读取时延信息RL。举例来说，读取时延信息RL可以是当提供相关联读取数据时在读取命令被存储器装置100接收之后的CK信号的时钟循环的数目。
当发布写入命令且及时向行地址和列地址供应所述命令时，可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。写入命令可由命令解码器115接收，所述命令解码器可向输入/输出电路160提供内部命令，使得写入数据可由输入/输出电路160中的数据接收器接收，并经由输入/输出电路160和读取/写入放大器155被供应到存储器阵列150。可在通过行地址和列地址指定的存储器单元中写入写入数据。可在由写入时延WL信息界定的时间向数据端子提供写入数据。写入时延WL信息可在存储器装置100中，举例来说，在模式寄存器(图1中未展示)中进行编程。可在CK时钟信号的时钟循环方面界定写入时延WL信息。举例来说，写入时延信息WL可以是当接收到相关联的写入数据时在写入命令由存储器装置100接收到之后的CK信号的时钟循环的数目。
可以向供电端子供应供电电势VDD和VSS。这些供电电势VDD和VSS可被供应到内部电压产生器电路170。内部电压产生器电路170可基于供电电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可用于行解码器140中，内部电势VOD和VARY可用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
还可以向供电端子供应供电电势VDDQ。供电电势VDDQ可连同供电电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，供电电势VDDQ可以为与供电电势VDD相同的电势。在本发明技术的另一个实施例中，供电电势VDDQ可以为与供电电势VDD不同的电势。然而，可将专用供电电势VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的供电噪声不传播到其它电路块。
可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可被供应到时钟输入电路120。CK和CKF信号可互补，并且WCK和WCKF信号也可互补。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，当通过来自命令解码器115的CKE信号启用时，输入缓冲器可以接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路120可以接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可以被供应到内部时钟电路130。内部时钟电路130可基于所接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启动信号CKE提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以被供应到输入/输出电路160，并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，使得可以不同数据速率从存储器装置100输出数据和将数据输入到存储器装置100。当需要高存储器速度时，较高时钟频率可以是合乎需要的。当需要较低功率消耗时，较低时钟频率可以是合乎需要的。也可将内部时钟信号ICLK供应到定时产生器135，且因此可产生各种内部时钟信号。
存储器装置，例如图1的存储器装置100可提供存储器容量，具有多个存储器阵列或具有被细分成多个可单独寻址的部分(例如，多个通道、存储体、存储器排等)的单个阵列。替代地，存储器系统可包含多个存储器装置，例如图1的存储器装置100，其中每一存储器装置表示系统的存储器容量的可单独寻址的细分部(例如，存储器排等)。因此，存储器装置或具有多个存储器装置、存储器排、存储器通道、存储体等的存储器系统可包含专用于一或多个但少于全部的可单独寻址的部分的多个端子(例如，时钟端子、CMD/ADD端子、I/O端子等)。举例来说，多通道存储器装置可包含多个端子，每一端子对应于存储器的多个通道中的一个。
图2是示意性地说明根据本发明主题的实施例的存储器系统201的简化框图。系统201可包含主机装置221、存储器控制器202和存储器模块203。存储器模块可包含多个存储器装置200、接口204、一或多个缓冲器电路205和经寄存或寄存时钟驱动器(RCD)206。存储器装置200可用于存储主机221的数据。接口204可提供主机装置221与存储器模块203之间的通信路径。缓冲器电路205可辅助增大存储器模块203的事务速率，如下文所论述。RCD206可被配置成与第一侧上的存储器控制器202(或主机装置221)和第二侧上的存储器模块203的组件通信。举例来说，RCD 206可接收命令、地址和时钟信号。在一些情况下，这些命令信号可包含寄存器命令字(RCW)；且在其它实例中，可包含缓冲器控制字(BCW)。在一些实例中，RCD 206可提供信号以控制且在一些情况下训练多端口缓冲器电路205。在某些实例中，RCD 206可被配置成经由在建立的数据传送速率下操作的32位数据总线与存储器控制器通信且在较慢传送速率下调制存储器装置200的数据信号。如所属领域的技术人员将显而易见，RCD 206可实施额外功能性，例如阻抗校准命令/奇偶校验检查等。RCD的输出(例如，时钟输出、命令/地址输出、控制输出等)可视需要以群组启用和/或另外个别地经控制。
主机装置221可经由存储器控制器202以可操作方式耦合到存储器模块203(例如，双列直插式存储器模块(DIMM))。在一些实例中，存储器模块203可包含存储器控制器202。存储器控制器202可通过总线或接口204以可操作方式耦合到多个存储器装置200。根据本发明主题的各种实例，主机装置221可与存储器模块203通信以在存储器装置200中存储和检索数据。在所说明实例中，存储器控制器202可经由两个通道211、212与存储器装置200通信。在某些实例中，通道211、212可独立于彼此操作。在一些实例中，通道211、212可共享一些信号，例如命令和地址信号且可具有独立数据信号。在某些实例中，存储器模块203可包含多端口通道缓冲器电路205。多端口通道缓冲器电路205可允许存储器模块接口204的事务速率高于个别存储器装置200的事务速率。在某一实例中，多端口通道缓冲器电路205可允许较慢但较节能的存储器装置与能够较高事务速率的存储器控制器一起使用。在某些实例中，存储器控制器202的事务速率可为存储器装置200的事务速率的2倍、4倍或甚至更高。在一些实例中，多端口通道缓冲器电路205可允许系统201的额外存储器排，相较于无缓冲存储器模块或具有简单双端口缓冲器电路的存储器模块。
图3大体上说明实例双通道存储器模块的通道311的框图。在某些实例中，通道311可包含多个存储器装置300、多个存储器数据总线322、多端口通道缓冲器电路305和通道数据总线323。在某些实例中，存储器装置300可通过存储器排组织且通道311可包含存储器装置300的第一存储器排(排1)和存储器装置300的第二存储器排(排2)。多端口通道缓冲器电路305可同时与存储器装置300的每一存储器排(排1、排2)交换数据。在某些实例中，多端口通道缓冲器电路305可与主机装置交换数据。在某些实例中，可经由包含通道311、存储器控制器或其组合的存储器模块的外部接口在通道数据总线323与主机之间传递数据。在某些实例中，多端口通道缓冲器电路305可与主机装置交换数据，同时经由存储器数据总线322与存储器装置300的一或多个存储器排交换数据。在一些实例中，多端口通道缓冲器电路305可包含多个个别的多端口数据缓冲器。在所说明通道311中，每一存储器排(排1、排2)直接与多端口通道缓冲器电路305的单个端口(A或B)耦合。在某些实例中，多端口通道缓冲器电路305可允许经连接的存储器控制器302或主机321的事务速率的完全利用，同时使用具有慢得多的事务速率的存储器装置300。举例来说，在采用实例多端口通道缓冲器电路的双数据速率类型5(DDR5)DIMM存储器模块的实例中，通道总线的事务速率可为6400MT/秒，而存储器数据总线在3200MT/秒下操作。在某些应用中，实例多端口通道缓冲器电路305可允许通道总线323的预期速度性能，同时使用较节能、较慢且常常较便宜的存储器装置300。
图4以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法400。图4的方法400说明用于读取操作和用于写入操作的实例存储器模块的操作，并且确切地说展示多端口通道缓冲器电路，例如图3的多端口通道缓冲器电路305的各种端口(A，B，C)的活动。对于读取操作，时间从左到右移动。对于写入操作，时间从右到左移动。图4的特定实例假设用于读取或写入操作的数据位于第一排和第二排的存储器装置中。RCD(未展示)可从存储器控制器接收命令。对于读取命令，RCD可命令第一排(R1)的存储器感测读取数据的第一64个字节并将第一读取数据转发到存储器模块接口。在发起第一排的第一读取数据的感测之后的一定延迟，RCD可命令第二排的存储器感测读取数据的第二64个字节并将第二读取数据转发到存储器模块接口。由于存储器模块包含多端口通道缓冲器电路，因此第一排(R1)的存储器装置和第二排(R2)的存储器装置可同时传送相应感测到的数据。多端口通道缓冲器电路可使用第一端口(A)接收第一排(R1)的存储器的读取数据并使用第二端口(B)接收第二排(R2)的存储器的读取数据。
在缓冲第一端口(A)的一定量的第一读取数据后，多端口通道缓冲器电路可开始经由多端口通道缓冲器电路的第三端口(C)将读取数据发送到主机。在某些实例中，RCD可帮助调度每一排的读取数据经由第三端口(C)发送的次序。在一些实例中，多端口通道缓冲器电路可与每一排开始将数据发送到多端口通道缓冲器电路的相应第一和第二端口(A、B)以相同次序将读取数据发送到主机。如可从图4观察到，通过使用多端口通道缓冲器电路启用的重叠数据传送允许存储器装置的传送速率为存储器控制器的传送速率的一半。如果额外数据将由读取命令读取，那么RCD可继续向第一和第二存储器排交替感测命令以检索额外读取数据。
对于写入命令，RCD可与存储器控制器协调写入数据的接收。多端口通道缓冲器电路可使用第三端口(C)以从主机接收写入数据且可缓冲所接收数据。RCD可协调经由多端口通道缓冲器电路的第一和第二端口(A，B)将从多端口通道缓冲器电路所接收到的写入数据传送到第一和第二排(R1，R2)的存储器。举例来说，在首先接收到写入数据的第一64个字节的一部分之后不久，多端口通道缓冲器电路可开始使用第二端口(B)将第一64个字节传送到第二排(R2)的存储器。在开始接收写入数据的第二64个字节后，多端口通道缓冲器电路可开始使用第一端口(A)将写入数据的第二64个字节传送到第一排(R1)的存储器。在某些实例中，将写入数据从多端口通道缓冲器电路传送到第一排(R1)的存储器和将写入数据从多端口通道缓冲器电路传送到第二排(R2)的存储器可同时发生。如果额外数据将写入为写入命令的部分，那么RCD可继续经由多端口通道缓冲器电路的第一和第二端口(A，B)将额外写入数据交替传送到存储器的第一和第二排。在图3和4的所说明实例中，使用4位宽数据总线的存储器装置的突发长度为16，且使用32位宽数据总线的到存储器控制器的通道总线的突发长度为16。
图5大体上说明实例双通道存储器模块的通道511的框图。在某些实例中，通道511可包含多个存储器装置500、多个数据总线522、多端口通道缓冲器电路505，和通道数据总线523。在某些实例中，存储器装置500可由存储器排组织且通道511可包含存储器装置的第一排(排1)和存储器装置的第二排(排2)。多端口通道缓冲器电路505可同时与存储器装置的每一排交换数据。在某些实例中，多端口通道缓冲器电路可经由通道数据总线523与主机装置交换数据，同时与存储器装置500的一或多个存储器排交换数据。在一些实例中，多端口通道缓冲器电路505可包含多个个别的多端口数据缓冲器。在所说明通道511中，每一存储器排(排1、排2)与多端口通道缓冲器电路505的多于一个端口(A，B)耦合。在某些实例中，多端口通道缓冲器电路505可允许经连接的存储器控制器或主机装置的事务速率的完全利用，同时使用具有慢得多的事务速率的存储器装置500。举例来说，在采用实例多端口通道缓冲器电路的DDR5 DIMM存储器模块的实例中，通道总线的事务速率可为6400MT/秒，而存储器数据总线在3200MT/秒下操作。在某些应用中，实例多端口通道缓冲器电路505可允许通道总线523的预期速度性能，同时使用较节能、较慢且常常较便宜的存储器装置500。
图6以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法600。图6的方法600说明用于读取操作和用于写入操作的实例存储器模块的操作。对于读取操作，时间从左到右移动。对于写入操作，时间从右到左移动。图6的特定实例假设读取或写入命令的数据位于第一排(R1)和第二排(R2)的存储器装置中。存储器模块的RCD可从存储器控制器接收命令且可将命令信息、地址信息和时钟信息提供到每一排(R1，R2)的存储器装置。RCD还可将控制信息和时钟信息提供到多端口通道缓冲器电路。对于读取命令，RCD可命令第一排(R1)的第一部分的存储器感测读取数据的第一64个字节并经由多端口通道缓冲器电路的第一端口(A)将所述数据转发到存储器模块接口。在发起第一排(R1)的第一读取数据的感测之后的短延迟，RCD可命令第一排(R2)的第二部分的存储器感测读取数据的第二64个字节并经由多端口通道缓冲器电路的第二端口(B)将感测到的数据转发到存储器模块接口。由于存储器模块包含多端口通道缓冲器电路，第一排(R1)的第一部分的存储器装置和第一排(R2)的第二部分的存储器装置可同时传送相应感测到的数据。多端口通道缓冲器电路可使用第一端口(A)来接收第一读取数据并使用第二端口(B)来接收第二读取数据。
在缓冲第一部分的一定量的数据后，多端口通道缓冲器电路可开始经由多端口通道缓冲器电路的第三端口(C)将第一读取数据发送到主机。在某些实例中，RCD可帮助调度每一排(R1，R2)的数据经由第三端口(C)发送的次序。在一些实例中，多端口通道缓冲器电路可与每一排开始将读取数据发送到多端口通道缓冲器电路以相同次序将所述数据发送到主机。如可从图6观察到，通过使用多端口通道缓冲器电路启用的重叠数据传送允许存储器装置的传送速率为存储器控制器的传送速率的一半。如果额外数据将由读取命令读取，那么RCD可继续向存储器的第一和第二排(R1，R2)的不同部分交替感测命令以检索额外数据。
对于写入命令，RCD可与存储器控制器协调写入数据的接收。多端口通道缓冲器电路可使用第三端口(C)以从主机装置接收写入数据且可缓冲所接收写入数据。RCD可协调将从多端口通道缓冲器电路所接收到的写入数据传送到第一和第二排(R1，R2)的存储器。举例来说，在接收到写入数据的第一64个字节之后不久，多端口通道缓冲器电路可开始使用第二端口(B)将第一64个字节传送到第二排(R2)的存储器的一部分(在图6中针对写入操作时间从右到左流动)。在开始接收写入数据的第二64个字节后，多端口通道缓冲器电路可开始使用第一端口(B)将写入数据的第二64个字节传送到第二排(R2)的存储器的第二部分。在某些实例中，将第一写入数据从多端口通道缓冲器电路传送到第二排(R2)的存储器的第一部分和将第二写入数据从多端口通道缓冲器电路传送到第二排(R2)的存储器的第二部分可同时发生。如果额外数据将写入为写入命令的部分，那么RCD可继续将额外写入数据交替传送到存储器的第一和第二排(R1，R2)的部分。在图5和6的所说明实例中，使用8位宽数据总线的存储器装置的突发长度为16，且使用16位宽数据总线的到存储器控制器的通道总线的突发长度为16。
图7是示意性地说明根据本发明主题的实施例的存储器系统701的简化框图。系统701可包含主机装置721、存储器控制器702和存储器模块703。存储器模块可包含多个存储器装置750、接口704、一或多个缓冲器电路705和经寄存或寄存时钟驱动器(RCD)706。存储器装置700可用于存储主机721的数据。接口704可提供主机装置721与存储器模块703之间的通信路径。缓冲器电路705可辅助增大存储器模块703的事务速率，如下文所论述。RCD706可被配置成与第一侧上的存储器控制器702(或主机装置721)和第二侧上的存储器模块703的组件通信。举例来说，RCD 706可接收命令、地址和时钟信号。在一些情况下，这些命令信号可包含寄存器命令字(RCW)；且在其它实例中，可包含缓冲器控制字(BCW)。在一些实例中，RCD 706可提供信号以控制且在一些情况下训练多端口缓冲器电路705。在某些实例中，RCD 706可被配置成经由在建立的数据传送速率下操作的32位数据总线与存储器控制器通信且在较慢传送速率下调制存储器装置700的数据信号。如所属领域的技术人员将显而易见，RCD 706可实施额外功能性，例如阻抗校准命令/奇偶校验检查等。RCD的输出(例如，时钟输出、命令/地址输出、控制输出等)可视需要以群组启用和/或另外个别地经控制。
主机装置721可经由存储器控制器702以可操作方式耦合到存储器模块703(例如，双列直插式存储器模块(DIMM))。在一些实例中，存储器模块703可包含存储器控制器702。存储器控制器702可通过总线或接口704以可操作方式耦合到多个存储器装置700。根据本发明主题的各种实例，主机装置721可与存储器模块703通信以在存储器装置700中存储和检索数据。在所说明实例中，存储器控制器702可经由四个通道711、712、713、714与存储器装置700通信。在某些实例中，通道711、712、713、714可独立于彼此操作。在一些实例中，通道711、712、713、714可共享一些信号，例如命令和地址信号且可具有独立数据信号。在某些实例中，存储器模块703可包含多端口通道缓冲器电路705。多端口通道缓冲器电路705可允许存储器模块接口704的事务速率高于个别存储器装置700的事务速率。在某一实例中，多端口通道缓冲器电路705可允许较慢但较节能的存储器装置与能够较高事务速率的存储器控制器702一起使用。在某些实例中，存储器控制器702的事务速率可为存储器装置700的事务速率的2倍、4倍或甚至更高。在一些实例中，多端口通道缓冲器电路705可允许系统701的额外存储器排，相较于无缓冲存储器模块或具有简单双端口缓冲器电路的存储器模块。
图8A和8B大体上说明实例四通道存储器模块的通道811的框图。在某些实例中，通道811可包含多个存储器装置800、多个数据总线822、多端口通道缓冲器电路805，和通道数据总线823。在某些实例中，存储器装置800可由存储器排组织且通道可包含存储器装置800的第一排(排1)和存储器装置800的第二排(排2)。多端口通道缓冲器电路805可同时与存储器装置800的每一排(排1、排2)交换数据。在某些实例中，多端口通道缓冲器电路805可经由通道数据总线823与存储器控制器/主机装置交换数据，同时与存储器装置800的存储器的一或多个排(排1、排2)交换数据。在一些实例中，多端口通道缓冲器电路805可包含多个个别的多端口数据缓冲器807，如图8B中所示。在所说明通道811中，每一存储器排(排1、排2)与多端口通道缓冲器电路805的多于一个端口(A，B)耦合。在某些实例中，多端口通道缓冲器电路805可允许经连接的存储器控制器或主机的事务速率的完全利用，同时使用具有慢得多的事务速率的存储器装置800。举例来说，在采用实例多端口通道缓冲器电路的DDR6存储器模块的实例中，通道总线823的事务速率可为12,800MT/秒，而存储器数据总线822在6400MT/秒下操作。在某些应用中，实例多端口通道缓冲器电路805可允许通道总线823的预期速度性能，同时使用较节能、较慢且常常较便宜的存储器装置800。应理解，在读取和理解本发明主题后，多端口通道缓冲器电路805可从产生相同功能的逻辑组件的替代组合中设计。
图9以图形方式说明根据本发明主题的各种实例的操作存储器模块的实例方法900。图9的方法900说明用于读取操作和用于写入操作的实例存储器模块的操作。对于读取操作，时间从左到右流动。对于写入操作，时间从右到左流动。图9的特定实例假设读取或写入命令的数据位于第一排(R1)和第二排(R2)的存储器装置中。存储器模块的RCD可从存储器控制器接收命令。对于读取命令，RCD可命令第一排(R1)的第一部分的存储器感测读取数据的第一32个字节并将第一读取数据转发到存储器模块接口。在发起第一排(R1)的第一读取数据的感测之后的短延迟，RCD可命令第一排(R2)的第二部分的存储器感测读取数据的第二32个字节并将第二读取数据转发到存储器模块接口。由于存储器模块包含多端口通道缓冲器电路，第一排(R1)的第一部分的存储器装置和第一排(R1)的第二部分的存储器装置可同时传送相应感测到的数据。多端口通道缓冲器电路可使用第一端口(A)来接收第一读取数据并使用第二端口(B)来接收第二读取数据。
在缓冲一定量的第一读取数据和第二读取数据后，多端口通道缓冲器电路可开始经由多端口通道缓冲器电路的第三端口(C)将读取数据的第一64个字节信息块发送到主机。在某些实例中，RCD可帮助调度或布置每一排的每一部分的数据经由第三端口(C)发送的次序。在一些实例中，多端口通道缓冲器电路可以预定次序和布置将数据发送到主机而无需协调来自RCD的定时信号。如可从图9观察到，通过使用多端口通道缓冲器电路启用的重叠数据传送允许存储器装置的传送速率为存储器控制器的传送速率的一半。如果将读取额外数据，那么RCD可继续向存储器的第一和第二排(R1，R2)的不同部分交替感测命令以检索额外数据。
对于写入命令，RCD可与存储器控制器协调写入数据的接收。多端口通道缓冲器电路可使用第三端口(C)以从主机接收写入数据且可缓冲所接收写入数据。RCD可协调将从多端口通道缓冲器电路所接收到的写入数据传送到第一和第二排(R1，R2)的存储器。举例来说，在开始接收第一写入数据的第一64个字节之后不久，多端口通道缓冲器电路可开始使用多端口通道缓冲器的第一和第二端口(A，B)将第一写入数据的第一和第二32个字节信息块传送到第二排(R2)的存储器的第一部分和第二部分(在图9中针对写入操作时间从右到左流动)。在开始在第三端口(C)处接收第二写入数据的第二64个字节后，多端口通道缓冲器电路可开始使用多端口通道缓冲器电路的第一和第二端口(A，B)将第二写入数据的第三和第四32个字节信息块传送到第一排(R1)的存储器的第一部分和第二部分。在某些实例中，将写入数据的第一32个字节信息块从多端口通道缓冲器电路传送到第二排(R2)的存储器的第一部分和将写入数据的第二32个字节信息块从多端口通道缓冲器电路传送到第二排(R2)的存储器的第二部分可同时发生。如果额外数据将写入为写入命令的部分，那么RCD可继续将额外写入数据交替传送到存储器的第一和第二排的部分。在图8和9的所说明实例中，使用8位宽数据总线的存储器装置的突发长度为16，且使用16位宽数据总线的到存储器控制器的通道的突发长度为32。
以上实例说明存储器模块的实例，其采用具有2:1扇出的多端口通道缓冲器电路且允许存储器模块在为个别存储器装置的事务速率的两倍的事务速率下操作。在某些实例中，具有3:1扇出或4:1扇出的缓冲器电路可用以允许存储器模块在甚至更高的事务速率比率下操作。此类实例可允许存储器模块在可为存储器模块的个别存储器装置的额定事务速率的四倍的事务速率下操作。
图10大体上说明操作存储器模块以支持高于用于提供存储器模块的存储容量的存储器模块的存储器装置的事务速率的实例方法1000的流程图。在1001处，可在存储器模块处接收到存储器存取命令。在某些实例中，存储器模块的一或多个RCD可接收存储器存取命令，且可控制或调制存储器装置和存储器模块的各种总线的活动以执行存储器存取命令。在1003处，可在存储器模块的多端口缓冲器电路的第一端口与存储器模块的外部接口之间交换与存储器存取命令相关联的数据。外部接口通常经由存储器控制器耦合到主机，但本发明主题不限于此。对于写入存取命令，所述交换可包含在所述第一端口处接收写入数据。对于读取存取命令，所述交换可包含将读取数据传输到主机装置。在1005处，可使用多端口缓冲器电路的第二和第三端口与同外部接口交换数据的其它部分同时与存储器模块的存储器装置交换数据。因此，与存储器模块的存储器装置的事务速率相比，多端口缓冲器电路可允许经由外部接口的较高事务速率。
图11说明可在其上执行本文中所论述的技术(例如，方法)中的任何一或多种的实例机器1100的框图。在替代实施例中，机器1100可用作独立装置，或可连接(例如，联网)到其它机器。在联网部署中，机器1100可在服务器-客户端网络环境中作为服务器机器、客户端机器或这两者操作。在实例中，机器1100可充当对等式(P2P)(或其它分布式)网络环境中的对等式机器。机器1100可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络器具、IoT装置、汽车系统，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”还应被视为包含单独或联合执行一组(或多组)指令以执行本文论述的方法中的任何一或多种的任何机器集合，例如云计算、软件即服务(software as a service，SaaS)、其它计算机集群配置。
如本文所描述，实例可包含逻辑、组件、装置、封装或机构，或可通过逻辑、组件、装置、封装或机构来操作。电路系统为在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路的集合(例如，组)。电路系统成员可以随时间推移和基础硬件变化而为灵活的。电路系统包含当操作时可单独或组合地执行特定任务的部件。在实例中，可以不可改变地设计电路系统的硬件以实行特定操作(例如，硬连线)。在实例中，电路系统的硬件可以包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，所述物理组件包含以物理方式修改(例如，恒定集结粒子的磁性、电气可移动放置等)以对特定操作的指令进行编码的计算机可读媒体。在连接物理组件时，改变硬件组成部分的基础电性质，例如从绝缘体变为导体，或反之亦然。指令使得参与的硬件(例如，执行单元或加载机构)能够经由可变连接创建硬件中的电路系统部件以在操作中时实行特定任务的部分。因此，当装置操作时计算机可读媒体以通信方式耦合到电路系统的其它组件。在实例中，物理组件中的任一个可用于超过一个电路系统中的超过一个部件中。举例来说，在操作下，执行单元可以在一个时间点用于第一电路系统的第一电路，并且在不同时间由第一电路系统中的第二电路或由第二电路系统中的第三电路重新使用。
机器(例如，计算机系统)1100(例如，主机105、存储器装置110等)可包含处理装置1102(例如，硬件处理器、中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合，例如存储器装置110的存储器控制器等)、主存储器1104(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1106(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统1118，其中的一些或全部可经由互连链路(interlink)(例如，总线)1130彼此通信。
处理装置1102可表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1102也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1102可被配置成执行指令1126以用于执行本文中所论述的操作和步骤。计算机系统1100还可包含网络接口装置1108以在网络1120上通信。
数据存储系统1118可包含机器可读存储媒体1124(也称为计算机可读媒体)，在所述机器可读存储媒体上存储有指令1126的一或多个集合或者体现本文中所描述的方法或功能中的任何一或多种的软件。指令1126还可在由计算机系统1100执行期间完全或至少部分地驻存在主存储器1104内或处理装置1102内，主存储器1104和处理装置1102也构成机器可读存储媒体。机器可读存储媒体1124、数据存储系统1118或主存储器1104可对应于图1的存储器装置100。
在一个实施方案中，指令1126包含用以实施对应于提供图4、图6、图9和图10的方法的功能性的指令。虽然在实例实施方案中将机器可读存储媒体1124展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使得机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。在实例中，集结式机器可读媒体包括具有多个粒子的机器可读媒体，所述粒子具有恒定(例如，静止)质量。因此，集结式机器可读媒体为非暂时性传播信号。集结式机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))和快闪存储器装置；磁盘，例如内部硬盘和可移式盘；磁光盘；以及CD-ROM和DVD-ROM盘。
机器1100可另外包含显示单元、字母数字输入装置(例如，键盘)和用户接口(UI)导航装置(例如，鼠标)。在实例中，显示单元、输入装置或UI导航装置中的一或多个可以是触摸屏显示器。机器为信号产生装置(例如，扬声器)，或一或多个传感器，例如全球定位系统(GPS)传感器、指南针、加速度计或一或多个其它传感器。机器1100可包含输出控制器，例如串行(例如，通用串行总线(USB)、平行或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接以与一或多个外围装置(例如，打印机、读卡器等)通信或控制所述一或多个外围装置。
指令1126(例如，软件、程序、操作系统(OS)等)或存储在数据存储装置1118上的其它数据可由主存储器1104存取以供处理装置1102使用。主存储器1104(例如，DRAM)通常快速但易失，且因此是不同于适用于长期存储(包含在处于“关断”条件中时)的数据存储装置1118(例如，SSD)的类型的存储装置。供用户或机器1100使用的指令1126或数据通常加载在主存储器1104中以供处理装置1102使用。在主存储器1104已满时，可分配来自数据存储装置1118的虚拟空间以补充主存储器1104；然而，因为数据存储装置1118装置通常比主存储器1104慢，且写入速度通常比读取速度慢至少两倍，所以虚拟存储器的使用由于存储装置时延(相较于主存储器1104，例如DRAM)而可能极大地降低用户体验。此外，用于虚拟存储器的数据存储装置1118的使用可极大地减少数据存储装置1118的可用的使用寿命。
相较于虚拟存储器，虚拟存储器压缩(例如，LinuxTM内核特征“ZRAM”)使用存储器的一部分作为压缩块存储装置以避免寻呼到数据存储装置1118。在压缩块中进行寻呼，直到有必要将此类数据写入到数据存储装置1118为止。虚拟存储器压缩增大了主存储器1104的可用大小，同时减少了对数据存储装置1118的磨损。
针对移动电子装置或移动存储装置而优化的存储装置传统上包含MMC固态存储装置(例如，微安全数字(microSDTM)卡等)。MMC装置包含与主机(例如，主机装置)的若干并行接口(例如，8位并行接口)，且通常可从主机移除且与主机分离的组件。相比之下，eMMCTM装置附接到电路板且视为主机的组件，其读取速度堪比基于串行ATATM(串行高级技术(AT)附接，或SATA)的SSD装置。然而，对移动装置性能的需求继续增加，以便完全启用虚拟或扩增实境装置，利用提高的网络速度等。响应于此需求，存储装置已从并行通信接口转换到串行通信接口。包含控制器和固件的通用快闪存储(UFS)装置使用具有专用读取/写入路径的低电压差分信令(low-voltage differential signaling，LVDS)串行接口与主机通信，从而进一步推进了更高的读取/写入速度。
指令1124可以进一步利用多个传送协议中的任一个(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)经由网络接口装置1108使用传输媒体在网络1120上传输或接收。实例通信网络可以包含局域网(LAN)、广域网(WAN)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、普通老式电话(POTS)网络，以及无线数据网络(例如，电气电子工程师学会(IEEE)802.11系列标准，称为
Figure BDA0003719961970000151
IEEE 802.16系列标准，称为
Figure BDA0003719961970000152
)、IEEE 802.15.4系列标准、对等(P2P)网络等。在实例中，网络接口装置1108可包含一或多个物理插口(例如，以太网、同轴或电话插口)或一或多个天线以连接到网络1120。在实例中，网络接口装置1108可以包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一种进行无线通信。
术语“传输媒体”应被认为包含能够存储、编码或携载指令以由机器1100执行的任何无形媒体，且包含数字或模拟通信信号或其它无形媒体以有助于此类软件的通信。可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号的总线，其中总线可具有各种位宽度。
如本文可能使用，术语“虚拟接地”是指保持为大致零伏特(0V)的电压但并不直接与接地连接的电路节点。因此，虚拟接地的电压可能会临时波动并且在稳定状态下返回到大致0V。可以使用例如由运算放大器和电阻器组成的分压器等各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大致0V。
如本文中可能使用，术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可配置且可操作以在电路通电后即刻交换电子或信号。举例来说，经由开关(例如，晶体管)物理上连接的两个组件呈电子通信或者无论开关的状态如何(即，断开或闭合)都可以耦合。
本文中使用的术语“层”是指几何结构的分层或薄片。每一层可以具有三个维度(例如，高度、宽度和深度)，并且可以覆盖表面中的一些或全部。举例来说，层可以是两个维度大于第三维度的三维结构，例如薄膜。层可以包含不同元件、组件和/或材料。在一些情况下，一个层可由两个或多于两个子层构成。在一些附图中，出于说明的目的而描绘三维层中的两个维度。然而，所属领域的技术人员将认识到，层在本质上是三维的。
如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电触点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、导线、导电线、导电层等。
术语“隔离”是指电子当前不能够在其间流动的组件之间的关系；如果组件之间存在断开电路，那么组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(silicon-on-insulator，SOI)衬底，例如玻璃上硅(silicon-on-glass，SOG)或蓝宝石上硅(silicon-on-sapphire，SOP)，或另一衬底上的半导体材料的外延层。在一些实例中，所述衬底可为由例如ABF或BT的材料形成的有机物积层衬底。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的一或多个晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或通道分离。如果通道是n型的(即，大多数载流子是电子)，那么FET可被称为n型FET。如果通道是p型的(即，大多数载流子是空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致通道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
结合本文中的公开内容所描述的各种说明性块和模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器；但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。
处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它这类配置)。
在第一实例-实例1中，存储器模块可包含具有外部接口的电路板、安装到电路板的第一存储器装置，和安装到电路板的第一多端口缓冲器电路。第一多端口缓冲器电路可包含耦合到外部接口的数据线的第一端口，所述第一端口被配置成在第一事务速率下操作；耦合到第一多个第一存储器装置的数据线的第二端口；和耦合到第二多个第一存储器装置的数据线的第三端口。第二和第三端口可被配置成在第二事务速率下操作，其中第二事务速率慢于第一事务速率。存储器模块可为双列直插式存储器模块(DIMM)。
在实例2中，实例1的存储器装置任选地包含第一存储器排和第二存储器排。
在实例3中，实例1到2中的任何一或多个的第二端口任选地被配置成在外部接口与第一存储器排之间交换数据。
在实例4中，实例1到3中的任何一或多个的第二端口任选地未配置成在外部接口与第二存储器排之间交换数据。
在实例5中，实例1到4中的任何一或多个的存储器装置任选地包含第三存储器排和第四存储器排。
在实例6中，实例1到5中的任何一或多个的第一端口任选地被配置成在外部接口与第一和第二存储器排之间交换数据，且实例1到5中的任何一或多个的第二端口任选地被配置成在外部接口与第三和第四存储器排之间交换数据。
在实例7中，实例1到6中的任何一或多个的第一多端口缓冲器电路任选地被配置成同时与第一存储器排和第二存储器排交换数据。
在实例8中，实例1到7中的任何一或多个的第一端口的第一事务速率任选地是第二端口的事务速率的两倍。
在实例9中，实例1到8中的任何一或多个的第一端口的第一事务速率任选地是第二端口的事务速率的四倍。
在实例10中，实例1到9中的任何一或多个的第一端口的传送速率任选地为12,800兆事务/秒(MT/s)。
在实例11中，实例1到10中的任何一或多个的存储器模块任选地包含第一通道和第二通道。第一通道可包含第一存储器装置、第一多端口缓冲器，和外部接口的数据总线的第一部分。第二通道可包含安装到电路板的第二存储器装置、第二多端口缓冲器电路，和外部接口的数据总线的第二部分。第二多端口缓冲器电路可包含耦合到外部接口的数据线的第一端口、耦合到第一多个第二存储器装置的数据线的第二端口，和耦合到第二多个第二存储器装置的数据线的第三端口。
在实例12中，其中实例1到11中的任何一或多个的第一和第二通道的第一端口任选地包含不超过16位的数据总线宽度。
在实例13中，实例1到11中的任何一或多个的第一和第二通道的第一端口任选地包含不超过32位的数据总线宽度。
在实例14中，实例1到2中的任何一或多个的存储器模块任选地包含四个通道，所述四个通道包含第一通道和第二通道。
在实例15中，实例1到14中的任何一或多个的第一多端口缓冲器电路任选地包含多个缓冲器，所述多个缓冲器中的每一缓冲器包含耦合到外部接口的第一数据端口和耦合到第一存储器装置的两个数据端口，且实例1到14中的任何一或多个的第一数据端口的数据总线的数据宽度任选地为外部接口的数据总线的数据宽度的一部分。
在实例16中，一种操作双列直插式存储器模块(DIMM)的方法可包含在存储器模块处接收与存储器数据相关联的存取命令；与DIMM的外部接口和DIMM的多端口缓冲器电路的第一端口交换存储器数据；以及使用多端口缓冲器电路的第二端口且使用多端口缓冲器电路的第三端口与DIMM的存储器装置交换存储器数据，其中与存储器装置交换存储器数据包含经由第二端口且经由第三端口同时引导存储器数据。
在实例17中，实例1到16中的任何一或多个的接收与存储器数据相关联的存取命令任选地包含接收存储器数据的读取命令，且实例1到16中的任何一或多个的与存储器装置交换存储器数据任选地包含同时在多端口缓冲器电路的第二和第三端口处从存储器装置接收存储器数据。
在实例18中，实例1到17中的任何一或多个的与DIMM的外部接口和多端口缓冲器电路的第一端口交换存储器数据任选地包含经由第三端口和外部接口将存储器数据的第一部分发送到主机，同时在第一和第二端口处接收存储器数据的第二部分。
在实例19中，实例1到18中的任何一或多个的接收与存储器数据相关联的存取命令任选地包含接收存储器数据的写入命令，且实例1到18中的任何一或多个的与DIMM的外部接口和多端口缓冲器电路的第一端口交换存储器数据任选地包含经由第三端口和外部接口从主机接收存储器数据。
在实例20中，实例1到19中的任何一或多个的与存储器装置交换存储器数据任选地包含使用第一端口将存储器数据的第一部分发送到第一存储器装置，和使用第二端口将存储器数据的第二部分发送到第二存储器装置。任选地与发送第一部分同时执行发送第二部分，且任选地与在第三端口处接收存储器数据的第三部分同时执行发送第二部分。
实例21是包含指令的至少一个机器可读媒体，所述指令在由处理电路系统执行时使得所述处理电路系统执行操作以实施实例1到20中的任一个。
实例22是一种设备，其包括用以实施实例1到20中的任一个的构件。

Claims (20)

1.一种双列直插式存储器模块(DIMM)，其包括：
电路板，其具有外部接口；
第一存储器装置，其安装到所述电路板；
第一多端口缓冲器电路，其安装到所述电路板，所述第一多端口缓冲器电路包括：
第一端口，其耦合到所述外部接口的数据线，所述第一端口被配置成在第一事务速率下操作；
第二端口，其耦合到第一多个所述第一存储器装置的数据线；以及
第三端口，其耦合到第二多个所述第一存储器装置的数据线；且
其中所述第二端口和所述第三端口被配置成在第二事务速率下操作，其中所述第二事务速率慢于所述第一事务速率。
2.根据权利要求1所述的DIMM，其中所述存储器装置包含第一存储器排和第二存储器排。
3.根据权利要求2所述的DIMM，其中所述第二端口被配置成在所述外部接口与所述第一排之间交换数据。
4.根据权利要求3所述的DIMM，其中所述第二端口未配置成在所述外部接口与所述第二排之间交换数据。
5.根据权利要求2所述的DIMM，其中所述存储器装置包含第三存储器排和第四存储器排。
6.根据权利要求5所述的DIMM，其中所述第一端口被配置成在所述外部接口与所述第一排和所述第二排之间交换数据；且
其中所述第二端口被配置成在所述外部接口与所述第三排和所述第四排之间交换数据。
7.根据权利要求2所述的DIMM，其中所述第一多端口缓冲器电路被配置成同时与所述第一排和所述第二排交换数据。
8.根据权利要求1所述的DIMM，其中所述第一端口的所述第一事务速率是所述第二端口的所述事务速率的两倍。
9.根据权利要求1所述的DIMM，其中所述第一端口的所述第一事务速率是所述第二端口的所述事务速率的四倍。
10.根据权利要求1所述的DIMM，其中所述第一端口的传送速率为12,800兆事务/秒(MT/s)。
11.根据权利要求1所述的DIMM，其包含：
第一通道，其包括：
所述第一存储器装置；
所述第一多端口缓冲器；以及
所述外部接口的数据总线的第一部分；和
第二通道，其包括：
第二存储器装置，其安装到所述电路板；
第二多端口缓冲器电路，所述第二多端口缓冲器电路包括：
第一端口，其耦合到所述外部接口的数据线；
第二端口，其耦合到第一多个所述第二存储器装置的数据线；以及
第三端口，其耦合到第二多个所述第二存储器装置的数据线；以及
所述外部接口的所述数据总线的第二部分。
12.根据权利要求11所述的DIMM，其中所述第一端口包含不超过16位的数据总线宽度。
13.根据权利要求11所述的DIMM，其中所述第一端口包含不超过32位的数据总线宽度。
14.根据权利要求11所述的DIMM，其包含四个通道，所述四个通道包含所述第一通道和所述第二通道。
15.根据权利要求1所述的DIMM，其中所述第一多端口缓冲器电路包含多个缓冲器，所述多个缓冲器中的每一缓冲器包含耦合到所述外部接口的第一数据端口和耦合到所述第一存储器装置的两个数据端口；且
其中所述第一数据端口的数据总线的数据宽度为所述外部接口的数据总线的数据宽度的一部分。
16.一种操作双列直插式存储器模块(DIMM)的方法，所述方法包括：
在所述存储器模块处接收与存储器数据相关联的存取命令；
与所述DIMM的外部接口和所述DIMM的多端口缓冲器电路的第一端口交换所述存储器数据；以及
使用所述多端口缓冲器电路的第二端口且使用所述多端口缓冲器电路的第三端口与所述DIMM的存储器装置交换所述存储器数据，其中与所述存储器装置交换所述存储器数据包含同时经由所述第二端口且经由所述第三端口引导存储器数据。
17.根据权利要求16所述的方法，其中接收与存储器数据相关联的存取命令包含接收所述存储器数据的读取命令；且
与所述存储器装置交换所述存储器数据包含同时在所述多端口缓冲器电路的所述第二端口和所述第三端口处从所述存储器装置接收所述存储器数据。
18.根据权利要求17所述的方法，其中与所述DIMM的外部接口和多端口缓冲器电路的第一端口交换所述存储器数据包含经由所述第三端口和所述外部接口将所述存储器数据的第一部分发送到主机，同时在所述第一端口和所述第二端口处接收所述存储器数据的第二部分。
19.根据权利要求16所述的方法，其中接收与存储器数据相关联的存取命令包含接收所述存储器数据的写入命令；且
与所述DIMM的外部接口和多端口缓冲器电路的第一端口交换所述存储器数据包含经由所述第三端口和所述外部接口从主机接收所述存储器数据。
20.根据权利要求19所述的方法，其中与所述存储器装置交换所述存储器数据包含：
使用所述第一端口将所述存储器数据的第一部分发送到第一存储器装置；
使用所述第二端口将所述存储器数据的第二部分发送到第二存储器装置；
其中与发送所述第一部分同时执行发送所述第二部分；且
其中与在所述第三端口处接收所述存储器数据的第三部分同时执行发送所述第二部分。
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