CN112740328B - 堆叠存储器路由技术 - Google Patents

Abstract

本发明提供用于在主机与动态随机存取存储器DRAM之间的信号路由的技术。在实例中，用于动态随机存取存储器DRAM裸片的路由层可包含：多个穿硅通路TSV终端，其经配置以与所述DRAM的TSV电耦合；中间接口区域；及多个路由迹线。所述多个TSV终端可布置于多个TSV区域中。所述多个TSV区域可布置成两列。所述中间接口区域可包含经配置以经由微柱状凸块与半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端。所述多个路由迹线可将所述多个TSV区域的控制TSV终端与所述中间接口的对应微柱状凸块终端耦合。

Description

堆叠存储器路由技术

优先权及相关申请案

本申请案主张基斯(Keeth)在2018年9月20日申请的题为“堆叠存储器路由技术(STACKED MEMORY ROUTING TECHNIQUES)”的序列号为62/734,018的美国临时专利申请案的优先权权利，所述美国专利申请案特此以全文引用方式并入本文中。

技术领域

下文大体上涉及操作存储器阵列且更明确来说，涉及主机与动态随机存取存储器(DRAM)之间的直接路由技术。

背景技术

存储器装置广泛用于存储各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)中的信息。信息是通过编程存储器装置的不同状态而予以存储。例如，二进制装置具有通常通过逻辑“1”或逻辑“0”表示的两个状态。在其它系统中，可存储两个以上状态。为存取所述经存储信息，所述电子装置的组件可读取或感测所述存储器装置中的经存储状态。为存储信息，所述电子装置的组件可在所述存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、DRAM、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。

改进存储器装置通常可包含增加存储器胞元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低电力消耗或降低制造成本等等。先进存储器技术已实现许多这些度量的改进，但高可靠性、低延时及/或低功率装置往往很昂贵且可能难以扩展。随着用于高可靠性、低延时、低功率存储器的应用数量增加，对用于此类应用的可扩展、高效及具成本效益的装置的需求还随之增加。

附图说明

在不一定按比例绘制的图式中，相同数字可描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同例子。所述图式通常通过实例而非通过限制说明本发明中所论述的各个实施例。

图1说明根据本发明的实例的支持特征及操作的存储器裸片的实例。

图2A及2B大体上说明根据本发明的实例的支持特征及操作的装置的实例。

图3说明根据本发明的实例的支持特征及操作的存储器裸片的实例。

图4说明根据本发明的实例的支持特征及操作的存储器裸片的实例。

图5说明根据本发明的实例的支持特征及操作的存储器裸片的实例。

图6说明根据本发明的实例的支持特征及操作的存储器裸片的实例。

图7说明根据本发明的实例的支持特征及操作的数据通道配置的实例。

图8说明根据本发明的实例的支持特征及操作的信号路径路由的实例。

图9大体上说明根据本发明的各个实例的用于存储器裸片堆叠的直接路由层的实例性布局

图10大体上说明根据本发明标的物的各个实例之一直接路由层的一部分的第一部分细节。

图11大体上说明根据本发明标的物的各个实例的实例性直接路由层的部分的第二部分细节。

图12大体上说明根据本发明标的物的各个实例的所述实例性直接路由层的部分的第三部分细节。

图13大体上说明根据本发明标的物的各个实例的包含实例性长度匹配路由的实例性直接路由层的一部分的第一部分细节。

图14A及14B说明路由层906的路由技术的进一步细节。

图15大体上说明根据本发明标的物的各个实例的实例性直接路由层及实例性中介层的一部分。

图16大体上说明根据本发明标的物的各个实例的用于与实例性分离主机接口介接的旧型存储器堆叠的实例性中介层的一部分路由细节。

图17大体上说明促进主机与较快、电力高效存储器介接的实例性路由组合件。

图18大体上说明用于将与旧型存储器相关联的逻辑层与主机的新主机接口区域耦合的通信层或中介层。

图19大体上说明促进主机与较快、电力高效存储器介接的实例性路由组合件。

图20大体上说明用于将与旧型存储器相关联的逻辑层与主机的新物理接口区域1908耦合的通信层或中介层。

图21说明包含叠加与较快、电力高效存储器相关联的路由层的穿硅通路(TSV)区域的旧型接口配置的路由组合件。

图22大体上说明根据本发明标的物的制造存储器装置的实例性方法的流程图。

图23展示根据本文中所揭示的方面的包含支持DRAM的装置的系统的图式。

具体实施方式

一些存储器装置可包含各种组件之间的相对较长导电路径。与经由较短路径驱动信号相比，经由长导电路径驱动信号可消耗更多电力且可导致额外挑战及无效性。一些存储器技术可包含在整个裸片区域内分配的多个通道端子。在整个裸片区域内分配通道端子可缩短主机装置与存储器胞元之间的导电路径且可减少存取所述存储器胞元的电力量。例如，一些通道端子可定位于(例如，存储器胞元的)输入/输出(I/O)区域中。

存储器装置中的存储器胞元阵列可分割成一定数量的区。每一区可包含多个存储器胞元存储体。每一区可使用通道通信地耦合到主机装置，所述通道可包含一定数量的数据引脚、一定数量的命令/地址引脚及一定数量的时钟引脚。所述区可经配置以最小化区的存储器胞元与主机装置的接口之间的距离。通过最小化或至少减小所述接口与区中的存储器胞元之间的信号路径的长度，存储器装置可经配置以在能量预算内(例如，每存取操作少于三个皮法(pF))实现高数据吞吐量(例如，多个TB/s)。在一些存储器装置中，存储器裸片可具有用于存储器胞元的集中式接口或球形输出(ball-out)。在此类存储器装置中，所述接口与存储器胞元之间的信号路径的长度可较长。

下文在示范性阵列(例如，图1)的上下文中进一步描述上文所介绍的本发明的特征。接着描述用于系统(例如，图2及9到21)及存储器装置(图3到8)的各个实例或方面的特定实例。

图1说明根据本文中所揭示的各个方面的存储器裸片100的实例。在一些实例中，存储器裸片100还可被称为电子存储器设备、存储器阵列、存储器胞元阵列或存储器胞元层面。存储器裸片100可包含可编程以存储不同状态的存储器胞元105。存储器胞元105可布置成可独立存取的一或多个存储器胞元存储体。每一存储器胞元105可编程以存储表示为逻辑0及逻辑1的两个状态。在一些情况中，存储器胞元105可经配置以存储两个以上逻辑状态。

存储器胞元105可存储表示电容器中的可编程状态的电荷；例如，带电及不带电电容器可分别表示两个逻辑状态。DRAM架构可使用此设计，且所采用的电容器可包含具有线性或顺电性电极化性质的电介质材料作为绝缘体。FeRAM架构还可采用此设计。

可通过激活存取线110及数字线115而对存储器胞元105执行操作(例如读取及写入)。存取线110还可被称为字线110，且位线115还可被称为数字线115。在不失理解或操作的情况下，对字线及位线或其类似物的引用可互换。激活字线110或数字线115可包含施加电压到相应线。字线110及数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似者。

根据图1的实例，存储器胞元105的每一行可连接到单个字线110，且存储器胞元105的每一列可连接到单个数字线115。通过激活一个字线110及一个数字线115(例如，施加电压到字线110或数字线115)，可在其交叉点处存取单个存储器胞元105。存取存储器胞元105可包含读取或写入存储器胞元105。字线110与数字线115的交叉点可被称为存储器胞元的地址。此外或替代性地，例如，存储器胞元105的每一行可布置成一或多个存储器胞元存储体。

在一些架构中，胞元的逻辑存储装置(例如，电容器)可通过选择组件(未展示)与数字线电隔离。字线110可连接到所述选择组件且可控制所述选择组件。例如，所述选择组件可为晶体管且字线110可连接到所述晶体管的栅极。激活字线110可导致存储器胞元105的电容器与其对应数字线115之间的电连接或闭合电路。接着可存取数字线以读取或写入存储器胞元105。

存取存储器胞元105可通过行解码器120及列解码器130加以控制。例如，行解码器120可从存储器控制器140接收行地址且基于所述经接收的行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当数字线115。行解码器120及列解码器130可分别接收用于定位于特定存储器胞元存储体内的存储器胞元的行地址及列地址。此外或替代性地，每一存储器胞元存储体可与分离行解码器120及列解码器130电连通。例如，存储器裸片100可包含标记为WL_1到WL_M的多个字线110及标记为DL_1到DL_N的多个数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115(例如，WL_2及DL_3)，可存取在其交叉点处的存储器胞元105。

在存取存储器胞元105之后，可通过感测组件125读取或感测所述胞元以确定存储器胞元105的经存储状态。例如，在存取存储器胞元105之后，存储器胞元105的电容器可放电到其对应数字线115上。在一些情况中，对电容器放电可起因于加偏压到所述电容器或施加电压到所述电容器。放电可引起数字线115的电压变化，感测组件125可比较所述电压与参考电压(未展示)以确定存储器胞元105的经存储状态。例如，如果数字线115具有高于所述参考电压的电压，那么感测组件125可确定存储器胞元105中的经存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以检测及放大信号的差异(此可被称为锁存)。接着可通过列解码器130输出存储器胞元105的经检测逻辑状态作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。

可通过类似地激活相关字线110及数字线115而设置或写入存储器胞元105，例如，可将逻辑值存储于存储器胞元105中。列解码器130或行解码器120可接受待写入到存储器胞元105的数据(例如，输入/输出135)。可通过跨电容器施加电压而写入存储器胞元105。

存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器胞元105的操作(例如，读取、写入、重写、刷新、放电等)。在各种实例中，存储器控制器140可为存储器裸片100的组件或可在存储器裸片100外部。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以激活所要字线110及数字线115。存储器控制器140可经由横越存储器裸片100的至少一通道激活特定存储器胞元存储体的所要字线110及数字线115。存储器控制器140还可产生及控制在存储器裸片100的操作期间所使用的各种电压或电流。例如，其可在存取一或多个存储器胞元105之后施加放电电压到字线110或数字线115。存储器控制器140可经由通道145耦合到存储器胞元105。通道145在图1中说明为行解码器120及列解码器130的逻辑连接件，但所属领域的技术人员将认识到，可采用其它配置。如本文中所描述，存储器控制器140可每时钟循环多次与胞元105交换(例如，来自读取或写入操作的)数据。

存储器控制器140还可经配置以与主机装置(未展示)传递命令、数据及其它信息。存储器控制器140可使用调制方案以调制在存储器阵列与所述主机装置之间传递的信号。I/O接口可基于所选择的调制方案的类型而配置。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可经调整或改变且可针对操作存储器裸片100时所论述的各种操作而不同。此外，可同时或并列存取存储器裸片100内的一个、多个或所有存储器胞元105；例如，可在其中将所有存储器胞元105或存储器胞元105的群组设置为单个逻辑状态的复位操作期间同时或并列存取存储器裸片100的多个或所有胞元。

图2说明根据本文中所揭示的各个实例的支持用于存储器装置的通道路由的设备或系统290。系统290可包含主机装置205及多个存储器装置210。多个存储器装置210可为较精细粒度存储器装置的实例(例如，较精细粒度DRAM或较精细粒度FeRAM、较快、电力高效存储器)。

主机装置205可为处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或系统单芯片(SoC)的实例。在一些情况中，主机装置205可为与存储器装置分离的组件使得主机装置205可与存储器装置分开制造。主机装置205可在存储器装置210外部(例如，膝上型计算机、服务器、个人计算装置、智能电话、个人计算机)。在系统290中，存储器装置210可经配置以存储用于主机装置205的数据。

主机装置205可使用经由信号路径传递的信号与存储器装置210交换信息。信号路径可为消息或传输从传输组件到接收组件可采用的路径。在一些情况中，信号路径可为与至少两个组件耦合的导体，其中所述导体可选择性地允许电子在所述至少两个组件之间流动。所述信号路径可形成于无线媒体中，如在用于无线通信(例如，射频(RF)或光学)的情况中那样。信号路径可至少部分包含：第一衬底，例如存储器装置的有机衬底；及/或第二衬底，例如可与存储器装置210及主机装置205的至少一者(而非两者)耦合的封装衬底(例如，第二有机衬底)。在一些情况中，存储器装置210可用作主机装置205(其可用作主控式装置)的从属式装置。

在一些应用中，系统290可受益于主机装置205与存储器装置210之间的高速连接。因而，一些存储器装置210支持具有每秒多兆兆字节(TB/s)带宽需求的应用、过程、主机装置或处理器。在可接受能量预算内满足此带宽约束可在特定上下文下带来挑战。

存储器装置210可经配置使得存储器装置210中的存储器胞元与主机装置205之间的信号路径如材料性质、操作环境、组件布局及应用所允许那样短。例如，存储器装置210可为具有主机装置与存储器阵列之间的点对点连接的无缓冲存储器装置。在其它实例中，将存储器装置210与主机装置205耦合的数据通道可包括一点对多点配置，其中主机装置205的一个引脚与至少两个存储器阵列的对应引脚耦合。在另一实例中，将存储器装置210与主机装置205耦合的数据通道可经配置以比其它设计(例如其它近存储器应用(例如，采用符合GDDR5的DRAM的图形适配器))要短。

存储器装置210的存储器裸片200可经配置以与多种类型的通信媒体211(例如，例如有机衬底的衬底及/或例如硅中介层的高密度中介层)一起运作。在一些情况中，主机装置205可经配置而具有包括端子设计(例如，矩阵或图案)的接口或球形输出。

在一些情况中，缓冲层可定位于存储器裸片200与通信媒体211之间。所述缓冲层可经配置以驱动(例如，重新驱动)信号往返于存储器裸片200。在一些情况中，存储器裸片200堆叠可为无缓冲的，此意味着不存在缓冲层或除其它组件外，基底层不包含转接驱动器(re-driver)。在无缓冲存储器的特定实例中，路由层206可定位于存储器裸片200或存储器裸片200堆叠与通信媒体211之间。在特定实例中，路由层206可形成存储器裸片200的较低层。在特定实例中，无缓冲存储器堆叠210可包含具有下路由层206的最下存储器裸片200。

图3说明根据本文中所揭示的各个实例的一(或若干)装置的实例。存储器装置包含至少一存储器裸片305及通信媒体311。在一些情况中，通信媒体311可为衬底的实例。

存储器裸片305可包含可编程以存储不同逻辑状态的多个存储器胞元(如在图1中所展示及参考图1所描述)。例如，每一存储器胞元可经编程以存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片305的存储器胞元可使用存储数据的不同存储技术，包含DRAM、FeRAM、相变存储器(PCM)、3D XpointTM存储器、NAND存储器或NOR存储器或其组合。在一些情况中，单个存储器装置可包含使用第一存储器技术(例如，DRAM)的第一存储器裸片及使用不同于所述第一存储器技术的第二存储器技术(例如，FeRAM)的第二存储器裸片。

存储器裸片305可为二维(2D)存储器胞元阵列的实例。在一些情况中，多个存储器裸片305可堆叠于彼此顶部上以形成一个三维(3D)阵列。存储器裸片可包含堆叠于彼此顶部上的多个存储器胞元层面。如相较于2D阵列，此配置可增加可形成于单裸片或衬底上的存储器胞元的数量。此又可降低生产成本或增加存储器阵列的性能，或两者。阵列的每一层级可经定位使得跨每一层级的存储器胞元可近似彼此对准，从而形成存储器胞元堆叠。在一些情况中，存储器裸片305可直接堆叠于彼此上。在其它情况中，存储器裸片305中的一或多者可定位成远离(例如，不同存储器堆叠中的)存储器裸片堆叠。

第一存储器装置315可为包含单个存储器裸片305及通信媒体311的单个裸片封装的实例。第二存储器装置320可为包含两个存储器裸片305-a及305-b及通信媒体311的一个二重式装置的实例。第三存储器装置325可为包含四个存储器裸片305-a到305-d及通信媒体311的一个四重式装置的实例。第四存储器装置330可为包含八个存储器裸片305-a到305-h及通信媒体311的八重式装置的实例。存储器装置可包含在一些实例中可堆叠于共同衬底的顶部上的任何数量的存储器裸片305。所述裸片经展示为不同阴影以更清楚地证实不同层。在一些情况中，不同层中的存储器裸片可类似于存储器装置中的相邻裸片而配置。

存储器裸片305可包含一或多个通路(例如，穿硅通路(TSV))。在一些情况中，所述一或多个通路可为将控制器与存储器胞元耦合的内部信号路径的部分。例如，当存储器裸片100堆叠于彼此上时，通路可用于在存储器裸片305之间通信。一些通路可用于促进存储器装置的控制器与存储器裸片305中的至少一些存储器裸片305之间的通信。在一些情况中，单个通路可与多个存储器裸片305耦合。

通信媒体311可为用于将存储器裸片305与主机装置耦合使得可在存储器裸片305与所述主机装置之间交换信号的任何结构或媒体。通信媒体311可为衬底、有机衬底、高密度中介层、硅中介层或其组合的实例。通信媒体311可定位于存储器阵列上方、下方或侧面。通信媒体311可不限于在其它组件下面但可相对于存储器阵列及/或其它组件呈任何配置。在一些例子中，通信媒体311可被称为衬底，然而，此类引用不具限制性。

通信媒体311可由不同类型的材料形成。在一些情况中，通信媒体311可为一或多个有机衬底的实例。例如，通信媒体311可包含与主机装置及存储器裸片305堆叠的至少一者(而非两者)耦合的封装衬底(例如，有机衬底)。在另一实例中，通信媒体311可包含存储器装置的有机衬底及所述封装衬底。衬底可为机械地支撑及/或电连接组件的印刷电路板的实例。所述衬底可使用从层压到若干非导电材料层上及/或之间的导电材料(例如，铜)的一或多层蚀刻的导电轨道、垫及其它特征。组件可紧固(例如，焊接)到衬底上以电连接组件及机械地紧固组件。在一些情况中，衬底的非导电材料可由各种不同材料形成，包含浸渍有树脂的酚醛纸或酚醛棉纸、浸渍有树脂的玻璃纤维、金属芯板、聚酰亚胺箔、Kapton、UPILEX、聚酰亚胺含氟聚合物复合箔、味之素增层膜(ABF)或其它材料，或其组合。

在一些情况中，通信媒体311可为高密度中介层，例如硅中介层。高密度中介层可经配置以提供经连接组件(例如，存储器装置与主机装置)之间的宽信号路径。所述高密度中介层可通过提供连接组件的大量通道而提供宽信号路径。在一些情况中，所述通道可为连接器(例如，铜)的薄迹线，从而使每一个别通道有损耗。因为每一通道可为高度电阻性，所以随着传送数据的频率增加，传送数据所需的电力可与频率呈非线性关系增加。此类特性可强加可用于在一定量的传输电力的情况下经由硅中介层的通道传输数据的实际频率阈值(例如，上限)。在一些情况中，通道可彼此独立。一些通道可为单向的且一些通道可为双向的。

图4说明根据本文中所揭示的各个实例的存储器裸片400的实例。存储器裸片400可为参考图3所描述的存储器裸片305的实例。在一些情况中，存储器裸片400可被称为存储器阵列、存储器胞元阵列或存储器胞元层面。存储器裸片400的各种组件可经配置以促进主机装置与存储器裸片400所相关联的存储器装置之间的高带宽数据传送。

存储器裸片400可包含多个存储器胞元存储体405(如通过白色框表示)、横越存储器裸片400的所述存储器胞元的多个输入/输出(I/O)区域410(有时被称为I/O条纹或I/O区域)及可将存储器裸片400与主机装置耦合的多个数据通道415、415-a。存储器胞元存储体405中的每一者可包含经配置以存储数据的多个存储器胞元。所述存储器胞元可为DRAM存储器胞元、FeRAM存储器胞元或其它类型的存储器胞元。

存储器裸片400可被划分成与不同数据通道415、415-a相关联的胞元区420、420-a。例如，单个数据通道415可经配置以将单个胞元区420与主机装置耦合。在一些情况中，I/O通道的引脚可经配置以将存储器裸片400的多个胞元区420耦合到电力、接地、虚拟接地及/或其它支持组件。

为提供主机装置(未展示)与存储器裸片400之间的高数据吞吐量(例如，多个TB/s)，相较于其它先前解决方案，任何给定存储器胞元与数据通道415的接口之间的路径长度可较短。另外，缩短任何给定存储器胞元与主机装置之间的数据路径可减少所述给定存储器胞元的存取操作(例如，读取操作或写入操作)期间所消耗的电力。可采用不同架构及/或策略以减小数据路径的大小。

在一些实例中，存储器裸片400可分割成多个胞元区420。每一胞元区420可与数据通道415相关联。说明两个不同类型的胞元区420、420-a，但整个存储器裸片400可填入有具有任何形状的任何数量个胞元区420。胞元区420可包含多个存储器胞元存储体405。在胞元区420中可存在任何数量个存储体405。例如，存储器裸片400说明可包含八个存储体405的第一胞元区420及可包含十六个存储体405-a的第二胞元区420-a。

然而，胞元区中的其它数量个存储体是可能的(例如，两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等)。可基于主机装置的带宽约束、主机装置或存储器装置的电力需求、数据通道的大小、与数据通道相关联的数据速率、其它考虑或其任何组合来选择胞元区420的大小。在一些情况中，存储器裸片400可经分割使得每一胞元区420可为相同大小。在其它情况中，存储器裸片400可经分割使得存储器裸片400可具有不同大小的胞元区420。

数据通道415(与胞元区相关联)可包含用于将胞元区420的存储器胞元与主机装置耦合的一定数量的引脚。数据通道415的至少一部分可包括衬底(例如，高密度中介层或有机衬底)的通道。数据通道415可包含指定数据通道415中的数据引脚425(有时被称为DQ引脚)的数目的数据宽度。例如，数据通道可具有两个数据引脚(例如，X2通道)、四个数据引脚(例如，X4通道)、八个数据引脚(例如，X8通道)、十六个数据引脚(例如，X16通道)等的通道宽度。所述数据通道还可包含至少一命令/地址(C/A)引脚430。胞元区420、420-a中的每一存储器胞元可经配置以使用与胞元区420、420-a相关联的引脚425、430、425-a、430-a将数据传送到主机装置及从主机装置传送数据。数据通道415、415-a还可包含时钟引脚(例如，CLK)及/或读取时钟引脚或返回时钟引脚(RCLK)。

存储器裸片400的I/O接口可经配置以支持多个通道宽度(例如，x4、x8、x16、x32等)。在一些例子中，为维持数据带宽、数据吞吐量或数据可存取性，可使用不同调制方案以跨具有不同宽度的通道传递数据。例如，PAM4可用于调制跨X4通道传递的信号且NRZ可用于调制跨X8通道传递的信号。

多个I/O区域410可包含经配置以将存储器裸片400的存储器胞元与电力及接地耦合的多个电力引脚及接地引脚。在一些情况中，I/O区域410可包含TSV以与定位于存储器裸片400上方或下方的存储器裸片传递电力信号及/或接地信号。

I/O区域410可包含用于数据通道415的接口或端子。所述接口或端子可包含经配置以与信号路径耦合的多个引脚或垫。信号路径可将区420的存储器胞元与通道415耦合。在一些情况中，I/O区域410可包含TSV以与定位于存储器裸片400上方或下方的存储器裸片传递信号(例如，使用数据通道415)。

在一些情况中，I/O区域410可对分胞元区420中的存储器胞元的存储体405。在其中用于通道的端子定位于I/O区域410中的情况下，可缩短用于区420中的任何个别存储器胞元的信号路径的长度。I/O区域410可经配置以对分区420。在一些情况中，I/O区域410可分离区420的存储体405使得存储体405的50％是在I/O区域410的第一侧上且存储体405的50％是在I/O区域410的第二侧上。在其它实例中，I/O区域410可对分区使得在I/O区域410的任一侧上分离存储体405是不相等的。在一些情况中，区420可经界定使得I/O区域410对分区420。存储器裸片400包含四个I/O区域410。在其它实例中，存储器裸片400可包含其它数量个I/O区域(例如，一个、两个、三个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个等)。

图5说明包含对分存储器裸片500的八个I/O区域510的存储器裸片500的实例。如相较于存储器裸片400，使用八个I/O区域510可变更区520的一些特性。存储器裸片500可为存储器裸片400的实例，且因而，在此不重复存储器裸片500的一些特征的完整描述。可类似地体现具有类似名称及/或类似数字的组件。

在一些情况中，使用八个I/O区域510可改变区520的形状。区520可经配置以通过I/O区域510对分(或I/O区域510可经配置以对分区520)。以此方式，可最小化将存储器胞元与定位于I/O区域510中的通道端子耦合的信号路径的长度。随着更多I/O区域跨存储器裸片延伸，更少存储体505可定位于I/O区域之间。如果单个通道服务存储体505的区520，那么区520的形状可不同于区420的形状。例如，区520及520-a可包含定位于I/O区域510的每一侧上的单个存储体505，其中区420及420-a可包含定位于I/O区域410的每一侧上的两个存储体。

图6说明包含对分存储器裸片600的两个I/O区域610的存储器裸片600的实例。如相较于存储器裸片400，使用两个I/O区域610可变更区620的一些特性。存储器裸片600可为存储器裸片400的实例且因而，在此不重复存储器裸片600的一些特征的完整描述。可类似地体现具有类似名称及/或类似数字的组件。

在一些情况中，使用两个I/O区域610可改变区620的形状。区620可经配置以通过I/O区域610对分(或I/O区域610可经配置以对分区620)。随着更少I/O区域跨存储器裸片延伸，更多存储体605可定位于I/O区域之间。如果单个通道服务存储体605的区620，那么区620的形状可不同于区420的形状。例如，区620及620-a可包含定位于I/O区域610的每一侧上的四个存储体605，其中区420及420-a可包含定位于I/O区域410的每一侧上的两个存储体。

图7说明根据本文中所揭示的各个实例的数据通道配置700的实例。数据通道配置700可包含第一数据通道配置705及第二数据通道配置710。例如，第一数据通道配置705说明服务胞元区720的数据通道715。数据通道715说明用于包含八层且具有四的通道宽度(例如，具有四个数据引脚)的堆叠存储器装置的数据通道。数据通道715中的每一行引脚可与分离层中的胞元区相关联。

胞元区720说明单层的胞元区。因而，胞元区720可与数据通道715的单行引脚相关联。数据通道中的引脚数量可基于存储器装置中的层数，因为单个数据通道可经配置以与多层耦合。

在一些实例中，数据通道可与任何给定层或存储器裸片的单个胞元区耦合(例如，不与另一胞元区耦合)。尽管数据通道715可与八层中的胞元区相关联，但任何层数是可能的。例如，数据通道715可与存储器装置的一层、两层、三层、四层、五层、六层、七层、八层、九层、十层、十一层、十二层、十三层、十四层、十五层或十六(或更多)层中的胞元区相关联。

数据通道715的第一配置705可包含四个数据引脚(DQ0到DQ4)、时钟引脚(CLK)、读取时钟引脚或返回时钟引脚(RCLK)及命令/地址引脚(CA)。在其它情况中，数据通道715可具有不同等级或不同通道宽度。在此类情境中，数据引脚的数量可不同。例如，数据通道715的第一配置705可具有八的通道宽度且可包含八个数据引脚。本发明预期与区相关联的任何数量个数据引脚。数据通道715的第一配置705可包含任何数量个C/A引脚。例如，数据通道715可包含一个、两个、三个或四个C/A引脚。在一些情况中，数据通道715的第一配置705可包含用于促进错误检测及校正程序的错误校正码(ECC)引脚。

数据通道715的第二配置710可包含四个数据引脚(DQ0到DQ4)、时钟引脚(CLK)及两个命令/地址引脚(CA)。在其它情况中，数据通道715可具有不同等级或不同通道宽度。在此类情境中，数据引脚的数量可不同。例如，数据通道715的第二配置710可具有八的通道宽度且可包含八个数据引脚。本发明预期与区相关联的任何数量个数据引脚。数据通道715的第二配置710可包含任何数量个C/A引脚。例如，数据通道715可包含一个、两个、三个或四个C/A引脚。在一些情况中，数据通道715的第二配置710可包含用于促进错误检测及校正程序的ECC引脚。

图8说明存储器装置805中的信号路径路由800的实例。第一存储器装置805-a包含第一信号路径路由800-a且第二存储器装置805-b包含第二信号路径路由800-b。信号路径路由的实例展示连接存储器装置805的不同裸片之间的TSV的不同选项。

第一存储器装置805-a可包含第一存储器裸片810、第二存储器裸片815、第三存储器裸片820及第四存储器裸片825。在其它实例中，第一存储器装置805-a可包含多于或少于所展示的存储器裸片的存储器裸片。多个TSV 830可至少部分延伸通过每一存储器裸片810、815、820、825。每一裸片可包含将存储器裸片810、815、820、825的信号路径耦合在一起的至少一垫835。存储器裸片堆叠可包含底部处的与数据通道(DQ Ch0,、DQ Ch1、DQ Ch2、DQCh3)耦合的垫835。

在第一信号路径路由800-a中，TSV 830可耦合到相邻列的垫835。例如，第一存储器裸片810的DQ Ch0列中的TSV 830可与在第一裸片810下方且在DQ Ch1列中的垫835通信地耦合。以此方式，信号路径可包含在相邻层中彼此偏移的TSV。在第一信号路径路由800-a中，存储器装置805-a可不包含具有一次出现于一个以上裸片的相同列中的TSV的信号路径。

第二存储器装置805-b可包含第一存储器裸片850、第二存储器裸片855、第三存储器裸片860及第四存储器裸片865。在其它实例中，第二存储器装置805-b可包含多于或少于所展示的存储器裸片的存储器裸片。多个TSV 870可至少部分延伸通过每一裸片850、855、860、865。每一裸片可包含将裸片850、855、860、865的信号路径耦合在一起的至少一垫875。存储器裸片堆叠可包含底部处的与数据通道(DQ Ch0、DQ Ch1、DQ Ch2、DQ Ch3)耦合的垫875。

在第二信号路径路由800-b中，每一数据通道终止于与DQ Ch0相关联的列中。例如，用于DQ Ch0的信号路径可在与DQ Ch0相关联的列中与第一存储器裸片850耦合。用于DQCh1的信号路径可包含延伸通过第一存储器裸片850的TSV 870、横向导电路径880且在与DQCh0相关联的列中与第二存储器裸片855耦合。用于DQ Ch2的信号路径可包含延伸通过第一存储器裸片850及第二存储器裸片855的TSV870、横向导电路径880且在与DQ Ch0相关联的列中与第三存储器裸片860耦合。用于DQ Ch3的信号路径可包含延伸通过第一存储器裸片850、第二存储器裸片855及第三存储器裸片860的TSV 870、横向导电路径880且在与DQ Ch0相关联的列中与第四存储器裸片865耦合。

本案发明人已认识到使用无缓冲路由层及主机接口的半导体中介层经由并联通道连接(而非串联连接)稳健地连接存储器堆叠的各种布局方案。在一些实例中，路由组合件经布置以几乎仅与无缓冲存储器堆叠介接。此类路由布局可将到存储器堆叠的常规主机接口分离成一个以上连接阵列，且所述多个连接阵列中的每一者可适应直接中介层路由使得中介层的路由迹线并不叠加所述存储器堆叠的TSV终端。

在其它实例中，路由布局可将到存储器堆叠的常规主机接口分离成一个以上连接阵列。在特定实例中，所述连接阵列可包含用于缓冲存储器堆叠及无缓冲存储器堆叠两者的控制信号，及用于缓冲存储器堆叠的电力信号。在一些实例中，连接阵列可包含控制信号及很少(如果有)电力信号。

图9大体上说明用于路由组合件907的路由布局的实例的一部分。路由组合件907可直接以无缓冲方式在存储器裸片堆叠与主机接口908之间介接。在特定实例中，路由组合件907可包含通信媒体911及所述存储器裸片堆叠的最下存储器裸片的下路由层906。图9说明包含路由层906的存储器堆叠与通信媒体911的一部分的叠加的俯视图或仰视图。在所说明实例中，路由层906的外围可与施加于通信媒体911上的存储器堆叠(例如，图2，210)的覆盖区共延伸。

在所说明实例中，存储器堆叠可包含经堆叠且使用存储器接口的穿硅通路(TSV)电耦合的数个存储器裸片。所述存储器接口可包含用于将存储器裸片的通道与主机装置及与电力介接的数个TSV区域912。在所说明实例中，每一TSV区域912可包含包括控制TSV及电力TSV的第一阵列区域913，及仅包含电力TSV的第二及第三TSV区域914。在特定实例中，控制TSV可包含用于命令信号、数据信号、地址信号、读取时钟信号、写入时钟信号及其它信号的TSV。

在所说明实例中，存储器堆叠可包含128个通道。每一通道可包含8个数据I/O位(DQ)、1个数据总线反转位(DBI)、1个错误校正码位(ECC)、1个命令/地址位(CA)、1个写入时钟位(WCK)、1个读取时钟位(RCK)、1个错误检测码(EDC)位及1个备用位。应理解，在不脱离本发明标的物的范围的情况下，其它通道配置是可行的。例如，一些通道接口连接件可布置成通道对使得每一通道对可共享WCK位及EDC位。关于此配置，所说明实例可包含64个通道对，每一通道对可包含28个个别连接件，使得单个存储器裸片堆叠可包含仅用于控制TSV且不包含电力TSV的1092个个别TSV。

在图9的所说明实例中，控制TSV在八个TSV区域912A到912H之间分离，且到存储器堆叠的主机接口可划分成两个连接阵列908A到908B。路由层906可提供每一TSV区域912与通信媒体911的对应中间接口区域916之间的直接连接。图9展示通信媒体911的路由区域950，路由区域950界定由每一中间接口区域916与主机接口的对应连接阵列908之间的电连接件占据的区域。通信媒体911的路由区域950可经布置使得通信媒体的信号路由并不叠加路由层906的TSV区域。在特定实例中，通信层911可使用微凸块或微柱状凸块在(若干)主机接口区域908处与主机耦合。

路由层906可包含用于TSV区域的连接件及用于中间接口区域916A到D的对应连接件。在特定实例中，用于中间接口区域的对应连接件可包含微柱状凸块以在中间接口区域916A到D处与通信媒体911的连接件介接。路由层还可包含在中间接口区域的个别连接件与TSV区域中的每一者处的个别TSV连接件之间的导线或迹线连接件(未详细展示)。在特定实例中，路由层的路由区域951A到H可定义对于每一TSV区域912A到H与对应中间接口区域916之间的导线或迹线连接件的限制。图10到14包含导线及迹线连接件细节。归因于迹线连接件的小尺寸，在图9中未展示迹线连接件。

在特定实例中，路由层的路由区域951A到H的斜坡侧对应于每一TSV区域912A到H与对应中间接口区域916A到D之间的导线或迹线连接件的范围。参考图9的左上角附近的路由区域951A，靠近对应中间接口区域916A的TSV连接件可具有从对应中间接口区域916A旁通TSV区域912A朝向路由层906的上限且接着返回到TSV连接件的迹线路径。离对应中间接口区域916A较远的TSV连接件可具有迹线路径，所述迹线路径从对应中间接口区域916A平行于TSV区域912A的长度延伸直到所述迹线可朝向所述TSV连接件成角度。迹线接着可旁通TSV区域912A朝向路由层906的上限，但不远于较近TSV连接件。迹线接着可返回到TSV连接件。在特定实例中，迹线路径经布置以等化路由层906的每一迹线的长度。在特定实例中，迹线或迹线群组可包含具有蜿蜒图案的路径以进一步有助于等化路由层906的迹线的路径长度。

图10大体上说明实例性路由层的第一层1061或子层的一部分的细节。所述第一子层的所述部分说明中间接口区域916A的一部分、TSV区域912A的一部分及将中间接口区域916A的连接件的一部分与TSV区域912A的对应连接件电耦合的导线或迹线1055。在所说明实例中，存储器可配置成通道对且与中间接口区域916A处的第一通道对相关联的信号群组1021可经由导线或迹线1055耦合到对应于所述第一通道对的TSV区域912A的一行TSV。在特定实例中，TSV区域可包含用于存储器堆叠的控制TSV及用于存储器堆叠的电力TSV两者。在特定实例中，控制TSV可布置成与存储器堆叠的通道对相关联的行，且列可对应于堆叠存储器裸片的堆叠层级。在特定实例中，电力TSV行可在TSV区域的TSV阵列中互混。在特定实例中，除路由层的TSV之外，路由层不包含用于电力的路由。在特定实例中，路由层的TSV及通信媒体将电力从通信媒体上的连接件直接垂直地路由到存储器堆叠。

图11大体上说明实例性路由层的第三层1163或子层的一部分的细节。所述路由层的第三层1163的所述部分说明中间接口区域916A的一部分、TSV区域912A的一部分及将中间接口区域916A的连接件的一部分与TSV区域912A的对应连接件电耦合的导线或迹线1156。图11中所展示的中间接口区域的连接件是经由导线或迹线1156耦合到与图10的经连接TSV相同的列中的TSV。具有路由层的两个分离层允许信号在中间接口区域916A与TSV区域912A之间的空间有效路由。

图12说明实例性路由层906的第一子层1061、第三子层1163的布局。路由层906的第一及第三层展示将中间接口区域916A的连接件耦合到第一TSV区域912A的TSV的导线或迹线。路由层906可包含用于中间接口区域的其它连接件与第二TSV区域912B(参见图9)之间的路由导线或迹线的第二子层及第四子层。

图13说明路由层的实例性子层的路由方案，其使控制信号的每一路由迹线或导线实质上与路由层的每一子层的每一其它控制信号路由迹线相同长度。图13说明第一TSV区域912A及路由层的第一子层的控制信号路由迹线的一部分。路由迹线的所述部分经说明用于耦合TSV区域912A的定位成相对靠近中间接口区域916A的控制信号微柱状凸块的控制信号TSV。所说明迹线的路由路径从中间接口区域延伸、旁通并超越TSV区域的目标TSV且接着返回到目标TSV。对于将TSV区域的远程TSV耦合到中间接口区域916A的远程微柱状凸块或终端的路由，迹线路由的超越路径区域或超越长度区域1322变小。因此，与路由层906的每一TSV区域912A-H相关联的组合路由区域界定图9且部分说明于图13中的斜坡形状951A到H。

图14A及14B说明路由层906的路由技术的进一步细节。图14A大体上说明可用于有助于等化TSV区域912x的每一终端垫1424及TSV 1426与路由层906的对应中间接口区域(未展示)之间的控制信号的路由迹线长度的蜿蜒路由布局及路径。图14A大体上说明远离对应中间接口区域916x的TSV区域912x的远程，其中超越长度1322变小。另外，每一迹线群组1423可包含通过掩模导体1428或掩模导体区域1429彼此分离的多个迹线1427，如图14B中所展示。使用如图14A及14B中所展示的蜿蜒路由可有助于减小总超越路由区域951A到H，或可选择性地应用于信号路由以有助于等化每一TSV区域912x与路由层906的对应中间接口区域916x之间的控制信号的路由长度。

图15大体上说明根据本发明标的物的各个实例的用于包含替代路由层布局及通信媒体布局的存储器堆叠的实例性路由组合件1507。路由层1506可包含数个TSV区域912A到912H内的TSV终端。所述TSV终端可耦合到存储器裸片或存储器裸片堆叠的TSV。路由层1506可进一步包含界定将TSV区域912A到912H的终端与中间接口区域1516A到1516D的对应路由层终端耦合的路由迹线的近似边界的路由区域951A到H。不同于图9的布局，每一中间接口区域1516A到1516D可较大以支持在通信媒体1511或主机与搭配旧型存储器堆叠使用的逻辑层之间的电力路由。另外，不同于图9，通信媒体1511或中介层的迹线路由区域1550可与路由层1506的电力及信号TSV区域912A到912H重叠。

图16大体上说明实例性通信媒体的一部分的实例性路由布局。图16包含通信媒体1611的部分、旧型存储器裸片1680或裸片堆叠的覆盖区的叠加、中间接口区域1616C的终端、到旧型存储器的分离主机接口的终端区域908A、908B。通信媒体1611可促进旧型存储器裸片1680与分离主机接口908A、908B耦合。通信媒体1611可包含单个中间接口区域1616C，及界定用于将单个中间接口区域1616C的终端与主机(未展示)的分离物理接口区域908A、908B的对应终端耦合的两个路由区域1650A、1650B的迹线。

图17大体上说明促进主机与较快、电力高效存储器介接的实例性路由组合件1707。实例性路由组合件1707可包含根据本发明标的物的各个实例的用于包含替代路由层布局及通信媒体1711及通信媒体布局的存储器裸片或存储器裸片堆叠的路由层1706。路由层1706可包含数个TSV区域912A到912H内的TSV终端。所述TSV终端可耦合到存储器裸片或存储器裸片堆叠的TSV。路由层1706可进一步包含界定将TSV区域912A到912H的终端与中间接口区域1716A到1716D的对应终端耦合的路由迹线的近似边界的路由区域951A到H。如同图15的布局，每一中间接口区域1716A到1716D可较大以支持经由通信媒体1711在主机接口1708与搭配旧型存储器堆叠使用的逻辑层之间的电力路由。另外，通信媒体1711或中介层的迹线路由区域1750可与路由层1706的电力及信号TSV区域912A到912H重叠。

在特定实例中，主机的物理接口区域1708可经扩展以容纳用于旧型存储器裸片及旧型存储器裸片堆叠的中介层及逻辑层。图18大体上说明用于将与旧型存储器相关联的逻辑层1880与主机的新主机接口区域1808耦合的通信层1811或中介层。通信层1811可包含用于将主机接口区域1808的终端与旧型逻辑层1880及旧型存储器裸片或旧型存储器裸片堆叠所相关联的中间接口区域1816的微柱状凸块连接的迹线的路由区域1850。

图19大体上说明促进主机与较快、电力高效存储器介接的实例性路由组合件1907。所述路由组合件可包含图9的路由层906，及根据本发明标的物的各个实例的实例性通信媒体1911及通信媒体布局。路由层906可包含数个TSV区域912A到912H内的TSV终端。所述TSV终端可耦合到存储器裸片或存储器裸片堆叠的TSV。路由层906可进一步包含界定将TSV区域912A到912H的终端与中间接口区域916A到916D的对应终端耦合的路由迹线的近似边界的路由区域951、952。每一中间接口区域916A到916D可经设置大小及定位以减小或消除与通信层1911的路由区域1950的信号路由叠加。

在特定实例中，主机的物理接口区域1908的部分1931可变宽以促进通信媒体1911与路由层906及较快、电力高效存储器兼容。另外，主机的物理接口区域1908包含用以容纳用于旧型存储器裸片及旧型存储器裸片堆叠的中介层及逻辑层的接口区域。图20大体上说明用于将与旧型存储器相关联的逻辑层2080与主机的新物理接口区域1908耦合的通信层2011或中介层。通信层2011可包含用于将主机接口区域1908的终端与旧型逻辑层2080及旧型存储器裸片或旧型存储器裸片堆叠所相关联的中间接口区域2016的微柱状凸块连接的迹线的路由区域2050。

图21说明包含叠加与较快、电力高效存储器相关联的路由层2106的TSV区域912A到912H的旧型接口配置的路由组合件2107。图21的布局可包含旧型通信媒体2111的旧型主机接口终端区域2108、旧型通信媒体2111的旧型路由区域2150、用于将旧型通信层2111与较快、电力高效存储器裸片或裸片堆叠的路由层2106连接的中间接口区域2116，及用于直接与较快、电力高效存储器裸片介接的路由层2106的TSV区域912A到912H的TSV终端。因为中间接口区域2116定位于两列TSV区域(912A、912B、912E、912F及912C、912D、912G、912H)的中心附近，所以路由层2106可具有4个以上路由层以促进中间接口区域2116的中心附近的微柱状凸块终端与TSV区域912A到912H中的每一者的对应TSV连接。

在特定实例中，较快、电力高效存储器、较快、电力高效存储器裸片及较快、电力高效存储器裸片堆叠包含经配置以具有布置成通道或通道对的存储器胞元的存储器裸片。所述通道经配置以用于并列通信而非串行通信以用相较于具有串行命令、地址及/或数据总线的存储器装置相对较慢的时钟实现较高吞吐量。在特定实例中，单个较快、电力高效存储器裸片或较快、电力高效裸片堆叠可包含100个以上通道对及用于与主机介接的1000个以上控制信号连接件。在特定实例中，用于较快、电力高效存储器的路由层不包含用于存储器与主机之间的控制信号中的一或多者的信号线缓冲器。较快、电力高效存储器经布置以具有拥有直接电连接件的控制信号接口以控制主机的信号。此直接电连接件可包含路由层的终端及迹线及通信媒体，但不包含缓冲电路。

图22大体上说明根据本发明标的物的制造存储器装置的实例性方法2200的流程图。在2201，形成路由层的多个垂直偏移的路由子层。所述多个垂直偏移子层可包含将第一及第二相邻TSV终端阵列的TSV终端与中间接口区域的对应接口终端耦合的路由迹线。在2203，在路由层的中心区中形成所述中间接口区域。中间接口区域可包含多个接口终端，每一接口终端经配置以与半导体中介层的对应触点耦合。在特定实例中，中间接口区域可在中心区中延伸且可相对于第一轴定位于第一群组的TSV终端中的第一及第二相邻TSV终端阵列之间。在2205，形成经配置以与存储器裸片的垂直裸片堆叠的TSV电耦合的穿硅通路(TSV)终端的第一及第二群组。TSV终端的第一群组可布置于沿着第一轴延伸的路由层的中心区的第一侧上，且TSV终端的第二群组可布置于中心区的第二侧上。TSV终端的每一群组可包含多个纵向延伸的TSV终端阵列。每一TSV终端阵列可沿着垂直于第一轴的第二轴延伸。在2207，在第一裸片上形成路由层。路由层可包含TSV的第一及第二群组、中间接口区域及多个垂直偏移的路由子层。在2209，形成垂直裸片堆叠，其包含作为所述垂直堆叠的最下裸片的第一裸片及经由TSV及TSV终端连接的多个存储器裸片。在特定实例中，由垂直存储器设备堆叠形成的存储器装置可任选地固定到半导体中介层。在一些实例中，方法可进一步包含将处理器安装到所述半导体中介层使得所述处理器可经由半导体中介层及路由层与多个存储器装置通信。在一些实例中，此处理器可为图形处理器。

图23展示根据本文中所揭示的方面的包含支持较精细粒度DRAM的装置2305的系统2300的图式。装置2305可包含用于双向语音及数据通信的组件，所述组件包含用于传输及接收通信的组件，包含存储器控制器2315、存储器胞元2320、基本输入/输出系统(BIOS)组件2325、处理器2330、I/O控制器2335、外围组件2340、存储器芯片2355、系统存储器控制器2360、编码器2365、解码器2370及多路复用器2375。这些组件可经由一或多个总线(例如，总线2310)电子通信。例如，总线2310可具有16个数据线(“DQ”线)的总线宽度。总线2310可与32个存储器胞元存储体电子通信。

存储器控制器2315或2360可操作一或多个存储器胞元，如本文中所描述。明确来说，存储器控制器可经配置以支持柔性多通道存储器。在一些情况中，存储器控制器2315或2360可操作如参考图1所描述的行解码器、列解码器或两者。存储器控制器2315或2360可与主机电子通信且可经配置以在存储器控制器2315或2360的时钟信号的上升边缘及下降边缘中的每一者期间传送数据。

存储器胞元2320可存储(即，呈逻辑状态的形式的)信息，如本文中所描述。例如，存储器胞元2320可表示参考图1所描述的存储器胞元105。存储器胞元2320可与存储器控制器2315或2360电子通信，且存储器胞元2320及存储器控制器2315或2360可定位于芯片2355上，芯片2355可为如本文中所描述的一或若干平面存储器装置。例如，芯片2355可由系统存储器控制器2315或2360管理。

存储器胞元2320可表示具有耦合到衬底的多个区的第一存储器胞元阵列。所述多个区的每一区可包含多个存储器胞元存储体及横越所述第一存储器胞元阵列的多个通道。所述多个通道的至少一者可耦合到至少一区。存储器控制器2315或2360可经配置以在经耦合区与存储器控制器2315或2360之间传送数据。

BIOS组件2325是包含操作为固件的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件2325还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件2325可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

处理器2330可包含智能硬件装置(例如，通用处理器、数字信号处理器(DSP)、中央处理单元(CPU)、微控制器、专用集成电路(ASIC)、场可编程门阵列(FPGA)、可编程逻辑设备、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况中，处理器2330可经配置以使用存储器控制器2315或2360操作存储器阵列。在其它情况中，存储器控制器2315或2360可集成到处理器2330中。处理器2330可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持柔性多通道存储器的功能或任务)。

I/O控制器2335可管理用于装置2305的输入及输出信号。I/O控制器2335还可管理未集成到装置2305中的外围设备。在一些情况中，I/O控制器2335可表示到外部外围设备的物理连接件或端口。I/O控制器2335可利用操作系统，例如 或另一已知操作系统。在其它情况中，I/O控制器2335可表示调制解调器、键盘、鼠标、触摸屏幕或类似装置或与其互动。在一些情况中，I/O控制器2335可实施为处理器的部分。用户可经由I/O控制器2335或经由通过I/O控制器2335控制的硬件组件与装置2305互动。

外围组件2340可包含任何输入或输出装置，或用于此类装置的接口。实例可包含：磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡插槽(例如外围组件互连件(PCI)或加速图形端口(AGP)插槽)。

输入2345可表示在装置2305外部的提供输入到装置2305或其组件的装置或信号。此可包含用户接口或与其它装置介接或介于其它装置之间的接口。在一些情况中，输入2345可通过I/O控制器2335管理，且可经由外围组件2340与装置2305互动。

输出2350还可表示在装置2305外部的经配置以从装置2305或其组件的任一者接收输出的装置或信号。输出2350的实例可包含图形显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出2350可为经由(若干)外围组件2340与装置2305介接的外围元件。输出2350可通过I/O控制器2335管理。

系统存储器控制器2315或2360可与第一存储器胞元阵列(例如，存储器胞元2320)电子通信。主机可为控制或引导装置(存储器控制器2315或2360及对应存储器阵列是所述装置的一部分)的操作的组件或装置。主机可为计算机、移动装置或类似者的组件。或者，装置2305可被称为主机。在一些实例中，系统存储器控制器2315或2360是GPU。

编码器2365可表示在装置2305外部的对待存储到装置2305或其组件的数据提供错误校正编码的装置或信号。编码器2365可经由至少一通道将经编码数据写入到至少一所选择的存储器且还可经由错误校正写码编码数据。

解码器2370可表示在装置2305外部的将命令信号及寻址信号串行化到装置2305或其组件的装置或信号。在一些实例中，存储器控制器2315或2360可共置于解码器2370内。

多路复用器2375可表示在装置2305外部的将数据多路复用到装置2305或其组件的装置或信号。多路复用器2375可多路复用待传输到编码器2365的数据且将从编码器2365接收的数据解复用。多路复用器2375可与解码器2370电子通信。在一些实例中，多路复用器2375可与控制器(例如系统存储器控制器2315或2360)电子通信。

装置2305的组件可包含经设计以执行其功能的电路系统。此可包含经配置以实行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。装置2305可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、穿戴式电子装置、个人电子装置或类似者。或者，装置2305可为此装置的一部分或方面。在一些实例中，装置2305是具有高可靠性、关键任务或低延时约束或参数的计算机的方面，例如运载工具(例如，自动驾驶汽车、飞机、宇宙飞船或类似者)。装置2305可为或包含用于人工智能(AI)、扩增实境(AR)或虚拟现实(VR)应用的逻辑。

在一个实例中，一种存储器装置可包含具有多个区的存储器胞元阵列，所述多个区可各自包含多个存储器胞元存储体及横越存储器胞元阵列的多个通道。所述通道中的每一者可与存储器胞元阵列的区耦合且可经配置以在所述区中的多个存储器胞元存储体与主机装置之间传递信号。

在一些实例中，存储器装置可进一步包含跨存储器胞元阵列延伸的I/O区域，所述I/O区域占据存储器胞元阵列中可缺乏存储器胞元的区域。在存储器装置的一些实例中，I/O区域可包含经配置以将存储器胞元阵列与电力节点或接地节点耦合的TSV。

在一些实例中，存储器装置可进一步包含分布于存储器胞元阵列中的多个通道接口。在存储器装置的一些实例中，所述多个通道接口可为凸起(bump-out)。在存储器装置的一些实例中，多个通道接口的通道接口可定位于存储器胞元阵列的每一象限中。

在一些实例中，存储器装置可进一步包含在区的存储器胞元与区所相关联的通道接口之间延伸的多个信号路径。在存储器装置的一些实例中，所述通道接口可定位于存储器胞元阵列中以最小化所述信号路径的长度。

在一些实例中，存储器装置可进一步包含堆叠于存储器胞元阵列的顶部上的第二存储器胞元阵列。在存储器装置的一些实例中，所述第二存储器胞元阵列可具有可各自包含多个存储器胞元存储体的区。在一些实例中，存储器装置可进一步包含横越第二存储器胞元阵列的第二多个通道。在存储器装置的一些实例中，所述第二多个通道的通道中的每一者可与第二存储器胞元阵列的第二区耦合且可经配置以在所述第二区中的多个存储器胞元存储体与主机装置之间传递信号。

在一些实例中，存储器装置可进一步包含延伸通过存储器胞元阵列以将第二存储器胞元阵列与第二多个通道耦合的TSV。在存储器装置的一些实例中，通道可建立区与主机装置之间的点对点连接。在存储器装置的一些实例中，每一通道可包含四个或八个数据引脚。在存储器装置的一些实例中，存储器胞元阵列的区可包含八个或八个以上存储器胞元存储体。

在一些实例中，存储器装置可进一步包含经配置以用于与主机装置的双向通信的接口。在存储器装置的一些实例中，所述接口可经配置以传递使用NRZ调制方案或PAM4方案的至少一者或两者调制的信号。

在一个实例中，一种存储器装置可包含：存储器胞元阵列，其具有各自包含多个存储器胞元存储体的区；I/O区域，其跨存储器胞元阵列延伸，所述I/O区域可包含经配置以将信号投送到存储器胞元阵列及从存储器胞元阵列投送信号的多个端子；及多个通道，其定位于存储器胞元阵列的I/O区域中，所述通道中的每一者可与存储器胞元阵列的区耦合且可经配置以在所述区中的多个存储器胞元存储体与主机装置之间传递信号。

在一些实例中，存储器装置可进一步包含定位于存储器胞元阵列的I/O区域中的多个通道接口，信号路径将所述区与所述多个通道接口耦合。在存储器装置的一些实例中，I/O区域可包含经配置以将堆叠于存储器胞元阵列的顶部上的第二存储器胞元阵列与通道接口耦合的TSV。

在存储器装置的一些实例中，所述区的通道接口可定位于对分通过所述通道接口服务的区的I/O区域内。在存储器装置的一些实例中，I/O区域可包含经配置以将存储器胞元阵列与电力节点或接地节点耦合的TSV。在存储器装置的一些实例中，I/O区域可占据存储器胞元阵列中可缺乏存储器胞元的区域。在存储器装置的一些实例中，存储器胞元阵列可通过两个I/O区域对分。在存储器装置的一些实例中，存储器胞元阵列可通过四个I/O区域对分。

在一个实例中，一种系统可包含：主机装置；存储器装置，其包含具有多个区的存储器裸片，所述多个区可各自包含多个存储器胞元存储体；及多个通道，其经配置以将所述主机装置与所述存储器装置通信地耦合，所述通道中的每一者可与所述存储器裸片的区耦合且可经配置以在所述区中的所述多个存储器胞元存储体与所述主机装置之间传递信号。

在一些实例中，系统可包含经配置以用于与主机装置的双向通信的接口。在系统的一些实例中，所述接口可经配置以传递使用NRZ调制方案或PAM4方案的至少一者或两者调制的信号。在系统的一些实例中，主机装置可为GPU的实例。在系统的一些实例中，存储器装置可定位于与主机装置相同的封装中。

在一个实例中，一种存储器装置可包含具有多个区的存储器胞元阵列，所述多个区各自包含多个存储器胞元存储体及横越存储器胞元阵列的多个通道，所述通道中的每一者可耦合到存储器胞元阵列的至少一区且每一通道可包含两个或两个以上数据引脚及一或多个命令/地址引脚。

在存储器装置的一些实例中，每一通道可包含两个数据引脚。在存储器装置的一些实例中，每一通道可包含一个命令/地址引脚。在存储器装置的一些实例中，阵列的每一区可包含四个存储器胞元存储体。在存储器装置的一些实例中，每一通道可包含四个数据引脚。在存储器装置的一些实例中，每一通道可包含两个命令/地址引脚。在存储器装置的一些实例中，阵列的每一区可包含八个存储器胞元存储体。在存储器装置的一些实例中，每一存储器胞元存储体可与通道连续。

在存储器装置的一些实例中，每一多个存储体的第一组存储体可与通道连续且每一多个存储体的第二组存储体可与另一存储体连续且与通道不连续。在一些实例中，存储器装置可包含128个数据引脚且经配置以具有每通道两个、四个或八个数据引脚的比率。

在一些实例中，存储器装置可包含每通道一个、两个、三个、四个或六个命令/地址引脚。在一些实例中，存储器装置可包含256个数据引脚且经配置以具有每通道两个、四个或八个数据引脚的比率。在一些实例中，存储器装置可包含每通道一个、两个、三个、四个或六个命令/地址引脚。在存储器装置的一些实例中，阵列可包含各自可包含多个通道的多个存储器裸片。

在存储器装置的一些实例中，多个存储器裸片的每一存储器裸片可与多个通道的不同通道耦合。在一些实例中，存储器装置可包含与阵列耦合的缓冲层。在一些实例中，存储器装置可包含下伏于阵列的有机衬底。

在存储器装置的一些实例中，阵列可经配置以用于10Gbps、16Gbps、20Gbps或24Gbps的引脚率。在一些实例中，存储器装置可包含经配置以用于与主机装置的双向通信的接口。在存储器装置的一些实例中，所述接口可经配置以用于二进制调制信令或脉冲振幅调制的至少一者或两者。

在一个实例中，一种系统可包含：至少一存储器裸片，其可包含多个区，所述多个区各自可包含多个存储器胞元存储体；一或多个通道，其与每一存储器裸片相关联，所述通道中的每一者可耦合到存储器胞元的裸片的至少一区且每一通道可包含两个或两个以上数据引脚；及有机衬底，其下伏于所述存储器裸片。

在一些实例中，系统可包含主机装置及经配置以用于与所述主机装置的双向通信的接口，所述接口支持NRZ信令或PAM4的至少一者或两者。在系统的一些实例中，主机装置可包含GPU。

在一些实例中，系统可包含多个存储器阵列，所述多个存储器阵列各自可包含128个或256个数据引脚且经配置以具有每通道两个、四个或八个数据引脚的比率。在一些实例中，系统可包含定位于至少一存储器裸片与有机衬底之间的缓冲层。

本文中所描述的信息及信号可使用各种不同科技及技术的任一者表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。

如本文中所使用，术语“虚拟接地”是指保持于近似零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到近似0V。虚拟接地可使用各种电子电路元件(例如由计算放大器及电阻器组成的分压器)实施。其它实施方案也是可行的。“虚拟接地”或“经虚拟接地”意味着连接到近似0V。

如本文中所使用，术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在通电到电路之后交换电子或信号。例如，经由开关(例如，晶体管)物理连接的两个组件电子通信或可无关于开关的状态(即，断开或闭合)而耦合。

本文中所使用的术语“层(layer)”是指几何结构的阶层(stratum)或薄片。每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的部分或全部。例如，层可为三维结构，其中两个维度是大于第三维度(例如，薄膜)。层可包含不同元件、组件及/或材料。在一些情况中，层可由两个或两个以上子层组成。在一些附图中，为说明目的，描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层本质上是三维的。

如本文中所使用，术语“电极”可是指电导体，且在一些情况中，可用作为到存储器阵列的存储器胞元或其它组件的电触点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、导线、导电线、导电层或类似者。

术语“隔离”是指其中电子目前无法在其之间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。例如，当开关断开时，通过所述开关物理连接的两个组件可彼此隔离。

本文中所论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。在一些实例中，衬底可为由例如ABF或BT的材料形成的有机增层式衬底。可通过使用各种化学物种(包含但不限于：磷、硼或砷)掺杂来控制衬底或衬底子区的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。

本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括三端子装置，包含源极、漏极与栅极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区。源极及漏极可通过轻度掺杂半导体区或通道分离。如果通道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果通道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物罩盖。可通过将电压施加到栅极而控制通道导电性。例如，分别将正电压或负电压施加到n型FET或p型FET可导致通道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于所述晶体管的阈值电压的电压施加到所述晶体管栅极时，所述晶体管可“关断”或“撤销激活”。

可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的揭示内容描述的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。

处理器还可实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。

在第一实例中，实例1是一种用于动态随机存取存储器(DRAM)裸片的路由层，所述路由层包括：多个穿硅通路(TSV)终端，其经配置以与所述DRAM的TSV电耦合，所述多个TSV终端布置于多个TSV区域中，所述多个TSV区域布置成两列；中间接口区域，其包含经配置以经由微柱状凸块与半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端，所述中间接口区域布置于所述两列之间且还定位于所述两列中的一列内的所述多个TSV区域的两个相邻TSV区域之间；及多个路由迹线，其将所述两个相邻TSV区域的每一控制TSV终端与所述中间接口的对应微柱状凸块终端耦合。

在实例2中，根据实例1所述的路由层任选地包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

在实例3中，根据实例1到2中任一或多个实例所述的路由层任选地不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

在实例4中，根据实例1到3中任一或多个实例所述的多个路由迹线任选地包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

在实例5中，根据实例1到5中任一或多个实例所述的所述超越路径任选地包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

在实例6中，根据实例1到5中任一或多个实例所述的多个路由迹线任选地包含经屏蔽路由迹线。

实例7是一种动态随机存取存储器装置，其包括：垂直裸片堆叠，其包含通过穿硅通路(TSV)互连的多个动态随机存取存储器(DRAM)裸片；路由层，其形成于所述垂直裸片堆叠内的最下裸片上，所述路由层包括：穿硅通路(TSV)终端的第一及第二群组，其经配置以与所述垂直裸片堆叠的所述TSV电耦合，TSV终端的第一群组布置于沿着第一轴延伸的所述路由层的中心区的第一侧上，且TSV终端的第二群组布置于所述中心区的第二侧上，其中TSV终端的每一群组包含多个纵向延伸的TSV终端阵列，其中每一TSV终端阵列沿着垂直于所述第一轴的第二轴延伸；所述中心区中的中间接口区域，所述中间接口区域包含多个接口终端，每一接口终端经配置以与半导体中介层的对应触点耦合，所述中间接口区域在所述中心区中延伸且还相对于所述第一轴定位于TSV终端的第一群组中的第一及第二相邻TSV终端阵列之间；及所述路由层中的多个路由迹线，其将所述第一及第二相邻TSV终端阵列的TSV终端与所述中间接口区域的对应接口终端耦合，其中所述路由迹线定位于所述路由层的多个垂直偏移层中。

在实例8中，根据实例1到7中任一或多个实例所述的路由层任选地包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

在实例9中，根据实例1到8中任一或多个实例所述的路由层任选地不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

在实例10中，根据实例1到9中任一或多个实例所述的多个路由迹线任选地包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

在实例11中，根据实例1到10中任一或多个实例所述的超越路径任选地包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

在实例12中，根据实例1到11中任一或多个实例所述的多个路由迹线任选地包含经屏蔽路由迹线。

实例13是一种方法，其可包含：形成路由层的多个垂直偏移的路由子层；在所述路由层的中心区中形成中间接口区域；形成经配置以与存储器裸片的垂直裸片堆叠的TSV电耦合的穿硅通路(TSV)终端的第一及第二群组；在第一裸片上形成所述路由层；及形成垂直裸片堆叠，所述垂直裸片堆叠包含作为所述垂直堆叠的最下裸片的所述第一裸片，及经由TSV及TSV终端连接的多个存储器裸片。

实例14是一种用于动态随机存取存储器(DRAM)裸片的路由层，所述路由层包括：多个穿硅通路(TSV)终端，其经配置以与所述DRAM的TSV电耦合，所述多个TSV终端布置于多个TSV区域中，所述多个TSV区域布置成两列；中间接口区域，其包含经配置以经由微柱状凸块与半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端，所述中间接口区域布置于所述两列之间且还定位于所述两列中的一列内的所述多个TSV区域的两个相邻TSV区域之间；及多个路由迹线，其将所述两个相邻TSV区域的每一控制TSV终端与所述中间接口的对应微柱状凸块终端耦合。

在实例15中，根据实例1到14中任一或多个实例所述的路由层任选地包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

在实例16中，根据实例1到15中任一或多个实例所述的路由层任选地不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

在实例17中，根据实例1到16中任一或多个实例所述的的多个路由迹线任选地包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

在实例18中，根据实例1到17中任一或多个实例所述的超越路径任选地包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

在实例19中，根据实例1到18中任一或多个实例所述的的多个路由迹线任选地包含经屏蔽路由迹线。

实例20是一种随机存取存储器装置，其可包含：垂直裸片堆叠，其包含通过穿硅通路(TSV)互连的多个存储器裸片；路由层，其形成于所述垂直裸片堆叠内的最下裸片上，所述路由层包括：穿硅通路(TSV)终端的第一及第二群组，其经配置以与所述垂直裸片堆叠的所述TSV电耦合，TSV终端的第一群组布置于沿着第一轴延伸的所述路由层的中心区的第一侧上，且TSV终端的第二群组布置于所述中心区的第二侧上，其中TSV终端的每一群组包含多个纵向延伸的TSV终端阵列，其中每一TSV终端阵列沿着垂直于所述第一轴的第二轴延伸；所述中心区中的中间接口区域，所述中间接口区域包含多个接口终端，每一接口终端经配置以与半导体中介层的对应触点耦合，所述中间接口区域在所述中心区中延伸且还相对于所述第一轴定位于TSV终端的所述第一群组中的第一及第二相邻TSV终端阵列之间；及所述路由层中的多个路由迹线，其将所述第一及第二相邻TSV终端阵列的TSV终端与所述中间接口区域的对应接口终端耦合，其中所述路由迹线定位于所述路由层的多个垂直偏移层中。

在实例21中，根据实例1到20中任一或多个实例所述的路由层任选地包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

在实例22中，根据实例1到21中任一或多个实例所述的路由层任选地不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

在实例23中，根据实例1到22中任一或多个实例所述的多个路由迹线任选地包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

在实例24中，根据实例1到23中任一或多个实例所述的超越路径任选地包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

在实例25中，根据实例1到24中任一或多个实例所述的多个路由迹线任选地包含经屏蔽路由迹线。

在实例26中，根据实例1到25中任一或多个实例所述的多个存储器裸片任选地包含动态随机存取存储器(DRAM)裸片。

实例27是一种设备，其可包含：半导体中介层，其包含介于中间接口与主机接口之间的路由迹线；图形处理器集成电路，其安装到所述半导体中介层且包含耦合到所述半导体中介层的所述主机接口的主机终端的电连接件；多个存储器装置，其安装到所述半导体中介层且经配置以提供用于所述图形处理器的存储器，其中每一存储器装置包含一或多个较精细粒度动态随机存取存储器(DRAM)裸片的堆叠；且其中每一堆叠的第一较精细粒度DRAM包含用于将所述堆叠的多个穿硅通路(TSV)区域与所述半导体中介层的所述中间接口耦合的构件。

在实例28中，其中根据实例1到27中任一或多个实例所述的第一较精细粒度DRAM任选地包含：多个穿硅通路(TSV)终端，其经配置以与所述堆叠的TSV电耦合，所述TSV终端布置于多个TSV区域中，所述多个TSV区域布置成两列；中间接口区域，其包含经配置以经由微柱状凸块与所述半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端，所述中间接口区域布置于所述两列之间且还定位于所述两列中的一列内的所述多个TSV区域的两个相邻TSV区域之间；及多个路由迹线，其将所述两个相邻TSV区域的每一控制TSV终端与所述中间接口的对应微柱状凸块终端耦合。

在实例29中，根据实例1到28中任一或多个实例所述的第一较精细粒度DRAM任选地包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

在实例30中，根据实例1到29中任一或多个实例所述的第一较精细粒度DRAM任选地不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

在实例31中，根据实例1到30中任一或多个实例所述的多个路由迹线任选地包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

在实例32中，根据实例1到31中任一或多个实例所述的超越路径任选地包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

在实例33中，根据实例1到32中任一或多个实例所述的多个路由迹线任选地包含经屏蔽路由迹线。

上文实施方式包含对形成实施方式的一部分的随附图式的参考。图式通过说明的方式展示可实践本发明的特定实施例。这些实施例在本文中亦称为“实例”。此类实例可包含除所展示或所描述的元件之外的元件。然而，本案发明人还预期其中仅提供那些所展示或所描述元件的实例。此外，本案发明人还预期使用关于特定实例(或其一或多个方面)或关于本文中所展示或所描述的其它实例(或其一或多个方面)所展示或所描述的那些元件的任何组合或排列的实例(或其一或多个方面)。

倘若本发明与以引用方式并入的任何档案之间的用法不一致，那么以本发明中的用法为准。

在本发明中，在专利档案中常使用术语“一(a或an)”来包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或用法。在本发明中，使用术语“或”是指非排他性“或”，使得“A或B”包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在本发明中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。而且，术语“包含”及“包括”是开放式的，即，除列于此术语之后的那些元件之外还包含若干元件的系统、装置、对象、组合物、配方或过程仍被视为在所论述的标的物的范围内。此外，例如可出现于权利要求中，术语“第一”、“第二”及“第三”等仅用作标记，并不希望对其对象强加数字要求。

本文中所描述的方法实例可至少部分经机器或计算机实施。一些实例可包含用可操作以配置电子装置以执行如上文实例中所描述的方法的指令编码的计算机可读媒体或机器可读媒体。此类方法的实施方案可包含代码，例如微码、汇编语言码、高级语言码或类似者。此代码可包含用于执行各种方法的计算机可读指令。所述代码可形成计算机程序产品的部分。此外，在实例中，代码可有形地存储于一或多个易失性、非暂时性或非易失性有形计算机可读媒体上(例如在执行期间或在其它时间)。这些有形计算机可读媒体的实例可包含(但不限于)：硬盘、可卸除式磁盘、可卸除式光学磁盘(例如，光盘及数字视频磁盘)、卡式磁带、存储器卡或棒、随机存取存储器(RAM)、只读存储器(ROM)及类似者。

上文描述希望是说明性而非限制性。例如，上文所述的实例(或其一或多个方面)可彼此组合使用。在检视上文描述后，例如所属领域的一般技术人员可使用其它实施例。在上文实施方式中，各种特征可集合在一起以简化本发明。此不应被解释为期望未主张的揭示特征是任何权利要求的关键。确切来说，本发明标的物可能在于少于特定揭示实施例的全部特征。因此，下文方面在此作为实例或实施例并入实施方式中，其中每一方面自身作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。

Claims (19)

1.一种用于动态随机存取存储器DRAM裸片的路由层，所述路由层包括：

多个穿硅通路TSV终端，其经配置以与所述DRAM的TSV电耦合，所述多个TSV终端布置于多个TSV区域中，所述多个TSV区域布置成两列；

中间接口区域，其包含经配置以经由微柱状凸块与半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端，所述中间接口区域布置于所述两列之间且还定位于所述两列中的一列内的所述多个TSV区域的两个相邻TSV区域之间；及

多个路由迹线，其将所述两个相邻TSV区域的每一控制TSV终端与所述中间接口的对应微柱状凸块终端耦合。

2.根据权利要求1所述的路由层，其中所述路由层包含不超过四个路由层，每一路由层包含所述多个路由迹线的一部分。

3.根据权利要求1所述的路由层，其中所述路由层不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

4.根据权利要求1所述的路由层，其中所述多个路由迹线包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

5.根据权利要求4所述的路由层，其中所述超越路径包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

6.根据权利要求1所述的路由层，其中所述多个路由迹线包含经屏蔽路由迹线。

7.一种随机存取存储器装置，其包括：

垂直裸片堆叠，其包含通过穿硅通路TSV互连的多个存储器裸片；

路由层，其形成于所述垂直裸片堆叠内的最下裸片上，所述路由层包括，

穿硅通路TSV终端的第一及第二群组，其经配置以与所述垂直裸片堆叠的所述TSV电耦合，TSV终端的第一群组布置于沿着第一轴延伸的所述路由层的中心区的第一侧上，且TSV终端的所述第二群组布置于所述中心区的第二侧上，其中TSV终端的每一群组包含多个纵向延伸的TSV终端阵列，其中每一TSV终端阵列沿着垂直于所述第一轴的第二轴延伸；

所述中心区中的中间接口区域，所述中间接口区域包含多个接口终端，每一接口终端经配置以与半导体中介层的对应接触件耦合，所述中间接口区域在所述中心区中延伸且还相对于所述第一轴定位于TSV终端的所述第一群组中的第一及第二相邻TSV终端阵列之间；及

所述路由层的多个垂直偏移的路由子层，所述多个垂直偏移的路由子层包括将所述第一及第二相邻TSV终端阵列的TSV终端与所述中间接口区域的对应接口终端耦合的路由迹线。

8.根据权利要求7所述的随机存取存储器装置，其中所述路由层包含不超过四个路由子层，每一路由子层包含所述多个路由迹线的一部分。

9.根据权利要求7所述的随机存取存储器装置，其中所述路由层不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

10.根据权利要求7所述的随机存取存储器装置，其中所述多个路由迹线包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

11.根据权利要求10所述的随机存取存储器装置，其中所述超越路径包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

12.根据权利要求7所述的随机存取存储器装置，其中所述多个路由迹线包含经屏蔽路由迹线。

13.根据权利要求7所述的随机存取存储器装置，其中所述多个存储器裸片包含多个动态随机存取存储器DRAM裸片。

14.一种设备，其包括：

半导体中介层，其包含介于中间接口与主机接口之间的路由迹线；

处理器集成电路，其安装到所述半导体中介层且包含耦合到所述半导体中介层的所述主机接口的主机终端的电连接件；

多个存储器装置，其安装到所述半导体中介层且经配置以提供用于图形处理器的存储器，其中每一存储器装置包含多个动态随机存取存储器DRAM裸片的堆叠，DRAM裸片的所述堆叠具有多个穿硅通路TSV；且

其中每一堆叠的第一DRAM包含：

多个穿硅通路TSV终端，其经配置以与所述堆叠的所述多个TSV电耦合，所述TSV终端布置于多个TSV区域中，所述多个TSV区域布置成两列；

中间接口区域，其包含经配置以经由微柱状凸块与所述半导体中介层的对应微柱状凸块终端耦合的多个微柱状凸块终端，所述中间接口区域布置于所述两列之间且还定位于所述两列中的一列内的所述多个TSV区域的两个相邻TSV区域之间；及

多个路由迹线，其将所述两个相邻TSV区域的每一控制TSV终端与在所述中间接口区域处的所述半导体中介层的对应微柱状凸块终端耦合。

15.根据权利要求14所述的设备，其中所述第一DRAM包含不超过四个路由子层，每一路由子层包含所述多个路由迹线的一部分。

16.根据权利要求14所述的设备，其中所述第一DRAM不包含经配置以缓冲所述多个路由迹线的所述路由迹线中的一或多者的信号的缓冲器。

17.根据权利要求14所述的设备，其中所述多个路由迹线包含具有经配置以等化所述多个路由迹线的路由迹线的迹线长度的超越路径的第二多个路由迹线。

18.根据权利要求17所述的设备，其中所述超越路径包含所述第二多个路由迹线中的一或多者的蜿蜒路径。

19.根据权利要求14所述的设备，其中所述多个路由迹线包含经屏蔽路由迹线。