KR20030078347A - 리페어 퓨즈 장치 - Google Patents

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KR20030078347A KR1020020017344A KR20020017344A KR20030078347A KR 20030078347 A KR20030078347 A KR 20030078347A KR 1020020017344 A KR1020020017344 A KR 1020020017344A KR 20020017344 A KR20020017344 A KR 20020017344A KR 20030078347 A KR20030078347 A KR 20030078347A
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주식회사 하이닉스반도체
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Abstract

본 발명의 리페어 퓨즈 장치는, 로우와 컬럼의 리페어 퓨즈를 구분없이 공용으로 사용함으로써, 리페어 퓨즈의 효율을 높이는 리페어 퓨즈 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 어드레스 정보를 출력하는 어드레스 버퍼; 내장된 퓨즈가 용단되지 않은 경우에는 워드 라인 선택 신호를 출력하고, 내장된 퓨즈가 용단된 경우에는 비트 라인 선택 신호를 출력하는 선택 퓨즈; 상기 어드레스 버퍼에서 어드레스 정보를 입력받고, 외부에서 로우 동기 신호 및 컬럼 동기 신호를 입력받으며, 상기 선택 퓨즈에서 워드 라인/비트 라인 선택 신호를 입력받고, 용단 정보 및 상기 어드레스 정보에 의해 복수개의 선택 신호를 생성하여 출력하는 복수개의 제1 공용 리페어 퓨즈; 상기 제1 공용 리페어 퓨즈에서 복수개의 선택 신호를 입력받고, 상기 어드레스 버퍼에서 상기 어드레스 정보를 입력받으며, 외부에서 로우 동기 동작 신호 및 컬럼 동기 동작 신호를 입력받고, 상기 복수개의 선택 신호를 가지고 NAND 연산을 수행한 결과 값, 어드레스 정보, 로우 동기 동작 신호 및 컬럼 동기 동작 신호에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호를 출력하거나, 리던던트 인에이블 신호를 출력하는 동작 선택 수단; 상기 동작 선택 수단에서 출력한 리던던트 인에이블 신호의 경로를 제공하는 리던던트 경로부; 상기 리던던트 경로부에서 상기 리던던트 인에이블 신호를 입력받고, 상기 복수개의 제1 공용 리페어 퓨즈로부터 용단 정보를 입력받으며, 상기 리던던트 인에이블 신호 및 상기 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 리던던트 셀; 상기 동작 선택 수단에서 출력한 상기 일반 인에이블 신호의 경로를 제공하는 일반 경로부; 및 상기 일반 경로부에서 출력한 상기 일반 인에이블 신호에 의해 활성화되어 메모리 셀을 제공하는 일반 셀을 포함한다.

Description

리페어 퓨즈 장치{REPAIR FUSE APPARATUS}
본 발명은 리페어(Repair) 퓨즈 장치에 관한 것으로, 특히, 반도체 메모리 장치에 있어서, 페일(Fail)이 발생한 일반 셀(Normal Cell)을 리던던트 셀(Redundant Cell)로 대체하는 데에 사용되는 리페어 퓨즈 장치에 관한 것이다.
일반적으로, 128 Mb 이상의 미세 가공 기술을 이용한 고집적 대용량 메모리디바이스에서는, 제조 공정 중에 미세 가공된 좁아진 선 폭에 의한 평면적인 마진(Margin)이 부족하여 발생되는 브리지 현상 등으로 인해, 메모리 장치의 대기 상태에서 원하지 않는 전류 경로가 형성되어 메모리 셀(Memory Cell)에 페일이 발생하는 일이 빈번하게 된다. 이를 개선하기 위하여 리던던트 메모리 셀을 일반 셀에 추가하고 리던던트 메모리 셀을 선택하기 위한 리페어 퓨즈를 사용하게 된다.
도 1은 종래의 리페어 퓨즈 장치를 나타낸 블록도로서, 이러한 종래의 리페어 퓨즈 장치는, 어드레스 정보(Address<0:n>)를 출력하는 어드레스 버퍼(101); 어드레스 버퍼(101)에서 어드레스 정보(Address<0:n>)를 입력받고, 외부에서 로우 동기 신호(RASb) 및 컬럼 동기 신호(CASb)를 입력받으며, 로우 동기 신호(RASb)에 동기되어 들어온 어드레스 정보(Address<0:n>)는 로우 어드레스 정보(X Address<0:n>)로서 출력하고, 컬럼 동기 신호(CASb)에 동기되어 들어온 어드레스 정보(Address<0:n>)는 컬럼 어드레스 정보(Y Address<0:n>)로서 출력하는 경로 선택부(102); 경로 선택부(102)에서 로우 어드레스 정보(X Address<0:n>)를 입력받고, 외부(도시되지 않음)에서 로우 제어 신호(X Control)를 입력받으며, 리페어 하는 워드 라인의 어드레스에 해당하는 퓨즈를 용단(blown-out)하고, 용단(blown-out) 정보, 로우 어드레스 정보(X Address<0:n>) 및 로우 제어 신호(X Control)에 의해 복수개의 선택 신호(Select<0:n>)를 생성하여 출력하는 복수개의 리페어 퓨즈(103); 리페어 퓨즈(103)에서 복수개의 선택 신호(Select<0:n>)를 입력받고, 경로 선택부(102)에서 로우 어드레스 정보(X Address<0:n>)를 입력받으며, 외부(도시되지 않음)에서 로우 동작 제어 신호(X Control_d)를 입력받고, 복수개의 선택신호(Select<0:n>)를 가지고 NAND 연산을 수행한 결과 값, 로우 어드레스 정보(X Address<0:n>) 및 로우 동작 제어 신호(X Control_d)에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호(Normal Enable) 또는 리던던트 인에이블 신호(Redundant Enable)를 출력하는 동작 선택부(104); 동작 선택부(104)에서 출력한 리던던트 인에이블 신호(Redundant Enable)의 경로를 제공하는 리던던트 워드 라인 경로부(105); 리던던트 워드 라인 경로부(105)에서 리던던트 인에이블 신호를 입력받고, 복수개의 리페어 퓨즈(103)로부터 용단 정보를 입력받으며, 리던던트 인에이블 신호 및 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 로우 리던던트 셀(106); 동작 선택부(104)에서 출력한 일반 인에이블 신호(Normal Enable)의 경로를 제공하는 일반 워드 라인 경로부(107); 일반 워드 라인 경로부(107)에서 일반 인에이블 신호(Normal Enable)에 의해 활성화되어 메모리 셀을 제공하는 일반 셀(108); 경로 선택부(102)에서 컬럼 어드레스 정보(Y Address<0:n>)를 입력받고, 외부(도시되지 않음)에서 컬럼 제어 신호(Y Control)를 입력받으며, 리페어 하는 비트 라인의 어드레스에 해당하는 퓨즈를 용단(blown-out)하고, 용단(blown-out) 정보, 컬럼 어드레스 정보(Y Address<0:n>) 및 컬럼 제어 신호(Y Control)에 의해 복수개의 선택 신호(Select<0:n>)를 생성하여 출력하는 복수개의 리페어 퓨즈(109); 리페어 퓨즈(109)에서 복수개의 선택 신호(Select<0:n>)를 입력받고, 경로 선택부(102)에서 컬럼 어드레스 정보(Y Address<0:n>)를 입력받으며, 외부(도시되지 않음)에서 컬럼 동작 제어 신호(Y Control_d)를 입력받고, 복수개의 선택 신호(Select<0:n>)를 가지고 NAND 연산을 수행한 결과 값, 컬럼 어드레스 정보(Y Address<0:n>) 및 컬럼 동작 제어 신호(Y Control_d)에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호(Normal Enable) 또는 리던던트 인에이블 신호(Redundant Enable)를 출력하는 동작 선택부(110); 동작 선택부(110)에서 출력한 리던던트 인에이블 신호(Redundant Enable)의 경로를 제공하는 리던던트 비트 라인 경로부(111); 리던던트 비트 라인 경로부(111)에서 리던던트 인에이블 신호를 입력받고, 복수개의 리페어 퓨즈(109)로부터 용단 정보를 입력받으며, 리던던트 인에이블 신호 및 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 컬럼 리던던트 셀(112); 동작 선택부(110)에서 출력한 일반 인에이블 신호(Normal Enable)의 경로를 제공하는 일반 비트 라인 경로부(113); 일반 비트 라인 경로부(113)에서 일반 인에이블 신호(Normal Enable)에 의해 활성화되어 메모리 셀을 제공하는 일반 셀(114)을 포함한다.
도 2a는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈(103, 109)의 회로도이고, 도 2b는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈(103, 109)의 동작을 나타낸 타이밍도로서, 종래의 리페어 퓨즈(103, 109)는, 제어 신호(control)에 의해서 공통 노드(Common)가 하이 상태(H)로 초기화되어 있다가, 주소 정보를 받아 퓨즈 용단 상태에 따른 선택 신호(select)를 출력하고, 이 신호는 동작 선택부(104, 110)에 입력되어 선택 신호가 유효한 정보를 가질 때까지 대기하고 있던 동작 제어 신호(control_d)에 의해 일반 인에이블 신호(normalenable) 또는 리던던트 인에이블 신호(redundant enable)를 선택하게 된다. 도 2의 동작 타이밍도를 참조하면, 유효한 인에이블 신호가 출력될 때까지의 지연 상태를 알 수 있다. 여기서의 숫자는 실제 지연 시간과 무관하며 예로써 1td 단위의 배수로 표현한 것이다.
도 2c는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 동작을 나타낸 예시도이고, 도 2d는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 다른 동작을 나타낸 예시도로서, 이를 참조하여 용단 상태에 따른 일반 및 리페어 동작을 살펴보면, 도 2c에서는, 리페어 어드레스가 '111'인 경우 '101'이 디코딩 어드레스인 경우 일반 동작을 수행하고 '111'이 디코딩 어드레스인 경우 리페어 동작을 수행하는 것을 알 수 있다. 마찬가지로, 도 2d에서는, 리페어 어드레스가 '001'인 경우 '000'이 디코딩 어드레스인 경우 일반 동작을 수행하고 '001'이 디코딩 어드레스인 경우 리페어 동작을 수행하는 것을 알 수 있다.
상술한 종래의 리페어 회로 장치에 의하면, X 방향 전용인 로우 리페어 퓨즈와 Y 방향 전용인 컬럼 리페어 퓨즈로 분리되어 있으므로, 예를 들어, X쪽이 10개가 있고 Y쪽이 10개가 있는 경우에, X 또는 Y 중 어느 방향의 불량이 10개를 초과한다면, 다른 방향에 속하는 퓨즈가 많이 남아있음에도 불구하고 리페어 동작을 수행하기 못하는 문제점이 있다. 또한, 도 2e에 도시된 바와 같이 리페어 퓨즈의 방향이 동작에 따라 결정되므로 트레이스(Trace) 길이가 늘어나는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 로우와 컬럼의 리페어 퓨즈를 구분없이 공용으로 사용함으로써, 리페어 퓨즈의 효율을 높이는 리페어 퓨즈 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 리페어 퓨즈 장치를 나타낸 블록도,
도 2a는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 회로도,
도 2b는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 동작을 나타낸 타이밍도,
도 2c는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 동작을 나타낸 예시도,
도 2d는 종래의 리페어 퓨즈 장치 내에 장착된 리페어 퓨즈의 다른 동작을 나타낸 예시도,
도 2e는 종래의 리페어 퓨즈 장치가 장착된 시스템의 예시도,
도 3은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치를 나타낸 블록도,
도 4는 본 발명의 일 실시예에 의한 리페어 퓨즈 장치의 선택 퓨즈 및 제1 공용 리페어 퓨즈를 나타낸 회로도,
도 5는 본 발명의 다른 일 실시예에 의한 리페어 퓨즈 장치 내에 장착된 제2 공용 리페어 퓨즈의 회로도,
도 6은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치가 장착된 시스템의 예시도,
도 7은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치의 동작을 나타낸 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
301 : 어드레스 버퍼
302 : 선택 퓨즈
303 : 제1 공용 리페어 퓨즈
304 : 동작 선택 수단
305 : 리던던트 경로부
306 : 리던던트 셀
307 : 일반 경로부
308 : 일반 셀
상기 목적을 달성하기 위하여 본 발명의 리페어 퓨즈 장치는, 어드레스 정보를 출력하는 어드레스 버퍼; 내장된 퓨즈가 용단되지 않은 경우에는 워드 라인 선택 신호를 출력하고, 내장된 퓨즈가 용단된 경우에는 비트 라인 선택 신호를 출력하는 선택 퓨즈; 상기 어드레스 버퍼에서 어드레스 정보를 입력받고, 외부에서 로우 동기 신호 및 컬럼 동기 신호를 입력받으며, 상기 선택 퓨즈에서 워드 라인/비트 라인 선택 신호를 입력받고, 용단 정보 및 상기 어드레스 정보에 의해 복수개의 선택 신호를 생성하여 출력하는 복수개의 제1 공용 리페어 퓨즈; 상기 제1 공용 리페어 퓨즈에서 복수개의 선택 신호를 입력받고, 상기 어드레스 버퍼에서 상기 어드레스 정보를 입력받으며, 외부에서 로우 동기 동작 신호 및 컬럼 동기 동작 신호를 입력받고, 상기 복수개의 선택 신호를 가지고 NAND 연산을 수행한 결과 값, 어드레스 정보, 로우 동기 동작 신호 및 컬럼 동기 동작 신호에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호를 출력하거나, 리던던트 인에이블 신호를 출력하는 동작 선택 수단; 상기 동작 선택 수단에서 출력한 리던던트 인에이블 신호의 경로를 제공하는 리던던트 경로부; 상기 리던던트 경로부에서 상기 리던던트 인에이블 신호를 입력받고, 상기 복수개의 제1 공용 리페어 퓨즈로부터 용단 정보를 입력받으며, 상기 리던던트 인에이블 신호 및 상기 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 리던던트 셀; 상기 동작 선택 수단에서 출력한 상기 일반 인에이블 신호의 경로를 제공하는 일반 경로부; 및 상기 일반 경로부에서 출력한 상기 일반 인에이블 신호에 의해 활성화되어 메모리 셀을 제공하는 일반 셀을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 3은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치를 나타낸 블록도로서, 본 발명의 리페어 퓨즈 장치는 어드레스 버퍼(301), 선택 퓨즈(302), 복수개의 제1 공용 리페어 퓨즈(303), 동작 선택 수단(304), 리던던트 경로부(305), 리던던트 셀(306), 일반 경로부(307) 및 일반 셀(308)을 포함한다.
어드레스 버퍼(301)는, 어드레스 정보(Address<0:n>)를 후술하는 제1 공용 리페어 퓨즈(303) 및 후술하는 동작 선택 수단(304)으로 출력하는 역할을 한다.
또한, 선택 퓨즈(302)는, 내장된 퓨즈가 용단되지 않은 경우에는 워드 라인 선택 신호(wl_select)를 후술하는 복수개의 공용 리페어 퓨즈(302)로 출력하고, 내장된 퓨즈가 용단된 경우에는 비트 라인 선택 신호(bl_select)를 후술하는 복수개의 제1 공용 리페어 퓨즈(303)로 출력하는 역할을 한다.
한편, 복수개의 제1 공용 리페어 퓨즈(303)는, 리페어하는 워드 라인 또는 비트 라인의 어드레스에 해당하는 퓨즈를 용단(blown-out)하며, 상기 어드레스 버퍼(301)에서 어드레스 정보(Address<0:n>)를 입력받고, 외부에서 로우 동기 신호(RASb) 및 컬럼 동기 신호(CASb)를 입력받으며, 상기 선택 퓨즈(302)에서 워드 라인/비트 라인 선택 신호(wlbl_select)를 입력받고, 상기 로우 동기 신호(RASb), 상기 컬럼 동기 신호(CASb) 및 워드 라인/비트 라인 선택 신호(wlbl_select)에 의해 내장된 퓨즈가 워드 라인용으로 사용될 것인지, 비트 라인용으로 사용될 것인지를 결정하며, 용단 정보 및 상기 어드레스 정보(Address<0:n>)에 의해 복수개의 선택 신호(Select<0:n>)를 생성하여 후술하는 동작 선택 수단(304)으로 출력하는 역할을 한다.
또한, 동작 선택 수단(304)은, 제1 공용 리페어 퓨즈(303)에서 복수개의 선택 신호(Select<0:n>)를 입력받고, 어드레스 버퍼(301)에서 어드레스 정보(Address<0:n>)를 입력받으며, 외부(도시되지 않음)에서 로우 동기 동작 신호(RASb_d) 및 컬럼 동기 동작 신호(CASb_d)를 입력받고, 복수개의 선택 신호(Select<0:n>)를 가지고 NAND 연산을 수행한 결과 값, 어드레스 정보(X Address<0:n>), 로우 동기 동작 신호(RASb_d) 및 컬럼 동기 동작 신호(CASb_d)에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 후술하는 일반 경로부(307)에 일반 인에이블 신호(Normal Enable)를 출력하거나, 또는 후술하는 리던던트 경로부(305)에 리던던트 인에이블 신호(Redundant Enable)를 출력하는 역할을 한다.
한편, 리던던트 경로부(305)는, 상기 동작 선택 수단(304)에서 출력한 리던던트 인에이블 신호(Redundant Enable)의 경로를 제공하는 역할을 한다.
또한, 리던던트 셀(306)은, 상기 리던던트 경로부(305)에서 상기 리던던트 인에이블 신호를 입력받고, 복수개의 제1 공용 리페어 퓨즈(303)로부터 용단 정보를 입력받으며, 상기 리던던트 인에이블 신호 및 상기 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 역할을 한다.
한편, 일반 경로부(307)는, 상기 동작 선택 수단(304)에서 출력한 일반 인에이블 신호(Normal Enable)의 경로를 제공하는 역할을 한다.
또한, 일반 셀(308)은, 상기 일반 경로부(307)에서 출력한 상기 일반 인에이블 신호(Normal Enable)에 의해 활성화되어 메모리 셀을 제공하는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 리페어 퓨즈 장치의 선택 퓨즈(302) 및 제1 공용 리페어 퓨즈(303)를 나타낸 회로도로서, 이에 관해 자세히 설명하면 아래와 같다.
상기 선택 퓨즈(302) 내에 장착된 제1 NMOS 트랜지스터(401)는, 드레인 단자 및 소스 단자가 접지되어 있다.
또한, 상기 선택 퓨즈(302) 내에 장착된 퓨즈(402)는, 한쪽 단자는 전원 전압에 연결되고, 다른 한쪽 단자는 상기 제1 NMOS 트랜지스터(401)의 게이트 단자에 연결된다.
한편, 상기 선택 퓨즈(302) 내에 장착된 제2 NMOS 트랜지스터(403)는, 소스단자는 접지되고, 드레인 단자는 상기 제1 NMOS 트랜지스터(401)의 게이트 단자에 연결된다.
또한, 상기 선택 퓨즈(302) 내에 장착된 제1 인버터(404)는, 입력 단자는 상기 제1 NMOS 트랜지스터(401)의 게이트 단자에 연결되고, 출력 단자는 상기 제2 NMOS 트랜지스터(403)의 게이트 단자에 연결되어 반전 동작을 수행하는 역할을 한다.
한편, 상기 선택 퓨즈(302) 내에 장착된 제2 인버터(405)는, 입력 단자는 상기 제2 NMOS 트랜지스터(403)의 게이트 단자에 연결되고, 반전 동작을 수행하여 상기 워드 라인/비트 라인 선택 신호(wlbl_select)를 생성하며, 상기 워드 라인/비트 라인 선택 신호(wlbl_select)를 출력 단자를 통하여 상기 제1 공용 리페어 퓨즈(303)로 출력하는 역할을 한다.
또한, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제3 인버터(411)는, 상기 로우 동기 신호(RASb)를 입력받아 반전하여 출력하는 역할을 한다.
한편, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제1 NAND 게이트(412)는, 상기 제3 인버터(411)에서 출력한 신호 및 상기 워드 라인/비트 라인 선택 신호(wlbl_select)를 가지고 NAND 연산을 수행하고, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제2 PMOS 트랜지스터(413)는, 소스 단자는 전원 전압에 연결되고, 드레인 단자는 후술하는 복수개의 퓨즈 박스(417)에 연결되며, 게이트 단자로 상기 제1 NAND 게이트(412)의출력을 입력받는다.
한편, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 NOR 게이트(414)는, 상기 컬럼 동기 신호(CASb) 및 워드 라인/비트 라인 선택 신호(wlbl_select)를 입력받아 NOR 연산을 수행한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제4 인버터(415)는, 상기 NOR 게이트(414)에서 출력한 신호를 입력받아 반전하여 후술하는 제2 PMOS 트랜지스터(416)로 출력하는 역할을 한다.
한편, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제2 PMOS 트랜지스터(416)는, 소스 단자는 전원 전압에 연결되고, 드레인 단자는 후술하는 복수개의 퓨즈 박스(417)에 연결되며, 게이트 단자로 상기 제4 인버터(415)의 출력을 입력받는다.
또한, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 복수개의 퓨즈 박스(417)는, 리페어하는 워드 라인 또는 비트 라인의 어드레스에 해당하는 퓨즈를 용단(blown-out)하는 역할을 한다.
한편, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제5 인버터(418)는, 입력 단자는 상기 복수개의 퓨즈 박스(417)에 연결되고, 반전 동작을 수행하는 역할을 한다.
또한, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제3 PMOS 트랜지스터(419)는, 소스 단자는 전원 전압에 연결되고, 드레인 단자는 상기 제5 인버터(418)의 입력 단자에 연결되며, 게이트 단자는 상기 제5 인버터(418)의 출력단자에 연결된다.
한편, 상기 제1 공용 리페어 퓨즈(303) 내에 장착된 제6 인버터(420)는, 입력 단자는 상기 제5 인버터(418)에 연결되고, 반전 동작을 수행하여 생성된 선택 신호를 상기 동작 선택 수단(304)으로 출력하는 역할을 한다.
도 5는 본 발명의 다른 일 실시예에 의한 리페어 퓨즈 장치 내에 장착된 제2 공용 리페어 퓨즈(503)의 회로도를 나타낸 것으로, 디스에이블 퓨즈(510)를 부가하여 포함하고 있으며, 이러한 디스에이블 퓨즈(510)는 용단 상태가 잘못된 경우에 디스에이블 신호를 출력하여 장치를 사용하지 않도록 한다. 도 4와 동일한 부호를 갖는 것에 대한 설명은 편의상 생략한다.
상기 디스에이블 퓨즈(510) 내에 장착된 제3 NMOS 트랜지스터(511)는, 드레인 단자 및 소스 단자가 접지되어 있다.
또한, 상기 디스에이블 퓨즈(510) 내에 장착된 퓨즈(512)는, 한쪽 단자는 전원 전압에 연결되고, 다른 한쪽 단자는 상기 제3 NMOS 트랜지스터(511)의 게이트 단자에 연결된다.
한편, 상기 디스에이블 퓨즈(510) 내에 장착된 제4 NMOS 트랜지스터(513)는, 소스 단자는 접지되고, 드레인 단자는 상기 제3 NMOS 트랜지스터(511)의 게이트 단자에 연결된다.
또한, 상기 디스에이블 퓨즈(510) 내에 장착된 제7 인버터(514)는, 입력 단자는 상기 제3 NMOS 트랜지스터(511)의 게이트 단자에 연결되고, 출력 단자는 상기제4 NMOS 트랜지스터(513)의 게이트 단자에 연결되어 반전 동작을 수행하는 역할을 한다.
한편, 상기 디스에이블 퓨즈(510) 내에 장착된 제8 인버터(515)는, 입력 단자는 상기 제4 NMOS 트랜지스터(513)의 게이트 단자에 연결되고, 반전 동작을 수행하여 상기 워드 라인/비트 라인 선택 신호(wlbl_select)를 생성하며, 상기 워드 라인/비트 라인 선택 신호(wlbl_select)를 출력 단자를 통하여 상기 제1 공용 리페어 퓨즈(303)로 출력하는 역할을 한다.
또한, 상기 제2 공용 리페어 퓨즈(503) 내에 장착된 제2 NAND 게이트(520)는, 상기 디스에이블 퓨즈(510)에서 입력받은 상기 디스에이블 신호 및 상기 제5 인버터(418)에서 입력받은 신호를 가지고 NAND 연산을 수행하여 선택 신호(select)를 생성하고, 상기 선택 신호를 상기 동작 선택 수단(304)으로 출력하는 역할을 한다.
도 6은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치가 장착된 시스템의 예시도로서, 공용 리페어 퓨즈(303, 503)가 X 디코더나 Y 디코더의 한쪽 방향으로 나란하게 배치되어 퓨즈 용단에 있어서 용단 장비가 X쪽과 Y쪽으로 분할되어 배치된 형태보다 트레이스(Trace) 길이를 줄임으로써 퓨즈 용단 시간을 절약하게 된다.
도 7은 본 발명의 일 실시예에 의한 리페어 퓨즈 장치의 동작을 나타낸 타이밍도로서, 이에 따르면, 공용 리페어 퓨즈(303, 503)는, 동기 신호(CASb, RASb)에의해서 공통 노드(Common)가 하이 상태(H)로 초기화되어 있다가, 주소 정보를 받아 퓨즈 용단 상태에 따른 선택 신호(select)를 출력하고, 이 신호는 동작 선택 수단(304)에 입력되어 선택 신호가 유효한 정보를 가질 때까지 대기하고 있던 동기 동작 신호(CASb_d, RASb_d)에 의해 일반 인에이블 신호(normal enable) 또는 리던던트 인에이블 신호(redundant enable)를 선택하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 로우 방향의 리페어 퓨즈와 컬럼 방향의 리페어 퓨즈를 구분하지 않고 공용으로 사용함으로써, 리페어 퓨즈의 사용 효율을 높이고, 디스에이블 퓨즈의 사용으로 퓨즈 용단 오류에 대한 수정 능력을 강화하며, 리페어 퓨즈 어레이를 한쪽 방향으로 배치함으로써, 퓨즈 용단 시간을 단축할 수 있는 이점이 있다.

Claims (7)

  1. 어드레스 정보를 출력하는 어드레스 버퍼;
    내장된 퓨즈가 용단되지 않은 경우에는 워드 라인 선택 신호를 출력하고, 내장된 퓨즈가 용단된 경우에는 비트 라인 선택 신호를 출력하는 선택 퓨즈;
    상기 어드레스 버퍼에서 어드레스 정보를 입력받고, 외부에서 로우 동기 신호 및 컬럼 동기 신호를 입력받으며, 상기 선택 퓨즈에서 워드 라인/비트 라인 선택 신호를 입력받고, 용단 정보 및 상기 어드레스 정보에 의해 복수개의 선택 신호를 생성하여 출력하는 복수개의 제1 공용 리페어 퓨즈;
    상기 제1 공용 리페어 퓨즈에서 복수개의 선택 신호를 입력받고, 상기 어드레스 버퍼에서 상기 어드레스 정보를 입력받으며, 외부에서 로우 동기 동작 신호 및 컬럼 동기 동작 신호를 입력받고, 상기 복수개의 선택 신호를 가지고 NAND 연산을 수행한 결과 값, 어드레스 정보, 로우 동기 동작 신호 및 컬럼 동기 동작 신호에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호를 출력하거나, 리던던트 인에이블 신호를 출력하는 동작 선택 수단;
    상기 동작 선택 수단에서 출력한 리던던트 인에이블 신호의 경로를 제공하는 리던던트 경로부;
    상기 리던던트 경로부에서 상기 리던던트 인에이블 신호를 입력받고, 상기 복수개의 제1 공용 리페어 퓨즈로부터 용단 정보를 입력받으며, 상기 리던던트 인에이블 신호 및 상기 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 리던던트 셀;
    상기 동작 선택 수단에서 출력한 상기 일반 인에이블 신호의 경로를 제공하는 일반 경로부; 및
    상기 일반 경로부에서 출력한 상기 일반 인에이블 신호에 의해 활성화되어 메모리 셀을 제공하는 일반 셀
    을 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  2. 제1항에 있어서, 선택 퓨즈는,
    드레인 단자 및 소스 단자가 접지된 제1 NMOS 트랜지스터;
    한쪽 단자는 전원 전압에 연결되고, 다른 한쪽 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결된 퓨즈;
    소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결된 제2 NMOS 트랜지스터;
    입력 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결되고, 출력 단자는 상기 제2 NMOS 트랜지스터의 게이트 단자에 연결되어 반전 동작을 수행하는 제1 인버터; 및
    입력 단자는 상기 제2 NMOS 트랜지스터의 게이트 단자에 연결되고, 반전 동작을 수행하여 상기 워드 라인/비트 라인 선택 신호를 생성하여 상기 제1 공용 리페어 퓨즈로 출력하는 제2 인버터
    를 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  3. 제1항에 있어서, 상기 제1 공용 리페어 퓨즈는,
    상기 로우 동기 신호를 입력받아 반전하여 출력하는 제3 인버터;
    상기 제3 인버터에서 출력한 신호 및 상기 워드 라인/비트 라인 선택 신호를 가지고 NAND 연산을 수행하는 NAND 게이트;
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 NAND 게이트의 출력을 입력받는 제2 PMOS 트랜지스터;
    상기 컬럼 동기 신호 및 워드 라인/비트 라인 선택 신호를 입력받아 NOR 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트에서 출력한 신호를 입력받아 반전하는 제4 인버터;
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 제4 인버터의 출력을 입력받는 제2 PMOS 트랜지스터;
    리페어하는 워드 라인 또는 비트 라인의 어드레스에 해당하는 퓨즈를 용단하는 복수개의 퓨즈 박스;
    입력 단자는 상기 복수개의 퓨즈 박스에 연결되고, 반전 동작을 수행하는 제5 인버터;
    소스 단자는 전원 전압에 연결되고, 드레인 단자는 상기 제5 인버터의 입력단자에 연결되며, 게이트 단자는 상기 제5 인버터의 출력 단자에 연결된 제3 PMOS 트랜지스터; 및
    입력 단자는 상기 제5 인버터에 연결되고, 반전 동작을 수행하여 생성된 상기 선택 신호를 상기 동작 선택 수단으로 출력하는 제6 인버터
    를 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  4. 어드레스 정보를 출력하는 어드레스 버퍼;
    내장된 퓨즈가 용단되지 않은 경우에는 워드 라인 선택 신호를 출력하고, 내장된 퓨즈가 용단된 경우에는 비트 라인 선택 신호를 출력하는 선택 퓨즈;
    내장된 퓨즈가 용단된 경우에는 디스에이블 신호를 출력하는 디스에이블 퓨즈;
    상기 어드레스 버퍼에서 어드레스 정보를 입력받고, 외부에서 로우 동기 신호 및 컬럼 동기 신호를 입력받으며, 상기 선택 퓨즈에서 워드 라인/비트 라인 선택 신호를 입력받고, 상기 디스에이블 퓨즈에서 디스에이블 신호를 입력받으며, 용단 정보 및 상기 어드레스 정보에 의해 복수개의 선택 신호를 생성하여 출력하는 복수개의 제2 공용 리페어 퓨즈;
    상기 제2 공용 리페어 퓨즈에서 복수개의 선택 신호를 입력받고, 상기 어드레스 버퍼에서 상기 어드레스 정보를 입력받으며, 외부에서 로우 동기 동작 신호 및 컬럼 동기 동작 신호를 입력받고, 상기 복수개의 선택 신호를 가지고 NAND 연산을 수행한 결과 값, 어드레스 정보, 로우 동기 동작 신호 및 컬럼 동기 동작 신호에 의해 일반 동작을 수행할 것이지 혹은 리페어 동작을 수행할 것인지를 선택하여 일반 인에이블 신호를 출력하거나, 리던던트 인에이블 신호를 출력하는 동작 선택 수단;
    상기 동작 선택 수단에서 출력한 리던던트 인에이블 신호의 경로를 제공하는 리던던트 경로부;
    상기 리던던트 경로부에서 상기 리던던트 인에이블 신호를 입력받고, 상기 복수개의 제2 공용 리페어 퓨즈로부터 용단 정보를 입력받으며, 상기 리던던트 인에이블 신호 및 상기 용단 정보에 따라 활성화되어 메모리 셀을 제공하는 리던던트 셀;
    상기 동작 선택 수단에서 출력한 상기 일반 인에이블 신호의 경로를 제공하는 일반 경로부; 및
    상기 일반 경로부에서 출력한 상기 일반 인에이블 신호에 의해 활성화되어 메모리 셀을 제공하는 일반 셀
    을 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  5. 제4항에 있어서, 선택 퓨즈는,
    드레인 단자 및 소스 단자가 접지된 제1 NMOS 트랜지스터;
    한쪽 단자는 전원 전압에 연결되고, 다른 한쪽 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결된 퓨즈;
    소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결된 제2 NMOS 트랜지스터;
    입력 단자는 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결되고, 출력 단자는 상기 제2 NMOS 트랜지스터의 게이트 단자에 연결되어 반전 동작을 수행하는 제1 인버터; 및
    입력 단자는 상기 제2 NMOS 트랜지스터의 게이트 단자에 연결되고, 반전 동작을 수행하여 상기 워드 라인/비트 라인 선택 신호를 생성하여 상기 제2 공용 리페어 퓨즈로 출력하는 제2 인버터
    를 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  6. 제4항에 있어서, 디스에이블 퓨즈는,
    드레인 단자 및 소스 단자가 접지된 제3 NMOS 트랜지스터;
    한쪽 단자는 전원 전압에 연결되고, 다른 한쪽 단자는 상기 제3 NMOS 트랜지스터의 게이트 단자에 연결된 퓨즈;
    소스 단자는 접지되고, 드레인 단자는 상기 제3 NMOS 트랜지스터의 게이트 단자에 연결된 제4 NMOS 트랜지스터;
    입력 단자는 상기 제3 NMOS 트랜지스터의 게이트 단자에 연결되고, 출력 단자는 상기 제4 NMOS 트랜지스터의 게이트 단자에 연결되어 반전 동작을 수행하는제7 인버터; 및
    입력 단자는 상기 제4 NMOS 트랜지스터의 게이트 단자에 연결되고, 반전 동작을 수행하여 상기 워드 라인/비트 라인 선택 신호를 생성하여 상기 제2 공용 리페어 퓨즈로 출력하는 제8 인버터
    를 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
  7. 제4항에 있어서, 상기 제2 공용 리페어 퓨즈는,
    상기 로우 동기 신호를 입력받아 반전하여 출력하는 제3 인버터;
    상기 제3 인버터에서 출력한 신호 및 상기 워드 라인/비트 라인 선택 신호를 가지고 NAND 연산을 수행하는 NAND 게이트;
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 NAND 게이트의 출력을 입력받는 제2 PMOS 트랜지스터;
    상기 컬럼 동기 신호 및 워드 라인/비트 라인 선택 신호를 입력받아 NOR 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트에서 출력한 신호를 입력받아 반전하는 제4 인버터;
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 제4 인버터의 출력을 입력받는 제2 PMOS 트랜지스터;
    리페어하는 워드 라인 또는 비트 라인의 어드레스에 해당하는 퓨즈를 용단하는 복수개의 퓨즈 박스;
    입력 단자는 상기 복수개의 퓨즈 박스에 연결되고, 반전 동작을 수행하는 제5 인버터;
    소스 단자는 전원 전압에 연결되고, 드레인 단자는 상기 제5 인버터의 입력 단자에 연결되며, 게이트 단자는 상기 제5 인버터의 출력 단자에 연결된 제3 PMOS 트랜지스터; 및
    상기 제5 인버터에서 출력한 신호 및 상기 디스에이블 퓨즈에서 출력한 신호를 가지고, NAND 연산을 수행하여 생성된 선택 신호를 상기 동작 선택 수단으로 출력하는 제2 NAND 게이트
    를 포함하는 것을 특징으로 하는 리페어 퓨즈 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
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