JP4567592B2 - 半導体メモリ装置のリペア入出力ヒューズ回路 - Google Patents
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Description
110…ヒューズ部
120…3ステートバッファ
130…フィードバック部
Claims (16)
- リペア信号とチップイネーブル信号およびフィードバック信号 に応答して、ヒューズのカッティング有無によるリペア入出力情報信号をそれぞれ出力する、ヒューズ部と、前記出力するリペア入出力情報信号と、前記チップイネーブル信号を組み合わせて前記フィードバック信号を出力するフィードバック部とを含む複数の入出力ヒューズ回路と
前記複数の入出力ヒューズ回路の前記ヒューズ部はそれぞれ前記ヒューズを一つずつ含み、前記リペア信号が、交替対象のアドレスがあることを示し、前記チップイネーブル信号が活性化されると、前記ヒューズのカッティング有無による前記リペア入出力情報信号それぞれを出力することを特徴とする半導体メモリ装置のリペア入出力ヒューズ回路。 - 前記複数の入出力ヒューズ回路それぞれは、前記リペア信号が、交替対象のアドレスがないことを示すと、前記リペア入出力情報信号をフローティング状態にすることを特徴とする請求項1に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記複数の入出力ヒューズ回路それぞれは、前記ヒューズ部の出力信号と前記リペア信号に応答して、前記複数のリペア入出力情報信号のいずれか一つを出力するバッファ部とをさらに含むことを特徴とする請求項1に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記フィードバック部は、前記チップイネーブル信号と前記複数のリペア入出力情報信号のいずれか一つとを論理演算する論理素子と、前記論理素子の出力信号を反転させる反転素子とを含むことを特徴とする請求項3に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記ヒューズ部は、前記ヒューズがカットされていれば、その出力端に電源電圧を出力し、前記ヒューズがカットされていなければ、その出力端に接地電圧を出力することを特徴とする請求項3に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記ヒューズ部は、前記リペア信号を反転させる反転素子と、
電源電圧と出力端との間に接続され、前記フィードバック信号に応答して前記電源電圧を出力端へ伝達する第1トランジスタと、
前記出力端と前記接地電圧との間に直列に接続される第2トランジスタおよび一つのヒューズとを含み、
前記第2トランジスタは、そのゲートに前記反転素子の出力信号の印加を受けて、前記ヒューズがカットされていない場合には、前記出力端に前記接地電圧を伝達することを特徴とする請求項3に記載の半導体メモリ装置のリペア入出力ヒューズ回路。 - 前記第1トランジスタは、前記チップイネーブル信号が非活性化されると、すなわちチップがスタンバイモードになると、ターンオフされてアクティブ電流を減らすことを特徴とする請求項6に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記バッファ部は、3ステートバッファであることを特徴とする請求項3に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記バッファ部は、電源電圧と接地電圧との間に直列に接続される第1〜第4トランジスタを含むが、前記第1トランジスタは前記リペア信号に応答して動作し、前記第2及び第3トランジスタは前記ヒューズ部の出力信号に応答して動作し、前記第4トランジスタは前記リペア信号の反転信号に応答して動作することを特徴とする請求項3に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、
前記複数の入出力ヒューズ回路それぞれは、前記複数のリペア入出力情報信号のいずれか一つと前記チップイネーブル信号とを組み合わせてフィードバック信号を出力するフィードバック部と、
前記ヒューズを一つ含み、前記ヒューズのカッティング有無による出力信号を出力し、前記リペア信号と前記フィードバック信号に応答して動作するヒューズ部と、
前記ヒューズ部の出力信号と前記リペア信号に応答して前記複数のリペア入出力情報信号のいずれか一つを出力するバッファ部とを含むことを特徴とする半導体メモリ装置のリペア入出力ヒューズ回路。 - 前記フィードバック部は、前記チップイネーブル信号と前記複数のリペア入出力情報信号のいずれか一つとを論理演算する論理素子と、前記論理素子の出力信号を反転させる反転素子とを含むことを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記ヒューズ部は、前記ヒューズがカットされていれば、その出力端に電源電圧を出力し、前記ヒューズがカットされていなければ、その出力端に接地電圧を出力することを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記ヒューズ部は、前記リペア信号を反転させる反転素子と、
電源電圧と出力端との間に接続され、前記フィードバック信号に応答して前記電源電圧を出力端に伝達する第1トランジスタと、
前記出力端と前記接地電圧との間に直列に接続される第2トランジスタおよび一つのヒューズとを含み、
前記第2トランジスタは、そのゲートに前記反転素子の出力信号の印加を受けて、前記ヒューズがカットされていない場合には、前記出力端に前記接地電圧を伝達することを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。 - 前記第1トランジスタは、前記チップイネーブル信号が非活性化されると、すなわちチップがスタンバイモードになると、ターンオフされてアクティブ電流を減らすことを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記バッファ部は、3ステートバッファであることを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
- 前記バッファ部は、電源電圧と接地電圧との間に直列に接続される第1〜第4トランジスタを含むが、前記第1トランジスタは前記リペア信号に応答して動作し、前記第2及び第3トランジスタは前記ヒューズ部の出力信号に応答して動作し、前記第4トランジスタは前記リペア信号の反転信号に応答して動作することを特徴とする請求項10に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
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