KR20000020949A

KR20000020949A - 리던던스 인에이블 출력회로

Info

Publication number: KR20000020949A
Application number: KR1019980039795A
Authority: KR
Inventors: 정태형; 김동석
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-09-24
Filing date: 1998-09-24
Publication date: 2000-04-15

Abstract

본 발명은 센스 앰프를 중심으로 양측의 비트라인을 리페어할 수 있도록하여 칩의 면적 축소시킴과 동시에 효율을 높이도록 한 리던던스 인에이블 회로에 관한 것으로서, 리페어할 어드레스 신호가 입력되는 복수개의 퓨즈부와, 상기 퓨즈부의 출력신호와 칩 인에이블 신호를 입력으로 받아 리던던스 인에이블 신호를 출력하는 센스 앰프로 구성된 리던던스 인에이블 출력회로에 있어서, 상기 퓨즈부는 복수개의 퓨즈와 상기 퓨즈에 드레인이 연결되고 소오스가 접지단에 연결되며 게이트에 리페어할 어드레스 신호가 상기 센스 앰프를 중심으로 좌우 두 개씩 묶어져 NOR 게이트를 통해 연산되어 각각 NMOS 트랜지스터의 게이트에 인가되도록 구성됨을 특징으로 한다.

Description

리던던스 인에이블 출력회로

본 발명은 리던던스(Redundancy) 회로에 관한 것으로, 특히 센스앰프(S/A)를 중심으로 양측의 비트 라인(Bit Line)을 리페어(Repair)할 수 있도록 한 리던던스 인에이블 출력회로에 관한 것이다.

일반적으로 수많은 미세 셀(Cell)중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 불량품으로 폐기한다는 것은 수율(Yield)을 낮추는 비효율적인 처리 방식이다.

따라서 이 경우 미리 DRAM내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 방식을 채용한다. 예비 회로를 설치함에 따라 칩의 면적이 증가하며 결함 구제에 필요한 테스트(Test)의 증가 등이 문제로 되어 로직 LSI에서는 그다지 실용화되지 않았지만 DRAM에서는 칩의 면적 증가가 상대적으로 적어서 64K~256K DRAM에서부터 본격 채용되고 있다.

즉, 256K 셀 어레이마다 스페어 로우(Spare Row)와 칼럼(Column)을 미리 설치해 두어 결함이 발생하여 불량으로 된 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환하는 방식이 주로 사용된다.

웨이퍼 프로세스(Wafer Process)가 종료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍(Programming)을 내부 회로에 행하며 이에 따라 실제 사용할 때에 불량 라인에 해당하는 어드레스가 입력되면, 불량 라인 대신 예비 라인으로 선택이 바뀌게 된다.

이 프로그램 방식에는 과전류로 퓨즈(Fuse)를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저 빔(Laser Beam)으로 퓨즈를 태워 끊어 버리는 방식, 레이저 빔으로 정션(Junction)을 숏트(Short)시키는 방식, EPROM 메모리 셀로 프로그램하는 방식 등이 있다.

도 1은 일반적인 리던던스 Y-셀렉트 인에이블 신호를 출력하는 회로도이다.

도 1에서와 같이, 전원단(Vcc)에 공통으로 소오스가 연결되며 접지단(Vss)에 드레인이 공통으로 연결되는 제 1, 제 2 NMOS 트랜지스터(N1,N2)의 제 1 NMOS 트랜지스터(N1)의 게이트에 초기신호(Initial Signal)가 인가되고, 상기 제 2 NMOS 트랜지스터(N2)의 소오스에 인버터(11a)가 연결되며, 상기 인버터(11a)의 출력이 제 2 NMOS 트랜지스터(N2)에 인가되도록 구성되는 복수개의 퓨즈부(11)와, 모든 어드레스의 "하이(High)"에 대해 상기 퓨즈부(11)의 리던던스 동작을 방지하는 퓨즈 인에이블부(12)와, 상기 퓨즈부(11)의 출력신호(RA0 ~ RA7)와 외부의 신호(A0 ~ A7)를 각각 입력으로 받아 논리연산하여 출력하는 복수개의 익스클로시브오아게이트(13)와, 상기 익스클로시브오아게이트(13)의 출력신호와 인에이블 퓨즈부(12)의 출력신호를 각각 3입력으로하여 논리연산하여 출력하는 복수개의 NOR 게이트(14)들과, 상기 NOR 게이트(14)들의 출력신호를 입력으로 받아 논리연산하여 리던던스 Y 셀렉트 인에이블 신호(Redundancy Y Select Enable Signal)를 출력하는 NAND 게이트(15)로 구성된다.

상기와 같이 구성된 리던던스 Y-셀렉트 인에이블 신호를 출력하는 회로도는 리페어할 Y-어드레스에 따라 퓨즈를 끊고 인에이블 퓨즈부(11)를 절단하면, RA0 ~ RA7이 결정되고, 외부 어드레스 A0 ~ A7과 일치하면 리던던스 Y 셀렉트를 인에이블 시킨다.

이하, 첨부된 도면을 참고하여 종래 기술의 리던던스 인에이블 출력회로를 설명하면 다음과 같다.

도 2는 종래 기술의 리던던스 인에이블 출력회로를 나타낸 회로도이다.

도 2에서와 같이, 리페어할 Y-어드레스가 입력되는 복수개의 퓨즈부(20)와, 상기 퓨즈부(20)의 출력신호와 칩 인에이블 신호를 입력으로 받아 리던던스 인에이블 신호를 출력하는 센스 앰프(30)로 구성된다.

먼저, 퓨즈부(20)는 복수개의 퓨즈와 상기 퓨즈에 드레인이 연결되고 소오스가 접지단(Vss)에 연결되는 게이트에 리페어할 어드레스 신호(MS0 ~ MS7)가 각각 인가되는 NMOS 트랜지스터(N0 ~ N7)가 직렬로 구성된다.

그리고 센스 앰프(30)는 소오스가 전원단(Vcc)에 공통으로 연결되고 드레인을 공통의 출력단으로 하는 제 1, 제 2 PMOS 트랜지스터(P1,P2)가 병렬로 연결되고, 상기 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차아진 신호(Precharge Signal)가 인가되고, 상기 제 2 PMOS 트랜지스터(P2)의 게이트에는 상기 출력단에서 출력되는 신호가 제 1 인버터(31)에 의해 반전된 신호가 인가된다.

이어, 상기 제 1 인버터(31)의 출력신호와 외부의 칩 인에이블 신호(Chip Enable Signal)를 입력으로 받아 논리연산하는 낸드(NAND) 게이트(32)가 구성되고, 상기 낸드 게이트(32)에서 연산된 신호를 반전시키어 출력하는 제 2 인버터(33)를 포함하여 구성된다.

도 3은 종래의 또 다른 리던던스 인에이블 출력회로를 나타낸 회로도이다.

도 3에서와 같이, 도 2의 리페어할 어드레스 신호(MS0 ~ MS7)를 두 개씩(MS0+MS1, MS2+MS3, MS4+MS5, MS6+MS7) 묶어 NMOS 트랜지스터(N0 ~ N7)의 게이트에 인가하는 복수개의 노아(NOR) 게이트(21)를 포함하여 구성된다.

그러나 이와 같은 종래 기술의 리던던스 인에이블 출력회로에 있어서 다음과 같은 문제점이 있었다.

즉, 몇회 리페어를 하느냐에 따라 퓨즈수 및 린던던스 YS 라인이 필요하게 되는데 도 2는 MAT 별로 하게 되어 8회 리페어를 할 때 퓨즈가 8+8×8=72개 필요하고, 도 2는 2MAT를 공통으로 하게 되어 4회 리페어를 할 때 퓨즈가 4+8×4=36개 필요하다.

따라서 1회 리페어시 하나의 Y 셀레트가 다 바뀌거나 MAT별 또는 2MAT 별로 바뀌게 되는데 도 2,3의 경우 MAT 1,2의 같은 YS가 페일된 경우에 2회 리페어를 실시해야 하는 불편함이 따르고, 퓨즈수가 많아 칩의 면적이 커진다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 센스 앰프를 중심으로 양측의 비트라인을 리페어할 수 있도록하여 칩의 면적 축소시킴과 동시에 효율을 높이도록 한 리던던스 인에이블 회로를 제공하는데 그 목적이 있다.

도 1은 일반적인 리던던스 Y-셀렉트 인에이블 신호를 출력하는 회로도

도 2는 종래 기술의 리던던스 인에이블 출력회로를 나타낸 회로도

도 3은 종래의 또 다른 리던던스 인에이블 출력회로를 나타낸 회로도

도 4는 본 발명에 의한 리던던스 인에이블 출력회로를 나타낸 회로도

도면의 주요부분에 대한 부호의 설명

40 : 퓨즈부 50 : 센스 앰프

상기와 같은 목적을 달성하기 위한 본 발명에 의한 리던던스 인에이블 출력회로는 리페어할 어드레스 신호가 입력되는 복수개의 퓨즈부와, 상기 퓨즈부의 출력신호와 칩 인에이블 신호를 입력으로 받아 리던던스 인에이블 신호를 출력하는 센스 앰프로 구성된 리던던스 인에이블 출력회로에 있어서, 상기 퓨즈부는 복수개의 퓨즈와 상기 퓨즈에 드레인이 연결되고 소오스가 접지단에 연결되며 게이트에 리페어할 어드레스 신호가 상기 센스 앰프를 중심으로 좌우 두 개씩 묶어져 NOR 게이트를 통해 연산되어 각각 NMOS 트랜지스터의 게이트에 인가되도록 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 리던던스 인에이블 출력회로를 상세히 설명하면 다음과 같다.

도 4는 본 발명에 의한 리던던스 인에이블 출력회로를 나타낸 회로도이다.

도 4에서와 같이, 리페어할 어드레스 신호가 입력되는 복수개의 퓨즈부(40)와, 상기 퓨즈부(40)의 출력신호와 칩 인에이블 신호를 입력으로 받아 리던던스 인에이블 신호를 출력하는 센스 앰프(50)로 구성된다.

먼저, 상기 퓨즈부(40)는 복수개의 퓨즈와 상기 퓨즈에 드레인이 공통으로 연결되고 소오스가 접지단(Vss)에 공통으로 연결되며 게이트에 리페어할 어드레스 신호(MS0 ~ MS7)가 센스 앰프를 중심으로 좌우 두 개씩(MS0+MS1, MS1+MS2,…,MS6+MS7) 묶어져 NOR 게이트(41)에 입력되고, 상기 NOR 게이트(41)에서 연산된 출력신호가 각각 NMOS 트랜지스터(N1 ~ N7)의 게이트에 인가된다.

그리고 센스 앰프(50)는 소오스가 전원단(Vcc)에 공통으로 연결되고 드레인이 상기 퓨즈부(40)의 각 퓨즈에 공통으로 연결되어 출력단을 갖는 제 1, 제 2 PMOS 트랜지스터(P1,P2)가 병렬로 연결되고, 상기 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차아진 신호(Precharge Signal)가 인가되고, 상기 제 2 PMOS 트랜지스터(P2)의 게이트에는 상기 출력단으로 출력되는 신호가 제 1 인버터(51)에 의해 반전된 신호가 인가된다.

이어, 상기 제 1 인버터(51)의 출력신호와 외부의 칩 인에이블 신호(Chip Enable Signal)를 입력으로 받아 논리연산하는 낸드(NAND) 게이트(52)가 구성되고, 상기 낸드 게이트(52)에서 연산된 신호를 반전시키어 출력하는 제 2 인버터(53)를 포함하여 구성된다.

상기와 같이 구성된 본 발명에 의한 리던던스 인에이블 출력회로는 MS1과 MS2에 동일한 페일 비트라인이 있는 경우 NMOS 트랜지스터(N2)의 퓨즈를 끊어 MS1, MS2에 대해 리던던스를 인에이블 시키고, 어드레스에 맞춰 RAi를 설정함으로써 해당 Y-어드레스가 입력되는 경우 리던던스 Y 셀렉트 신호(RYS)를 인에이블 시키게 한다.

이상에서 설명한 바와같이 본 발명에 의한 리던던스 인에이블 출력회로에 있어서 센스 앰프 불량에 의해 2MAT에 걸쳐 페일 비트라인이 있는 경우 1회 리페어를 통해 대치할 수 있으며, 4회를 하더라도 전체를 가변적으로 대치할 수 있는 효과가 있다.

Claims

리페어할 어드레스 신호가 입력되는 복수개의 퓨즈부와, 상기 퓨즈부의 출력신호와 칩 인에이블 신호를 입력으로 받아 리던던스 인에이블 신호를 출력하는 센스 앰프로 구성된 리던던스 인에이블 출력회로에 있어서,

상기 퓨즈부는 복수개의 퓨즈와 상기 퓨즈에 드레인이 연결되고 소오스가 접지단에 연결되며 게이트에 리페어할 어드레스 신호가 상기 센스 앰프를 중심으로 좌우 두 개씩 묶어져 NOR 게이트를 통해 연산되어 각각 NMOS 트랜지스터의 게이트에 인가되도록 구성됨을 특징으로 하는 리던던스 인에이블 출력회로.