KR20070079646A - 면적을 감소시키는 반도체 메모리 장치의 리던던시퓨즈회로 - Google Patents

Abstract

본 발명은 메모리 장치의 리던던시 퓨즈회로에 관한 것으로, 복수의 제 1 퓨즈들을 포함하고, 복수의 제 1 퓨즈들 각각의 절단 또는 비절단 상태에 따라 결정되는 로직 값들을 각각 가지는 복수의 퓨즈 출력 신호들을 출력하는 퓨즈 회로부, 복수의 퓨즈 출력 신호들과 복수의 어드레스 신호들에 응답하여 복수의 제어신호들을 출력하는 로직 연산부, 및 인에이블 신호와 상기 복수의 제어 신호들에 응답하여, 리던던시 신호들을 출력하는 출력부를 포함하여, 리던던시 회로에서 넓은 면적을 차지하는 퓨즈의 개수를 반으로 감소시킴으로써 반도체 메모리 장치의 크기를 줄일 수 있다.

리던던시 퓨즈 회로, 어드레스, 반도체 메모리

Description

면적을 감소시키는 반도체 메모리 장치의 리던던시 퓨즈회로{Redundancy fuse circuit of a semiconductor memory device for reducing size of the semiconductor memory device}

도 1은 종래의 리던던시 퓨즈 회로의 도면이다.

도 2는 본 발명의 일 실시예에 따른 리던던시 퓨즈 회로의 개략적인 블록도이다.

도 3은 도 2에 도시된 리던던시 퓨즈 회로의 상세한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 200 : 리던던시 퓨즈 회로 20, 210 : 퓨즈 회로부

13, 240 : 인에이블 제어부 220 : 로직 연산부

230 : 출력부

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 리던던시(redundancy) 퓨즈 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치에서 리던던시 퓨즈 회로는 결함이 있는 메 모리 셀(cell)의 어드레스 정보를 가지고 그에 해당하는 어드레스 값이 인가되었을 경우에 리페어(repair)가 가능하도록 하는 동작을 한다. 이러한 리던던시 퓨즈 회로로 인하여 반도체 제조에 있어서 수율을 향상시킬 수 있고, 제작 비용도 절약할 수 있게 되었다.

도 1은 종래의 리던던시 퓨즈 회로의 도면이다.

도 1을 참고하면, 리던던시 퓨즈 회로(10)는 제 1 스위치(11), 인버터(12), 퓨즈 회로부(20), 인에이블 제어부(13), 및 제 2 스위치(14)를 포함한다. 제 1 스위치(11)는 전원 전압(VDD)을 공급한다. 인버터(12)는 노드(M1)로부터 인가되는 내부 출력신호(REPb)를 반전시켜 리던던시 신호(REP)를 출력한다. 퓨즈 회로부(20)는 복수의 제 3 스위치들(21~30)과 복수의 퓨즈들(31~40)을 포함한다. 제 3 스위치(21)와 퓨즈(31)는 노드(M1)와 노드(M2) 사이에 직렬로 연결되고, 제 3 스위치(22)와 퓨즈(32)는 제 3 스위치(21)와 퓨즈(31)에 병렬로 노드(M1)와 노드(M2) 사이에 직렬 연결된다. 제 3 스위치들(23~30)과 퓨즈들(33~40)은 상기 설명한 제 3 스위치들(21 과 22) 및 퓨즈들(31 과 32)과 유사한 구조를 가지며 각각 노드들(M2~M5) 사이에 직렬 연결된다. 복수의 퓨즈들(31~40)은 불량 셀에 대한 어드레스 정보에 따라 미리 선택적으로 절단 또는 비절단 된다. 복수의 제 3 스위치들(21~30)은 입력되는 어드레스들(ADD1~ADD5, ADDb1~ADDb5)에 응답하여 턴 온 또는 오프 동작을 한다. 인에이블 제어부(13)는 인에이블 신호(EN)를 출력하여 제 2 스위치(14)를 제어함으로써 리던던시 퓨즈회로(10)를 인에이블 또는 디세이블 시킨다.

리던던시 퓨즈회로(10)는 입력되는 복수의 어드레스들(ADD1~ADD5)의 개수보 다 두 배의 수만큼의 퓨즈들(31~40)이 필요하다. 따라서, 상기 퓨즈회로부(20)의 면적이 상기 복수의 퓨즈들(31~40)에 의하여 증가하게 되고, 그 결과 반도체 메모리 장치의 크기가 증가한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 감소된 수의 퓨즈들을 포함함으로써, 그 점유 면적을 감소시켜, 반도체 메모리 칩의 면적을 줄일 수 있는 리던던시 퓨즈회로를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 리던던시 퓨즈회로는, 반도체 메모리 장치의 리던던시 퓨즈회로에 있어서, 복수의 제 1 퓨즈들을 포함하고, 복수의 제 1 퓨즈들 각각의 절단 또는 비절단 상태에 따라 결정되는 로직 값들을 각각 가지는 복수의 퓨즈 출력 신호들을 출력하는 퓨즈 회로부, 복수의 퓨즈 출력 신호들과 복수의 어드레스 신호들에 응답하여 복수의 제어신호들을 출력하는 로직 연산부, 및 인에이블 신호와 상기 복수의 제어 신호들에 응답하여, 리던던시 신호들을 출력하는 출력부를 포함하는 리던던시 퓨즈 회로를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 리던던시 퓨즈 회로의 개략적인 블록도이다. 도 2를 참조하면, 리던던시 퓨즈 회로(200)는 퓨즈 회로부(210), 로직 연산부(220), 출력부(230), 및 인에이블 제어부(240)를 포함한다. 퓨즈 회로부(210)는 복수의 퓨즈 회로들(211~215)을 포함하고, 이들 각각은 결함 셀의 정보에 따라 절단 또는 비절단 되어 있는 퓨즈에 의해 결정되는 복수의 퓨즈 출력신호들(COS1~COS5)을 출력한다. 로직 연산부(220)는 복수의 XOR 게이트들(221~225)을 포함한다. 복수의 XOR 게이트들(221~225)은 복수의 퓨즈 출력신호들(COS1~COS5)과 복수의 어드레스들(ADD1~ADD5)을 비교하여 그 비교 결과에 따라 복수의 제어신호들(COS1~COS5)을 출력한다. 출력부(230)는 제 1 스위치(231), 제 2 스위치들(232~236), 및 로직 회로(238)를 포함한다. 제 1 스위치(231)는 노드(N1)에 내부 전압을 공급한다. 제 1 스위치(231)는 PMOS 트랜지스터로 구현될 수 있다. 제 2 스위치들(232~236)은 복수의 제어신호들(COS1~COS5)에 의해 각각 턴 온 또는 오프 된다. 로직 회로(238)는 인버터로 구현될 수 있다. 로직 회로(238)는 노드(N1)를 통하여 수신되는 내부출력신호(REPb)를 반전시켜 리던던시 신호(REP)를 출력한다. 제 2 및 제 3 스위치(232~237)는 NMOS 트랜지스터로 구현될 수 있다. 제 2 및 제 3 스위치(232~237)는 노드(N1)와 접지 전압(VSS) 사이에 직렬로 연결되어 있다. 인에이블 제어부(240)는 퓨즈(241), 인버터(242), 및 NMOS 트랜지스터(243)를 포함한다. 퓨즈(241)는 노드(N2)와 전원 전압(VDD) 사이에 연결된다. NMOS 트랜지스터(243)는 노드(N2)와 접지 전압(VSS) 사이에 연결된다. 인버터(242)는 노드(N2)와 노드(N3) 사이에 연결된다. 퓨즈(241)는 선택적으로 절단 또는 비절단 된다. 인버터(242)는 내부 인에이블 신 호(ENb)를 반전시켜 노드(N3)에 인에이블 신호(EN)를 출력한다. NMOS 트랜지스터(243)는 인에이블 신호(EN)에 의해 턴 온 또는 오프 된다. 이때, 퓨즈(241)가 초기에 미리 절단되면, 노드(N2)가 접지 전압(VSS)으로 디스차지(discharge) 되어 내부 인에이블 신호(ENb)는 로직 로우로 된다. 인버터(242)는 로직 로우인 내부 인에이블 신호(ENb)를 반전시켜 로직 하이인 인에이블 신호(EN)를 출력하고 제 3 스위치(237)를 턴 온 시킨다. 퓨즈(241)가 절단되지 않은 경우에는, 노드(N2)의 내부 인에이블 신호(ENb)는 로직 하이로 되고, 인버터(242)는 로직 하이인 내부 인에이블 신호(ENb)를 반전시켜 노드(N3)에 로직 로우인 인에이블 신호(EN)를 출력한다. NMOS 트랜지스터(243)는 로직 로우인 인에이블 신호(EN)에 의해 턴 오프된다. 결과적으로, 퓨즈(241)의 절단 여부에 따라 제 3 스위치(237)가 턴 온 또는 오프된다.

도 3을 참고하여, 리던던시 퓨즈 회로(200)를 좀 더 상세히 설명하면 다음과 같다. 복수의 퓨즈 회로들(211~215) 각각은 모두 같은 구성으로 되어 있으므로, 설명의 중복을 피하기 위해 제 1 퓨즈 회로(211)의 구성 및 동작을 중심으로 설명하기로 한다. 퓨즈회로(211)는 퓨즈(301), 인버터(306), 및 NMOS 트랜지스터(311)를 포함한다. 퓨즈(301)는 전원 전압(VDD)과 제 1 노드(N4) 사이에 연결되어 있다. 인버터(306)는 제 1 노드(N4)와 제 2 노드(N9) 사이에 연결되어 있다. NMOS 트랜지스터(311)는 제 1 노드(N4)와 접지 전압(VSS) 사이에 연결되어 있다. 퓨즈(301)는 결함 셀의 어드레스 정보에 의해 선택적으로 절단 또는 비절단 된다. 인버터(306)는 내부신호(FC1)를 반전하여 퓨즈 출력신호(CO1)를 출력하고 NMOS 트랜지스터(311)를 턴 온 또는 오프 시킨다. 로직연산부(220)의 XOR 게이트(221)는 퓨즈 출력신호 (CO1)와 어드레스(ADD1)에 응답하여 제어신호(COS1)를 출력한다. 좀 더 상세하게는, 퓨즈 출력신호(CO1)와 어드레스(ADD1)의 로직 레벨이 같을 때, XOR 게이트(221)는 로직 로우로 제어신호(COS1)를 출력한다. 퓨즈 출력신호(CO1)와 어드레스(ADD1)의 로직 레벨이 같지 않을 때, XOR 게이트(221)는 로직 하이인 제어신호(COS1)를 출력한다. 제 2 스위치(232)는 제어신호(COS1)에 응답하여 턴 온 또는 오프 된다. 상기와 같은 동작으로 제 2 스위치들(232~236)이 모두 턴 온 되면, 노드(N1)가 접지 전압(VSS)으로 디스차지 되어 내부 출력신호(REPb)는 로직 로우로 된다. 제 2 스위치들(232~236) 중 어느 하나라도 턴 오프되면 내부 출력신호(REPb)는 로직 하이로 된다. 로직 회로(238)는 내부 출력신호(REPb)를 반전시켜 리던던시 신호(REP)를 출력한다. 리페어 비교 로직회로(미도시)는 리던던시 신호(REP)의 결과값에 응답하여 리페어 여부를 판단한다.

리던던시 퓨즈회로(200)의 전체 동작을 인가되는 복수의 어드레스들(ADD1~ADD5)이 결함 셀의 어드레스(ADD1~ADD5)와 일치하지 않는 경우(a)와 복수의 어드레스들(ADD1~ADD5)이 결함 셀의 어드레스(ADD1~ADD5)와 일치하는 경우(b)를 예를 들어 설명하면 다음과 같다. 먼저 결함 셀의 어드레스(ADD1~ADD5)가 각각 '11100' 이라고 가정하자. 이 경우 결함 셀의 어드레스 정보에 따라, 제 1 퓨즈들(301~303)은 비절단되고, 제 1 퓨즈들(304, 305)은 절단된다.

(a) 인가되는 복수의 어드레스들(ADD1~ADD5)의 값이 결함 셀과 일치하지 않는 경우, 입력되는 어드레스들(ADD1~ADD5)의 값이 '01101'이라고 가정하자. 퓨즈 회로부(210)는 '00011'인 퓨즈 출력신호들(CO1~CO5)을 출력한다. 로직 연산부(220) 의 XOR 게이트들(221~225)은 입력되는 어드레스들(ADD1~ADD5)의 값 '01101'와 퓨즈 출력신호들(CO1~CO5)의 값 '00011'을 비교하고, 그 비교 결과로서, '01110'인 제어신호들(COS1~COS5)을 출력한다. 제 2 스위치들(233~235)은 제어신호들(COS1~COS5)에 응답하여 턴 온 되고, 제 2 스위치들(232와 236)은 턴 오프 된다. 출력노드(N1)의 내부 출력신호(REPb)는 로직 하이로 되고, 로직 회로(238)가 내부 출력신호(REPb)를 반전시켜 로직 로우인 리던던시 신호(REP)를 출력한다. 리던던시 신호(REP)가 로직 로우일 때, 리페어 비교 로직회로는 결함 셀의 어드레스와 입력되는 어드레스가 일치하지 않는 것으로 판단한다.

(b) 인가되는 복수의 어드레스들(ADD1~ADD5)의 값이 결함 셀과 일치하는 경우, 입력되는 어드레스들(ADD1~ADD5)의 값이 '11100'이라고 가정하자. 퓨즈 회로부(210)는 '00011'인 퓨즈 출력신호들(CO1~CO5)을 출력한다. 로직 연산부(220)의 XOR 게이트들(221~225)은 입력되는 어드레스들(ADD1~ADD5)의 값 '11100'와 퓨즈 출력신호들(CO1~CO5)의 값 '00011'을 비교하고, 그 비교 결과로서, '11111'인 제어신호들(COS1~COS5)을 출력한다. 제 2 스위치들(232~236)은 제어신호들(COS1~COS5)에 응답하여 모두 턴 온 된다. 출력노드(N1)의 내부 출력신호(REPb)는 로직 로우로 되고, 로직 회로(238)는 내부 출력신호(REPb)를 반전시켜 로직 하이인 리던던시 신호(REP)를 출력한다. 리던던시 신호(REP)가 로직 하이일 때, 리페어 비교 로직회로는 입력된 어드레스가 결함 셀의 어드레스와 일치하는 것으로 판단한다.

따라서, 리던던시 퓨즈 회로(200)가 어드레스들(ADD1~ADD5)만큼의 퓨즈들 만으로 입력된 어드레스가 결함 셀의 어드레스와 일치 또는 불일치하는지를 판단하므 로, 퓨즈 수가 감소될 수 있다.

상술한 실시예에서는 설명의 편의를 위해, 상기 리던던시 퓨즈회로(200)가 각각 5개씩의 퓨즈 회로들(211~215), XOR 게이트들(221~225), 및 제 2 스위치들(232~236)을 포함하는 것을 일례로서 설명하였으나, 상기 리던던시 퓨즈회로(200)에 포함되는 퓨즈 회로, XOR 게이트, 및 제 2 스위치의 수는 필요에 따라 선택적으로 증가 또는 감소할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리던던시 퓨즈회로는, 리던던시 회로에서 넓은 면적을 차지하는 퓨즈의 개수를 반으로 감소함으로써 칩의 면적을 줄일 수 있어 고집적화 되어가는 칩의 사이즈를 작게 제작할 수 있다.

Claims (7)

1. 반도체 메모리 장치의 리던던시 퓨즈회로에 있어서,

   복수의 제 1 퓨즈들을 포함하고, 상기 복수의 제 1 퓨즈들 각각의 절단 또는 비절단 상태에 따라 결정되는 로직 값들을 각각 가지는 복수의 퓨즈 출력 신호들을 출력하는 퓨즈 회로부;

   상기 복수의 퓨즈 출력 신호들과 복수의 어드레스 신호들에 응답하여 복수의 제어신호들을 출력하는 로직 연산부; 및

   인에이블 신호와 상기 복수의 제어 신호들에 응답하여, 리던던시 신호들을 출력하는 출력부를 포함하는 리던던시 퓨즈 회로.
2. 제 1 항에 있어서, 상기 인에이블 신호를 발생하는 인에이블 제어부를 더 포함하는 리던던시 퓨즈 회로.
3. 제 1 항에 있어서, 상기 퓨즈 회로부는,

   상기 복수의 제 1 퓨즈들을 각각 하나씩 포함하고, 상기 복수의 퓨즈 출력 신호들을 각각 출력하는 복수의 퓨즈 회로들을 포함하는 리던던시 퓨즈 회로.
4. 제 3 항에 있어서, 상기 복수의 퓨즈 회로들 각각은,

   제 1 노드로부터 수신되는 내부신호를 반전시키고, 그 반전된 신호를 상기 퓨즈 출력신호들 중 하나로서 출력하는 인버터; 및

   상기 제 1 노드와 접지 전압 사이에 연결되고, 상기 퓨즈 출력 신호의 전압 레벨에 의해 턴 온 또는 오프되는 NMOS 트랜지스터를 더 포함하고,

   상기 제 1 퓨즈들 중 하나는 상기 제 1 노드와 전원 전압 사이에 연결되고,

   상기 내부신호의 로직 레벨은 상기 제 1 퓨즈들 중 하나의 절단 또는 비절단 상태에 따라 변경되는 리던던시 퓨즈 회로.
5. 제 1 항에 있어서, 상기 로직 연산부는,

   상기 복수의 어드레스들과 상기 복수의 퓨즈 출력신호들에 각각 응답하여 상기 복수의 제어신호들을 각각 출력하는 복수의 XOR 게이트들을 포함하는 리던던시 퓨즈 회로.
6. 제 1 항에 있어서, 상기 출력부는,

   출력노드에 내부 전압을 공급하는 제 1 스위치;

   상기 출력노드와 접지 전압(VSS) 사이에 직렬 연결되고, 상기 복수의 제어신호들에 각각 응답하여 턴 온 또는 오프되어, 상기 출력 노드에 내부 출력 신호를 발생하는 복수의 제 2 스위치들;

   상기 내부 출력 신호에 응답하여, 상기 리던던시 신호를 출력하는 로직 회로; 및

   상기 복수의 제 2 스위치들 중 하나와 접지 단자 사이에 연결되고, 상기 인 에이블 신호에 응답하여 턴 온 또는 오프되는 제 3 스위치를 포함하는 리던던시 퓨즈 회로.
7. 제 6 항에 있어서,

   상기 내부 출력 신호의 전압 레벨은 상기 복수의 제 2 스위치들과 상기 제 3 스위치의 온 또는 오프 상태에 따라 결정되고,

   상기 로직 회로는 상기 내부 출력신호를 반전시키고, 그 반전된 신호를 상기 리던던시 신호로서 출력하는 인버터를 포함하는 리던던시 퓨즈 회로.

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