JPH04195202A - プログラマブルコントローラシステムの共有メモリ構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プログラマブルコンドローランステムに於い
て、プログラマブルコントローラ本体と周辺機器との間
のデータ交換のために用いられる共有メモリ構造に関す
るものである。

（従来の技術） プログラマブルコントローラシステムに於て、ＣＰＵユ
ニットの如きプログラマブルコントローラ本体と、通信
ユニット、入出カニニット（Ｉ１０リンクユニット）、
上位リンクユニットの如き周辺機器との間にてＣＰＵ間
通間通上りデータが交換される場合、プログラマブルコ
ントローラ本体と周辺機器とが共にアクセスできる共有
メモリが必要である。

従来、この種の共有メモリとしては、二つの人出力ポー
トを何するデュアルポートＲＡＭ、周辺機器側からアク
セス可能なプログラマブルコントローラ本体の内部メモ
リか用いられる。

（発明が解決しようとする課題） 共有メモリとしてデュアルポートＲＡＭが用いられた場
合、データ交換速度は向上するが、デュアルポートＲＡ
Ｍは通常のシングルポートＲＡＭに比して高価であるこ
とから、特に大量のデータを高速で交換する必要がある
プログラマブルコントローラシステムに於いては大容量
のデュアルポートＲＡＭが必要となり、プログラマブル
コントローラシステムのハードウェアコストが高くなる
。

またデュアルポートＲＡＭがプログラマブルコントロー
ラ本体に組み込まれると、周辺機器を使用せず、共有メ
モリを必要としないユーザにも無駄に共有メモリが提供
され、システム的にもコスト的にも好ましくない。

プログラマブルコントローラ本体の内部メモリが共有メ
モリとして用いられる場合は、コスト高にはならないが
、しかし二の場合には、外部よりの内部メモリに対する
アクセスの度にプログラマブルコントローラ本体のＣＰ
Ｕがホルトする必要が生じ、作動速度等のシステム性能
が低下する。

本発明は、従来のプログラマブルコントローラシステム
の共有メモリ構造に於ける上述の如き問題点に着目して
なされたものであり、プログラマブルコントローラ本体
と周辺機器との間のデータ交換を、デュアルポートＲＡ
Ｍの如き高価なメモリデバイスを必要とすることなく、
高速度で、且つシステム性能の低下を招くことなく行う
ことかできるプログラマブルコントローラシステムの共
有メモリ構造を提供することを目的としている。

（課題を解決するための手段） 上述の如き目的は、本発明によれば、プログラマブルコ
ントローラ本体と周辺機器との間にてデータ交換を行う
べくプログラマブルコントローラ本体と周辺機器とか共
にアクセス可能なプログラマブルコントローラシステム
の共有メモリ構造に於いて、シングルポートＲＡ　Ｍと
、前記シングルポートＲＡＭを前記プログラマブルコン
トローラ本体と前記周辺機器のいずれか一方に選択的に
接続するハス切換手段とを何し、前記バス切換手段はア
クセス完了毎に前記シングルポートＲＡＭを前記プログ
ラマブルコントローラ本体と前記周辺機器のいずれかに
交互に切換接続するよう構成されていることを特徴とす
るプログラマブルコンドローランステムの共有メモリ構
造によって達成される。

また本発明によるプログラマブルコントローラシステム
の共有メモリ構造は、前記シシグルポーｔ−ＲＡＭと前
記ハス切換手段とを組合せを互いに並列に複数組有して
いてもよい。

（作用） 上述の如き構成によれば、シングルポートＲＡＭは、こ
れに付随するバス切換手段により、デュアルポートＲＡ
Ｍと同等にプログラマブルコントローラ本体と周辺機器
とが共にアクセス可能なメモリとして作用する。− （実施例） 以下に添付の図を参照して本発明を実施例について詳細
に説明する。

第１図は本発明による共有メモリ構造が適用さるプログ
ラマブルコントローラシステムの一例を示すプロ・ツク
図である。プログラマブルコントローラシステムは、プ
ログラマブルコントローラ本体（以下ＰＣ本体と略記す
る）１と、図示されていない他のプログラマブルコント
ローラ本体等との間でデータ通信を行うための通信ユニ
ット２と、各種機器との間にデータの人出力を行うため
の入出カニニット３とを有し、これらはデータバス４に
より互いに接続されている。

ＰＣ本体１には、マイクロプロセッサからなるＣＰＵ５
と、内部ＲＡＭ６と、システムプログラムが格納された
システムＲＯＭ７と、ユーザプログラムを格納するニー
サブログラムＲＡＭ８とが設けられている。

通信ユニット２には、ＣＰＵｌ０と、内部ＲＡＭ１ｌと
、システムＲＯＭ１２と、共有ＲＡＭＩＭ１３と、通信
用インタフェース１４とが設けられている。

本発明による共有メモリ構造は通信ユニット２に設けら
れた共有ＲＡＭ１３に適用されており、これは、互いに
並列に配置された複数個の、この実施例に於いては、通
常構造の三個のシングルポー　トＲＡＭｌ５．１６．１
７と、シングルポートＲＡＭ１５．１６．１７の各々を
個別にＰＣ本体１の側のアドレスデータポート１９また
は周辺機器としての通信ユニット２の側のアドレスデー
タポート２０のいずれか一方に選択的に接続する三個の
パスセレクタ２１．２２．２３と、パスセレクタ２１．
２２．２３の切換制御を行うステータスレジスタ制御部
２４とから構成されている。

第３図に示されている如く、ステータスレジスタ制御部
２４は、パスセレクタ２１．２２．２３を各々個別に切
換制御すべく、パスセレクタの個数に対応した個数、即
ち本実施例に於ては、三個フリップフロップ２５．２６
．２７を有しているる。

フリップフロップ２５．２６．２７は各々、セット入力
端子ＳＤにハイレベル信号が入力されると、出力端子Ｑ
の出力信号か「１」となり、リセット入力端子ＲＤにハ
イレベル信号か人力されると、出力端子Ｑの出力信号が
「０」となるＲＳフリップ７０ツブとして構成されてい
る。

フリップフロップ２５．２６．２７の各セット入力端子
ＳＤはＰＣ本体１のＣＰＵ５に、各リセット入力端子Ｒ
Ｄは通信ユニット２のＣＰＵｌ０に各々接続されている
。フリップフロップ２５．２６．２７の出力端子ＱはＣ
ＰＵ５とＣＰＵｌ０及び各々対応するパスセレクタ２１
．２２．２３に個別に接続され、フリップフロップ２５
．２６．２７の各出力端子Ｑに現れる出力信号ＱＩＱ２
、Ｑ３は、ＣＰＵ５及びＣＰＵｌ０に対してはフラグ信
号ＤＩ、Ｄ２、Ｄ３として、パスセレクタ２１．２２．
２３には切換信号ＣＥとして入力されるようになってい
る。

三個のシングルポートＲＡＭ１５．１６．１７の各々に
個別に付随して設けられたパスセレクタ２１．２２．２
３は、対応するシングルポートＲＡＭ１５．１６．１７
を、切換信号ＣＥか「０」の時にはＰＣ本体１例の７ト
レスデータポート１９に、これに対し切換信号ＣＥが「
１」の時には通信ユニット２側のアドレスデータポート
２ｏに接続するように設定されている。

これにより、ＰＣ本体１のＣＰＵ５は、フラグ信号Ｄ１
〜Ｄ３の何れががｒＯＪの時にのみ、そのフラグ信号に
対応するシングルポートＲＡＭ１５〜１７のいずれかに
データアクセス可能となり、データアクセス完了後は、
アクセスしていたシングルポートＲＡＭに対応するフリ
ップフロップ２５．２６或は２７のセット入力端子ＳＤ
にハイレベル信号を出力するようになっている。

通信ユニット３のＣＰＵｌ０は、フラグ信号Ｄ１〜Ｄ３
の何れか「１」の時にのみ、そのフラグ信号に対応する
シングルポートＲＡＭ１５〜１７のいずれかにデータア
クセス可能となり、データアクセス完了後は、アクセス
［７てぃたシングルポートＲＡＭに対応するフリップフ
ロップ２５．２６或は２７のリセット入力端子ＲＤにハ
イレベル信号を圧力するようになっている。

例えは、ＰＣ本体１のＣＰＵ５より通信ユニット２のＣ
ＰＵｌ０ヘデータか送られる場合は、まず、ＣＰＵ５か
７リツプフロツプ２５よりのフラグ信号ＤＩを読込み、
フラグ信号ＤＩが「０」てあれは、ＣＰＵ５はシングル
ポー）−ＲＡＭ１５にデータアクセスし、ＣＰＵ５より
シングルポートＲＡＭ１５にデータか送られる。

これに対し、フラグ信号Ｄ１かｒｌＪである場合は、シ
ングルポートＲＡＭ１５に対するデータアクセスが不可
であるため、ＣＰＵ５は、次にフリップフロップ２６の
フラグ信号Ｄ２を読込み、フラグ信号Ｄ２か「０」であ
れば、シングルポートＲＡＭ１６にデータアクセスし、
ＣＰＵ５よりシングルポートＲＡＭ１６にデータが送ら
れる。

フラグ信号Ｄ２も「１」である場合は、シングルポート
ＲＡＭ１６に対するデータアクセスも不可であるため、
ＣＰＵ５は、次にフリップフロップ２７のフラグ信号Ｄ
３を読込み、フラグ信号Ｄ３が「０」であれば、シング
ルポートＲＡＭ１７にデータアクセスし、ＣＰＵ５より
シングルポー１−ＲＡＭ１７にデータが送られる。

そして、データの送信か終了すると、対応するフリップ
７０シブ２５．２６或は２７のセット入力端ｆＳＤにＣ
ＰＵ５からハイレベル信号が入力される。これにより対
応するフリップフロップ２５．２６或は２７の出力端子
Ｑの出力信号Ｑｎが反転し、切換信号ＣＥ、フラグ信号
Ｄｎか「１」となる。従って、この時には、今までＣＰ
Ｕ５とデータアクセスしていたシングルポートＲＡＭｌ
５．１６或は１７は通信ユニット２のＣＰＵｌ０とアク
セスし得る状態に切り換わり、ＣＰＵ１０がそのシング
ルポートＲＡＭにデータアクセスしてこれよりデータを
読み込むことが可能になる。

尚、ＰＣ本体１のＣＰＵ５より通信ユニット２のＣＰＵ
ｌ０ヘデータを送る時に、フラグ信号ＤＩ−Ｄ３の何れ
もか「１」であると、フラグ信号Ｄｉ−Ｄ３の何れかが
ｒＯＪになるのを待つことになる。

通信ユニット２のＣＰＵｌ０よりＰＣ本体１のＣＰＵ５
へデータが送られる場合は、まず、ＣＰＵｌ０かフリッ
プ７０シブ２５よりのフラク信ぢＤｉを読込み、フラグ
信号Ｄ［か「１」であれば、ＣＰＵｌ０はシングルポー
トＲＡＭＩ　５にデータアクセスし、ＣＰＵｌ０よりシ
ングルポートＲＡＭ１５にデータか送られる。

これに対し、フラグ信号ＤＩが「０」である場合は、シ
ングルポートＲＡＭ１５に対するデータアクセスが不可
であるため、ＣＰＵｌ０は、次にフリップフロップ２６
のフラグ信号Ｄ２を読込み、フラグ信号Ｄ２かｒＩＪで
あれは、シングルポートＲＡＭ１６にデータアクセスし
、ＣＰＵｌ０よリシングルポートＲＡＭ１６にデータが
送られる。

フラグ信号Ｄ２も「０」である場合は、シングルポート
ＲＡＭ１６に対するデータアクセスも不可であるため、
ＣＰＵｌ０は、次にフリップフロップ２７のフラグ信号
Ｄ３を読込み、フラグ信号Ｄ３がｒｌＪてあれば、シン
グルポートＲＡＭｌ７にデータアクセスし、ＣＰＵｌ０
よりシングルポートＲＡＭ１７にデータが送られる。

そして、データの送信が終了すると、対応するフリップ
フロップ２５．２６或は２７のセット入力端子ＳＤにＣ
ＰＵｌ０からハイレベル信号が入ツノされる。これによ
り対応するフリップフロップ２５．２６或は２７の出力
端子Ｑの出力信号Ｑｎが反転し、切換信号ＣＥ、フラグ
信号ＤｎかｒＯＪとなる。従って、この時には、今まで
ＣＰＵｌ０とデータアクセスしていたシングルポートＲ
ＡＭ１５．１６或は１７はＰＣ本体１のＣＰＵ５とアク
セスし得る状態に切り換わり、ＣＰＵ５がそのシングル
ポー）ＲＡＭにデータアクセスしてこれよりデータを読
み込むことが可能になる。

尚、通信ユニット２のＣＰＵｌ０よりＰＣ本体１のＣＰ
Ｕ５へデータを送る時に、フラグ信号Ｄ１−Ｄ３の何れ
もが「０」であると、フラグ信号Ｄｌ−Ｄ３の何れかが
「１」になるのを待つことになる。

上述の如く、シングルポートＲＡＭとパスセレクタの組
合せが複数組、少なくとも二組あれば、ＰＣ本体１と周
辺機器としての通信ユニット２とからメモリに対し同時
にデータアクセスすることが可能となり、ウェイトのオ
ーバヘッドが改善される。またアクセス権の制御は通信
ユニット２側に設けられたステータスレジスタ制御部２
４により行われるから、複数個の周辺機器とＰＣ本体と
の間のトータルオーバヘッド時間か短縮される。

第４図にはＣＰＵ５及びＣＰＵｌ０のメモリマツプが示
されている。このマツプに良く示されているように、番
地＄０００００〜番地＄０ＦＦＦＦにはステータスレジ
スタ制御部２４の各７リツプフロツプ２５．２６．２７
のフラグ信号Ｄ１〜Ｄ３のデータ、番地＄１００００〜
番地＄２ＦＦＦＦにはシングルポートＲＡＭ１５からの
データ、番地＄３００００〜番地＄３ＦＦＦＦにはシン
グルポートＲＡＭ１６からのデータ等、各データが特定
のエリアに別々に格納されるようになっている。従って
、はぼ同時に入出力作業が行われても、その速度が低下
する等の心配がない。

尚、本発明による共有メモリ構造は人出カニニット４に
も上述した構造と同様な構造にて設けられ得るものであ
る。

（発明の効果） 以上の説明から理解される如く、本発明によるプログラ
マブルコントローラシステムの共有メモリ構造に於ては
、ンンクルポーｔ−ＲＡＭとバス切換手段との組合せに
より、高価なデュアルポートＲＡＭとほぼ同等の働きを
し、データ交換速度か速い共有メモリが安価にして得ら
れるようになるる。

また複数個のシングルポートＲＡＭが用いられ、その各
々がバス切換手段により個別にプログラマブルコントロ
ーラ本体と周辺機器に選択的に接続される場合には、プ
ログラマブルコントローラ本体と周辺機器とか共に個別
のシンクルボートＲＡＭにアクセスしてデータ転送を行
うことが可能になり、これによりウェイトのオーバヘッ
ド時間が短縮されるようになる。これは、プログラマブ
ルコントローラの機能として、定期的なデータ交換、イ
ベント発生時のデータ交換等、数種類のデータ交換の必
要があるプログラマブルコントローラシステムに於いて
特に有効である。

【図面の簡単な説明】

第１図は本発明による共有メモリ構造か適用されたプロ
グラマフルコントローラシステムの一例を示すブロック
図、第２図は本発明による共存メモリ構造の一実施例を
示すブロック図、第３図は本発明による共有メモリ構造
に用いられるステータスレジスタ制御部の一実施例を示
すブロック図、第４図はプログラマフルコントローラ本
体及び周辺機器のＣＰＵに於けるメモリマツプである。 １・・・プログラマフルコントローラ本体（ＰＣ本体）
２・・・通信ユニット ３・・・入出カニニット ５・・・ＣＰＵ １０・・・ＣＰＵ １３・・・共有ＲＡＭ １５．１６．１７・・・シンクルボートＲＡＭ２１．２
２．２３・・・パスセレクタ ２４・・・ステータスレジスタ制御部

Claims (1)

1. 【特許請求の範囲】 １、プログラマブルコントローラ本体と周辺機器との間
   にてデータ交換を行うべくプログラマブルコントローラ
   本体と周辺機器とが共にアクセス可能なプログラマブル
   コントローラシステムの共有メモリ構造に於いて、 シングルポートＲＡＭと、 前記シングルポートＲＡＭを前記プログラマブルコント
   ローラ本体と前記周辺機器のいずれか一方に選択的に接
   続するバス切換手段とを有し、前記バス切換手段はアク
   セス完了毎に前記シングルポートＲＡＭを前記プログラ
   マブルコントローラ本体と前記周辺機器のいずれかに交
   互に切換接続するよう構成されていることを特徴とする
   プログラマブルコントローラシステムの共有メモリ構造
   。 ２、前記シングルポートＲＡＭと前記バス切換手段とを
   組合せを互いに並列に複数組有していることを特徴とす
   るプログラマブルコントローラシステムの共有メモリ構
   造。