CN114647392A - 用于显示端口的高级链路功率管理 - Google Patents

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CN114647392A CN202111371061.5A CN202111371061A CN114647392A CN 114647392 A CN114647392 A CN 114647392A CN 202111371061 A CN202111371061 A CN 202111371061A CN 114647392 A CN114647392 A CN 114647392A
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Z·卡比里
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Abstract

本申请公开了用于显示端口的高级链路功率管理。一种装置，包括：用于缓冲视频数据的电路系统；以及显示端口发射器，该显示端口发射器用于：经由虚拟信道、通过显示端口发射器与显示端口接收器之间的至少一个中间设备将视频数据传输至显示端口接收器，其中，虚拟信道包括单向的主链路和双向的辅助信道(AUX_CH)；以及通过主链路向至少一个中间设备和显示端口接收器传输掉电信号，与关闭主链路相结合，以将至少一个中间设备和显示端口接收器置于相应的低功率状态。

Description

用于显示端口的高级链路功率管理
背景技术
诸如台式计算系统之类的现代计算系统可包括耦合至计算设备的显示器。显示器可使用链路来耦合至计算设备，显示器和计算设备通过该链路来进行通信。
附图说明
图1图示出根据某些实施例的、实现高级链路功率管理的计算系统的框图。
图2图示出根据某些实施例的用于高级链路功率管理的流程。
图3图示出根据某些实施例的示例掉电信号序列。
图4图示出根据某些实施例的掉电信号的传播。
图5图示出根据某些实施例的唤醒信号的信号传播。
图6图示出根据某些实施例的帧指示符。
图7是根据某些实施例的、可在其中实现本文中所描述的技术的计算系统的框图。
图8是根据某些实施例的、可以执行作为实现本文中所描述的技术的部分的指令的示例性处理器核的框图。
具体实施方式
图1图示出根据某些实施例的、实现高级链路功率管理的计算系统100的框图。计算系统100包括显示器102(其为“视频宿设备”或“宿设备”的示例)，该显示器102经由虚拟信道107耦合至视频源设备104(在本文中也被称为“源设备”)，该虚拟信道107包括链路106A、中间设备103和链路106B。
高级链路功率管理(ALPM)技术在视频电子标准协会(VESA)嵌入式显示端口(eDP)标准(例如，1.4b版本)中是可用的，但是这些技术并未在可在源设备与一个或多个宿设备之间包括一个或多个中间设备(例如，103)的整个显示拓扑上解决链路功率管理。中间设备103可以包括一个或多个分支设备、集线器、对接坞、重定时器、中继器或其他设备(其中任一者可以是支持多流的)。在VESA显示端口(DP)标准(例如，2.0版本)下，一旦显示器上电，则主链路(其携载视频数据)具有仅一种状态：活跃且完全上电的。随着显示面板技术(诸如，自适应刷新面板(ARP)、自适应同步化(AS)面板以及面板重放(PR))的提高，可通过允许主链路在活跃帧传输之间被关闭来获得显著的功率节省益处。
本公开的各实施例提供针对外部显示端口配置在整个显示拓扑上的高级链路功率管理。此类管理可包括到主链路的低功率状态中的低等待时间进入机制和从主链路的低功率状态的低等待时间退出机制，允许主链路在垂直消隐时段期间被关闭。源设备可在主链路上传送指示该主链路正在转变至低功率状态的掉电信号(例如，特定的模式或分组)。作为响应，源设备、中间设备和宿设备可管理它们的功率状态，例如，在指示被接收之后局部地转变至低功率状态。在各实施例中，可定义多种功率管理状态，其中，每种状态与不同的退出等待时间相关联。功率状态和相关联的退出等待时间要求将管理显示端口拓扑中的各种设备中可能掉电的资源(例如，源设备上的渲染器、CPU、GPU；分支设备；重定时器；使主链路保持上电并跟踪宿设备的电路系统等)。仅作为一个示例，可以定义两种主链路状态：具有较长退出等待时间的睡眠状态以及具有较短退出等待时间要求的待机状态。在一些实施例中，出于稳健性，可将掉电信号传送最小次数(例如，四次)。
各实施例可在自适应刷新和自适应同步化面板中提供显著的功率节省益处。例如，在其中显示宿利用范围为60Hz-1Hz的自适应刷新的一些实施例中，主链路活跃的时间可以仅为空闲工作负荷下的时间的1.67％。在其中显示宿利用范围为120Hz-20Hz的自适应同步化的其他实施例中，主链路可以仅在16.6％的时间中是活跃的。当主链路不活跃时，其可根据本文中所描述的各实施例掉电(而不是像可在链路保持活跃但在显示数据中不存在变化时所做的那样传送空白像素数据或诸如带周期性控制字符的加扰零之类的其他码元)。作为一个示例，显示器可以是支持自适应同步化的，并且可以以最小频率(例如，24Hz)与最大频率(例如，144Hz)之间的任何刷新率来进行操作。在该示例中，在约35ms的长垂直消隐时间(对应于24Hz刷新率)之后，像素数据可在144HZ像素时钟(约7ms)下突发到显示器。在垂直消隐时间期间，主链路可被关闭。在其中显示宿利用面板重放的实施例中，当没有帧被传送时，可在显示拓扑上管理主链路的功率。各实施例可与本机DP连接器、C型通用串行总线(USB)上的DP交替模式、以及USB上隧穿的DP、或其他合适的DP传输技术一起使用。
显示器102可以是可耦合至视频源设备(例如，104)以显示从该视频源设备接收到的视频信号的表示的任何合适的显示设备(例如，计算机显示器、电视等)。
在所描绘的实施例中，显示器102包括定标器芯片108、显示驱动器110、面板114以及存储器116。其他实施例可包括具有任何合适的组件组合(包括那些示出的组件或其他组件中的任何组件)的显示器。
定标器芯片108包括显示端口接收器(DPRX)118、端口输入选择器120、图像处理器122、定时控制器(TCON)接口124、背光控制器126、中央处理单元(CPU)128、以及存储器控制器130。
DPRX 118可包括用于接收在主链路上传输的传入DP数据的电路系统以及用于链路106B的辅助信道(AUX_CH)的收发器电路。DPRX 118可实现PHY层功能和链路层功能两者。
端口输入选择器120可操作以从显示器102的多个端口之中选择端口，并且将通过该端口接收的视频信号传递至显示器102的处理流水线。端口输入选择器120可包括端口接口，该端口接口包括或耦合至显示器的多个端口。显示器102可包括任何数量的、任何类型的端口。例如，显示器102可包括DisplayPortTM(显示端口TM)端口、高清多媒体接口(HDMITM)端口、通用串行总线(USB)端口、数字视觉接口(DVI)端口、视频图形阵列(VGA)端口或其他合适的端口。显示器102可包括任何合适的端口组合，包括具有相同类型的多个端口或者不同类型的多个端口。端口输入选择器120可包括耦合至端口接口的选择逻辑，以选择特定的端口并将通过该特定端口接收的信号继续传递至附加逻辑(例如，图像处理器122等)。在一些实施例中，端口输入选择器120还可包括转换逻辑，该转换逻辑用于从显示器102的端口中的任何端口接收信号，并将该信号转换为共同格式(例如，数字像素格式)以供进一步处理。
图像处理器122可从端口输入选择器120接收视频信号，并对该视频信号执行进一步的处理。在一些实施例中，图像处理器122可执行一种或多种算法来改善视频信号的图像质量。例如，图像处理器122可执行分辨率升级、对比度调整、色彩调整、或其他合适的图像处理。在一些实施例中，图像处理器122可在视频信号上叠加一个或多个图像(例如，显示器102的用户菜单)。
TCON接口124可从图像处理器122接收经处理的信号，并将该信号转换为与显示驱动器110的TCON兼容的格式(例如，串行高速接口格式，诸如嵌入式DisplayPortTM(eDP)或
Figure BDA0003362260340000041
)。
背光控制器126可包括背光驱动器，并且可生成可由背光驱动器用于产生电流以点亮面板114的信号。
CPU 128可提供显示器102的各种功能。例如，CPU 128可管理显示器102的屏幕上显示和用户配置调整。CPU 128可与显示器102的其他组件通信(例如，以调出菜单或响应于用户选择而改变显示器的亮度)。
存储器控制器130可控制数据在定标器芯片108的一个或多个组件与存储器116之间的传输。存储器116可包括任何合适的易失性或非易失性存储器，以支持显示器102的操作。例如，存储器116可用于存储由组件(例如，CPU 128、待机控制器118、图像处理器122或其他组件)执行的指令、帧数据(例如，像素的值)、屏幕上显示数据、或其他合适的数据。在一些实施例中，存储器116可包括位于显示器102的任何一个或多个组件上的多个不同的存储器模块(例如，这些存储器模块中的每一个可专用于特定类型的数据)。例如，在各实施例中，定标器芯片108可包括一个或多个存储器模块，以支持定标器芯片108的操作。
显示驱动器110可包括用于接收视频信号并用于将电信号驱动至面板114的显示元件以使得面板114显示视频的电路系统。在特定的实施例中，显示驱动器可包括TCON。在特定实施例中，显示驱动器110包括用于驱动显示元件的一个或多个行驱动器和列驱动器。显示驱动器110可包括一个或多个数模转换器(DAC)以产生适当的电流来驱动显示元件。
在各实施例中，面板114可生成光或允许在多个像素中对光的传送。面板114可包括多个像素位于其上的显示基板。像素限定可以在其内显示视频信号的显示区域，该视频信号包括静止图像、视频、或由该视频信号定义的其他内容。面板114可利用任何合适的显示技术，诸如例如，薄膜晶体管液晶显示器(TFT LCD)、微发光二极管(微LED)、有机LED(OLED)、量子点LED(QLED)、或者其他合适的显示技术。
显示器102的任何合适的组件可包括用于对经由链路106B接收的视频数据进行缓冲的电路系统。此类电路系统可包括任何合适的存储元件，诸如锁存器、触发器、寄存器、或其他合适的存储器。
显示器102的组件可以以任何合适的方式布置。在一个实施例中，第一印刷电路板可包括定标器芯片108，并且第二印刷电路板可包括显示驱动器110(在一些实施例中，单独的印刷电路板可容纳TCON)。在一些实施例中，存储器116或其部分可被包括在第一印刷电路板上(或被集成在定标器芯片108上)。
视频源设备104可以是用于将视频信号传输至显示器102的任何合适的计算设备。例如，视频源设备104可以是台式计算系统、膝上型计算系统、服务器计算系统、存储系统、手持式设备、平板、或其他合适的计算设备。
在所描绘的实施例中，视频源设备104包括处理器132、操作系统136(其可由处理器132执行)、存储器140、I/O控制器142、以及图形处理单元(GPU)144。处理器132被描绘为包括两个处理核134A和134B，但处理器132可包括任何合适数量的核。
操作系统136可执行显示驱动器138，该显示驱动器138控制从视频源设备104到显示器102的连接(由诸如106A和106B之类的单独的连接组成)以及视频信号通过该连接的传输(以及支持性通信)。
GPU 144可生成被传输至显示器102的视频信号。在所描绘的实施例中，GPU 144是分立的组件，但是在其他实施例中，GPU 144可与处理器132集成。
存储器140可包括任何合适的易失性或非易失性存储器，以支持显示器102的操作。存储器140可用于存储由组件(例如，处理器132或GPU 144)执行的指令或其他合适的数据。在一些实施例中，存储器140可包括位于显示器视频源设备104的任何一个或多个组件上的多个不同的存储器模块(例如，这些存储器模块中的每一个可专用于特定类型的数据)。在一些实施例中，存储器140可包括系统存储器。
I/O控制器142可包括用于允许视频源设备104与其他设备(诸如显示器102)进行通信的电路系统。在所描绘的实施例中，I/O控制器142包括DPTX 146。DPTX 146可包括用于在主链路上传送传出DP数据的电路系统以及用于链路106A的AUX_CH的收发器电路。DPTX146可实现PHY层功能和链路层功能两者。在各实施例中，I/O控制器142可包括用于对要经由链路106A发送的视频数据进行缓冲的电路系统。此类电路系统可包括任何合适的存储元件，诸如锁存器、触发器、寄存器、或其他合适的存储器。
显示拓扑可包括源设备(例如，104)、一个或多个宿设备(例如，显示器102)、以及被置于视频源设备与一个或多个视频宿设备之间的一个或多个中间设备103(例如，从源设备发送至宿设备的数据传递通过每个中间设备)。中间设备103可包括分支设备、集线器、对接坞、重定时器、中继器、或者可作为显示端口宿和源两者来起作用以在视频信号向最终宿设备(例如，显示器102)行进时对该视频信号进行操纵和/或重驱动的其他合适设备。中间设备103可包括可响应于来自视频源设备的掉电信号而被置于低功率状态的电路系统。在一些实施例中，中间设备103的不同的电路系统集合可取决于接收到的掉电信号的类型而被关闭。在一些实施例中，中间设备103包括DPRX和DPTX(诸如上文所描述的DPRX和DPTX)。在视频源设备与视频宿设备之间可存在任何合适数量和组合的中间设备103。
作为一个示例，中间设备103可包括链路训练可调谐PHY中继器(LTTPR)。一般而言，仅包括具有DPRX和DPTX的PHY层电路的设备可被称为PHY中继器。在一些实施例中，多个LTTPR可被置于源设备与宿设备之间。作为另一示例，中间设备103可包括重定时器，其可以是例如具有重定时器数据路径的PHY中继器。作为另一示例，中间设备103可以包括分支设备。分支设备可被连接在视频源设备104与显示器102之间(或者可在视频信号被设备104生成之后但在该视频信号离开设备104之前在通信路径中位于视频源设备104自身上)。例如，在一些实施例中，视频源设备104可以将多个视频信号复用在一起(例如，使用如DisplayPortTM标准中定义的多流传输)并将复用视频信号发送至分支设备。分支设备随后可将组合信号解复用为其原始视频信号，并且将这些原始视频信号提供至一个或多个显示器的输入端口。
链路106(例如，106A或106B)可包括可操作以在显示器102、中间设备103和视频源设备104中的任何两者或更多者之间传输模拟或数字数据的任何合适的传输介质。在一些实施例中，链路106可包括在每一端上具有连接器的线缆。在其他实施例中，链路106可包括印刷电路板上的导电迹线。
链路106可包括主链路，至少在一些实施例中，主链路可提供用于等时流传输的单向信道。在各实施例中，主链路可包括用于源设备与宿设备之间的通信的一个、两个或四个差分对(其中，每个差分对被称为通道)。主链路可携载视频信号。在各实施例中，主链路可支持以下比特率中的一个或多个比特率：以20Gbps/通道的超高比特率20(UHBR20)、以13.5Gbps/通道的UHBR13.5、以10Gbps/通道的UHBR10、以8.1Gbps/通道的高比特率3(HBR3)、以5.4Gbps/通道的HBR2、以2.7Gbps/通道的HBR、以1.62Gbps/通道的低/约减比特率(RBR)、或其他合适的比特率。在各实施例中，主链路可传输使用信道编码来进行编码的数据，该信道编码诸如128b/132b信道编码(例如，与上文列出的UHBR比特率中的任一者一起使用)、8b/10b信道编码(例如，与上文列出的HBR和RBR比特率一起使用)或其他合适的信道编码。
链路106还可包括辅助信道(AUX_CH)。在至少一些实施例中，AUX_CH是具有传输数据(例如，控制数据)的一个差分对的半双工双向信道。AUX_CH可具有1Mbps的比特率或其他合适的比特率。AUX_CH可以是不携载视频信号的边带信道和/或用于能力发现、链路配置和故障检修(例如，在经由连接的热插拔检测针而检测到错误时读取显示器102的状态信息)的信道。仅作为一个示例，AUX_CH可由视频源设备104用于在建立去往显示器102的虚拟信道时读取显示器102的扩展显示器标识数据(EDID)(描述显示器的能力的数据结构，该显示器的能力诸如制造商、序列号、支持的分辨率、刷新率、时钟速度、色彩空间等)。在各实施例中，AUX_CH可在不被训练的情况下传输数据，而主链路可要求在携载视频信号之前进行训练。
图2图示出根据某些实施例的用于高级链路功率管理的流程200。流程描绘了可由源设备(例如，104)的任何合适的逻辑执行的操作。在202处，作出关于是否要通过主链路传送下一帧(例如，包括视频数据的帧)的判定。如果并非要传送下一帧，则在204处作出关于主链路是否打开的判定。如果主链路是关闭的，则流程移动至210。如果主链路是打开的，则在206处源设备发起到低功率状态中的进入。这可包括在主链路上朝向宿设备传送掉电信号。在208处，关闭主链路(或者以其他方式将主链路置于低功率状态)。这可包括将主链路的差分对中的每个差分对耦合至共同电压(例如，共模电压)，将差分对转变至其中这些差分对不被驱动的高阻抗状态，或者以其他方式将主链路转变至其中视频数据不被传输并且由此功率被保留的状态。
在210处，作出关于是否已经到达帧指示符点的判定。在各实施例中，是否已经到达帧指示符点是基于定时器的(其可基于例如显示器102的刷新率)。如果尚未到达帧指示符点，则流程保持在210处，直到已经到达帧指示符点。流程随后移动至212，在212处，发起从低功率状态的退出。此种退出可以以任何合适的方式(例如，通过发送唤醒信号)发起，并且将结合图5更详细地讨论。在214处，发送帧指示符。在216处，源再次发起到低功率状态中的进入(例如，通过发送掉电信号)，并且在218处关闭链路。
如果替代地在202处判定帧准备好被传送，则流程移动至220，在220处作出关于主链路是否关闭的判定。如果主链路是打开的，则流程移动至226。如果主链路是关闭的，则流程移动至222，在222处发起从低功率状态的退出。随后，在224处打开主链路，并且流程移动至226。
在226处，作出关于是否已经到达帧指示符点的判定。如果尚未到达帧指示符点，则流程在帧指示符点要被发送之前保持在226处。流程随后移动至228处，在228处，发送帧指示符。在230处，通过主链路发送帧，并且流程返回至202。在一些实施例中，帧指示符可连同帧一起被发送。结合图6描述关于帧指示符的更多细节。
图3图示出根据某些实施例的示例掉电信号序列的表300。掉电信号(诸如所描绘的掉电信号或者具有不同序列的其他合适的掉电信号)可由源设备发送至宿设备，以在主链路被关闭之前发起到低功率状态中的进入(例如，在206或216处)。表300描绘了可用于发起第一低功率状态(例如，睡眠状态)的第一类型的掉电信号302和306(例如，ML_PHY_SLEEP(ML_PHY_睡眠)模式)以及可用于发起第二低功率状态(例如，待机状态)的第二类型的掉电信号304和308(例如，ML_PHY_STANDBY(ML_PHY_待机)模式)。如稍早时所描述，不同的低功率状态可具有不同的退出等待时间要求(例如，相比于睡眠状态，待机状态可要求从低功率状态较迅速的唤醒)。在其他实施例中，可使用任何合适数量的低功率状态(具有其自身的等待时间要求和序列)。
在所描绘的实施例中，掉电信号302和304表示可用于其中信道编码为8b/10b的RBR和HBR操作模式的掉电信号。针对掉电信号302和304所示出的序列是与针对链路管理操作的eDP标准中使用的相同的序列。在其他实施例中，可使用不同的序列。一般而言，当使用8b/10b编码时，序列可包括有效码元和跨该序列的充分的差异(例如，充足数量的1和0)。
在所描绘的实施例中，掉电信号306和308表示可用于其中信道编码为128b/132b的UHBR操作模式的掉电信号。每个序列可以包括控制数据指示符(CDI)位以及附加位。在至少一些实施例中，序列未被加扰。表中示出的序列省略了预编码(而在实际传输期间可应用预编码以便维持DC平衡)。
图4图示出根据某些实施例的、掉电信号404通过显示链路拓扑的传播的示图400。在所描绘的实施例中，掉电信号穿过源设备(例如，视频源设备104)的DPTX与宿设备(例如，显示器102)的DPRX之间的八个中间设备(被描绘为LTTPR)。在示图400中，示出针对LTTPR的下行端口(DFP)的信令的定时。
在传送掉电信号(即，404处所示)之前，源设备可传送任何合适的有效码元(即，402处所示)。例如，在掉电信号被发送(即，404处所示)之前，源设备可传送空闲码元(其中不包括A/V数据)或数据码元(其中包括A/V数据)(即，在402处)。402处的所传送的码元可使用任何合适的模式来传送，该模式诸如单流传输(SST)和多流传输(MST)或者采用链路层控制分组(LLCP)。拓扑中的所有设备将对掉电信号进行解码并相应地作出反应(例如，通过基于由掉电信号指定的掉电状态的类型来关闭资源，其中，在一些设备中，当与掉电信号的类型相关联的唤醒等待时间较长时，可使更多的资源掉电)。由于在显示拓扑中可能存在多个设备，因此源设备可继续在主链路上传送有效码元(例如，数据码元或空闲码元)(即，406处所示)，直到拓扑中的所有设备均已对掉电信号进行解码并采取了适当的动作。
在各实施例中，源设备可能知晓整个DP拓扑，并且由此可以能够估计在宿设备接收到掉电信号之前将流逝的时间量。例如，源可继续针对拓扑中的每一个设备传送任何有效的码元模式达至少1us，以确保这些设备具有针对掉电信号的传送之后的一定持续时间的恢复的时钟。例如，在具有八个LTTPR的拓扑中，源设备可在传送掉电信号之后传送有效码元达8us，以确保所有的LTTPR具有长到足以采取适当动作的恢复的时钟。有效码元可用于恢复中间设备和DPRX中的时钟，以便对掉电信号404(例如，ML_PHY_睡眠模式)进行解码并采取适当的关闭主链路的动作。在各实施例中，整个拓扑内的时钟可被维持，直到拓扑中最后的设备(例如，DPRX)接收到掉电信号404(例如，每个中间设备可能知晓相应设备下游的设备数量并且由此可以知道它何时可以关闭)，并且随后所有设备可以关闭(例如，同时地)。由此，在传送有效码元达一段时间之后，主链路被关闭(即，408处所示)。当主链路关闭时，没有数据跨该主链路被驱动。例如，主链路的差分对可耦合至共模电压，或者可被置于高阻抗状态。
图5图示出根据某些实施例的唤醒信号序列502的信号传播。尽管显示端口标准指定通过AUX_CH的显示端口配置数据(DPCD)写入来向宿设备指示主链路正在被打开，但是此种机制具有相当大的等待时间开销并且无法用于在外部显示设备上进行显示的同时对链路进行动态管理。
在第一实施例中，使用主链路上的静噪检测来发起对主链路的再次激活。在静噪检测期间，低频信号在主链路上被切换。每个接收器(例如，宿设备和任何中间设备103)处于掉电状态，但是可操作以感测通过主链路发送的预定的低频脉冲序列(其中，频率低于用于发送视频数据的频率)。一旦每个接收器均检测到低频信号，则该接收器退出其低功率状态并准备通过主链路接收附加数据。一旦低频信号已经被发送达充足的时间段，则源设备可发送允许每个接收器恢复时钟的信号(例如，如eDP标准或其变型中所定义的ML_PHY_锁定)并且随后可通过主链路发送有效数据。
在第二实施例中，使用通过AUX_CH的简化唤醒机制来发起对主链路的再次激活。此种机制可基于用于点对点盒内eDP连接的AUX_PHY_唤醒机制，并且可被扩展用于与外部显示器一起使用。在图5中描绘了通过AUX_CH的简化唤醒机制的示例流程。
在时间1(T1)时，DP源设备(例如，视频源设备104)通过AUX_CH发出AUX_PHY_唤醒信号502，以发起从低功率状态的唤醒。相比于上文所描述的静噪机制，在此种情况下，DP拓扑中的接收器可以使用于主链路的电路系统完全掉电，并且替代地对AUX_CH进行监视。AUX_PHY_唤醒信号可与当前链路状态无关，并且指示到主链路活跃状态中的退出。AUX_PHY_唤醒信号包括前导码(8个零)，随后是2位周期低，随后是2位周期高，随后是停止条件(具有2位周期高和2位周期低)。
在T2时，在传送AUX_PHY_唤醒信号之后(例如，在停止条件在AUX_CH上被传送时)，源设备通过主链路传送ML_PHY_锁定信号。在各实施例中，ML_PHY_锁定可包括链路训练模式序列(例如，TPS2)，该链路训练模式序列包括重复多次的短模式。当128b_132b编码被启用时，ML_PHY_锁定可包括被插入到模式中的4位CDI字段。在ML_PHY_锁定序列的传输期间，PHY同步码元可每96个代码被传送一次(例如，当使用128b_132b编码时)。ML_PHY_锁定序列可开始于LT_加扰_重置(LT_SCRAMBLER_RESET)PHY同步码元。随后，每第四个PHY_同步_仅有(PHY_SYNC_ONLY)PHY同步码元被LT_加扰_重置PHY同步码元代替。ML_PHY_锁定序列结束于后_LT_加扰_重置(POST_LT_SCRAMBLER_RESET)PHY同步码元，其代替PHY_同步_仅有PHY同步码元或LT_加扰_重置PHY同步码元。
与在T2时传送ML_PHY_锁定并发地或者在时间上靠近地，连接至DP源设备的中间节点103(例如，LTTPR)检测到AUX_CH上的AUX_PHY_唤醒信号。作为响应，中间设备发起PLL锁定序列(利用ML_PHY_锁定信号)并启用主链路。
在T3时，中间设备被上电并且在活跃状态下运行，并且将在其下行端口(DFP)上向宿设备(例如，显示器102)发出AUX_PHY_唤醒指示。在T4时，宿设备将开始其退出序列。在T5时，宿设备退出其低功率状态。虽然未示出，但宿设备可朝向源往回发出AUX_PHY_唤醒_确认(AUX_PHY_WAKE_ACK)指示。当该序列被中间设备接收时，中间设备将AUX_PHY_唤醒_确认转发至连接的上游源设备。当源设备接收到AUX_PHY_唤醒_确认时，其知道拓扑上的所有设备均已退出低功率状态并且准备好用于通过主链路接收数据。在替代实施例中，源设备可在开始活跃码元传送之前等待预期量的时间以用于拓扑中的所有设备唤醒，而不是等待握手信号AUX_PHY_唤醒_确认。一旦AUX_PHY_唤醒_确认码元被接收或者规定量的时间已经过，则DP源设备可通过主链路发送空闲码元或活跃流。
图6图示出根据某些实施例的帧指示符。当源设备和宿设备两者均掉电时发生漂移(例如，因为宿设备的PLL无法使用从源设备发送的恢复的时钟作为其参考时钟来保持与源设备处于同步)。由此，当主链路处于低功率状态时，如果期望从低功率状态快速恢复，则必须维护源设备与宿设备之间的帧定时同步化。这可经由针对每一帧(或者每N帧)发送帧指示符(即使在不存在活跃帧传输时)来实现。
在一个实施例中，帧指示符可以是由源设备通过AUX_CH链路周期性地发送的全局时间码(GTC)。全局时间码可指示在源设备处所跟踪的时间。宿设备可接收GTC，并将其与宿设备自身的GTC进行比较以对同步化进行调整。此类实施例的优势在于主链路可以在GTC的传输期间保持关闭。
在另一实施例中，帧指示符可在主链路上周期性地从源设备发送至宿设备。帧指示符可位于帧内任何合适的预定义的位置中。在一个实施例中，帧指示符可以是图6中被描绘为同步化空白起始(SBS)的特殊空白起始。SBS可以在活跃数据中的第一行(如在所描绘的实施例中)或其他预定义位置上被发送。在另一实施例中，帧指示符可以是图6中被描绘为同步化辅助数据分组(SSDP)的特殊辅助数据分组。在其他实施例中，SBS和SSDP两者可一起用作帧指示符。在另外的其他实施例中，可将在显示流中相对于活跃帧时段的起始具有固定位置的任何其他合适的一个或多个信号或分组用作帧指示符。
在所描绘的实施例中，描绘了三个帧602、604和606。在这些帧中的每个帧的传输之间，主链路被关闭。由此，每个分组的传输可在从低功率状态的退出之后，并在再次进入其中主链路被关闭的低功率状态(例如，根据上文所描述的过程中的任何过程)之前。帧602、604和606中的每一者包括SBS和SSDP两者的描绘(但在一些实施例中，这些信号中的仅一个信号与帧一起被发送)。
在第一帧602中，SBS和SSDP在活跃视频数据中的第一行上(但在其他实施例中，这些信号中的任一信号可以在不同的行上，只要源设备和宿设备两者均知晓信号中的哪一行要被发送，帧指示符与第一活跃行之间的时间可以在源设备与宿设备之间预先协商并且可以是固定量的时间)。在第二帧604中，SBS和SSDP处于同一位置，但活跃数据不被发送(因为帧604是重放帧)。在最后帧606中，SBS和SSDP再次在活跃数据的第一行上(因此，如果这些帧表示由宿设备接收到的帧，则没有发生漂移，这是因为帧指示符在每个帧中在预期的时间被接收)。
如果SBS被用作帧指示符，则SBS可出现在与在帧中传送的其他空白起始(BS)信号对齐的位置处(在所描绘的实施例中，在帧的同一列中示出)。如果使用SSDP，则SSDP可出现在帧的垂直消隐区域或帧的水平消隐区域内(例如，在BS与空白末尾(BE)信号之间中)。
由此，帧指示符可利用帧的起始(例如，第一活跃行)作为时间参考。在各实施例中，源和宿对帧指示符将被发送所在的某个其他时间进行协商(或被配置成用于预期帧指示符将被发送所在的某个其他时间)。例如，帧指示符可以被置于第一活跃行前的5行。在该示例中，如果宿设备在第一活跃行前的6行处接收到帧指示符，则其随后将针对一行的漂移进行校正。此类实施例维护时间参考，同时还允许在需要的情况下对垂直消隐时段的调整。通过改变垂直消隐时段，即使在帧未被发送时可改变刷新率。
虽然图6描绘了其中针对每一帧传送SSDP和SBS的实施例。但是在其他实施例中，可每N个帧传送一次帧指示符，其中N是任何合适的整数的帧数量。
本文中所描述的流程和图表仅仅表示特定实施例中可能发生的操作或通信。在其他实施例中，可以在流程中执行附加操作或通信。本公开的各种实施例构想用于实现本文所描述的功能的任何合适的信令机制。附图中所图示的操作中的一些操作可以在适当的情况下被重复、被组合、被修改、或被删除。另外，可以以任何合适的顺序执行操作，而不背离特定实施例的范围。
图7是根据某些实施例的、可在其中实现本文中所描述的技术的计算设备的框图(例如，视频源设备104可包括图7的计算设备的特性或组件中的任一者)。本文中描述的技术、工艺和实施例可以由各种计算设备中的任何一种来执行，包括移动设备(例如，智能电话、手持式计算机、膝上型计算机、笔记本、平板、媒体播放器、便携式游戏控制台、相机)、非移动设备(例如，台式计算机、服务器、固定游戏机控制台、机顶盒、电视)和嵌入式设备(例如，并入交通工具、家庭或营业场所的设备)。如本文所用，术语“计算设备”包括计算系统并且包括含多个分立物理组件的设备。
图7是可在其中实现本文中所描述的技术的示例性计算设备的框图。一般而言，图7中示出的组件可以与其他示出的组件进行通信，但是为了易于图示，并非所有的连接均被示出。设备700是多处理器系统(包括第一处理器702和第二处理器704)，并且被图示为包括点对点(P-P)互连。例如，处理器702的点对点(P-P)接口706经由点对点互连705耦合至处理器704的点对点接口707。应理解，图7中图示出的点对点互连中的任一者或全部可以替代地被实现为多分支总线，并且图7中图示出的任何或所有总线都可以由点对点互连代替。
如图7中所示，处理器702和704是多核处理器。处理器702包括处理器核708和709，并且处理器704包括处理器核710和711。处理器核708-711可以以与下文结合图8所讨论的方式类似的方式或者以其他方式来执行计算机可执行指令。
处理器702和704分别进一步包括至少一个共享高速缓存存储器712和714。共享高速缓存712和714可以存储由处理器的一个或多个组件(诸如处理器核708-709和710-711)利用的数据(例如，指令)。共享高速缓存712和714可以是设备700的存储器层级结构的部分。例如，共享高速缓存712可以在本地存储也被存储在存储器716中的数据，以允许由处理器702的组件更快地访问该数据。在一些实施例中，共享高速缓存712和714可以包括多个高速缓存层，诸如第1级(L1)、第2级(L2)、第3级(L3)、第4级(L4)和/或其他高速缓存或高速缓存层，诸如末级高速缓存(LLC)。
尽管设备700被示出为具有两个处理器，但设备700可包括任何数量的处理器。进一步地，处理器可以包括任何数量的处理器核。处理器可以采取各种形式，诸如中央处理单元、控制器、图形处理器、加速器(诸如，图形加速器或数字信号处理器(DSP))或现场可编程门阵列(FPGA)。设备中的处理器可以与设备中的其他处理器相同或不同。在一些实施例中，设备700可以包括与第一处理器、加速器、FPGA或任何其他处理器异构或不对称的一个或多个处理器。系统中的处理元件之间在包括架构、微架构、热、功耗特性等的一系列指标度量方面可能存在各种差异。这些差异可将其自身有效显示为系统中的处理器之间的不对称性和异构性。在一些实施例中，处理器702和704驻留在同一管芯封装中。
处理器702和704进一步包括存储器控制器逻辑(MC)720和722。如图7中所示，MC720和722分别控制耦合至处理器702的存储器716和耦合至处理器704的存储器718。存储器716和718可以包括各种类型的存储器，诸如易失性存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))或非易失性存储器(例如，闪存)。尽管MC 720和722被图示为被集成到处理器702和704中，但在替代实施例中，MC可以是处理器外部的逻辑并且可以包括存储器层级结构的一个或多个层。
处理器702和704经由P-P互连732和734耦合至输入/输出(I/O)子系统730。点对点互连732将处理器702的点对点接口736与I/O子系统730的点对点接口738连接，并且点对点互连734将处理器704的点对点接口740与I/O子系统730的点对点接口742连接。输入/输出子系统730进一步包括用于将I/O子系统730耦合至图形引擎752的接口750，图形引擎752可以是高性能图形引擎。I/O子系统730和图形引擎752经由总线754耦合在一起。替代地，总线754可以是点对点互连。
输入/输出子系统730进一步经由接口762耦合至第一总线760。第一总线760可以是外围组件互连(PCI)总线、PCI Express(PCI快速)总线、另一第三代I/O互连总线或任何其他类型的总线。
各种I/O设备764可以耦合至第一总线760。总线桥770可以将第一总线760耦合至第二总线780。在一些实施例中，第二总线780可以是低引脚数(LPC)总线。各种设备可以耦合至第二总线780，这些设备包括例如键盘/鼠标782、音频I/O设备788、以及用于存储计算机可执行指令(代码)792的存储设备790(诸如硬盘驱动器、固态驱动器或其他存储设备)。代码792可包括用于执行本文中所描述的技术的计算机可执行指令。可以耦合至第二总线780的附加组件包括(多个)通信设备784，其可使用一种或多种通信标准(例如，IEEE802.11标准及其补充)经由一个或多个有线或无线通信链路(例如，导线、电缆、以太网连接、射频(RF)信道、红外信道、Wi-Fi信道)提供设备700与一个或多个有线或无线网络786(例如，Wi-Fi、蜂窝或卫星网络)之间的通信。
设备700可以包括可移除存储器，诸如闪存卡(例如，SD(安全数字)卡)、记忆棒、订户身份模块(SIM)卡。设备700中的存储器(包括高速缓存712和714、存储器716和718以及存储设备790)可以存储数据和/或计算机可执行指令以用于执行操作系统794和应用程序796。示例数据包括网页、文本消息、图像、声音文件、视频数据、针对特定用户的生物计量阈值、或者由设备700经由一个或多个有线或无线网络发送至一个或多个网络服务器或其他设备和/或从一个或多个网络服务器或其他设备接收的其他数据集、或者供设备700使用的其他数据集。设备700还可以具有对诸如外部硬驱动器或基于云的存储之类的外部存储器(未示出)的访问权。
操作系统794可以控制图7中图示出的组件的分配和使用，并且支持一个或多个应用程序796。应用程序796可以包括常见的移动计算设备应用(例如，电子邮件应用程序、日历、联系人管理器、网页浏览器、消息收发应用)以及其他计算应用和实用程序(诸如虚拟键盘)。
设备700可以支持各种输入设备(诸如触摸屏、话筒、相机、物理键盘、虚拟键盘、接近度传感器和轨迹球)和一个或多个输出设备(诸如，扬声器和显示器)。其他可能的输入设备和输出设备包括压电型和其他触觉I/O设备。这些输入设备或输出设备中的任一者可以在设备700的内部、在设备700的外部、或者可以可移除地与设备700附接。外部输入设备和输出设备可以经由有线或无线连接与设备700进行通信。
另外，计算设备700可以提供一个或多个自然用户接口(NUI)。例如，操作系统794或应用796可以包括话音识别逻辑作为语音用户接口的部分，语音用户接口允许用户通过语音命令来操作设备700。进一步地，设备700可以包括允许用户经由身体、手部、或面部姿势而与设备700进行交互的输入设备和逻辑。例如，可以检测并解释用户的手部姿势，以向游戏应用提供输入。
设备700可以进一步包括一个或多个通信组件784。组件784可以包括耦合至一根或多根天线的无线通信组件，以支持设备700与外部设备之间的通信。无线通信组件可以支持各种无线通信协议和技术，诸如近场通信(NFC)、Wi-Fi、蓝牙、4G长期演进(LTE)、码分多址(CDMA)、通用移动电信系统(UMTS)和全球移动电信系统(GSM)。另外，无线调制解调器可以支持与一个或多个蜂窝网络的通信，以供在单个蜂窝网络内、在蜂窝网络之间、或在移动计算设备与公共交换电话网络(PSTN)之间进行数据和语音通信。
设备700可以进一步包括：包括物理连接器的至少一个输入/输出端口(其可以是例如USB、IEEE 1394(火线)、以太网和/或RS-232端口)；电源；卫星导航系统接收器，诸如GPS接收器；陀螺仪；加速度计；接近度传感器；以及罗盘。GPS接收器可以耦合至GPS天线。设备700可以进一步包括耦合至一个或多个附加接收器、发射器和/或收发器以启用附加功能的一根或多根附加天线。
应当理解，图7图示出仅一个示例性计算设备架构。可以使用基于替代架构的计算设备来实现本文中所描述的技术。例如，代替于位于分立的集成电路上的处理器702和704以及图形引擎752，计算设备可以包括包含多个处理器、图形引擎和附加组件的SoC(芯片上系统)集成电路。进一步地，计算设备可以经由总线或者与图7中示出的点对点配置不同的点对点配置来连接元件。而且，图7中的所图示的组件不是必需的或全部包括的，因为在替代实施例中，可移除所示组件并添加其他组件。
图8是根据某些实施例的、可以执行作为实现本文中所描述的技术的部分的指令的示例性处理器核的框图。处理器核800可以是任何类型的处理器(诸如微处理器、嵌入式处理器、数字信号处理器(DSP)或网络处理器)的核。处理器核800可以是单线程核，或者可以是多线程核，体现在其每个核可包括多于一个硬件线程上下文(或“逻辑处理器”)。
图8还图示出耦合至处理器800的存储器810。存储器810可以是本文中所描述的任何存储器或者本领域技术人员已知的任何其他存储器。存储器810可以存储可由处理器核800执行的计算机可执行指令815(代码)。
处理器核包括接收来自存储器810的指令的前端逻辑820。指令可以由一个或多个解码器830处理。解码器830可以生成微操作(诸如采用预定义格式的固定宽度的微操作)作为其输出，或者可生成反映原始代码指令的其他指令、微指令或控制信号。前端逻辑820进一步包括寄存器重命名逻辑835和调度逻辑840，寄存器重命名逻辑835和调度逻辑840一般分配资源并对与对指令进行转换以供执行相对应的操作进行排队。
处理器核800进一步包括执行逻辑850，执行逻辑850包括一个或多个执行单元(EU)865-1至865-N。一些处理器核实施例可以包括专用于特定功能或功能集合的数个执行单元。其他实施例可以包括仅一个执行单元或可以执行特定功能的一个执行单元。执行逻辑850执行由代码指令指定的操作。在完成对由代码指令指定的操作的执行之后，后端逻辑870使用引退逻辑875对指令进行引退。在一些实施例中，处理器核800允许乱序执行但是要求指令的有序引退。引退逻辑875可以采取如本领域技术人员已知的各种形式(例如，重排序缓冲器等等)。
至少对于由解码器830所生成的输出、由寄存器重命名逻辑835利用的硬件寄存器和表以及由执行逻辑850修改的任何寄存器(未示出)而言，处理器核800在指令的执行期间被转换。虽然未在图8中图示，但处理器可以将其他元件与处理器核800一起包括在集成芯片上。例如，处理器可以包括诸如存储器控制逻辑、一个或多个图形引擎、I/O控制逻辑、和/或一个或多个高速缓存之类的附加元件。
设计可经历从创建到仿真到制造的各阶段。表示设计的数据能以数种方式来表示该设计。首先，如在仿真中有用的，可使用硬件描述语言(HDL)或另一功能性描述语言来表示硬件。另外，可在设计过程的一些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，大多数设计在某个阶段都达到表示硬件模型中各种器件的物理布置的数据的水平。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定在用于制造集成电路的掩模的不同掩模层上存在或不存在各种特征的数据。在一些实现方式中，此类数据可以以数据库文件格式来存储，数据库文件格式诸如图形数据系统II(GDS II)、开放艺术品系统交换标准(OASIS)或类似格式。
在一些实现方式中，基于软件的硬件模型、以及HDL和其他功能性描述语言对象可以包括寄存器传送语言(RTL)文件，等等此类示例。此类对象可以是机器可解析的，以使得设计工具可以接受HDL对象(或模型)、针对所描述的硬件的属性对HDL对象进行解析并且从该对象确定物理电路和/或芯片上布局。设计工具的输出可以用于制造物理设备。例如，设计工具可以根据HDL对象确定各种硬件和/或固件元件的配置，诸如总线宽度、寄存器(包括尺寸和类型)、存储器块、物理链路路径、结构拓扑等等的将被实现以实现在HDL对象中建模的系统的此类属性。设计工具可以包括用于确定芯片上系统(SoC)和其他硬件设备的拓扑和结构配置的工具。在一些实例中，HDL对象可以用作可以由制造装备用于制造所描述的硬件的开发模型和设计文件的基础。事实上，HDL对象自身可以作为输入被提供至制造系统软件，以得到所描述的硬件。
在设计的任何表示中，数据可被存储在任何形式的机器可读介质中。存储器或者磁或光存储(诸如，盘)可以是用于存储经由光学或电学波来传输的信息的机器可读介质，这些光学或电学波被调制或以其他方式生成以传输此类信息。当指示或承载代码或设计的电学载波被传输时，在电信号的复制、缓冲或重新传输被执行的程度上，产生了新副本。因此，通信提供商或网络提供商可在有形机器可读介质上至少临时地存储具体化本公开的实施例的技术的物品(诸如，编码在载波中的信息)。
在各实施例中，可以将存储设计的表示的介质提供给制造系统(例如，能够制造集成电路和/或相关组件的半导体制造系统)。设计表示可指令系统制造能够执行上文所描述的功能的任何组合的设备。例如，设计表示可以指导系统关于要制造的设备的关于制造哪些组件、应当如何将组件耦合在一起、应当将组件放置在设备上的何处、和/或关于其他合适的规范。
如本文中所使用或如附图中所描绘的模块是指硬件、软件、和/或固件的任何组合。作为示例，模块包括与非暂态介质相关联的诸如微控制器之类的硬件，该非暂态介质用于存储适于由该微控制器执行的代码。因此，在一个实施例中，对模块的引用是指硬件，该硬件被专门配置成识别和/或执行要保存在非暂态介质上的代码。此外，在另一实施例中，模块的使用是指包括代码的非暂态介质，该代码专门适于由微控制器执行以进行预定的操作。并且如可以被推断，在又一实施例中，术语模块(在此示例中)可指微控制器和非暂态介质的组合。通常，被图示为分开的模块的边界常常变化并且潜在地重叠。例如，第一模块和第二模块可共享硬件、软件、固件、或它们的组合，同时潜在地保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括诸如晶体管、寄存器之类的硬件或诸如可编程逻辑器件之类的其他硬件。
可使用逻辑来实现所描述的流程中的任一个或者各种组件的功能，这些组件诸如，中间设备103、DPRX 118、DPTX 146、定标器芯片108、显示驱动器110、面板114、存储器116、处理器132、操作系统136、存储器140、I/O控制器142、GPU 144、计算设备700、处理器核800、存储器810、以上各项的子组件、或本文中所描述的其他实体或组件。“逻辑”可以指代硬件、固件、软件和/或其中每一个的组合以执行一个或多个功能。在各实施例中，逻辑可以包括微处理器或可操作以执行软件指令的其他处理元件、诸如专用集成电路(ASIC)之类的分立的逻辑、诸如现场可编程门阵列(FPGA)的经编程的逻辑器件、包含指令的存储设备、逻辑器件的组合(例如，如将在印刷电路板上发现的)、或其他合适的硬件和/或软件。逻辑可包括一个或多个门电路或其他电路组件。在一些实施例中，逻辑还可以完全地具体化为软件。软件可被具体化为记录在非暂态计算机可读存储介质上的软件包、代码、指令、指令集和/或数据。固件可被具体化为被硬编码(例如，是非易失性的)在存储设备中的代码、指令或指令集、和/或数据。
在一个实施例中，使用短语‘用于’或‘被配置成’指的是安排、合在一起、制造、提供销售、进口和/或设计装置、硬件、逻辑或元件以执行指定或所确定的任务。在该示例中，如果不是正在操作的装置或其元件被设计、耦合、和/或互连以执行所指定的任务，则该不是正在操作的装置或其元件仍然‘被配置成用于’执行所述所指定的任务。作为纯说明性示例，在操作期间，逻辑门可提供0或1。但‘被配置成用于’向时钟提供使能信号的逻辑门并非包括可提供1或0的每一潜在的逻辑门。相反，该逻辑门是以在操作期间1或0的输出用于启用时钟的某种方式被耦合的逻辑门。再次注意，使用术语‘被配置成用于’不要求操作，而是关注于装置、硬件、和/或元件的潜在状态，其中在该潜在状态中，该装置、硬件和/或元件被设计成在该装置、硬件和/或元件正在操作时执行特定任务。
此外，在一个实施例中，使用短语‘能够/能够用于’和/或‘能操作以用于’指的是按此类方式设计的一些装置、逻辑、硬件、和/或元件：以指定方式启用对该装置、逻辑、硬件、和/或元件的使用。如以上所注意，在一个实施例中，用于、能够、或操作用于的使用是指装置、逻辑、硬件、和/或元件的潜在状态，其中该装置、逻辑、硬件、和/或元件不是正在操作，而是以此类方式被设计以便以指定方式启用对装置的使用。
以上所阐述的方法、硬件、软件、固件或代码的实施例可经由存储在机器可访问、机器可读、计算机可访问、或计算机可读介质上、可由处理元件执行的指令或代码来实现。机器可访问/可读介质包括提供(即，存储和/或传输)机器(诸如计算机或电子系统)可读形式的信息的任何机制。例如，机器可访问介质包括：随机存取存储器(RAM)，诸如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪存设备；电存储设备；光存储设备；声存储设备；用于保持从暂态(传播)信号(例如，载波、红外信号、数字信号)接收的信息的其它形式的存储设备等等，这些暂态信号与可从其接收信息的非暂态介质相区别。
用于对逻辑进行编程以执行本公开的实施例的指令可被存储在系统中的存储器(诸如，DRAM、高速缓存、闪存、或其他存储)内。此外，指令可以经由网络或借助于其他计算机可读介质被分发。因此，机器可读介质可包括用于以机器(例如，计算机)可读形式存储或传输信息的任何机制，但不限于：软盘、光盘、紧凑盘只读存储器(CD-ROM)、以及磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存、或在通过因特网经由电、光、声、或其他形式的传播信号(例如，载波、红外信号、数字信号等)传输信息时使用的有形机器可读存储。因此，计算机可读介质包括适用于以机器(例如，计算机)可读形式存储或传输电子指令或信息的任何类型的有形机器可读介质。
贯穿本说明书，对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在贯穿本说明书的各个位置的出现不必全部指代同一个实施例。此外，在一个或多个实施例中，能以任何合适的方式来组合特定的特征、结构或特性。
在上述说明书中，已经参考特定示例性实施例给出了具体实施方式。然而，将显而易见的是，可对这些实现方式作出各种修改和改变，而不背离如所附权利要求所述的本公开的更宽泛精神和范围。因此，应当认为说明书和附图是说明性的而不是限制性的。此外，实施例和其他示例性语言的上述使用不一定是指同一实施例或同一示例，而可以指不同和独特的实施例，并且可能指同一实施例。
以下示例涉及本文中公开的技术的附加实施例。
示例1可包括一种装置，该装置包括：用于缓冲视频数据的电路系统；以及显示端口发射器，该显示端口发射器用于：经由虚拟信道、通过显示端口发射器与显示端口接收器之间的至少一个中间设备将视频数据传输至显示端口接收器，其中，虚拟信道包括单向的主链路和双向的辅助信道(AUX_CH)；以及通过主链路向至少一个中间设备和显示端口接收器传输掉电信号，与关闭主链路相结合，以将至少一个中间设备和显示端口接收器置于相应的低功率状态。
示例2可包括如示例1所述的主题，其中，至少一个中间设备包括用于响应于接收到掉电信号而进入相应的低功率状态的多个设备。
示例3可包括如示例1-2中任一项所述的主题，其中，至少一个中间设备中的中间设备包括第二显示端口接收器和第二显示端口发射器。
示例4可包括如示例1-3中任一项所述的主题，其中，至少一个中间设备包括链路训练可调谐PHY中继器(LTTPR)、重定时器、或分支设备中的一者或多者。
示例5可包括如示例1-4中任一项所述的主题，其中，掉电信号是第一类型的掉电信号，并且显示端口发射器进一步用于：通过主链路向至少一个中间设备和显示端口接收器传输第二类型的掉电信号、与关闭主链路相结合，以将至少一个中间设备和显示端口接收器置于不同的相应的低功率状态。
示例6可包括如示例1-5中任一项所述的主题，其中，显示端口发射器用于基于在显示端口发射器与显示端口接收器之间有多少中间设备而在传输掉电信号之后、在关闭主链路之前等待一定量的时间。
示例7可包括如示例1-6中任一项所述的主题，其中，掉电信号使用128b/132b编码方案被发送，并且掉电信号包括控制数据指示符和附加序列。
示例8可包括如示例1-7中任一项所述的主题，其中，显示端口发射器用于在使主链路回到打开之前在AUX_CH上向至少一个中间设备和显示端口接收器发送唤醒信号。
示例9可包括如示例1-8中任一项所述的主题，其中，显示端口发射器用于使主链路上电以通过该主链路向显示端口接收器传送帧指示符并且随后关闭该主链路，直到下一帧指示符要被发送至显示端口接收器，帧指示符用于使得能够维护显示端口发射器与显示端口接收器之间的同步化。
示例10可包括如示例9所述的主题，其中，帧指示符是空白起始。
示例11可包括如示例9所述的主题，其中，帧指示符是辅助数据分组。
示例12可包括如示例1-11中任一项所述的主题，进一步包括图形处理单元，该图形处理单元用于生成视频数据。
示例13可包括如示例12中任一项所述的主题，进一步包括中央处理单元，该中央处理单元与图形处理单元进行通信。
示例14可包括一种装置，该装置包括：用于缓冲视频数据的电路系统；以及显示端口接收器，该显示端口接收器用于：经由虚拟信道、通过显示端口发射器与显示端口接收器之间的至少一个中间设备从显示端口发射器接收视频数据，其中，虚拟信道包括单向的主链路和双向的辅助信道(AUX_CH)；以及响应于从至少一个中间设备中的第一中间设备接收到由显示端口发射器通过主链路发送的掉电信号而进入低功率状态。
示例15可包括如示例14所述的主题，其中，至少一个中间设备包括用于响应于接收到掉电信号而进入相应的低功率状态的多个设备。
示例16可包括如示例14-15中任一项所述的主题，其中，至少一个中间设备中的中间设备包括第二显示端口接收器和第二显示端口发射器。
示例17可包括如示例14-16中任一项所述的主题，其中，至少一个中间设备包括链路训练可调谐PHY中继器(LTTPR)、重定时器、或分支设备中的一者或多者。
示例18可包括如示例14-17中任一项所述的主题，其中，掉电信号是第一类型的掉电信号，并且显示端口接收器进一步用于通过主链路接收第二类型的掉电信号。
示例19可包括如示例14-18中任一项所述的主题，其中，显示端口接收器用于在接收到唤醒信号之后向显示端口发射器发送唤醒确认。
示例20可包括如示例14-19中任一项所述的主题，其中，掉电信号使用128b/132b编码方案被发送，并且掉电信号包括控制数据指示符和附加序列。
示例21可包括如示例14-20中任一项所述的主题，其中，显示端口接收器用于在主链路回到打开之前在AUX_CH上从显示端口发射器接收唤醒信号。
示例22可包括如示例14-21中任一项所述的主题，其中，显示端口接收器用于从显示端口发射器接收周期性的帧指示符，该帧指示符用于使得能够维护显示端口发射器与显示端口接收器之间的同步化。
示例23可包括如示例22所述的主题，其中，帧指示符是空白起始。
示例24可包括如示例22所述的主题，其中，帧指示符是辅助数据分组。
示例25可包括如示例14-24中任一项所述的主题，进一步包括定标器芯片，该定标器芯片包括显示端口接收器。
示例26可包括如示例25中任一项所述的主题，进一步包括显示面板，该显示面板用于生成光或允许显示面板的多个像素中的光的传送。
示例27可包括一种方法，该方法包括：由显示端口发射器经由虚拟信道、通过显示端口发射器与显示端口接收器之间的至少一个中间设备将视频数据传输至显示端口接收器，其中，虚拟信道包括单向的主链路和双向的辅助信道(AUX_CH)；以及由显示端口发射器通过主链路将掉电信号传输至至少一个中间设备和显示端口接收器，与关闭主链路相结合，以将至少一个中间设备和显示端口接收器置于相应的低功率状态。
示例28可包括如示例27所述的主题，进一步包括：基于在显示端口发射器与显示端口接收器之间有多少中间设备而在传输掉电信号之后、在关闭主链路之前等待一定量的时间。
示例29可包括如示例27-28中任一项所述的主题，进一步包括：在使主链路回到打开之前由显示端口发射器在AUX_CH上向至少一个中间设备和显示端口接收器发送唤醒信号。
示例30可包括如示例27-29中任一项所述的主题，进一步包括：使主链路上电以通过该主链路向显示端口接收器传送帧指示符并且随后关闭该主链路，直到下一帧指示符要被发送至显示端口接收器，帧指示符用于使得能够维护显示端口发射器与显示端口接收器之间的同步化。

Claims (29)

1.一种装置，包括：
用于缓冲视频数据的电路系统；以及
显示端口发射器，所述显示端口发射器用于：
经由虚拟信道、通过所述显示端口发射器与显示端口接收器之间的至少一个中间设备将所述视频数据传输至所述显示端口接收器，其中，所述虚拟信道包括单向的主链路和双向的辅助信道AUX_CH；以及
通过所述主链路向所述至少一个中间设备和所述显示端口接收器传输掉电信号，与关闭所述主链路相结合，以将所述至少一个中间设备和所述显示端口接收器置于相应的低功率状态。
2.如权利要求1所述的装置，其中，所述至少一个中间设备包括用于响应于接收所述掉电信号而进入相应的低功率状态的多个设备。
3.如权利要求1所述的装置，其中，所述至少一个中间设备中的中间设备包括第二显示端口接收器和第二显示端口发射器。
4.如权利要求1所述的装置，其中，所述至少一个中间设备包括链路训练可调谐PHY中继器LTTPR、重定时器、或分支设备中的一者或多者。
5.如权利要求1所述的装置，其中，所述掉电信号是第一类型的掉电信号，并且所述显示端口发射器进一步用于：通过所述主链路向所述至少一个中间设备和所述显示端口接收器传输第二类型的掉电信号、与关闭所述主链路相结合，以将所述至少一个中间设备和所述显示端口接收器置于不同的相应的低功率状态。
6.如权利要求1所述的装置，其中，所述显示端口发射器用于基于在所述显示端口发射器与所述显示端口接收器之间有多少中间设备而在传输所述掉电信号之后、在关闭所述主链路之前等待一定量的时间。
7.如权利要求1所述的装置，其中，所述掉电信号使用128b/132b编码方案被发送，并且所述掉电信号包括控制数据指示符和附加序列。
8.如权利要求1所述的装置，其中，所述显示端口发射器用于在使所述主链路回到打开之前在所述AUX_CH上向所述至少一个中间设备和所述显示端口接收器发送唤醒信号。
9.如权利要求1所述的装置，其中，所述显示端口发射器用于使所述主链路上电以通过所述主链路向所述显示端口接收器传送帧指示符并且随后关闭所述主链路，直到下一帧指示符要被发送至所述显示端口接收器，所述帧指示符用于使得能够维护所述显示端口发射器与所述显示端口接收器之间的同步化。
10.如权利要求9所述的装置，其中，所述帧指示符是空白起始。
11.如权利要求9所述的装置，其中，所述帧指示符是辅助数据分组。
12.如权利要求1-11中任一项所述的装置，进一步包括图形处理单元，所述图形处理单元用于生成所述视频数据。
13.如权利要求12所述的装置，进一步包括中央处理单元，所述中央处理单元与所述图形处理单元进行通信。
14.一种装置，包括：
用于缓冲视频数据的电路系统；以及
显示端口接收器，所述显示端口接收器用于：
经由虚拟信道、通过显示端口发射器与所述显示端口接收器之间的至少一个中间设备从所述显示端口发射器接收所述视频数据，其中，所述虚拟信道包括单向的主链路和双向的辅助信道AUX_CH；以及
响应于从所述至少一个中间设备中的第一中间设备接收到由所述显示端口发射器通过所述主链路发送的掉电信号而进入低功率状态。
15.如权利要求14所述的装置，进一步包括定标器芯片，所述定标器芯片包括所述显示端口接收器。
16.如权利要求15所述的装置，进一步包括显示面板，所述显示面板用于生成光或允许所述显示面板的多个像素中的光的传送。
17.一种方法，包括：
由显示端口发射器经由虚拟信道、通过所述显示端口发射器与显示端口接收器之间的至少一个中间设备将视频数据传输至所述显示端口接收器，其中，所述虚拟信道包括单向的主链路和双向的辅助信道AUX_CH；以及
由所述显示端口发射器通过所述主链路将掉电信号传输至所述至少一个中间设备和所述显示端口接收器，与关闭所述主链路相结合，以将所述至少一个中间设备和所述显示端口接收器置于相应的低功率状态。
18.如权利要求17所述的方法，其中，所述至少一个中间设备包括用于响应于接收到所述掉电信号而进入相应的低功率状态的多个设备。
19.如权利要求17所述的方法，其中，所述至少一个中间设备中的中间设备包括第二显示端口接收器和第二显示端口发射器。
20.如权利要求17所述的方法，其中，所述至少一个中间设备包括链路训练可调谐PHY中继器LTTPR、重定时器、或分支设备中的一者或多者。
21.如权利要求17所述的方法，其中，所述掉电信号是第一类型的掉电信号，并且所述方法进一步包括：由所述显示端口发射器通过所述主链路向所述至少一个中间设备和所述显示端口接收器传输第二类型的掉电信号，与关闭所述主链路相结合，以将所述至少一个中间设备和所述显示端口接收器置于不同的相应的低功率状态。
22.如权利要求17所述的方法，进一步包括：基于在所述显示端口发射器与所述显示端口接收器之间有多少中间设备而在传输所述掉电信号之后、在关闭所述主链路之前等待一定量的时间。
23.如权利要求17所述的方法，进一步包括：发送所述掉电信号使用128b/132b编码方案，并且其中，所述掉电信号包括控制数据指示符和附加序列。
24.如权利要求17所述的方法，进一步包括：在使所述主链路回到打开之前由所述显示端口发射器在所述AUX_CH上向所述至少一个中间设备和所述显示端口接收器发送唤醒信号。
25.如权利要求17所述的方法，进一步包括：使所述主链路上电以通过所述主链路向所述显示端口接收器传送帧指示符并且随后关闭所述主链路，直到下一帧指示符要被发送至所述显示端口接收器，所述帧指示符用于使得能够维护所述显示端口发射器与所述显示端口接收器之间的同步化。
26.如权利要求25所述的方法，其中，所述帧指示符是空白起始。
27.如权利要求25所述的方法，其中，所述帧指示符是辅助数据分组。
28.一种系统，包括用于执行如权利要求17-27中的任一项所述的方法的装置。
29.如权利要求28所述的系统，其中，所述装置包括机器可读代码，所述机器可读代码在被执行时使得机器用于执行如权利要求17-27中任一项所述的方法的一个或多个步骤。
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