WO2019045002A1 - メモリ表示デバイスおよびこれを備えたメモリ表示デバイスシステム - Google Patents

メモリ表示デバイスおよびこれを備えたメモリ表示デバイスシステム Download PDF

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青木　俊也
前田　誠二
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    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory

Definitions

  • the present invention relates to a memory display device and a memory display device system provided with the memory display device.
  • memory display devices such as memory liquid crystal devices have been used in general-purpose microcomputer application devices that do not have a display drive function.
  • the memory display device internally comprises a pixel memory array that stores display data corresponding to each of the pixels of the display.
  • the display on the display can be changed by writing display data of the pixel memory array from the host system on the upper level and refreshing the display.
  • Patent Document 1 An example of use of such a memory display device is disclosed, for example, in Patent Document 1 below.
  • the pixel memory array of the conventional memory display device is capable of random writing in line units, it is not possible to rewrite an arbitrary pixel in one line. Therefore, even when only a part of the screen is rewritten, the host system side prepares a virtual screen storage area for storing display data of all the pixels of the screen, and displays display data of all the pixels in the virtual screen storage area. After generation, it was necessary to transmit display data of all pixels to the memory display device. Therefore, there is a problem that the host system side requires a large amount of work storage area such as a RAM.
  • the present invention has been made in view of the above problems, and can rewrite display data of pixels in one line in a block unit corresponding to a predetermined number of pixels smaller than the number of pixels in one line.
  • Memory display device and a memory display device system having the same.
  • the memory display device in an embodiment of the present invention is A liquid crystal display with a plurality of pixels, A pixel memory array for storing display data in association with each of the plurality of pixels of the liquid crystal display; A data extraction circuit that receives a serial transmission signal from an external host system and extracts display data in block units corresponding to a predetermined number of pixels; A write circuit that writes the display data extracted by the data extraction circuit to the pixel memory array in units of blocks in accordance with a write signal generated according to a clock signal included in the serial transmission signal; A sampling circuit for sampling an enable signal transmitted from the host system in association with the display data in units of blocks; The write circuit enables a write signal for a block of display data associated with the enable signal when the enable signal is at a predetermined level.
  • the memory display device it is possible to rewrite display data of pixels in one line in a block unit corresponding to a predetermined number of pixels smaller than the number of pixels in the one line.
  • FIG. 1 is a schematic view showing a connection relationship between a memory display device and a host system in one embodiment.
  • FIG. 2 is a block diagram showing a schematic configuration of an internal circuit of the memory display device.
  • FIG. 3 is a screen example of the memory display device.
  • FIG. 4 is a screen example of the memory display device.
  • FIG. 5 is a screen example of the memory display device.
  • the memory display device is A display with multiple pixels, A pixel memory array for storing display data in association with each of the plurality of pixels of the display; A data extraction circuit that receives a serial transmission signal from an external host system and extracts display data in block units corresponding to a predetermined number of pixels; A write circuit that writes the display data extracted by the data extraction circuit to the pixel memory array in units of blocks in accordance with a write signal generated according to a clock signal included in the serial transmission signal; A sampling circuit for sampling an enable signal transmitted from the host system in association with the display data in units of blocks; The write circuit enables a write signal for a block of display data associated with the enable signal when the enable signal is at a predetermined level.
  • the memory display device extracts display data included in a serial transmission signal from the host system in block units corresponding to a predetermined number of pixels, and writes the extracted display data in pixel units to the pixel memory array.
  • the enable signal is transmitted from the host system in association with the display data in block units.
  • the sampling circuit acquires this enable signal, and the enable signal is at a predetermined level (for example, either “L” level or “H” level)
  • the write circuit generates the display data of the display data associated with the enable signal. Enable the write signal for the block.
  • a memory display device system comprising: a memory display device; and a host system that supplies display data to the memory display device by a serial transmission signal
  • the memory display device is A display with multiple pixels, A pixel memory array for storing display data in association with each of the plurality of pixels of the display;
  • a data extraction circuit that receives a serial transmission signal from the host system and extracts display data in block units corresponding to a predetermined number of pixels;
  • a write circuit that writes the display data extracted by the data extraction circuit to the pixel memory array in units of blocks in accordance with a write signal generated according to a clock signal included in the serial transmission signal;
  • a sampling circuit for sampling an enable signal transmitted from the host system in association with the display data in units of blocks; The write circuit enables a write signal for a block of display data associated with the enable signal when the enable signal is at a predetermined level.
  • the memory display device extracts the display data included in the serial transmission signal from the host system in block units corresponding to a predetermined number of pixels, and the extracted display data in block units Write to pixel memory array.
  • the host system transmits an enable signal in association with display data in block units.
  • the sampling circuit of the memory display device obtains this enable signal, and the enable signal is at a predetermined level (for example, either “L” level or “H” level)
  • the write circuit associates the enable signal.
  • the write signal for the block of display data is enabled.
  • the display data of the upper window area is transmitted after the display data of the lower window area is transmitted from the host system. It is preferable to transmit in association with the level enable signal.
  • the host system does not need a memory for storing display data of the entire display screen of the display.
  • the memory display device in each said structure can be implemented as a memory liquid crystal device provided with the liquid crystal display, it is also possible to apply displays other than a liquid crystal display.
  • FIG. 1 is a schematic view showing a connection relationship between a memory display device and a host system in the present embodiment.
  • the memory display device is a memory liquid crystal device provided with a liquid crystal display
  • the memory display device is not limited to only the liquid crystal display.
  • the memory liquid crystal device 1 in the present embodiment is connected to an external host system 9.
  • the memory liquid crystal device 1 includes a liquid crystal display 2.
  • the liquid crystal display 2 is a display that drives liquid crystal for each pixel by, for example, a TFT (Thin Film Transistor) or the like.
  • a TFT Thin Film Transistor
  • a reflective display can be used as the liquid crystal display 2 of the memory liquid crystal device 1, but a transmissive display provided with a backlight may be used.
  • the type of liquid crystal of the liquid crystal display 2 and the drive mode are not particularly limited.
  • the number of pixels of the liquid crystal display 2 may be, for example, 400 pixels ⁇ 240 pixels, but is not limited thereto.
  • the memory liquid crystal device 1 in the present embodiment is provided with a pixel memory array (described in detail later) corresponding to all the pixels of the liquid crystal display 2. That is, if the number of pixels of the liquid crystal display 2 is 400 pixels ⁇ 240 pixels, a pixel memory array of 400 pixels ⁇ 240 pixels is provided.
  • the memory liquid crystal device 1 receives a display data signal from the host system 9 line by line, and writes the received display data signal into the pixel memory array by 16 dots.
  • the memory liquid crystal device 1 and the host system 9 are connected via a flexible printed circuit (not shown) or the like.
  • the memory liquid crystal device 1 receives various signals from the host system 9 to perform display.
  • Signals sent from host system 9 to memory liquid crystal device 1 include serial clock signal SCLK, serial data signal SI, chip select signal CS, display ON / OFF signal DISP, external COM inverted signal EXTCOM, enable signal ENB, etc.
  • serial data signal SI display data for one line is sequentially input following line address data for specifying which line on the liquid crystal display 2 of the memory liquid crystal device 1 the data is to be written.
  • the serial data signal SI may include various control data in addition to the line address data and the display data.
  • the display ON / OFF signal DISP is used to control ON / OFF of only the liquid crystal display while holding the data in the pixel memory array. For example, when the display ON / OFF signal DISP is "H”, display is performed with data in the pixel memory array, and when "L”, the entire screen is displayed in white while holding data in the pixel memory array. Ru.
  • FIG. 2 is a block diagram showing a schematic configuration of an internal circuit of the memory liquid crystal device 1.
  • the memory liquid crystal device 1 includes a parallel conversion circuit 11, a line block selection circuit 12, a block counter 13, and a pixel memory array 14.
  • the parallel conversion circuit 11 receives the serial data signal SI and the clock signal SCLK input from the host system 9.
  • the parallel conversion circuit 11 outputs display data to the line block selection circuit 12 for every 16 dots (pixels) based on the serial clock signal SCLK.
  • the line block selection circuit 12 receives display data of 16 dots from the parallel conversion circuit 11 and writes the display data of 16 dots on the pixel memory array 14 in accordance with the write strobe signal STB from the parallel conversion circuit 11. .
  • the position of the block to which the display data of 16 dots should be written on the pixel memory array 14 is designated by the block selection signal SBLK from the block counter 13.
  • the parallel conversion circuit 11 outputs the block switching signal SWBLK to the block counter 13 every 16 dots based on the counter value of the serial clock signal SCLK.
  • the value of the block counter 13 (the block position indicated by the block selection signal SBLK) is updated based on the block switching signal SWBLK.
  • the value of the enable signal ENB can be designated as either “H” or “L” for each block of display data to be written to the pixel memory array 14 in one write operation.
  • the enable signal ENB is set to "H”
  • the display data of the corresponding block is written to the pixel memory array 14.
  • the enable signal ENB is set to "L”
  • the display data of the corresponding block is not written to the pixel memory array 14.
  • enable signal ENB is a signal specifying whether or not the display data of the corresponding block is to be updated on pixel memory array 14.
  • the line block selection circuit 12 includes a sampling circuit 12a for sampling the enable signal ENB.
  • the sampling circuit 12 a samples the enable signal ENB at an arbitrary timing while the parallel conversion circuit 11 receives display data for one block (16 dots).
  • the enable signal ENB controls the validity / invalidity of the write strobe signal STB sent from the parallel conversion circuit 11 to the line block selection circuit 12. For example, when the enable signal ENB is "H”, the write strobe signal STB is validated, and the line block selection circuit 12 transmits the display data of one block to the pixel memory array 14 according to the write strobe signal STB. When write is performed, while the enable signal ENB is “L”, the write strobe signal STB is invalidated, and the write memory STB is output to the line block selection circuit 12. The display data is not written.
  • the sampling circuit 12 a for the enable signal ENB may be provided outside the line block selection circuit 12. good.
  • the write operation of display data to the pixel memory array 14 can be enabled / disabled for each block (16 dots) according to the enable signal ENB.
  • the enable signal ENB As a result, on the liquid crystal display 2 of the memory liquid crystal device 1, it is possible to control the presence or absence of update of display data in units of one block.
  • the writing of display data can be controlled in block units on one line of the pixel memory array 14 as described above.
  • writing can not be performed to only a part of blocks on one line, and in the case of updating display data of the pixel memory array 14, it is necessary to update in units of one line. Absent. Therefore, in the conventional memory liquid crystal device, the host system needs three window memories for holding the display contents of the windows W1 to W3 and a screen memory corresponding to the display size of one whole screen. . Then, the contents of the three screen memories are copied to the screen memory, and after the windows W1 to W3 are arranged as shown in FIG. Serial transmission to the memory liquid crystal device 1.
  • the memory liquid crystal device 1 of the present embodiment only three window memories for holding display contents of the windows W1 to W3 may be provided on the host system 9 side, and the screen memory of one entire screen is It is unnecessary.
  • the overlapped window W2 and the window W3 are drawn by the following method. First, display data of the lower window W 2 is transmitted from the host system 9 to the memory liquid crystal device 1. Thereafter, display data of the upper window W3 is transmitted from the host system 9 to the memory liquid crystal device 1. At this time, the enable signals ENB of all the blocks belonging to the area where the window W3 is to be displayed may be set to "H". It is not necessary to consider the transmission order for windows that do not overlap with other windows, such as window W1.
  • the host system 9 does not have to have the screen memory for the entire screen, so that the memory resources required of the host system 9 can be reduced. There is. Further, since the drawing process on the host system 9 side can be omitted, there is also an effect that the speed of the display process can be improved.
  • the display data may be dummy data as long as the enable signal is set to “L” in the block where there is no change. Therefore, there is an advantage that it is not necessary to hold display data before the change, memory resources on the host system 9 side can be saved, and a load of driving the memory liquid crystal device 1 can be reduced.
  • the serial data signal SI sent from the host system 9 to the memory liquid crystal device 1 is data to be written.
  • the display of only a part of the lines can be updated by designating the line to be written (the line to be written) from the host system 9. It is possible to update the display of only a part of the lines as described above in the conventional memory liquid crystal device. Further, in the present embodiment, only a part of blocks can be updated on the write target line. Therefore, for example, as shown in FIG.
  • the enable signal ENB may be set to "H" only in the block belonging to this rectangular area. As described above, according to the present embodiment, not only the selection of the line in the vertical direction but also the selection in the block unit in the horizontal direction is possible at the place where the writing (display updating) is performed.
  • display data is written every 16 dots, but the number of dots in one block written to the pixel memory array is arbitrary.
  • a memory liquid crystal device using liquid crystal is exemplified as a display medium.
  • the present invention is applicable to any display device provided that it has a memory function for each pixel and has a serial interface. It is possible to apply.

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Abstract

一ライン内の画素の表示データをブロック単位で書き換えることが可能なメモリ表示デバイスを提供する。ディスプレイの複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイ１４と、外部のホストシステムからのシリアル伝送信号ＳＩを受信し、所定の画素数に相当するブロック単位で表示データを抽出するパラレル変換回路１１と、書き込みストローブ信号ＳＴＢに応じて、画素メモリアレイ１４へ表示データをブロック単位で書き込むラインブロック選択回路１２と、イネーブル信号ＥＮＢをサンプリングするサンプリング回路１２ａとを備え、イネーブル信号ＥＮＢが所定のレベルであるときに、書き込みストローブ信号ＳＴＢを有効とする。

Description

メモリ表示デバイスおよびこれを備えたメモリ表示デバイスシステム
　本発明は、メモリ表示デバイスと、メモリ表示デバイスを備えたメモリ表示デバイスシステムとに関する。
　従来、表示駆動機能を持たない汎用マイコン応用機器等において、メモリ液晶デバイス等のメモリ表示デバイスが用いられている。メモリ表示デバイスは、内部に、ディスプレイの画素のそれぞれに対応した表示データを格納する画素メモリアレイを備えている。上位のホストシステムから、画素メモリアレイの表示データを書き込んで表示をリフレッシュすることにより、ディスプレイの表示を変更することができる。このようなメモリ表示デバイスの一利用例が、例えば、下記の特許文献１に開示されている。
特開２０１１－２４８１５２号公報
　ところで、従来のメモリ表示デバイスの画素メモリアレイは、ライン単位でのランダム書き込みは可能であるが、一ライン内で任意の画素を書き換えることはできない。このため、画面の一部のみを書き換える場合であっても、ホストシステム側において、画面の全画素の表示データを格納する仮想画面記憶領域を用意し、仮想画面記憶領域で全画素の表示データを生成してから、全画素の表示データをメモリ表示デバイスへ伝送する必要があった。このため、ホストシステム側において、ＲＡＭ等の作業用記憶領域を多く必要とする等の問題があった。
　本発明は、上記の問題を鑑みてなされたものであって、一ライン内の画素の表示データを、前記一ラインの画素数よりも少ない所定の画素数に相当するブロック単位で書き換えることが可能なメモリ表示デバイスと、これを備えたメモリ表示デバイスシステムとを提供することを目的とする。
　本発明の一実施形態におけるメモリ表示デバイスは、
　複数の画素を備えた液晶ディスプレイと、
　前記液晶ディスプレイの前記複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイと、
　外部のホストシステムからのシリアル伝送信号を受信し、所定の画素数に相当するブロック単位で表示データを抽出するデータ抽出回路と、
　前記シリアル伝送信号に含まれるクロック信号にしたがって生成される書き込み信号に応じて、前記データ抽出回路で抽出された表示データを、前記ブロック単位で前記画素メモリアレイへ書き込む書き込み回路と、
　前記ホストシステムから前記ブロック単位の表示データに関連づけられて伝送されるイネーブル信号をサンプリングするサンプリング回路とを備え、
　前記書き込み回路が、前記イネーブル信号が所定のレベルであるときに、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする。
　上記の構成によれば、メモリ表示デバイスにおいて、一ライン内の画素の表示データを、前記一ラインの画素数よりも少ない所定の画素数に相当するブロック単位で書き換えることが可能となる。
図１は、一実施形態におけるメモリ表示デバイスとホストシステムとの接続関係を示す模式図である。 図２は、メモリ表示デバイスの内部回路の概略構成を示すブロック図である。 図３は、メモリ表示デバイスの一画面例である。 図４は、メモリ表示デバイスの一画面例である。 図５は、メモリ表示デバイスの一画面例である。
　一実施形態にかかるメモリ表示デバイスは、
　複数の画素を備えたディスプレイと、
　前記ディスプレイの前記複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイと、
　外部のホストシステムからのシリアル伝送信号を受信し、所定の画素数に相当するブロック単位で表示データを抽出するデータ抽出回路と、
　前記シリアル伝送信号に含まれるクロック信号にしたがって生成される書き込み信号に応じて、前記データ抽出回路で抽出された表示データを、前記ブロック単位で前記画素メモリアレイへ書き込む書き込み回路と、
　前記ホストシステムから前記ブロック単位の表示データに関連づけられて伝送されるイネーブル信号をサンプリングするサンプリング回路とを備え、
　前記書き込み回路が、前記イネーブル信号が所定のレベルであるときに、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする。
　このメモリ表示デバイスは、ホストシステムからのシリアル伝送信号に含まれる表示データを、所定の画素数に相当するブロック単位で抽出し、抽出された表示データを、ブロック単位で画素メモリアレイへ書き込む。ただし、ブロック単位の表示データに関連付けて、ホストシステムからイネーブル信号が伝送されている。サンプリング回路がこのイネーブル信号を取得し、イネーブル信号が所定のレベル（例えば“Ｌ”レベルおよび“Ｈ”レベルのいずれか）であるときに、書き込み回路が、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする。
　これにより、ホストシステムからの表示データのブロック単位で、イネーブル信号のレベルを適宜設定することにより、表示データを画素メモリアレイへ書き込むか否かを、ブロック単位で制御することが可能となる。この結果、一ライン内の画素の表示データを、前記一ラインの画素数よりも少ない所定の画素数に相当するブロック単位で書き換えることが可能となる。
　また、一実施形態にかかるメモリ表示デバイスシステムは、
　メモリ表示デバイスと、前記メモリ表示デバイスへシリアル伝送信号によって表示データを供給するホストシステムとを備えたメモリ表示デバイスシステムであって、
　前記メモリ表示デバイスが、
　複数の画素を備えたディスプレイと、
　前記ディスプレイの前記複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイと、
　前記ホストシステムからのシリアル伝送信号を受信し、所定の画素数に相当するブロック単位で表示データを抽出するデータ抽出回路と、
　前記シリアル伝送信号に含まれるクロック信号にしたがって生成される書き込み信号に応じて、前記データ抽出回路で抽出された表示データを、前記ブロック単位で前記画素メモリアレイへ書き込む書き込み回路と、
　前記ホストシステムから前記ブロック単位の表示データに関連づけられて伝送されるイネーブル信号をサンプリングするサンプリング回路とを備え、
　前記書き込み回路が、前記イネーブル信号が所定のレベルであるときに、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする。
　このメモリ表示デバイスシステムにおいても、メモリ表示デバイスが、ホストシステムからのシリアル伝送信号に含まれる表示データを、所定の画素数に相当するブロック単位で抽出し、抽出された表示データを、ブロック単位で画素メモリアレイへ書き込む。ホストシステムは、ブロック単位の表示データに関連付けてイネーブル信号を伝送する。メモリ表示デバイスのサンプリング回路がこのイネーブル信号を取得し、イネーブル信号が所定のレベル（例えば“Ｌ”レベルおよび“Ｈ”レベルのいずれか）であるときに、書き込み回路が、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする。
　これにより、ホストシステムからの表示データのブロック単位で、イネーブル信号のレベルを適宜設定することにより、メモリ表示デバイスにおいて、表示データを画素メモリアレイへ書き込むか否かを、ブロック単位で制御することが可能となる。この結果、一ライン内の画素の表示データを、前記一ラインの画素数よりも少ない所定の画素数に相当するブロック単位で書き換えることが可能となる。
　また、前記ディスプレイの表示画面において、重なりを有するウィンドウ領域を表示させる際に、前記ホストシステムから、下側のウィンドウ領域の表示データを伝送した後に、上側のウィンドウ領域の表示データを、前記所定のレベルのイネーブル信号と関連付けて伝送することが好ましい。
　この構成によれば、ホストシステムにおいて、ディスプレイの表示画面の全体の表示データを格納するメモリが不要となる。
　なお、上記の各構成におけるメモリ表示デバイスは、液晶ディスプレイを備えたメモリ液晶デバイスとして実施することが可能であるが、液晶ディスプレイ以外のディスプレイを適用することも可能である。
　［実施の形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　図１は、本実施形態におけるメモリ表示デバイスと上位のホストシステムとの接続関係を示す模式図である。なお、以下の実施形態においては、メモリ表示デバイスが、液晶ディスプレイを備えたメモリ液晶デバイスである例を説明するが、メモリ表示デバイスは液晶ディスプレイのみに限定されない。
　図１に示すように、本実施形態におけるメモリ液晶デバイス１は、外部のホストシステム９と接続されている。メモリ液晶デバイス１は、液晶ディスプレイ２を備えている。液晶ディスプレイ２は、例えばＴＦＴ（Thin Film Transistor）等で画素毎に液晶を駆動するディスプレイである。メモリ液晶デバイス１の液晶ディスプレイ２としては、例えば反射型ディスプレイを用いることができるが、バックライトを備えた透過型ディスプレイを用いても良い。本実施形態のメモリ液晶デバイス１では、液晶ディスプレイ２の液晶の種類や駆動モードに特に制限はない。
　液晶ディスプレイ２の画素数は、例えば４００画素×２４０画素とすることができるが、これに限定されない。本実施形態におけるメモリ液晶デバイス１は、液晶ディスプレイ２の全画素に対応する画素メモリアレイ（詳しくは後述する）を備えている。すなわち、液晶ディスプレイ２の画素数が４００画素×２４０画素であれば、４００画素×２４０画素の画素メモリアレイを備えている。メモリ液晶デバイス１は、ホストシステム９から１ライン分ずつ表示データ信号を受け取り、受け取った表示データ信号を１６ドット分ずつ、画素メモリアレイに書き込む。
　メモリ液晶デバイス１とホストシステム９とは、フレキシブルプリント基板（図示せず）等を介して接続される。メモリ液晶デバイス１は、ホストシステム９から種々の信号を受けて、表示を行う。ホストシステム９からメモリ液晶デバイス１へ送られる信号には、シリアルクロック信号ＳＣＬＫ、シリアルデータ信号ＳＩ、チップセレクト信号ＣＳ、ディスプレイＯＮ／ＯＦＦ信号ＤＩＳＰ、外部ＣＯＭ反転信号ＥＸＴＣＯＭ、およびイネーブル信号ＥＮＢ等が含まれる。
　シリアルデータ信号ＳＩとしては、メモリ液晶デバイス１の液晶ディスプレイ２上のどのラインに書き込むデータであるかを特定するためのラインアドレスデータに続いて、１ライン分の表示データが順次入力される。なお、シリアルデータ信号ＳＩに、ラインアドレスデータおよび表示データ以外に、各種の制御データ等が含まれていても良い。ディスプレイＯＮ／ＯＦＦ信号ＤＩＳＰは、画素メモリアレイ内のデータを保持したまま、液晶表示のみのＯＮ／ＯＦＦを制御するために用いられる。例えば、ディスプレイＯＮ／ＯＦＦ信号ＤＩＳＰが“Ｈ”であれば画素メモリアレイ内のデータで表示を行い、“Ｌ”であれば画素メモリアレイ内のデータを保持したまま、全画面が白表示とされる。
　図２は、メモリ液晶デバイス１の内部回路の概略構成を示すブロック図である。図２に示すように、メモリ液晶デバイス１は、パラレル変換回路１１、ラインブロック選択回路１２、ブロックカウンタ１３、および、画素メモリアレイ１４を備えている。
　パラレル変換回路１１は、ホストシステム９から入力されるシリアルデータ信号ＳＩおよびクロック信号ＳＣＬＫを受信する。パラレル変換回路１１は、シリアルクロック信号ＳＣＬＫに基づいて、表示データを１６ドット（画素）分ずつラインブロック選択回路１２へ出力する。
　ラインブロック選択回路１２は、パラレル変換回路１１から１６ドット分の表示データを受け取り、パラレル変換回路１１からの書き込みストローブ信号ＳＴＢにしたがって、前記１６ドット分の表示データを、画素メモリアレイ１４上に書き込む。画素メモリアレイ１４上で１６ドット分の表示データを書き込むべきブロックの位置は、ブロックカウンタ１３からのブロック選択信号ＳＢＬＫによって指定される。パラレル変換回路１１は、シリアルクロック信号ＳＣＬＫのカウンタ値に基づいて、１６ドット毎に、ブロック切り替え信号ＳＷＢＬＫをブロックカウンタ１３へ出力する。ブロックカウンタ１３の値（ブロック選択信号ＳＢＬＫが示すブロック位置）は、ブロック切り替え信号ＳＷＢＬＫに基づいて更新される。これにより、画素メモリアレイ１４の１ライン上に、表示データが１ブロック（１６ドット分）ずつ、順次書き込まれていく。
　なお、画素メモリアレイ１４へ１回の書き込み動作で書き込まれる１ブロック分の表示データ毎に、イネーブル信号ＥＮＢの値を“Ｈ”および“Ｌ”のいずれかに指定することができる。イネーブル信号ＥＮＢを“Ｈ”とすれば、対応するブロックの表示データは画素メモリアレイ１４へ書き込まれる。一方、イネーブル信号ＥＮＢを“Ｌ”とすれば、対応するブロックの表示データは画素メモリアレイ１４へ書き込まれない。言い換えると、イネーブル信号ＥＮＢは、対応するブロックの表示データを画素メモリアレイ１４上で更新するか否かを指定する信号である。
　ラインブロック選択回路１２は、イネーブル信号ＥＮＢをサンプリングするためのサンプリング回路１２ａを備えている。サンプリング回路１２ａは、パラレル変換回路１１が１ブロック（１６ドット）分の表示データを受信している間の任意のタイミングにおいて、イネーブル信号ＥＮＢをサンプリングする。イネーブル信号ＥＮＢは、パラレル変換回路１１からラインブロック選択回路１２へ送られる書き込みストローブ信号ＳＴＢの有効／無効を制御する。例えば、例えば、イネーブル信号ＥＮＢが“Ｈ”である場合は、書き込みストローブ信号ＳＴＢは有効とされ、書き込みストローブ信号ＳＴＢにしたがって、ラインブロック選択回路１２から画素メモリアレイ１４へ、１ブロックの表示データの書き込みが行われる、一方、イネーブル信号ＥＮＢが“Ｌ”である場合は、書き込みストローブ信号ＳＴＢは無効とされ、書き込みストローブ信号ＳＴＢがラインブロック選択回路１２へ出力されても、画素メモリアレイ１４への表示データの書き込みは行われない。なお、ここでは、ラインブロック選択回路１２内に、イネーブル信号ＥＮＢのサンプリング回路１２ａを設けた構成を例示したが、イネーブル信号ＥＮＢのサンプリング回路は、ラインブロック選択回路１２の外部に設けられていても良い。
　このように、本実施形態では、イネーブル信号ＥＮＢにしたがって、画素メモリアレイ１４への表示データの書き込み動作を１ブロック（１６ドット）毎に有効／無効とすることができる。これにより、メモリ液晶デバイス１の液晶ディスプレイ２上で、１ブロック単位で、表示データの更新の有無を制御することが可能となる。
　ここで、図３に示すように、液晶ディスプレイ２の画面に、３つの矩形のウィンドウＷ１～Ｗ３が、一部が重なった状態で表示されている場合を例にとって、本実施形態の効果を説明する。
　本実施形態のメモリ液晶デバイス１では、上述のように画素メモリアレイ１４の１ライン上において、表示データの書き込みをブロック単位で制御できる。これに対して、従来のメモリ液晶デバイスでは、１ライン上の一部のブロックのみへ書き込みを行うことはできず、画素メモリアレイ１４の表示データを更新する場合は、１ライン単位で更新するしかない。したがって、従来のメモリ液晶デバイスでは、ホストシステム側に、ウィンドウＷ１～Ｗ３のそれぞれの表示内容を保持するための３つのウィンドウメモリと、１画面全体の表示サイズに相当する画面メモリとが必要となる。そして、画面メモリへ３つのウィンドウメモリの内容をコピーして、画面メモリ上で、ウィンドウＷ１～Ｗ３が図３に示すように配置された状態の全体画像を構成してから、画面メモリの内容をメモリ液晶デバイス１へシリアル送信する。
　一方、本実施形態のメモリ液晶デバイス１では、ホストシステム９側に、ウィンドウＷ１～Ｗ３のそれぞれの表示内容を保持するための３つのウィンドウメモリのみを設ければよく、１画面全体の画面メモリは不要である。図３に示したウィンドウＷ２とウィンドウＷ３のように重なりがある場合は、例えば、以下の方法により、重なったウィンドウＷ２およびウィンドウＷ３を描画する。まず、下側のウィンドウＷ２の表示データをホストシステム９からメモリ液晶デバイス１へ送信する。その後、上側にあるウィンドウＷ３の表示データをホストシステム９からメモリ液晶デバイス１へ送信する。このとき、ウィンドウＷ３が表示されるべき領域に属する全てのブロックのイネーブル信号ＥＮＢを“Ｈ”に設定すれば良い。なお、ウィンドウＷ１のように、他のウィンドウと重なりを持たないウィンドウについては、伝送順序を考慮する必要はない。
　以上のように、本実施形態のメモリ液晶デバイス１によれば、ホストシステム９側で１画面全体の画面メモリを持たなくて良いので、ホストシステム９側に要求されるメモリリソースを低減できるという利点がある。また、ホストシステム９側の描画処理を省略できるので、表示処理の速度を向上できるという効果もある。
　また、図４に示すように、画面に３桁の数字「８７６」が表示されており、最後の桁の「６」の部分Ｐのみの表示を変更したい場合に、従来のメモリ液晶デバイスでは、画面全体の表示データをホストシステムから伝送する必要があった。このため、ホストシステム側で、変更がない箇所（「８７」の部分）の画像データを保持しておく必要があり、メモリ液晶デバイス１の駆動のためのワーキングＲＡＭに、相当の容量を割り当てる必要があった。一方、本実施形態にかかるメモリ液晶デバイス１によれば、図４において破線で囲んだ領域（書き換えるべき「６」の部分Ｐ）に属するブロックのみについて、イネーブル信号を“Ｈ”として変更後の表示データを伝送すればよい。すなわち、変更がない箇所のブロックは、イネーブル信号を“Ｌ”とすれば、表示データはダミーデータであっても構わない。したがって、変更前の表示データを保持しておく必要がなく、ホストシステム９側のメモリ資源を節約することができると共に、メモリ液晶デバイス１の駆動の負荷も小さくなるという利点もある。
　なお、前述したように、本実施形態においては、ホストシステム９からメモリ液晶デバイス１へ送られるシリアルデータ信号ＳＩは、メモリ液晶デバイス１の液晶ディスプレイ２上のどのラインに書き込むデータであるかを特定するためのラインアドレスデータを含む。したがって、ホストシステム９から、書き込みを行うライン（書き込み対象ライン）を指定することにより、一部のラインのみの表示の更新を行うことができる。なお、このように一部のラインのみの表示の更新を行うことは、従来のメモリ液晶デバイスにおいても可能である。本実施形態では、さらに、書き込み対象ライン上で、一部のブロックのみを更新することができる。したがって、例えば図５に示すように、水平方向４８ドット、垂直方向１６ラインの画面において、中央の水平方向１６ドット×垂直方向８ラインの矩形領域（黒く表示されているドット）のみの表示を更新したい場合、この矩形領域に属するブロックのみにおいてイネーブル信号ＥＮＢを“Ｈ”とすれば良い。このように、本実施形態によれば、書き込み（表示の更新）を行う箇所について、垂直方向におけるラインの選択だけでなく、水平方向におけるブロック単位での選択も可能である。
　上記の具体的な実施形態は、本発明を実施するための一具体例に過ぎず、発明の範囲内で様々な変形例を採用することができる。例えば、上記の例においては、１６ドット毎に表示データを書き込むものとしているが、画素メモリアレイに書き込まれる１ブロックのドット数は任意である。
　また、上記の実施形態では、表示媒体として液晶を用いたメモリ液晶デバイスを例示したが、本発明は、画素毎にメモリ機能を有し、シリアルインタフェースを有することを条件として、任意の表示デバイスに適用することが可能である。例えば、有機ＥＬディスプレイ等として本発明を実施することも可能である。

Claims (5)

  1. 　複数の画素を備えたディスプレイと、
    　前記ディスプレイの前記複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイと、
    　外部のホストシステムからのシリアル伝送信号を受信し、所定の画素数に相当するブロック単位で表示データを抽出するデータ抽出回路と、
    　前記シリアル伝送信号に含まれるクロック信号にしたがって生成される書き込み信号に応じて、前記データ抽出回路で抽出された表示データを、前記ブロック単位で前記画素メモリアレイへ書き込む書き込み回路と、
    　前記ホストシステムから前記ブロック単位の表示データに関連づけられて伝送されるイネーブル信号をサンプリングするサンプリング回路とを備え、
    　前記書き込み回路が、前記イネーブル信号が所定のレベルであるときに、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする、
    　メモリ表示デバイス。
  2. 　前記ディスプレイが液晶ディスプレイである、請求項１に記載のメモリ表示デバイス。
  3. 　メモリ表示デバイスと、前記メモリ表示デバイスへシリアル伝送信号によって表示データを供給するホストシステムとを備えたメモリ表示デバイスシステムであって、
    　前記メモリ表示デバイスが、
    　複数の画素を備えたディスプレイと、
    　前記ディスプレイの前記複数の画素にそれぞれに対応させて表示データを記憶する画素メモリアレイと、
    　前記ホストシステムからのシリアル伝送信号を受信し、所定の画素数に相当するブロック単位で表示データを抽出するデータ抽出回路と、
    　前記シリアル伝送信号に含まれるクロック信号にしたがって生成される書き込み信号に応じて、前記データ抽出回路で抽出された表示データを、前記ブロック単位で前記画素メモリアレイへ書き込む書き込み回路と、
    　前記ホストシステムから前記ブロック単位の表示データに関連づけられて伝送されるイネーブル信号をサンプリングするサンプリング回路とを備え、
    　前記書き込み回路が、前記イネーブル信号が所定のレベルであるときに、当該イネーブル信号が関連づけられた表示データのブロックについての書き込み信号を有効とする、
    　メモリ表示デバイスシステム。
  4. 　前記ディスプレイの表示画面において、重なりを有するウィンドウ領域を表示させる際に、前記ホストシステムから、下側のウィンドウ領域の表示データを伝送した後に、上側のウィンドウ領域の表示データを、前記所定のレベルのイネーブル信号と関連付けて伝送する、請求項３に記載のメモリ表示デバイスシステム。
  5. 　前記ディスプレイが液晶ディスプレイである、請求項３または４に記載のメモリ表示デバイスシステム。
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