JP3243583B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数の画素を縦横に配
列し、各画素毎にスイッチング素子を配してアクティブ
マトリクス駆動する液晶表示装置に関する発明である。
列し、各画素毎にスイッチング素子を配してアクティブ
マトリクス駆動する液晶表示装置に関する発明である。
【０００２】
【従来の技術】近年高精細な画像表示を目的とし、膨大
な数の画素を高周波数で駆動する手段としてアクティブ
マトリクス型の駆動方法が知られている。この方式は、
各画素毎にスイッチング素子、例えばトランジスタを配
し、ドレイン電極を各画素の画素電極に接続し、各列毎
にソース電極を、各行毎にゲート電極を共通に接続し、
１走査線ずつ選択して順次ゲート電極をオンし、同時に
各表示信号線に映像信号を入力し、選択された走査線に
接続されたトランジスタを介して画素電極に映像信号を
入力して表示を行なう方式である。
な数の画素を高周波数で駆動する手段としてアクティブ
マトリクス型の駆動方法が知られている。この方式は、
各画素毎にスイッチング素子、例えばトランジスタを配
し、ドレイン電極を各画素の画素電極に接続し、各列毎
にソース電極を、各行毎にゲート電極を共通に接続し、
１走査線ずつ選択して順次ゲート電極をオンし、同時に
各表示信号線に映像信号を入力し、選択された走査線に
接続されたトランジスタを介して画素電極に映像信号を
入力して表示を行なう方式である。
【０００３】図３に従来のアクティブマトリクス型の液
晶表示装置の回路図を示す。図中１は走査信号線、２は
表示信号線、４は画素のスイッチングを行なう薄膜トラ
ンジスタ（以下「ＴＦＴ」と記す）、７は液晶、１０は
表示信号線のスイッチングを行なうＴＦＴ、１１は垂直
シフトレジスタ、１２は水平シフトレジスタ、９は映像
信号線である。
晶表示装置の回路図を示す。図中１は走査信号線、２は
表示信号線、４は画素のスイッチングを行なう薄膜トラ
ンジスタ（以下「ＴＦＴ」と記す）、７は液晶、１０は
表示信号線のスイッチングを行なうＴＦＴ、１１は垂直
シフトレジスタ、１２は水平シフトレジスタ、９は映像
信号線である。
【０００４】図３の回路において、ある走査信号線１が
選択され、該走査信号線１に接続しているＴＦＴ４のゲ
ートがオンになる。同時に水平シフトレジスタ１２が順
次出力線から出力し、ＴＦＴ１０のゲートを順次オンす
る。ＴＦＴ１０のソースは映像信号線９に接続してお
り、オンした期間に映像信号を表示信号線２に転送す
る。転送されてきた映像信号はＴＦＴ４を介して画素電
極に入力され、次の信号が入力されるまで、各液晶セル
に液晶容量ＣLCとして保持される。この１水平走査を順
次走査線毎に行ない、１画面の表示を行なう。
選択され、該走査信号線１に接続しているＴＦＴ４のゲ
ートがオンになる。同時に水平シフトレジスタ１２が順
次出力線から出力し、ＴＦＴ１０のゲートを順次オンす
る。ＴＦＴ１０のソースは映像信号線９に接続してお
り、オンした期間に映像信号を表示信号線２に転送す
る。転送されてきた映像信号はＴＦＴ４を介して画素電
極に入力され、次の信号が入力されるまで、各液晶セル
に液晶容量ＣLCとして保持される。この１水平走査を順
次走査線毎に行ない、１画面の表示を行なう。
【０００５】
【発明が解決しようとする課題】液晶容量として保持さ
れた電圧は、各液晶セルに映像信号ＶＬＣ（ｔ）を転送
する表示信号線２の電圧変化により変動するという問題
が有った。各画素電極と表示信号線２との間の寄生容量
をＣＤＳ、表示信号線２の電圧変化（映像信号電圧）を
ΔＶＳ とすると、液晶電圧の変動ΔＶＬＣは次式で表
わされる。
れた電圧は、各液晶セルに映像信号ＶＬＣ（ｔ）を転送
する表示信号線２の電圧変化により変動するという問題
が有った。各画素電極と表示信号線２との間の寄生容量
をＣＤＳ、表示信号線２の電圧変化（映像信号電圧）を
ΔＶＳ とすると、液晶電圧の変動ΔＶＬＣは次式で表
わされる。
【０００６】
【数１】 上記電圧変化ΔＶLCは、ある画素に着目すると、その画
素に信号電圧が印加され、液晶セルにある電荷が充電さ
れたとしても、同一の表示信号線により映像信号が他の
走査信号線に接続された画素に転送されると、上述の数
１式に従ってその画素の信号電荷が変化することにな
る。ＴＮ型液晶は実効駆動電圧で、強誘電性液晶は閾値
電圧により、それぞれ透過状態が決定する。従って、上
記の様な画素の電荷の変動は、所望の液晶の透過状態を
得られないことになる。
素に信号電圧が印加され、液晶セルにある電荷が充電さ
れたとしても、同一の表示信号線により映像信号が他の
走査信号線に接続された画素に転送されると、上述の数
１式に従ってその画素の信号電荷が変化することにな
る。ＴＮ型液晶は実効駆動電圧で、強誘電性液晶は閾値
電圧により、それぞれ透過状態が決定する。従って、上
記の様な画素の電荷の変動は、所望の液晶の透過状態を
得られないことになる。
【０００７】上記ＴＮ液晶を用いた場合について更に説
明する。例えば、１フレーム毎にその信号電圧の極性を
変えて信号を印加する（液晶にＤＣ成分が印加されるの
を防止する）場合であるが、液晶自身は、ＡＣ電圧成分
に対応して動作するのである。従って、実効電圧Ｖrms
は、２フレーム分の時間をｔF，液晶に転送される信号
電圧をＶLC（ｔ）とすると、
明する。例えば、１フレーム毎にその信号電圧の極性を
変えて信号を印加する（液晶にＤＣ成分が印加されるの
を防止する）場合であるが、液晶自身は、ＡＣ電圧成分
に対応して動作するのである。従って、実効電圧Ｖrms
は、２フレーム分の時間をｔF，液晶に転送される信号
電圧をＶLC（ｔ）とすると、
【０００８】
【数２】 で表される。
【０００９】しかしながら、あるラインの画素映像信号
は、上述数１式により、ΔＶLC2だけ信号レベルが変化
し、その結果、上記数２式で示した実効電圧Ｖrmsが変
化し、もはや黒レベルを維持できなくなる。すなわち上
記数２式は、
は、上述数１式により、ΔＶLC2だけ信号レベルが変化
し、その結果、上記数２式で示した実効電圧Ｖrmsが変
化し、もはや黒レベルを維持できなくなる。すなわち上
記数２式は、
【００１０】
【数３】 のように変化してしまい、実効電圧が変化する。
【００１１】いずれにしても、その結果、本来のレベル
を表示していなければいけないあるラインの表示レベル
は、上記数１式に従う電圧変化により別の信号レベルま
で徐々に変化し、もはや、本来のレベルを維持できなく
なってしまう。
を表示していなければいけないあるラインの表示レベル
は、上記数１式に従う電圧変化により別の信号レベルま
で徐々に変化し、もはや、本来のレベルを維持できなく
なってしまう。
【００１２】また、このような電圧変化は、一般のテレ
ビ映像信号の様にその信号レベルがリニアに変化する場
合には更に複雑になる。しかも、変動する方向が、表示
信号が入力された画素の信号レベルに近づく方向である
ことから、画素間、或いは走査信号線間の映像ににじみ
が発生し、映像の境界が不明瞭になってくる。このにじ
みは、画面上では、縦縞のスミアとして現れ、画質を著
しく損ねる結果となる。
ビ映像信号の様にその信号レベルがリニアに変化する場
合には更に複雑になる。しかも、変動する方向が、表示
信号が入力された画素の信号レベルに近づく方向である
ことから、画素間、或いは走査信号線間の映像ににじみ
が発生し、映像の境界が不明瞭になってくる。このにじ
みは、画面上では、縦縞のスミアとして現れ、画質を著
しく損ねる結果となる。
【００１３】更に、画素サイズが小さくなり表示装置が
高精細になる程、その電圧変化が無視できなくなる。こ
れは画素サイズが小さくなることにより、表示信号線と
各画素電極間の寄生容量ＣＤＳが液晶容量ＣＬＣの減少
分ほど小さくならないために、液晶容量ＣＬＣが小さく
なった分、寄生容量ＣＤＳの影響が大きくなるためであ
る。
高精細になる程、その電圧変化が無視できなくなる。こ
れは画素サイズが小さくなることにより、表示信号線と
各画素電極間の寄生容量ＣＤＳが液晶容量ＣＬＣの減少
分ほど小さくならないために、液晶容量ＣＬＣが小さく
なった分、寄生容量ＣＤＳの影響が大きくなるためであ
る。
【００１４】上記の様な電圧変化ΔＶLCを０にするに
は、ＣDSを０にすることが先ず考えられるが、基本的に
図３に示した様な回路構成においては０にすることは不
可能である。次に、表示信号線の電圧変化そのものを小
さくすることが考えられるが、そのためには、全容量に
対する表示信号線の寄生容量ＣSの割合を小さくするこ
とが必要である。しかしながら、表示信号線の寄生容量
そのものは、配線の幅を狭くすることである程度小さく
なるものの、液晶側の容量ＣDS、ＣLCに比べるとはるか
に大きい。また、ＣDSも画素部の構成や大きさが決まれ
ばある程度決定されるので、この容量を大きくすること
も不可能である。
は、ＣDSを０にすることが先ず考えられるが、基本的に
図３に示した様な回路構成においては０にすることは不
可能である。次に、表示信号線の電圧変化そのものを小
さくすることが考えられるが、そのためには、全容量に
対する表示信号線の寄生容量ＣSの割合を小さくするこ
とが必要である。しかしながら、表示信号線の寄生容量
そのものは、配線の幅を狭くすることである程度小さく
なるものの、液晶側の容量ＣDS、ＣLCに比べるとはるか
に大きい。また、ＣDSも画素部の構成や大きさが決まれ
ばある程度決定されるので、この容量を大きくすること
も不可能である。
【００１５】そこでさらに、液晶容量ＣＬＣを大きくす
る方向が考えられる。このために、現存のＴＮ型液晶セ
ル構成に見られる様に液晶容量ＣＬＣと並列にＣＬＣに
比べ容量の大きな補助容量を形成することが考えられ
る。しかしながら、上記したように、液晶容量ＣＬＣと
寄生容量ＣＳ の差が大き過ぎるために、その影響を無
くすためには、同程度或いはそれ以上の補助容量を付加
する必要があり、画素部への表示信号転送の負荷が増大
することになる。画素数が増加し、１走査信号線当たり
にかけられる時間が短くなると、いたずらに負荷容量を
大きく形成することはできなくなる。
る方向が考えられる。このために、現存のＴＮ型液晶セ
ル構成に見られる様に液晶容量ＣＬＣと並列にＣＬＣに
比べ容量の大きな補助容量を形成することが考えられ
る。しかしながら、上記したように、液晶容量ＣＬＣと
寄生容量ＣＳ の差が大き過ぎるために、その影響を無
くすためには、同程度或いはそれ以上の補助容量を付加
する必要があり、画素部への表示信号転送の負荷が増大
することになる。画素数が増加し、１走査信号線当たり
にかけられる時間が短くなると、いたずらに負荷容量を
大きく形成することはできなくなる。
【００１６】即ち、今後、急速に普及すると考えられる
ハイビジョン用ディスプレイの様に、高精細且つ高速の
駆動が要求されるものについて、前記電圧変化ΔＶＬＣ
の問題がますます顕著に現れてくるものと考えられる。
ハイビジョン用ディスプレイの様に、高精細且つ高速の
駆動が要求されるものについて、前記電圧変化ΔＶＬＣ
の問題がますます顕著に現れてくるものと考えられる。
【００１７】更に言えば、表示部の画素数を、垂直走査
線４５０本×水平走査線（表示信号線）６００本とした
場合、この水平画素数を持った表示パネルをＮＴＳＣ信
号で走査した場合、１水平画素（実際には各表示信号線
に寄生する寄生容量）への充電にかけられる時間は、約
９０［ｎｓｅｃ．］しかない。この時間内に映像入力信
号電荷を表示信号線寄生容量に蓄積する必要がある。蓄
積すべき信号電荷は、パネルとしての表示性能、とりわ
け、階調数をどの程度要求されるかによって決まってく
る。すなわち、表示すべき階調数の１階調分に相当する
信号電圧以上の信号電圧の転送とりこぼしがあると、そ
のパネルの階調特性はもはや維持できなくなる。今後液
晶表示パネルの分野においても、ますます高階調性が要
求されてくるものと思われる。液晶の駆動電圧振幅自体
は、大きく変化しないと思われるので、その場合、１階
調を識別するための信号電圧は、ますます小さくなる。
例えば、液晶の駆動電圧振幅を±５［Ｖ］とした場合、
その液晶の電圧−透過率曲線の変化を考慮した場合、表
示階調数を６４階調程度実現するためには、２０〜３０
［ｍＶ］前後の信号電圧の差を読み取らなければならな
い。
線４５０本×水平走査線（表示信号線）６００本とした
場合、この水平画素数を持った表示パネルをＮＴＳＣ信
号で走査した場合、１水平画素（実際には各表示信号線
に寄生する寄生容量）への充電にかけられる時間は、約
９０［ｎｓｅｃ．］しかない。この時間内に映像入力信
号電荷を表示信号線寄生容量に蓄積する必要がある。蓄
積すべき信号電荷は、パネルとしての表示性能、とりわ
け、階調数をどの程度要求されるかによって決まってく
る。すなわち、表示すべき階調数の１階調分に相当する
信号電圧以上の信号電圧の転送とりこぼしがあると、そ
のパネルの階調特性はもはや維持できなくなる。今後液
晶表示パネルの分野においても、ますます高階調性が要
求されてくるものと思われる。液晶の駆動電圧振幅自体
は、大きく変化しないと思われるので、その場合、１階
調を識別するための信号電圧は、ますます小さくなる。
例えば、液晶の駆動電圧振幅を±５［Ｖ］とした場合、
その液晶の電圧−透過率曲線の変化を考慮した場合、表
示階調数を６４階調程度実現するためには、２０〜３０
［ｍＶ］前後の信号電圧の差を読み取らなければならな
い。
【００１８】例えば、スイッチングするトランジスタを
全てＰ型ＭＯＳのみで構成した場合について考える。入
力される信号の振幅は、３〜１３［Ｖ］である。この場
合、液晶セルの対向電極の電位は、ほぼ８［Ｖ］に設定
した。信号を転送するスイッチングトランジスタを駆動
するゲートパルスの駆動振幅は、０〜１５［Ｖ］とし
た。
全てＰ型ＭＯＳのみで構成した場合について考える。入
力される信号の振幅は、３〜１３［Ｖ］である。この場
合、液晶セルの対向電極の電位は、ほぼ８［Ｖ］に設定
した。信号を転送するスイッチングトランジスタを駆動
するゲートパルスの駆動振幅は、０〜１５［Ｖ］とし
た。
【００１９】ここで、表示信号線寄生容量のリセット電
圧を、３［Ｖ］、及び８［Ｖ］に設定したところ、図４
に示したように、特に、入力信号が小さい場合、リセッ
ト電圧によって表示信号線寄生容量への充電率に差が生
じた。これは先述したように、リセット電圧の違いによ
り、表示信号線寄生容量側が、トランジスタのドレイン
として作用するか、ソースとして作用するかによると考
えられる。
圧を、３［Ｖ］、及び８［Ｖ］に設定したところ、図４
に示したように、特に、入力信号が小さい場合、リセッ
ト電圧によって表示信号線寄生容量への充電率に差が生
じた。これは先述したように、リセット電圧の違いによ
り、表示信号線寄生容量側が、トランジスタのドレイン
として作用するか、ソースとして作用するかによると考
えられる。
【００２０】以上の検討の結果、本発明者等は、高画
質、高階調の液晶表示パネルを実現するための手段とし
て、本発明を得るに至ったのである。
質、高階調の液晶表示パネルを実現するための手段とし
て、本発明を得るに至ったのである。
【００２１】また、本発明の構成において、表示信号線
のリセット電位を最適化することで、映像入力信号の画
素容量への転送能力を、トランジスタを著しく大きくす
るなどの特別な工夫をすることなく向上させることがで
き、表示階調性能を向上させることができる。
のリセット電位を最適化することで、映像入力信号の画
素容量への転送能力を、トランジスタを著しく大きくす
るなどの特別な工夫をすることなく向上させることがで
き、表示階調性能を向上させることができる。
【００２２】
【課題を解決するための手段】本発明は、複数の行及び
複数の列に沿って配置した画素毎にスイッチング素子と
して第１薄膜トランジスタと第２薄膜トランジスタとを
直列に接続して備え、該第２薄膜トランジスタに接続さ
れた画素電極、該第１薄膜トランジスタを行毎に共通に
接続した走査信号線、及び、列毎に共通に接続した表示
信号線を有するアクティブマトリクス型液晶表示素子
と、映像信号線と、上記走査信号線に走査信号を印加す
る垂直シフトレジスタと、上記各列に対応する出力線を
備えた水平シフトレジスタと、を有し、各表示信号線が
上記映像信号線と第３薄膜トランジスタを介して接続さ
れ、各第３薄膜トランジスタのゲート電極が上記水平シ
フトレジスタの各出力線及び対応する列の各画素の第２
薄膜トランジスタのゲート電極に接続され、各表示信号
線がリセットトランジスタを介してリセット信号線に接
続され、該リセットトランジスタのゲート電極が、対応
する列の次に映像信号がサンプリングされる列の出力線
に接続され、さらに、１水平走査期間の走査期間におい
て、該当する行の第１薄膜トランジスタを全てオンし、
水平シフトレジスタより各出力線に順次サンプリング信
号を出力して各列の第３薄膜トランジスタ及び第２薄膜
トランジスタを順次オンし、該第３薄膜トランジスタを
介して上記映像信号線より映像信号をサンプリングし、
各表示信号線、第１薄膜トランジスタ、第２薄膜トラン
ジスタを介して各画素電極に該映像信号を転送すると同
時に、各第３トランジスタのオンに同期して、先行して
映像信号をサンプリングした列のリセットトランジスタ
をオンし、該リセットトランジスタを介してリセット信
号線より当該列の表示信号線にリセット信号を入力し
て、表示信号線の電位を一定値にリセットする手段と、
を有することを特徴とするアクティブマトリクス型液晶
表示装置である。
複数の列に沿って配置した画素毎にスイッチング素子と
して第１薄膜トランジスタと第２薄膜トランジスタとを
直列に接続して備え、該第２薄膜トランジスタに接続さ
れた画素電極、該第１薄膜トランジスタを行毎に共通に
接続した走査信号線、及び、列毎に共通に接続した表示
信号線を有するアクティブマトリクス型液晶表示素子
と、映像信号線と、上記走査信号線に走査信号を印加す
る垂直シフトレジスタと、上記各列に対応する出力線を
備えた水平シフトレジスタと、を有し、各表示信号線が
上記映像信号線と第３薄膜トランジスタを介して接続さ
れ、各第３薄膜トランジスタのゲート電極が上記水平シ
フトレジスタの各出力線及び対応する列の各画素の第２
薄膜トランジスタのゲート電極に接続され、各表示信号
線がリセットトランジスタを介してリセット信号線に接
続され、該リセットトランジスタのゲート電極が、対応
する列の次に映像信号がサンプリングされる列の出力線
に接続され、さらに、１水平走査期間の走査期間におい
て、該当する行の第１薄膜トランジスタを全てオンし、
水平シフトレジスタより各出力線に順次サンプリング信
号を出力して各列の第３薄膜トランジスタ及び第２薄膜
トランジスタを順次オンし、該第３薄膜トランジスタを
介して上記映像信号線より映像信号をサンプリングし、
各表示信号線、第１薄膜トランジスタ、第２薄膜トラン
ジスタを介して各画素電極に該映像信号を転送すると同
時に、各第３トランジスタのオンに同期して、先行して
映像信号をサンプリングした列のリセットトランジスタ
をオンし、該リセットトランジスタを介してリセット信
号線より当該列の表示信号線にリセット信号を入力し
て、表示信号線の電位を一定値にリセットする手段と、
を有することを特徴とするアクティブマトリクス型液晶
表示装置である。
【００２３】
【作用】本発明の構成によると、シフトレジスタとリセ
ット手段とを利用して表示信号線を可能な限り一定電位
に保持（リセット）することにより、上記した電圧変化
による変動を抑える、或いは影響の程度を一定にするこ
とで目立たなくすることができる。
ット手段とを利用して表示信号線を可能な限り一定電位
に保持（リセット）することにより、上記した電圧変化
による変動を抑える、或いは影響の程度を一定にするこ
とで目立たなくすることができる。
【００２４】
【実施例】図１に本発明の液晶表示装置の基本構成を備
えた参考例の回路図を示す。図中１は走査信号線、２は
表示信号線、３は第２ＴＦＴ制御信号線、４は第１ＴＦ
Ｔ、５は第２ＴＦＴ、７は液晶、９は映像信号線、１０
は表示信号線ＳＷである第３ＴＦＴ、１１は垂直シフト
レジスタ、１２は水平シフトレジスタ、１３はリセット
信号線、１４はリセットトランジスタ制御信号線、１５
はリセットトランジスタである。
えた参考例の回路図を示す。図中１は走査信号線、２は
表示信号線、３は第２ＴＦＴ制御信号線、４は第１ＴＦ
Ｔ、５は第２ＴＦＴ、７は液晶、９は映像信号線、１０
は表示信号線ＳＷである第３ＴＦＴ、１１は垂直シフト
レジスタ、１２は水平シフトレジスタ、１３はリセット
信号線、１４はリセットトランジスタ制御信号線、１５
はリセットトランジスタである。
【００２５】本参考例において、表示信号線２の電位制
御手段として具体的にはリセットトランジスタ１５を介
してリセット信号線１３に接続し、リセットトランジス
タ制御信号線１４によりリセットトランジスタ１５のゲ
ートをオンして表示信号線２の電位を一定に保持するこ
とができる。
御手段として具体的にはリセットトランジスタ１５を介
してリセット信号線１３に接続し、リセットトランジス
タ制御信号線１４によりリセットトランジスタ１５のゲ
ートをオンして表示信号線２の電位を一定に保持するこ
とができる。
【００２６】図２に本発明の液晶表示装置の回路を示
す。本発明は、リセットトランジスタ１５がドレインを
表示信号線２に、ゲートを隣接画素の第２ＴＦＴ制御信
号線３’に接続し、ソースを共通にリセット信号線１３
に接続した装置である。従って、第２ＴＦＴ制御信号線
３’に水平シフトレジスタ１２からゲートオンの信号が
入力されると、第３ＴＦＴ１０’がオンして映像信号が
表示信号線２’に印加されると同時に、リセットトラン
ジスタ１５のゲートがオンし、リセット信号が表示信号
線２に入力され、リセットされる。その結果、リセット
期間が次の表示信号線２’への映像信号の入力期間に行
なわれることになり、特にリセット期間を必要とせず、
周波数を減らすことなくリセットを行なうことができ
る。
す。本発明は、リセットトランジスタ１５がドレインを
表示信号線２に、ゲートを隣接画素の第２ＴＦＴ制御信
号線３’に接続し、ソースを共通にリセット信号線１３
に接続した装置である。従って、第２ＴＦＴ制御信号線
３’に水平シフトレジスタ１２からゲートオンの信号が
入力されると、第３ＴＦＴ１０’がオンして映像信号が
表示信号線２’に印加されると同時に、リセットトラン
ジスタ１５のゲートがオンし、リセット信号が表示信号
線２に入力され、リセットされる。その結果、リセット
期間が次の表示信号線２’への映像信号の入力期間に行
なわれることになり、特にリセット期間を必要とせず、
周波数を減らすことなくリセットを行なうことができ
る。
【００２７】リセット電圧を８［Ｖ］として実際にアク
ティブマトリクス液晶表示素子を駆動したところ、縦方
向の画像のスミアは全く観察されなかった。ちなみに、
この時の液晶素子の駆動条件は、駆動電圧３〜１３
［Ｖ］、液晶セルの対向電極電位を８［Ｖ］、１フレー
ム毎に信号電圧の極性を反転させるフレーム反転駆動方
法をとった。また、映像入力信号は、上記数３式に基づ
き、あらかじめ補正をかけて入力している。 （実施例２）実施例１と同様に、画素数４６０×６００
（Ｒ＋Ｇ＋Ｂ）の液晶パネルを作成し、ＮＴＳＣ映像信
号を用いて映像表示を行った。
ティブマトリクス液晶表示素子を駆動したところ、縦方
向の画像のスミアは全く観察されなかった。ちなみに、
この時の液晶素子の駆動条件は、駆動電圧３〜１３
［Ｖ］、液晶セルの対向電極電位を８［Ｖ］、１フレー
ム毎に信号電圧の極性を反転させるフレーム反転駆動方
法をとった。また、映像入力信号は、上記数３式に基づ
き、あらかじめ補正をかけて入力している。 （実施例２）実施例１と同様に、画素数４６０×６００
（Ｒ＋Ｇ＋Ｂ）の液晶パネルを作成し、ＮＴＳＣ映像信
号を用いて映像表示を行った。
【００２８】リセット電圧を６［Ｖ］として実際にアク
ティブマトリクス液晶表示素子を駆動したところ、縦方
向の画像のスミアは全く観察されなかった。ちなみに、
この時の液晶素子の駆動条件は、駆動電圧±８〜
［Ｖ］、液晶セルの対向電極電位を０［Ｖ］、１フレー
ム及び１水平走査期間毎に信号電圧の極性を反転させる
フレーム＆１Ｈ反転駆動方法をとった。また、映像入力
信号は、上記数３式に基づく補正は特にかけていなかっ
たが、駆動電圧の振幅が大きくなる他は実施例１と大き
な差は認められなかった。
ティブマトリクス液晶表示素子を駆動したところ、縦方
向の画像のスミアは全く観察されなかった。ちなみに、
この時の液晶素子の駆動条件は、駆動電圧±８〜
［Ｖ］、液晶セルの対向電極電位を０［Ｖ］、１フレー
ム及び１水平走査期間毎に信号電圧の極性を反転させる
フレーム＆１Ｈ反転駆動方法をとった。また、映像入力
信号は、上記数３式に基づく補正は特にかけていなかっ
たが、駆動電圧の振幅が大きくなる他は実施例１と大き
な差は認められなかった。
【００２９】また、特に液晶材料として、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
【００３０】そこで、本実施例において、リセット電圧
を６［Ｖ］とした理由は、映像入力信号に上記数３式に
基づいた補正をかけていないため、どうしてもＤＣ成分
を除去することができないため、そのＤＣ成分をキャン
セルするために実際に液晶セルにかかる実効電圧を計算
し、ＤＣ成分を極小にする電圧として設定した。 （実施例４）本発明第４の実施例を示す。本実施例にお
いて、映像信号を各表示信号線寄生容量及び画素容量に
転送するトランジスタのサイズは、Ｗ／Ｌ＝５０／２
［μｍ］（Ｗ；ゲート幅、Ｌ；ゲート長）、チャネルタ
イプはＰ型ＭＯＳとした。。
を６［Ｖ］とした理由は、映像入力信号に上記数３式に
基づいた補正をかけていないため、どうしてもＤＣ成分
を除去することができないため、そのＤＣ成分をキャン
セルするために実際に液晶セルにかかる実効電圧を計算
し、ＤＣ成分を極小にする電圧として設定した。 （実施例４）本発明第４の実施例を示す。本実施例にお
いて、映像信号を各表示信号線寄生容量及び画素容量に
転送するトランジスタのサイズは、Ｗ／Ｌ＝５０／２
［μｍ］（Ｗ；ゲート幅、Ｌ；ゲート長）、チャネルタ
イプはＰ型ＭＯＳとした。。
【００３１】本実施例では、トランジスタを形成する活
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。
【００３２】入力するビデオ信号振幅は３〜１３
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
【００３３】また、表示信号線のリセット電圧は３
［Ｖ］に設定した。
［Ｖ］に設定した。
【００３４】また、液晶の表示は、ノーマリーホワイト
（入力信号がないスタンバイ状態で白表示）表示とし
た。
（入力信号がないスタンバイ状態で白表示）表示とし
た。
【００３５】本実施例において作成した液晶表示パネル
においては、縦縞のスミアは全く観察されなかった。
においては、縦縞のスミアは全く観察されなかった。
【００３６】また、この結果、特に、映像入力信号が低
い場合、すなわち、表示としては、黒表示に近いところ
での階調性が向上し、入力ビデオ信号全体として、６０
階調の液晶表示パネルが実現できた。
い場合、すなわち、表示としては、黒表示に近いところ
での階調性が向上し、入力ビデオ信号全体として、６０
階調の液晶表示パネルが実現できた。
【００３７】これは、入力ビデオ信号が低い場合におい
て、表示信号線寄生容量への充電が充分に行われたため
と考えられる。
て、表示信号線寄生容量への充電が充分に行われたため
と考えられる。
【００３８】また、特に液晶材料として、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
【００３９】本実施例による液晶表示パネルにおいて
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルを実現することができた。
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルを実現することができた。
【００４０】これは、対向電極の中心電圧に対して、特
に、負側の（入力信号の低いレベル）の映像入力信号の
転送能力が向上し、正負の信号のバランスがよりとれる
ようになったためであると考えられる。
に、負側の（入力信号の低いレベル）の映像入力信号の
転送能力が向上し、正負の信号のバランスがよりとれる
ようになったためであると考えられる。
【００４１】
【発明の効果】以上説明したように、本発明の液晶表示
装置では、表示信号線の電位変動による影響が極力抑え
られているために、縦縞のスミアが解決或いは抑制さ
れ、良好な表示を行なうことができる。
装置では、表示信号線の電位変動による影響が極力抑え
られているために、縦縞のスミアが解決或いは抑制さ
れ、良好な表示を行なうことができる。
【図１】本発明の参考例の回路図である。
【図２】本発明の液晶表示装置の回路図である。
【図３】従来の液晶表示装置の回路図である。
【図４】本発明に係る、リセット電圧と表示信号線寄生
容量の充電率との関係を示す図である。
容量の充電率との関係を示す図である。
１ 走査信号線 ２、２’ 表示信号線 ３、３’ 第２ＴＦＴ制御信号線 ４、４’ 第１ＴＦＴ ５、５’ 第２ＴＦＴ ７ 液晶 ９ 映像信号線 １０、１０’ 第３ＴＦＴ １１ 垂直シフトレジスタ １２ 水平シフトレジスタ １３ リセット信号線 １４ リセットトランジスタ制御信号線 １５、１５’ リセットトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G02F 1/1368 G09G 3/36
Claims (1)
- 【請求項１】 複数の行及び複数の列に沿って配置した
画素毎にスイッチング素子として第１薄膜トランジスタ
と第２薄膜トランジスタとを直列に接続して備え、該第
２薄膜に接続された画素電極、該第１薄膜トランジスタ
を行毎に共通に接続した走査信号線、及び、列毎に共通
に接続した表示信号線を有するアクティブマトリクス型
液晶表示素子と、 映像信号線と、 上記走査信号線に走査信号を印加する垂直シフトレジス
タと、 上記各列に対応する出力線を備えた水平シフトレジスタ
と、を有し、 各表示信号線が上記映像信号線と第３薄膜トランジスタ
を介して接続され、各第３薄膜トランジスタのゲート電
極が上記水平シフトレジスタの各出力線及び対応する列
の各画素の第２薄膜トランジスタのゲート電極に接続さ
れ、 各表示信号線がリセットトランジスタを介してリセット
信号線に接続され、該リセットトランジスタのゲート電
極が、対応する列の次に映像信号がサンプリングされる
列の出力線に接続され、さらに、 １水平走査期間の走査期間において、該当する行の第１
薄膜トランジスタを全てオンし、水平シフトレジスタよ
り各出力線に順次サンプリング信号を出力して各列の第
３薄膜トランジスタ及び第２薄膜トランジスタを順次オ
ンし、該第３薄膜トランジスタを介して上記映像信号線
より映像信号をサンプリングし、各表示信号線、第１薄
膜トランジスタ、第２薄膜トランジスタを介して各画素
電極に該映像信号を転送すると同時に、各第３薄膜トラ
ンジスタのオンに同期して、先行して映像信号をサンプ
リングした列のリセットトランジスタをオンし、該リセ
ットトランジスタを介してリセット信号線より当該列の
表示信号線にリセット信号を入力して、表示信号線の電
位を一定値にリセットする手段と、 を有すること を特徴とするアクティブマトリクス型液晶
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36101092A JP3243583B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36101092A JP3243583B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202077A JPH06202077A (ja) | 1994-07-22 |
| JP3243583B2 true JP3243583B2 (ja) | 2002-01-07 |
Family
ID=18471812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36101092A Expired - Fee Related JP3243583B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243583B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3947249B2 (ja) * | 1996-07-10 | 2007-07-18 | 株式会社日立製作所 | 画像表示素子、画像表示装置およびその駆動方法 |
| US6310594B1 (en) | 1998-11-04 | 2001-10-30 | International Business Machines Corporation | Driving method and circuit for pixel multiplexing circuits |
| CN102648490B (zh) | 2009-11-30 | 2016-08-17 | 株式会社半导体能源研究所 | 液晶显示设备、用于驱动该液晶显示设备的方法、以及包括该液晶显示设备的电子设备 |
| KR102082794B1 (ko) | 2012-06-29 | 2020-02-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치의 구동 방법, 및 표시 장치 |
-
1992
- 1992-12-29 JP JP36101092A patent/JP3243583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06202077A (ja) | 1994-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
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