JP3090239B2 - 液晶素子の駆動方法および装置 - Google Patents
液晶素子の駆動方法および装置Info
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Description
プロジェクションテレビ、ビデオレコーダー等の映像情
報処理装置等に用いられる液晶素子の駆動方法および装
置に関する。
素子を画素スイッチとして用いたアクティブマトリクス
液晶表示素子は、主としてツイストネマチック(TN)
液晶を採用して広く応用されている。そして、フラット
パネルディスプレイとして、あるいは、プロジェクショ
ンテレビとして商品化されてきた。薄膜トランジスタ
(TFT)やダイオード素子、および、MIM(メタル
・インシュレータ・メタル)素子などに代表される上記
アクティブマトリクス素子は、そのスイッチング特性に
より、比較的応答の遅い上記TN液晶に対し実質ライン
選択周期より長い間電圧印加状態を保持することにより
液晶の光学スイッチ応答を助け、また、上記TN液晶な
どのようにメモリ性(自己保持性)がない液晶に対し
て、上記電圧印加状態保持により1フレーム間の実質的
メモリ状態をもたらすものである。あるいは、各ライン
間、画素間に対して原理的にはクロストークを与えず、
良好な表示特性を与える特徴がある。
答速度の速い強誘電液晶(FLC)もその開発が進み、
これを用いた表示パネルやライトバルブなども発表され
ている。ここで、FLCを前記アクティブマトリクス素
子により駆動することにより更に良好な表示素子を得る
可能性がある。FLCと前記TFTを組み合わせた例と
しては、U.S.P.4,840,462や“Proc
eeding ofthe SID,vol.30,1
989「Ferroelectlic Liquid−
Crystal Video Display」”など
に示されているものがある。
リクス液晶素子の回路を示す。
極(電位をVCOMとする)と各画素電極の間に液晶材料
を封入した液晶セル701と画素TFT702とからな
る画素部、映像信号配線部(以下、信号配線という)7
03、ラインバッファ704、シフトパルススイッチ7
08、水平シフトレジスタ705、ゲート信号配線(以
下、ゲート配線という)711および、垂直シフトレジ
スタ706から構成されており、記録信号は、信号入力
端707から、タイミングをずらして順次各画素あるい
は、各ラインに転送されていく。
液晶表示素子の駆動パルスタイミングを示す。図では、
線順次駆動方法について示してある。液晶に記録される
べき映像信号SVIは、その映像信号の周波数に同期した
出力を出す水平シフトレジスタ705によって駆動する
シフトパルススイッチ708を介して、バッファ704
に1ライン分が記録される。あるn行目のラインの全画
素の映像信号がラインバッファ704に記録された後、
信号φTによってオンされた、ラインバッファ704の
出力スイッチ710と、垂直シフトレジスタ706から
の信号S2によってオンされた画素スイッチ702とを
通してそのラインの各液晶セル701に画素映像信号V
PENが記録される。各液晶セルへの信号転送は、一般に
は、水平走査期間中のブランキング期間中に、あるライ
ンに対して一括になされる。上述のタイミングにより、
各ラインに、順次画素映像信号VPEN ,VPEN+1…が記
録されていく。
セルを構成する液晶分子が動くことで、別にクロスポラ
ライザの関係で設けた偏向板の方向により、液晶セルの
透過率が変化する。この様子を図3に示す。
用いる液晶によって、その内容が異なることが知られて
いる。例えば、TN液晶を用いた場合は、その値は、実
効電圧値(Vrms)として定義される。この値の定性的
な説明は、図4(a)で示される。すなわち、液晶にD
C信号が長時間印加され続けるのを防止するため、1フ
レーム毎にその信号電圧の極性を変えて信号が印加され
るが、液晶自身は、図中の斜線部分で示したAC電圧成
分に対応して動作するのである。したがって、実効電圧
Vrmsは、2フレーム分の時間をtF、液晶に転送される
信号電圧をVLC(t)とすると、数1式で表わされる。
ある。例えば、FLCとして、双安定状態を持つもの
(このような液晶の具体例は、カイラルスメチック液晶
であり、カイラルスメチックC相(SmC*)またはH
相(SmH*)、更にSmI*、SmF*、SmG*等
のカイラルスメチック液晶が適している)を用いた場
合、図4(b)のような駆動波形となる。すなわち、信
号電圧VLC(t)としては、信号を書き込む前に、双安
定状態の内の一方の状態に一度リセットし(VR)、そ
の後、書き込み電圧信号(VW)を印加するものが用い
られる。図3の透過率に寄与する信号電圧V SIGは、や
はり斜線で示されている。TN液晶とは異なり、書き込
み電圧のDC成分がそのまま信号電圧V SIGとなる。
セルに蓄積された信号電圧は、上述のタイミングで信号
を転送するとすると、大きくは次の2つの理由により、
信号電圧が変動してしまうことが知られている。
動するための、ゲート配線711の電圧変化による液晶
電圧のふられが挙げられる。液晶セルの容量をCLC、画
素TFT702のゲート・ドレイン間容量をCGD、ゲー
ト配線711の電圧変化分(画素TFTをON−OFF
するためのゲート電圧の振幅)をΔVGとすると、液晶
電圧のふられΔVLC1は、数2式で表わされる。
を転送する信号配線703の電圧変化による液晶電圧の
ふられが挙げられる。液晶セルの容量をCLC、各画素電
極と信号配線との間の寄生容量をCDS、信号配線703
の電圧変化(各ライン或いは、各画素の映像信号電圧)
をΔVSとすると、液晶電圧のふられΔVLC2は数3式で
表わされる。
圧の変化ΔVLC1を図5に、第2の信号配線の電圧変化
による液晶電圧の変化ΔVLC2を図6および図7に、そ
れぞれ示す。
る電圧変化ΔVLC1は、液晶セルに印加される電圧を常
に負側に変化させる。この結果、電圧変化ΔVLC1は、
液晶セルに、常に直流電圧成分が印加されたのと同じ状
態を生じさせ、特に、液晶材料としてTN型液晶を用い
る場合には、この直流電圧成分による液晶分子の焼き付
きの原因になる。また、上記数2式において、容量CGD
がプロセスの不安定性などによりばらついたとすると、
その電圧ふられ量ΔVLC1そのものがばらつくことにな
る。液晶表示素子によりある階調表示をしようとした場
合、そのばらつき量が、1階調表示するために必要な電
圧範囲(振幅3Vで64階調出そうとすると、1階調当
たり約47mV)を超えるようなことがあると、もはや
その階調性は崩れてしまう。
流電圧成分の除去に対しては、幾つかの提案がなされて
いる。例えば、一般に良く行われている方法として、T
N型液晶を用いる場合、その液晶容量と並列に補助容量
を設け、見掛け上セル容量を大きくすることで、数2式
の分母を大きくし、振られを小さくする方法である。ま
た、他には、1つの画素に複数のTFTを設け、それぞ
れのTFTの配置を工夫することで振られを見えにくく
する提案もなされている。また、ふられ量のばらつきに
関しては、画素TFTの構造を、従来良く用いられてい
るアモルファスシリコンを用いた逆スタガー型TFTか
ら、多結晶シリコンを用いたプレーナ型TFTを用い、
TFTのソース・ドレイン形成工程に、ICプロセスで
用いられているイオン注入工程を導入することで、素子
間の寄生容量のばらつきを抑える試みもなされている。
によれば、ある画素に着目すると、その画素に信号電圧
が印加され、液晶セルにある電荷が充電されたとして
も、同一信号配線により信号が他の画素に転送される
と、上述の数3式にしたがってその画素の信号電荷が変
化することになる。上述のような回路構成では、信号を
転送する信号配線703に寄生容量Csが存在し、現実
には、この寄生容量は、画素部の液晶容量の数百倍から
数千倍にもなる。このような系においては、バッファ部
から液晶セルに信号電圧を転送する場合、この寄生容量
に蓄積した信号電圧は殆ど減衰せずに、信号配線部の電
圧はそのとき転送されてきた信号電圧に常に固定される
と考えてよい。次に他の画素へ転送するために、新たに
信号電圧が転送されてくると、同様の理由により、信号
配線部の電圧が変化する。このような電圧変化がどのよ
うな場合に問題になるかを更に詳細に検討する。
ある水平ラインだけ黒表示(信号レベルの絶対値は、最
小値)で、他のラインは白表示(信号レベルの絶対値は
最大値)とする。この場合、黒表示をしていなければい
けない、あるラインの信号レベルは、他のラインへの信
号転送の際、上記数3式にしたがって、常に、信号レベ
ルが振られることになる。その様子を図6および図7に
示す。図6は、第2の理由による電圧変化ΔVLC2がF
LCの場合において問題となることを示し、図7はTN
型液晶の場合において問題となることを示す。
ン目だけが黒表示で、残りはすべて白表示の場合を示し
ている。図7から明らかなように、nライン目の画素映
像信号VLCnは上述数3式により、ΔVLC2だけ信号レベ
ルが変化し、その結果、上記数1式で示した実効電圧V
rmsが変化し、もはや黒レベルを維持できなくなる。す
なわち上記数1式は、下記数4式のように変化してしま
い、実効電圧Vrmsが変化する。
ン)のある画素に書き込まれた電圧VLCnが、その後の
別のラインのゲート信号S2n+1 ,S2n+2 ,S2
n+3…による画素映像信号の書込みにより変化する様子
を示している。その結果、本来のレベルを表示していな
ければいけないあるラインの表示レベルは、上記数3式
に従う電圧変化ΔVLC2により別の信号レベルまで徐々
に変化し、もはや、本来のレベルを維持できなくなって
しまう。
になる。例えば、信号配線703材料としてAl(アル
ミニウム)を用い、配線幅を3μm、配線厚を0.5μ
m、画素電極サイズを30μm×30μm、150μm
×150μm液晶セルのギャップを6μm、液晶の誘電
率を5.0、信号配線とゲート配線の層間絶縁膜の誘電
率を3.9、その膜厚を0.5μm、信号配線と画素電
極との間の距離を3μm、液晶の駆動電圧を最大±5.
0[V]とする。このような系に対して、寄生容量CDS
および液晶セルの容量CLCを計算し、上記数3式に代入
すると、画素サイズ150μm×150μmにおいて
は、数5式で示される値だけ画素電圧が変化する。
数4式にしたがって実効電圧Vrmsが変化し、また、F
LCのようにDC電圧駆動の場合、この電圧変化がその
まま液晶の信号電圧の変化につながる。
信号の様にその信号レベルがリニアに変化する場合は更
に複雑である。しかしながら、いずれにしても、他の画
素に信号が転送され、その信号レベルが注目する画素の
信号レベルと異なれば、上記数3式にしたがってその画
素の信号レベルは変化する。そして、その変化は他の画
素の信号レベルに近づく方向に作用することから、その
結果、画素間、或いはライン間の映像ににじみが生じ、
映像の境界が不明瞭になってくる。このにじみは、画面
上では、縦縞のスミアとして現れ、画質を著しく損ねる
結果となる。
いては、上述の白黒表示において、数6式で示される結
果が得られ、画素サイズが小さくなり表示素子が高精細
になるにつれて、第2の理由による電圧変化ΔVLC2が
無視できなくなるほど大きくなることがわかる。
各画素電極間の寄生容量CDSは、液晶容量CLCの減少分
ほど小さくならないため、液晶容量CLCが小さくなった
分、CDSの影響が見えやすくなるためである。
ロにするには、CDSをゼロにすることがまず考えられる
が、基本的に上述の回路構成をとる限り、どんなに微細
に構成しても絶対にゼロにはならない。次に考えられる
ことは、信号線の電圧変化そのものを小さくすることで
ある。このためには、全容量に対する信号線の寄生容量
Csの割合を小さくすることである。しかしながら、信
号線の寄生容量そのものは、配線の幅を狭くすることで
ある程度小さくなるが、それでも、液晶側の容量
(CDS、CLC)に比べればまだはるかに大きいはずであ
る(やはり、数百倍から数千倍になるだろう)。また、
CDSも、画素部の構成や大きさが決まればある程度決定
されるので、この容量を大きくすることも不可能であ
る。
方向が考えられる。このために、現状のTN型液晶セル
構成に見られる様に、液晶容量CLCと並列にCLCに比べ
容量の大きな補助容量を形成することが考えられる。し
かしながら、数百倍から数千倍のCSの影響を見えなく
するためには、その容量と同程度かそれ以上の補助容量
を付加する必要があり、そのような大きな補助容量を付
けることは、とりもなおさず、画素部への信号転送の負
荷が増大することになる。しかし、画素数が多くなっ
て、1ライン当たりにかけられる時間が短くなると、い
たずらに負荷容量を大きく形成することはできない。
れるハイビジョン用ディスプレイの様に、高精細かつ高
速の駆動が要求されるものについて、前記第2の理由に
よる電圧変化ΔVLC2の問題がますます顕著に現れてく
るものと考えられる。
いる場合を例にとって説明する。この場合、2つの光学
的安定状態の内どちらか一方が黒、もう一方が白となる
ように、例えば液晶の光軸と偏向板の光軸とを合わせて
構成する。そして、表示素子が白となる電圧を光学情報
記録信号、表示素子が黒となる電圧をリセット信号と呼
ぶ。双安定状態を有するFLCを駆動する場合は、各画
素において、記録信号アクセスの前に、必ず黒(リセッ
ト)信号を入力して、前アクセス時の記録をリセットす
る必要がある。
部の液晶容量の数百倍から数千倍にもなり、容量的に
は、バッファ704の容量と同程度かそれ以上となって
しまう。それ故、信号入力端707から入力された信号
電圧(光学情報記録信号、リセット信号)は、バッファ
部容量と配線部寄生容量の2つを充放電しながら転送さ
れることになり、配線部の抵抗とあいまって、素子の信
号転送能力を低下させる。しかも、表示素子が大型化、
高精細化してくるにつれて、これらは顕著になってく
る。
問題点が生じていた。
は信号電圧によって変化するが、液晶の共通電極の電位
に対して必ず正であり、液晶セルに常に直流電圧成分が
印加された状態と同じである。特に液晶材料としてTN
型液晶を用いる場合にはこの直流成分は液晶分子の焼き
付きの原因となる。
つかの提案がなされている。例えば、一般によく行なわ
れている方法として、前述の図4(a)に示したよう
な、信号電圧を印加する1フレーム反転駆動法がある。
N回目の信号電圧は共通電極の電位に対して正の方向に
なるように印加し、(N+1)回目の信号電圧は逆に負
の方向になるように印加する、というように1フレーム
ごとに共通電極電位VCOMに対する信号電圧の極性を反
転させることで、液晶セルに印加される直流電圧成分を
相殺し、液晶分子の焼き付きを防止する駆動法である。
(1水平走査)期間ごとの反転駆動法、1画素ごとの反
転駆動法などもある。しかし、このような方法といえど
も、新たに以下のような問題点が生じていた。
VN 、N+1回目に印加される信号電圧を−V(N+1)と
すると、N+1回目の信号印加時には画素TFT102
のソース・ドレイン間に(VN+V(N+1))なるバイアス
が加わる。つまり、信号電圧の最大振幅がVMAXである
とすると、先に説明したような反転駆動を行なった場
合、画素TFT102のソース・ドレイン間には最大2
VMAXのバイアスが印加されることになり、TFT10
2には当然それ以上のオン時ソース・ドレイン間耐圧が
要求されることになる。
信号電圧の最大振幅を下げることが考えられるが、今
後、急速に普及すると考えられるハイビジョン用ディス
プレイのように高精細が要求されるものに対して、同手
段は図3からもわかるように階調の確保を困難にする方
向であり、望ましくない。
DD構造(Lightly Doped Drain)
のような高耐圧構造のMOSトランジスタを画素スイッ
チ102として用いることも考えられるが、現在提案さ
れているこれら高耐圧型のMOSトランジスタは耐圧の
向上と引き換えに、ソース・ドレインに直列に付加され
る抵抗の増大によるgmの低下という問題点を持ってい
る。先に言及したように、今後液晶パネルにはハイビジ
ョンディスプレイのように、ますます高速駆動が要求さ
れるようになり、画素スイッチTFTにもより大きなg
mが求められる。また、上記のような高耐圧構造のMO
Sトランジスタは、プロセスが煩雑であり、製造コスト
も高くなってしまう。
FLCをアクティブマトリクス素子を用いて図4(b)
に示すような波形で駆動する場合にも生じる。
動できる高精細の液晶素子の駆動方法を提供することに
ある。
ット動作への悪影響を防止できる液晶素子の駆動方法を
提供することにある。
子を画素スイッチに用いても、従来より高速で駆動でき
る液晶素子の駆動方法を提供することにある。
される情報信号電圧の変動を抑制できる液晶素子および
その駆動方法を提供することにある。
料の層と、能動素子を備えた単位セルの複数と、を有
し、映像信号の存在する期間とブランキング期間とが交
互に繰り返される信号に従って液晶素子を駆動するアク
ティブマトリクス型の液晶素子の駆動方法において、 (a) 前記液晶材料の光学的状態を決定する信号を供給
する信号線を介して前記ブランキング期間の一部の期間
に前記単位セルに映像信号電圧を供給する工程、および (b) 前記単位セルへの映像信号電圧供給後、前記ブラ
ンキング期間が終了する前の時間内に、前記信号線を基
準電位に保持する工程、を有することを特徴とする液晶
素子の駆動方法により達成される。
を有するものであっても、少なくとも2つの安定状態を
有するものであってもよい。前者の代表例はネマチック
液晶であり、具体的にはツイステットネマチック液晶、
スーパーツイステットネマチック液晶等が挙げられる。
後者の代表例は強誘電性液晶であり、好ましくはカイラ
ルスメックチック液晶が挙げられる。具体的にはカイラ
ルスメックチックC相(SmC*)、SmH*、SmI
*、SmF*、SmG*の相状態のものが挙げられる。
号線を基準電位に保つための基準電圧を供給する手段と
しては、外部電源より、該電圧を供給するためのバスラ
イン(電源線)、または外部電源からの電源電圧値を降
圧して基準電圧を発生する半導体集積回路内部の基準電
圧源およびそれに接続する配線等が挙げられる。
晶素子の駆動回路を示す。
102は液晶セル101に信号電圧を印加するための選
択スイッチとしての画素TFT、103は信号配線、1
04はトランスファゲート、105はバッファ容量、1
06は外部信号パルスを対応するバッファ容量105に
蓄積するスイッチングTFT、107はスイッチングT
FT106をパルス駆動するための選択信号を順次出力
する水平シフトレジスタ、108は画素TFT102を
駆動するための選択信号を順次出力する垂直シフトレジ
スタである。
の電圧を固定するためのバイアス電源に接続され、信号
配線103を一定の電圧に保持するための保持用信号線
109、および、保持用信号線109と記録用信号配線
103とを選択的に接続するためのスイッチングTFT
110によって構成されている。
たアクティブマトリクス型素子を線順次駆動する場合の
動作を説明する。
SVIが信号入力端子111から順次入力されると、その
映像信号の周波数に同期したパルスによって駆動してい
る水平シフトジスタ107によりスイッチングTFT1
06が順次オンされることによってそのラインの各画素
の映像信号が順次バッファ容量105に転送される。次
に、この信号は、そのラインの最終ビットのバッファ容
量105への信号転送が終了した後であって次のライン
の映像信号が信号入力端111に入力される前の期間、
すなわちいわゆるブランキング期間に、トランスファゲ
ート104および画素TFT102が同時にオンされる
ことにより、そのラインの各画素の液晶セル101に転
送される。この映像信号の各画素への転送は、ブランキ
ング期間の一部を使って行われる。そして、残ったブラ
ンキング期間を使って、信号配線103の電圧を一定値
に保持する動作が行われる。
よび画素TFT102がオフした後、スイッチングTF
T110をオンすることによって行う。スイッチングT
FT110がオンしている期間は、信号配線103に寄
生している寄生容量を充電するのに充分な時間以上で、
かつ、ブランキング期間が終了する以前の時間以内にオ
フする。この動作の結果、信号配線103は、次の映像
信号が転送されるまで、すなわち次の水平走査期間のブ
ランキング期間の開始まで、保持信号線109で固定さ
れた電圧に保持される。
いては、1水平走査期間は約29μsecであり、その
うちブランキング期間は約3μsecである。したがっ
て、トランスファゲート104および画素TFT102
がオンして映像信号が各画素に転送される時間、およ
び、信号配線103の電圧を一定値にするためスイッチ
ングTFT110がオンする時間は、共に約1μsec
くらいとなろう。したがって、信号配線103の電圧
は、水平走査期間の1/29の時間だけ映像信号電圧に
設定されるが、残りの28/29の時間は常に一定電圧
に保持されることになる。このような動作を繰り返すこ
とで、信号配線103の電圧VSは、映像信号電圧が異
なっても、全表示期間の殆どすべての期間、一定電圧に
保持されることになる。
中、SVIはN行目および(N+1)行目の映像信号を示
し、同図φTおよびφV1〜φVnはそれぞれトランスファ
ゲート104および画素TFT102のゲート入力信
号、S3はスイッチングTFT110のゲート入力信
号、VPENおよびVPEN+1はそれぞれN行目および(N+
1)行目の画素の信号電圧、VSは信号配線103の電
圧を示している。図からも明らかなように、信号配線の
電圧VSは、ブランキング期間TBの一部を除き、常に一
定電位VRESに保持されていることが解る。
03の電位VSが変化する期間は、たかだか1μsec
程度であり、このくらいの時間では、液晶分子がその電
圧変化に追従することはない。したがって、液晶分子に
とって考えなくてはいけない信号配線103の電圧は、
常に保持用信号線109により供給される一定保持電圧
値VRESと考えればよい。そして、信号配線103の電
圧変化ΔVSが一定値となれば、上述の数3式により、
画素TFT102がオフしているところの液晶容量10
1の電圧の変化ΔVLC2は、常に一定値となる。このと
き、実際に液晶にかかる実効電圧Vrmsは、数7式のよ
うに表わされる。
与えられても、実効電圧Vrmsは、他の画素信号の値に
よって、常に変化してしまったのに対し、本実施例で
は、ある与えられた信号電圧VLCに対する実効電圧V
rmsの値が、常に1対1に決まるという点である。した
がって、実効電圧Vrms一透過率曲線は、ΔVLC2の寄与
分だけもともとの曲線からずれるが、1対1の対応とな
り、その特性から表示素子としての特性を決めても良
い。或いは、このずれそのものをなくし、もともとの設
計通りの表示素子を実現するためには、上記数7式から
明らかなように、もともとの信号電圧VLCを調整するこ
とで対応可能である。
線103に接続する他の画素への信号によって、ふられ
て縦縞のスミアを生じることはなくなり、画質はより優
れたものとなる。
のタイミングにおいて、ある液晶容量101のもともと
の信号電圧を0[V]、信号配線103の保持電圧V
RESを0[V]と設定すると、その液晶容量の電圧は次
に別の値の信号電圧が印加されるまで0[V]のまま維
持される。
目する液晶容量101の信号電圧値(=0[V])以外
の値、例えば、信号電圧の最大値(=5[V])と最小
値(=0[V])のちょうど中間の値(=2.5
[V])に設定したとすると、液晶容量101の信号電
圧の変化ΔVLC2は、150μmセルの場合、数8式で
示す値となる。
は、数9式で示す値となる。
素子をあらかじめ設計すれば良いことになる。或いは、
この電圧変化ΔVLC2は、他の画素の信号電圧がいかな
る値であっても一定であることから、この信号電圧の変
化ΔVLC2を打ち消すような電圧値に、もともとの映像
信号電圧を変えればよい。例えば、保持電圧を2.5
[V]に設定した場合は、画素の信号電圧を0[V]に
なるようにするには、もともとの信号電圧VLCは、−
0.20[V]に設定すれば良い。また、保持電圧を5
[V]に設定した場合は、画素の信号電圧を0[V]に
なるようにするには、もともとの信号電圧は、−0.4
[V]に設定すれば良い。すなわち、もともとの信号電
圧VLCは、上記(数1式における実効電圧Vrmsと上記
数4式における実効電圧Vrmsとが同じになるように、
もともとの信号電圧VLCを設定すれば良い。
一定値となるように設定することだけで、各画素の信号
電圧が、他の画素の信号電圧に左右されることなく、表
示素子としての性能、特に、縦縞のスミアはほとんどな
くなる。
数360×480(×3、RGB)の液晶パネルを用
い、保持電圧を0[V]としてNTSC映像信号により
映像表示を行ったところ、縦方向の画素のにじみは全く
観察されなかった。ただし、このときの駆動電圧は±5
〜0[V]であり、1フレーム毎に信号電圧の極性を反
転させるフレーム反転駆動方法をとった。また、映像入
力信号は、上記数7式に基づき、あらかじめ補正をかけ
て入力した。
記数7式に基づく補正を行わなかった以外は、同様にし
て駆動したところ、駆動電圧の振幅が大きくなる他は、
上述の場合と大きな差は認められなかった。
圧VRESを2.5[V]さらには5[V]とし上記数7
式に基づく補正を行った場合も同様の効果が得られた。
動作タイミングを示す。駆動回路の構成は、実施例1の
場合と同様であり、ここでも、映像信号の各画素への転
送は、ブランキング期間の一部を使って行われるが、信
号配線103の電圧を一定値に保持する動作は、ブラン
キング期間以外の1水平走査期間をも使用して行う点が
異なる。すなわち、トランスファゲート104および画
素TFT102がOFFした後、スイッチングTFT1
10をオンし、そして信号配線103に寄生している寄
生容量を充電するのに充分な時間以上で、かつ、次のラ
インの信号が各画素の転送される以前の時間以内にOF
Fするようにしている。
液晶パネルを同様の条件(ただし、駆動電圧は±5〜0
[V]、保持電圧が0[V]、入力信号の補正有り)で
駆動したところ、同様の効果が得られた。
ブマトリクス素子の駆動回路を示す。実施例1において
は、アクティブマトリクスの駆動方法として、各水平ラ
イン毎の線順次駆動法を用いたが、ここでは、各画素毎
の順次駆動法を用いる。
て、トランスファゲート104およびバッファ容量10
5を介さず各液晶セル101に直接順次信号電圧を供給
するようにし、その代わりにこの供給タイミングに応じ
て順次スイッチングTFT110を駆動するための第2
の水平シフトレジスタ312を設けるようにしたもので
ある。
SVIが信号入力端111から順次入力されると、その映
像信号の周波数に同期したパルスによって駆動している
第1の水平シフトレジスタ107によってオンするスイ
ッチングTFT106、および垂直シフトレジスタ10
8によってオンする画素TFT102を介し、そのライ
ンの各画素の映像信号が、その水平ラインの全画素に順
次転送される。その後、各画素に信号を転送するために
オンしていたTFT106,102は、信号転送終了後
オフし、代わって、第2のシフトレジスタ312によっ
てスイッチングTFT110がオンし、各垂直ライン信
号配線103が一定の保持電圧に保持される。例えば、
NTSC−TVの映像信号においては、1水平走査期間
は約63μsecであり、水平ラインの画素数を480
本とすると、1画素当たりの信号パルス幅は、約100
nsecである。したがって信号配線103の電圧は、
水平走査期間の1/630の時間だけ映像信号電圧に設
定されるが、残りの629/630の時間は常に一定電
圧に保持されることになる。このような動作を繰り返す
ことで、信号配線103の電圧は、映像信号電圧が異な
っても、全表示期間の殆どすべての期間一定電圧に保持
されることになる。
中、SVIはN行目および(N+1)行目の映像信号を示
し、φV1〜φVnは画素TFT102のゲート入力信号、
φHR1〜φHRmはスイッチングTFT110のゲート入力
信号、VPEN ,VPEN+1はそれぞれN行目および(N+
1)行目の画素の信号電圧、VSは信号配線103の電
圧を示している。図からも明らかなように、信号配線1
03の電圧は、水平走査期間の一部を除き、常に一定電
位に保持されていることが解る。
由により、各画素の信号電圧が、他の画素の信号電圧に
左右されることなく、表示素子としての性能、特に、縦
縞のスミアの防止が図られる。
り、実施例1の場合と同様の液晶パネルを同様の条件
(ただし、駆動電圧は±5〜0[V]、保持電圧は0
[V]、入力信号の補正有り)で駆動したところ、同様
の効果が得られた。
定電圧に保持するときは、各画素のTFT110はオフ
している場合について述べた。しかし、本実施例におけ
るように各画素のTFT110をオンさせた状態で信号
配線103と一定電圧に保持する駆動方法もある。例え
ば、先述のFLCのようなメモリ性を有する液晶材料を
用いる場合、新たな信号電圧を書き込む前に、そこまで
の光学状態を決定している信号を一度リセットしてやる
必要がある。この液晶リセット信号は、通常すべての画
素に対して同一の信号レベルが設定される。したがっ
て、この液晶リセット信号電圧を、信号配線の保持電圧
値として併用することもできる。
路を用いることができ、上記実施例1〜3の場合と異な
るのは、画素のTFT102(信号φV1〜φVn)が映像
信号を転送するときと保持電圧(リセット信号)を転送
するときの計2回オンすることであって、他は同様にし
て考えることができる。
示す。同図からも明らかなように、信号配線の電圧VS
は、ブランキング期間の一部をのぞき、常に一定電位に
保持されていることが解る。
いて画素数360×480(×3、RGB)の液晶パネ
ルを保持電圧(液晶セルリセット電圧)を−7[V]と
して駆動し、NTSC映像信号による映像表示を行った
ところ、縦方向の画像のにじみは全く観察されなかっ
た。ちなみに、このときの液晶素子の駆動条件は、駆動
電圧は、映像表示用+7〜0[V]、リセット用が−7
[V]であった。また映像入力信号は、上記数7式に基
づき、あらかじめ補正をかけて入力している。
記録直前に保持信号を与えるといったアクセスタイミン
グは、上述各実施例に限定されるものでなく、使用する
液晶材料の応答性により適宜選択することが可能であ
る。例えば、使用する液晶の応答性が悪い場合、光学情
報信号を記録するラインについて、その記録アクセスタ
イミングで、何ラインか前に保持信号を印加しておき
て、十分な時間を取ることも可能である。
述の例に限定されることはなく、これまでの議論から、
EDTV、HDTV等に対応する表示素子においても有
効であることは言うまでもない。
論から明らかなように、実際には、信号電圧が各画素に
転送される期間だけは、上述第2の理由による信号電圧
の振られは起こっている。したがって、この信号転送期
間の振られをも考慮した議論も必要である。これは、表
示素子にある階調性を持たせることを要求した場合、1
フレーム期間中のこの信号転送期間中の振られ量の総和
が実効電圧に与える影響が1階調以上あると、その階調
性が崩れてしまうことになるからである。先に示したよ
うに、TN液晶の駆動に寄与する実効電圧Vrmsは、数
10式で表される。
表示をするための実効電圧の最大値をVrms ・MAX、最小
値をVrms・MIN、信号転送期間をtS、各信号転送期間
中の振られ量をΔVLC2(t)、1水平走査期間をtHと
すると、上記の考え方から、信号転送期間tSは数11
式を満足するものではならないことが解る。
転送期間tSとの最小デューディ比が求まる。したがっ
て、本発明においても、この最小デューディ比は、常に
考慮されるべきものである。
(アルミニウム)を用い、配線幅を3μm、配線厚を
0.5μmとする。また、画素電極サイズを30μm×
30μm、150μm×150μm液晶セルのギャップ
を6μm、液晶の誘電率が5.0、信号配線とゲート配
線の層間絶縁膜の誘電率が3.9、その膜厚を0.5μ
m、信号配線と画素電極の間の距離を3μm、液晶の駆
動電圧を最大±5.0[V]、そして、信号線の保持電
圧を0[V]であるとする。このような系に対して、2
56階調表示を行おうとした場合、それぞれの画素サイ
ズにおける最小デューディ比は、30μm×30μm液
晶セルの場合で約75.1、150μm×150μm液
晶セルの場合で約38.8となる。
ば、信号線の電圧を、各画素に記録信号電圧を印加して
いる期間を除くほぼ全期間において一定の電圧に保持す
るようにしたため、各画素に印加された記録信号電圧
は、他の画素に印加される記録信号電圧に左右されるこ
とがなくなり、縦縞が現われるスミヤが防止され、ハイ
ビジョンTVなど高精細でかつ高速な駆動を要する装置
に適した駆動を行うことができる。したがって、高速動
作が可能なアクティブマトリクス液晶ディスプレイを提
供することができ、これにより、高精細な直視型フラッ
トディスプレイやプロジェクションディスプレイを形成
することができる。もちろん、各画素毎にカラーフィル
タを設け、また、本発明の駆動方法や装置を適用した液
晶素子を複数個使用し、それぞれに対してカラー光投射
を行なうことで、透過型、または、反射型の高精細なフ
ラットカラーテレビあるいはプロジェクションカラーテ
レビを構成することもできる。
液晶素子の駆動回路の回路図である。図中、101は液
晶セルによる容量、102はその液晶セルに信号電圧を
印加するための画素TFT、103は各画素の液晶セル
に印加する信号電圧が供給される信号配線、105はバ
ッファ容量、106は外部信号パルスSVIを対応するバ
ッファ容量105に蓄積するためのスイッチングTF
T、107はスイッチングTFT106をパルス駆動す
るための水平シフトレジスタ、104はバッファ容量1
05に蓄積された外部信号パルスSVIを信号配線103
に供給するトランスファゲート、108は画素TFT1
02を駆動するための垂直シフトレジスタ、109はリ
セット用固定バイアス電源に接続されたリセット用信号
線、110はリセット用信号線109と記録信号配線1
03とが電気的にショートするのを防止するためのスイ
ッチングTFTである。
ンのある画素部に信号VLCを印加するための具体的なパ
ルスタイミングの一例を示すタイミングチャートであ
る。この場合、有効走査期間TEとブランキング期間TB
とからなる水平走査期間中のブランキング期間TB内に
リセット信号の印加と光学情報信号の記録との両方を行
うことができるようになっている。ブランキング期間T
Bは2分割され、第1の期間TB1はリセット用信号VRES
を印加するための期間であり、第2の期間TB2は光学情
報信号VINを印加するための期間である。ブランキング
期間TB内にリセット信号VRと光学情報信号VINの2種
類の信号が信号配線103を伝達していくことになる
が、双方の信号の切りわけをスイッチングTFT110
によるオン・オフ制御により行なっている。垂直シフト
レジスタ108からの信号φV1により画素TFT102
のオン・オフ制御が行われ、信号φRESによりスイッチ
ングTFT110のオン・オフ制御が行われ、そして信
号φTによりトランスファゲート104のオン・オフ制
御が行われる。
ィスプレイでは1水平ラインに付き約2000個の画素
を駆動する必要があるが、ブランキング期間TBの第1
の期間TB1にすべてのTFTを1種類のパルスによって
同時駆動することで、1水平ラインの一括リセットが可
能である。
イミングによってアクティブマトリクス液晶表示素子を
駆動することにより、リセット信号VRESは、バッファ
容量105を介することなく、信号配線103に現実的
に存在する寄生容量111を充電するだけで各画素に信
号を印加することができるため、高速のリセットが可能
となる。
記録直前にリセット信号を与えるといったアクセスタイ
ミングは、上述した図15で示されるものに限定される
ものでなく、使用する液晶材料の応答性により適宜リセ
ットのタイミングを選択することが可能である。例え
ば、使用する液晶の応答性が悪い場合、光学情報信号を
記録するラインについて、その記録アクセスタイミング
で、何ラインか前にリセット信号を印加しておき、十分
な時間を取ることも可能である。
リセット信号を、独立に設けられたリセット用電圧電源
から、各画素ごとの記録信号電圧を供給する経路とは別
個の経路を介して記録信号線に供給するようにしたた
め、記録信号と同様にしてバッファ容量を介してリセッ
ト信号を供給していた従来に比べ、高速で画素のリセッ
トを行うことができる。
マトリクス液晶ディスプレイを提供することができ、こ
れにより、高精細な直視型フラットディスプレイやプロ
ジェクションディスプレイを形成することができる。も
ちろん、各画素毎にカラーフィルタを設けたり、また、
本発明による液晶素子を複数個使用し、それぞれに対し
てカラー光投射を行なうことで、透過型または反射型の
高精細なフラットカラーテレビあるいはプロジェクショ
ンカラーテレビを構成することもできる。
素子の駆動回路を示す。図中、101は液晶セルをそれ
による容量として表わしている。102はその液晶セル
101に信号電圧を印加するための画素TFT、103
は記録信号配線、104はトランスファゲート、105
はバッファ容量、106は外部信号パルスを対応するバ
ッファ容量に蓄積するスイッチングTFT、107はス
イッチングTFT106をパルス駆動するための水平シ
フトレジスタ、108は画素TFT102を駆動するた
めの垂直シフトレジスタ、110は垂直シフトレジスタ
108の出力で画素TFT102を駆動するためのゲー
ト信号配線、109は図示しない画素電位リセット電源
に接続されたリセット線、110は記録信号配線103
とリセット線109とを選択的に接続するリセット用の
スイッチングTFTである。
アクティブマトリクス型素子の駆動において、1フレー
ム反転の線順次駆動について図17を参照しながら説明
する。
2から順次入力される。その映像信号の周波数に同期し
たパルスによって駆動している水平シフトレジスタ10
7によってオンするスイッチングTFT106によって
各画素の映像信号をバッファ容量105に転送する。ラ
インの最終ビットのバッファ容量105への信号転送が
終了した(図のt1)後、次のラインの映像信号が信号
入力端112に入力される前の、スイッチングTFT1
06がオフしている、いわゆるブランキング期間
(TB)に、トランスファゲート104をオフしたまま
スイッチングTFT110および画素TFT102を同
時にオンさせ(t2)、画素電極の電位を信号電圧から
画素リセット電圧VRESへとリセットする。リセット電
圧VRESは信号電圧の最大値VMAXとその反転電圧ーV
MAXの間の電圧、一般にその中間の電圧に設定される。
この各画素のリセット動作は、ブランキング期間の一部
を使って行なわれる。リセット期間、すなわちスイッチ
ングTFT110のオンしている期間(tR=t3−
t2)は、信号配線103の寄生容量Csと、リセット
を行なう画素の画素容量101を充電するのに充分な時
間以上であれば良い。スイッチングTFT110をオフ
した後の残ったブランキング期間にトランスファゲート
104をオンさせ(t4)、各ビットのバッファ容量に
転送された信号を各画素に転送し、かつブランキング期
間の終了以前に画素TFT102およびトランスファゲ
ート104をオフさせる(t5)。この動作の結果、画
素電極の電位は現在のフレームの信号電圧から次のフレ
ームの反転した信号電圧に変化する間に一度リセットさ
れるので、画素TFT102に加わるオン時ソース・ド
レイン間バイアスは最大でもVMAXとなる。
図17中SVIはN行目および(N+1)行目の映像信号
を示し、φRESおよびφV1〜φVnはそれぞれスイッチン
グTFT110および画素TFT102のゲート入力信
号、φTはトランスファゲート104の入力信号、VPE
は実線がN行目、破線が(N+1)行目の画素の信号電
圧を示している。図からも明らかなように、画素電極の
電位が、信号電圧から次の反転の信号電圧に変化する間
に一度リセット電圧VRESに保持され、画素TFT10
2に加わるオン時ソース・ドレイン間バイアスが緩和さ
れていることが解る。
を考える。画素電圧がリセットレベルに保持される期間
をtRとするとtRはブランキング期間内におさまるμs
ecオーダーの時間であり、このくらいの時間では液晶
分子がその電圧変化に追従することはない。この時リセ
ット電位をVRESとすると実際に液晶にかかる実効電圧
Vrmsは先に示した数1式より次の数12式ように表わ
せる。
電圧Vrmsの寄与分だけもともとの曲線からずれるが1
フレーム期間に対して十分無視できるようtRを設定す
れば、画像への影響はない。例えばハイビジョンTVの
映像信号において、1フレーム期間は約33msecで
あり、そのうち1ブランキング期間は約3μsecであ
る。そのうち画素をリセットするための期間は1μse
c程度で足りる。従って、画素電極の電位は、1フレー
ム期間の2/33000の時間だけリセット電位VRES
に設定されるが残りの32998/33000の時間は
常に信号電圧VLCに保持されることになり、画素への影
響はきわめて小さい。
け実効電圧(Vrms)ー透過率(T)曲線はもとの曲線
からずれるが、リセット電圧VRESおよびリセット時間
tRが一定であれば、ある与えられたVLCに対するVrms
の値は常に1対1に決まる。従って、その特性から表示
素子としての特性を決めてもよい。あるいは、このずれ
そのものをなくすることも、もともとの信号電圧VLCを
調整することで対応可能である。
ス電圧が低減する結果、同一信号配線に接続する他の画
素への信号にその画素の信号電圧が振られて縦縞のスミ
アを生じることはなくなり、画質はより優れたものとな
る。
示す。この第2の動作例では、映像信号のバッファ容量
105への転送が終了しスイッチングTFT106がオ
フした(t1)後、トランスファゲート104をオフし
たままスイッチングTFT110および画素TFT10
2を同時にオンさせて(t2)画素電極の電位を信号電
圧から画素リセット電圧へとリセットし、さらに画素T
FT102をオンしたままスイッチングTFT110を
オフし(t3)、トランスファゲート104をオンさせ
て(t4)各ビットのバッファ容量105に転送された
信号を各画素101に転送するまでは実施例1と同様に
動作する。しかし、ここでは、各画素101への信号転
送後、画素TFT102をオフする際(t5)、トラン
スファゲート104を同時にオフするのではなく、トラ
ンスファゲート104をオンしたまま再度スイッチング
TFT110をオンする(t5)。これにより、バッフ
ァ容量105もリセット電圧VRESにリセットする。
容量105には1フレームごとに反転した信号が信号入
力端112からスイッチングTFT106を通して入力
されるが、その時にスイッチングTFT106にも従来
例の画素TFT102と同様に最大2VMAXのオン時ソ
ースドレイン間バイアスが印加されることになる。しか
し、上述した図18のタイミングを用いれば、バッファ
容量105の電位が信号電圧から次の反転した信号電圧
に変化する間にリセットされるので、画素TFT102
のみならず、スイッチングTFT106に要求されるソ
ース・ドレイン間オン時耐圧条件をも緩和することが可
能となる。バッファ容量105をリセットするためにス
イッチングTFT110がオンしている期間は、信号配
線103の寄生容量とバッファ容量105を充電するの
に充分な時間以上であれば良い。ブランキング期間の終
了以前にスイッチングTFT110とトランスファゲー
ト104をオフさせ、次の1H期間に入る。この動作の
結果、画素TFT106に加わるオン時ソース・ドレイ
ン間バイアス条件も緩和される。
行目の映像信号を示し、φRESおよびφV1〜φVnはそれ
ぞれスイッチングTFT110および画素TFT102
のゲート入力信号、φTはトランスファゲート入力信
号、VPEは実線がN行目、点線が(N+1)行目の画素
の信号電圧を示している。図からも明らかなように、画
素電極の電位が信号電圧から次の反転の信号電圧に変化
する間に一度リセット電圧に保持され、画素TFT10
2のみならずスイッチングTFT106に加わるオン時
ソース・ドレイン間バイアスが緩和されていることが解
る。
示す。この例では、一ライン分の映像信号のバッファ容
量105への転送が終了しスイッチングTFT106が
オフした(t1)後のブランキング期間(TB)に、トラ
ンスファゲート104をオフしたまま画素TFT102
をオンさせる(t2)。スイッチングTFT110は水
平走査期間中からオンしており、画素電極の電位を信号
電圧から画素リセット電圧VRESへとリセットする。リ
セット電圧VRESは信号電圧の最大値VMAXとその反転電
圧−VMAXの間の電圧、一般にその中間の電圧に設定さ
れる。この各画素のリセット動作は、ブランキング期間
の一部を使って行われる。スイッチングTFT110の
オンしている期間は、信号配線103に寄生容量Cs
と、リセットを行う画素容量101を充電するのに充分
な時間以上であれば良い。スイッチングTFT110が
オフした(t3)後の残ったブランキング期間に画素T
FT102をオンしたままトランスファゲート104を
オンさせ(t4)、各ビットのバッファ容量105に転
送された信号を各画素101に転送する。転送後、トラ
ンスファゲート104をオンしたまま画素TFT102
をオフして(t5)再度スイッチングTFT110をオ
ンし(t6)、バッファ容量105の電位もリセット電
圧にリセットする。ブランキング期間終了以前にトラン
スファーゲート104をオフさせる(t7)。スイッチ
ングTFT110は引き続き1水平走査時間の間オンさ
せておき、信号線103の電圧を一定値に保持する動作
を行なう。
行目の映像信号を示し、φRESおよびφV1〜φVnはそれ
ぞれスイッチングTFT110および画素TFT102
のゲート入力信号、φTはトランスファゲート入力信
号、VPEは実線がN行目、破線が(N+1)行目の画素
の信号電圧を示している。図からも明らかなように、画
素電極の電位が、信号電圧から次の反転の信号電圧に変
化する間に一度リセット電圧に保持され、画素TFT1
02のみならずスイッチングTFT106に加わるオン
時ソース・ドレイン間バイアスが緩和されていることが
解る。
ばかりでなく前述した信号電圧の変動を抑制できる。
への信号にその画素の信号電圧が振られて縦縞のスミア
を生じることはなくなり画質はより優れたものとなる。
ス素子の駆動回路を示した。図20の回路は、図16の
ものに対し、バッファ容量105をリセットするための
第2のリセット回路を付加したものである。この第2の
リセット回路は、前画素電位をリセットするためのリセ
ット回路と同様のものであり、蓄積容量電位リセット電
源に接続されたリセット線512、および該リセット線
512が記録信号配線103とを選択的に接続するスイ
ッチングTFT513によって構成されている。
アクティブマトリクス型素子の駆動において、1フレー
ム反転の線順次駆動について図21を参照しながら説明
する。
から順次入力される。その映像信号の周波数に同期した
パルスによって駆動している水平シフトレジスタ107
によってオンするスイッチングTFT106によって各
画素の映像信号をバッファ容量105に転送する。ライ
ンの最終ビットのバッファ容量への信号転送が終了した
(図21のt1)後、次のラインの映像信号が信号入力
端112に入力される前のいわゆるブランキング期間
(TB)に、画素TFT102をオンする(t2)。スイ
ッチングTFT110は水平走査期間中からオンしてお
り、画素電極の電位を信号電圧から画素リセット電圧V
RESへとリセットする。リセット電圧は信号電圧の最大
値VMAXとその反転電圧−VMAXの間の電圧、一般にその
中間の電圧に設定される。この各画素のリセット動作
は、ブランキング期間の一部を使って行なわれる。スイ
ッチングTFT110のオンしている期間は、信号配線
103に寄生する容量Csと、リセットを行う画素の画
素容量101を充電するのに充分な時間以上であれば良
い。スイッチングTFT110がオフした(t3)後の
残ったブランキング期間にトランスファゲート104を
オンさせ(t4)、各ビットのバッファ容量105に転
送された信号を各画素に転送する。転送後、画素TFT
102およびトランスファゲート104をオフする(t
5 ,t7)。その後、スイッチングTFT513をオン
して(t8)バッファ容量105の電位もリセットす
る。さらに、TFT513をオフした(t9)後スイッ
チングTFT110をオンする(t10)。
線103のリセットに用いるスイッチングTFT110
と蓄積容量105のリセットに用いるTFT513が別
個に設けられているので、画素容量101および蓄積容
量105をリセットするためのTFTの負担が軽くな
り、より高速なリセットを行なうことができる。
た。図21中、SVIはN行目および(N+1)行目の映
像信号を示し、φRESおよびφV1〜φVnはそれぞれスイ
ッチングTFT110および画素TFT102のゲート
入力信号、φTはトランスファゲート104の入力信
号、VPEは実線がN行目、破線が(N+1)行目の画素
の信号電圧を示している。φCTRはスイッチングTFT
513のゲート入力信号を示している。図からも明らか
なように、画素電極の電位が信号電圧から次の反転の信
号電圧に変化する間に一度リセット電圧に保持され、画
素TFT102のみならずスイッチングTFT106に
加わるオン時ソース・ドレイン間バイアスが緩和されて
いることが解る。
図20の回路に対する第2の動作は、図1の回路に対す
る図3の動作に対応するもので、図18の動作における
バッファ容量105リセット動作をスイッチングTFT
110に代えてスイッチングTFT513に担わせたも
のである。
例では、1ライン分の映像信号が信号入力端112から
順次入力される。その映像信号の周波数に同期したパル
スによって駆動している水平シフトレジスタ107によ
ってオンするスイッチングTFT106によって各画素
の映像信号をバッファ容量105に転送する。ラインの
最終ビットのバッファ容量への信号転送が終了した(t
1)後、次のラインの映像信号が信号入力端112に入
力される前のいわゆるブランキング期間(TB)に、ト
ランスファゲート104をオフしたままスイッチングT
FT110および画素TFT102を同時にオンさせる
(t2)。これにより、画素電極の電位が信号電圧から
画素リセット電圧VRESへとリセットされる。さらに画
素TFT102をオンしたままスイッチングTFT11
0をオフして(t3)トランスファゲート104をオン
させ(t4)、各ビットのバッファ容量105に転送さ
れた信号を各画素101に転送する。各画素101への
信号転送後、画素TFT102をオフし(t5)、スイ
ッチングTFT513をオンする(t8)。これによ
り、バッファ容量105と寄生容量113がリセット線
512の電位である蓄積容量電位にリセットされる。さ
らに、残りのブランキング期間(tB)内にトランスフ
ァゲート104およびスイッチングTFT513をオフ
する(t7’,t9)。
に、画素容量101および蓄積容量105をリセットす
るためのTFTの負担が軽くなり、より高速なリセット
を行なうことができるとともに、画素TFT102およ
びスイッチングTFT106に加わるオン時ソース・ド
レイン間バイアスが緩和される。
動方法として各水平ラインごとの線順次駆動を与えた
が、各画素ごとの線順次駆動においても同様に駆動でき
る。
ィブマトリクス素子の駆動回路を示した。図23中、1
01は液晶セルによる容量、102はその液晶セル10
1に信号電圧を印加するための画素TFT、103は信
号配線、104は外部信号パルスを対応する液晶セル容
量に蓄積するスイッチングTFT、107はスイッチン
グTFT104をパルス駆動するための第1の水平シフ
トレジスタ、108は画素TFTを駆動するための垂直
シフトレジスタである。さらに、109は画素電位リセ
ット電源に接続されたリセット線、110はリセット線
109と記録信号配線103とを選択的に接続するスイ
ッチングTFT、810はスイッチングTFT110を
駆動するための第2の水平シフトレジスタである。
動作を説明する。
選択されたラインの画素TFT102をオンする(図2
4のt11)。次に、第2のシフトレジスタ810によっ
てスイッチングTFT110が順次オンし(t12)、画
素101の電位はリセット電位VRESにリセットされ
る。リセット後TFT110はオフし(t13)、代わっ
て1ライン分の映像信号が信号入力端112から順次入
力され、その映像信号の周波数に同期したパルスによっ
て駆動している第1の水平シフトレジスタ107によっ
てオンするスイッチングTFT104によって、各画素
の映像信号を或る水平ラインの全画素に順次転送する
(t14〜t15)。
た。図24中、SVIはN行目および(N+1)行目の映
像信号を示し、φV1〜φVn、φHRI〜φHRmおよびφHT1
〜φHTmはそれぞれ画素TFT102、スイッチングT
FT110およびトランスファゲート104のゲート入
力信号、VPEは実線がN行目、破線が(N+1)行目の
画素の信号電圧を示している。図23、24からも明ら
かなように、画素電極の電位が、信号電圧から次の反転
の信号電圧に変化する間に一度リセット電圧に保持さ
れ、画素TFT102に加わるオン時ソース・ドレイン
間バイアスが緩和されていることが解る。
よれば、表示のデバイス構造に大きな負担をかけること
なく、高精細でかつ高速な駆動が可能なアクティブマト
リクス型液晶表示素子およびこれを用いたアクティブマ
トリクス液晶ディスプレイを提供することができ、これ
により、高精細な直視型フラットディスプレイやプロジ
ェクションディスプレイが形成できる。もちろん、各画
素ごとにカラーフィルターを設けたり、また、本発明の
駆動方法を用いた液晶素子を複数個使用し、それぞれに
対して、カラーテレビあるいはプロジェクションカラー
テレビを構成することができる。
号処理システムを示すブロック図である。1は画像を表
示するための液晶素子、2は液晶素子の駆動を制御する
駆動制御回路であり、前述してきたリセット信号
φRES、リセット用基準電圧VRES、転送信号φT、映像
信号SVI、シフトレジスタ駆動用のクロック信号φCLK
を出力する。3は画像情報を担持したオリジナルORL
より画像情報を光電変換素子7により読取る画像入力回
路、4は記録媒体RCMに記録ヘッド8を介して情報を
記録する情報記録回路である。ここで記録ヘッド8とは
記録媒体RCMが紙やプラスチックシートである場合に
はインクジェット記録ヘッドやサーマルヘッドであり、
記録媒体RCMが磁気テープや光ディスク、磁気ディス
クである場合には磁気ヘッドや光ヘッドが用いられる。
5は通信回路であり、回路NTを通じて外部と通信を行
なう。6は以上説明した回路を制御する制御回路であ
り、周知の中央演算装置CPUを含んでいる。
インフレーム、11は垂直シフトレジスタ108を含む
半導体集積回路、12は水平シフトレジスタやバッファ
回路、リセット回路等を含む半導体集積回路である。1
3は液晶表示部であり一対の基板間に液晶材料の層を有
している。そのうち一方の基板上には、マトリクス配線
103、111と能動素子15と個別画素電極14とが
形成されている。
が行なえ、スミアが抑制された液晶素子を安価に提供す
ることができる。
回路構成図である。
タイミングチャートである。
示すグラフである。
ミングチャートである。
の変動の様子を説明するためのタイミングチャートであ
る。
の変動の様子を説明するためのタイミングチャートであ
る。
イミングチャートである。
示素子の回路構成図である。
明するためのタイミングチャートである。
説明するためのタイミングチャートである。
路構成図である。
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
路構成図である。
説明するためのタイミングチャートである。
子の回路構成図である。■
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
示素子の回路構成図である。
説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
回路構成図である。
を説明するためのタイミングチャートである。
式図である。
信号配線、104:トランスファゲート、105:バッ
ファ容量、106スイッチングTFT、107:水平シ
フトレジスタ、108:垂直シフトレジスタ、109:
リセット線、110:ゲート信号配線、112:信号入
力端子。
Claims (11)
- 【請求項1】 液晶材料の層と、能動素子を備えた単位
セルの複数と、を有し、映像信号の存在する期間とブラ
ンキング期間とが交互に繰り返される信号に従って液晶
素子を駆動するアクティブマトリクス型の液晶素子の駆
動方法において、 (a) 前記液晶材料の光学的状態を決定する信号を供給
する信号線を介して前記ブランキング期間の一部の期間
に前記単位セルに映像信号電圧を供給する工程、および (b) 前記単位セルへの映像信号電圧供給後、前記ブラ
ンキング期間が終了する前の時間内に、前記信号線を基
準電位に保持する工程、を有することを特徴とする液晶
素子の駆動方法。 - 【請求項2】 前記信号線を基準電位に保持する時間
は、前記信号線に寄生している寄生容量を充電するのに
十分な時間以上で、ブランキング期間内の時間である請
求項1に記載の液晶素子の駆動方法。 - 【請求項3】 前記信号線の電位を基準電位に保持する
ための基準電圧は、前記信号を供給する信号供給線とは
別に設けた基準電圧供給線より供給される請求項1また
は2に記載の液晶素子の駆動方法。 - 【請求項4】 前記信号および基準電位は、各単位セル
毎に時系列的に供給される請求項1〜3のいずれかに記
載の液晶素子の駆動方法。 - 【請求項5】 前記信号および基準電位は複数の単位セ
ルに接続された各行毎に時系列的に供給される請求項1
〜3のいずれかに記載の液晶素子の駆動方法。 - 【請求項6】 前記信号線の電位を基準電位に保持する
ための基準電圧は、前記信号の最大電圧値と最小電圧値
の略2分の1の電圧値である請求項1〜5のいずれかに
記載の液晶素子の駆動方法。 - 【請求項7】 前記信号線の電位を基準電位に保持する
ための基準電圧は、前記信号の最大電圧値または前記信
号の最小電圧値のいずれか一方と同じ電圧値である請求
項1〜5のいずれかに記載の液晶素子の駆動方法。 - 【請求項8】 前記信号線には前記信号を一旦蓄積する
蓄積容量が設けられ、該蓄積容量を介して前記信号が供
給される請求項1〜7のいずれかに記載の液晶素子の駆
動方法。 - 【請求項9】 前記液晶材料に、ネマッチック液晶を用
いる請求項1〜8のいずれかに記載の液晶素子の駆動方
法。 - 【請求項10】 前記液晶材料に、強誘電性液晶を用い
る請求項1〜8のいずれかに記載の液晶素子の駆動方
法。 - 【請求項11】 請求項1〜10のいずれかに記載の駆
動方法を実行する命令を発生する回路を有することを特
徴とする装置。
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JP3-349776 | 1991-12-10 | ||
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JP32148692A JP3090239B2 (ja) | 1991-11-07 | 1992-11-06 | 液晶素子の駆動方法および装置 |
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JPH05216007A JPH05216007A (ja) | 1993-08-27 |
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Family Applications (1)
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JP32148692A Expired - Fee Related JP3090239B2 (ja) | 1991-11-07 | 1992-11-06 | 液晶素子の駆動方法および装置 |
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KR100481217B1 (ko) * | 2002-06-11 | 2005-04-11 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 구동방법 및 장치 |
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-
1992
- 1992-11-06 JP JP32148692A patent/JP3090239B2/ja not_active Expired - Fee Related
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