JP3515410B2 - アクティブマトリクス型液晶表示装置およびその駆動方法（リセット駆動） - Google Patents
アクティブマトリクス型液晶表示装置およびその駆動方法（リセット駆動）Info
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- JP3515410B2 JP3515410B2 JP4452499A JP4452499A JP3515410B2 JP 3515410 B2 JP3515410 B2 JP 3515410B2 JP 4452499 A JP4452499 A JP 4452499A JP 4452499 A JP4452499 A JP 4452499A JP 3515410 B2 JP3515410 B2 JP 3515410B2
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Description
【０００１】
【発明の属する技術分野】本発明は強誘電性液晶・反強
誘電性液晶を用いたアクティブマトリクス型液晶表示装
置およびその駆動方法に関する。
誘電性液晶を用いたアクティブマトリクス型液晶表示装
置およびその駆動方法に関する。
【０００２】
【従来の技術】スイッチング素子としてＴＦＴ（薄膜ト
ランジスタ）を用いたアクティブマトリクス型液晶表示
素子（ＴＦＴ−ＬＣＤ）において、ＴＮ（ツイステッド
ネマチック）液晶よりも速い応答速度および広い視野角
を実現するため、液晶材料として強誘電性液晶や反強誘
電性液晶を用いる方式がいくつか検討されている。
ランジスタ）を用いたアクティブマトリクス型液晶表示
素子（ＴＦＴ−ＬＣＤ）において、ＴＮ（ツイステッド
ネマチック）液晶よりも速い応答速度および広い視野角
を実現するため、液晶材料として強誘電性液晶や反強誘
電性液晶を用いる方式がいくつか検討されている。
【０００３】強誘電性液晶や反強誘電性液晶のような自
発分極を有する液晶（より一般的には、カイラルスメク
ティックＣ相あるいはその副次相の液晶）をＴＦＴで駆
動すると、液晶の応答時間が書込み時間より大きい場合
に、反電場により保持電圧が低下する現象が起こること
が知られている（Ｈａｒｔｍａｎｎ： Ｊ．Ａｐｐｌ．
Ｐｈｙｓ． ６６， １１３２（１９８９））。この保
持電圧の低下は、いわゆる書込み不足であり、実効印加
電圧の低下をもたらし、コントラスト比を低下させるの
で、実用上大きな問題となる。
発分極を有する液晶（より一般的には、カイラルスメク
ティックＣ相あるいはその副次相の液晶）をＴＦＴで駆
動すると、液晶の応答時間が書込み時間より大きい場合
に、反電場により保持電圧が低下する現象が起こること
が知られている（Ｈａｒｔｍａｎｎ： Ｊ．Ａｐｐｌ．
Ｐｈｙｓ． ６６， １１３２（１９８９））。この保
持電圧の低下は、いわゆる書込み不足であり、実効印加
電圧の低下をもたらし、コントラスト比を低下させるの
で、実用上大きな問題となる。
【０００４】もう一つの問題として、あるフレームを境
に信号電圧の絶対値が変化した場合に、「ステップ応
答」、すなわち数フレームにわたって明暗を繰り返しな
がら定常の透過光量に落ち着くという現象が発生する
（Ｖｅｒｈｕｌｓｔ ｅｔ ａｌ．： ＩＤＲＣ'９４
ｄｉｇｅｓｔ， ３７７（１９９４））ことも知られ
ている。
に信号電圧の絶対値が変化した場合に、「ステップ応
答」、すなわち数フレームにわたって明暗を繰り返しな
がら定常の透過光量に落ち着くという現象が発生する
（Ｖｅｒｈｕｌｓｔ ｅｔ ａｌ．： ＩＤＲＣ'９４
ｄｉｇｅｓｔ， ３７７（１９９４））ことも知られ
ている。
【０００５】低電圧駆動や常温よりもやや低い温度での
駆動において充分高速で、応答時間が書込み時間より短
い液晶材料を用いれば上記問題は解決するが、現状では
その条件を満たす液晶材料は存在しない。今後も特に低
温域での高速化の実現は疑問視されている。また、液晶
表示装置は、さらに大画面化・高精細化が求められてく
るが、それには必然的に１水平期間の短縮が伴う。した
がって、液晶材料の改善のみでこの問題を解決するのは
困難である。
駆動において充分高速で、応答時間が書込み時間より短
い液晶材料を用いれば上記問題は解決するが、現状では
その条件を満たす液晶材料は存在しない。今後も特に低
温域での高速化の実現は疑問視されている。また、液晶
表示装置は、さらに大画面化・高精細化が求められてく
るが、それには必然的に１水平期間の短縮が伴う。した
がって、液晶材料の改善のみでこの問題を解決するのは
困難である。
【０００６】「ステップ応答」の解決策としては、書込
み直前に０Ｖを書込むリセット動作をする方法が知られ
ている。この方法としては、ＴＦＴまたはＴＦＤ（薄膜
ダイオード）を用いた方法等が発表されているが、これ
らの方法は書込み時間の一部をリセット動作に充ててい
る。このため、「ステップ応答」は解決するが、ライン
数を減らさない限り、実質的な書込み時間は短くなる。
このため、コントラストは充分に向上しない。
み直前に０Ｖを書込むリセット動作をする方法が知られ
ている。この方法としては、ＴＦＴまたはＴＦＤ（薄膜
ダイオード）を用いた方法等が発表されているが、これ
らの方法は書込み時間の一部をリセット動作に充ててい
る。このため、「ステップ応答」は解決するが、ライン
数を減らさない限り、実質的な書込み時間は短くなる。
このため、コントラストは充分に向上しない。
【０００７】また、高精細化で書込み時間が短くなった
場合に、書込み時間がリセット動作のためにさらに短く
なることから、書込み不足が深刻になってくる。ＴＦＤ
を用いれば、他のラインの書込み中にリセット動作を行
うことも可能であるが、ＴＦＤでは表示素子全体の素子
特性のバラツキが抑えにくいという問題があり、実用化
には不適当である。このように、従来の液晶材料やリセ
ット方法では、反電場によるコントラスト低下および
「ステップ応答」を解決することができない。
場合に、書込み時間がリセット動作のためにさらに短く
なることから、書込み不足が深刻になってくる。ＴＦＤ
を用いれば、他のラインの書込み中にリセット動作を行
うことも可能であるが、ＴＦＤでは表示素子全体の素子
特性のバラツキが抑えにくいという問題があり、実用化
には不適当である。このように、従来の液晶材料やリセ
ット方法では、反電場によるコントラスト低下および
「ステップ応答」を解決することができない。
【０００８】上記のような問題を解決するために、信号
書込み用のＴＦＴとは別にリセット用のＴＦＴを画素電
極に接続し、信号書込み用のＴＦＴを選択するタイミン
グより前にリセット用ＴＦＴを選択して画素電極の電位
をリセットすることにより、実質的な書込み時間を短く
しないままにリセットを行なう、という方法が考えられ
る。
書込み用のＴＦＴとは別にリセット用のＴＦＴを画素電
極に接続し、信号書込み用のＴＦＴを選択するタイミン
グより前にリセット用ＴＦＴを選択して画素電極の電位
をリセットすることにより、実質的な書込み時間を短く
しないままにリセットを行なう、という方法が考えられ
る。
【０００９】信号書込み用のＴＦＴとは別のＴＦＴを用
いてリセットを行なうための画素構造としては、リセッ
ト用のＴＦＴを制御するための走査線を信号書込み用の
ＴＦＴを制御するための走査線の前段の走査線と兼用す
る構造や、リセット用のＴＦＴを制御するための走査線
を信号書込み用のＴＦＴを制御するための走査線とは別
に設ける構造が考えられている（奥村ら、公開特許 特
開平９−２６５１１２など）。これらについて図面を用
いて説明する。
いてリセットを行なうための画素構造としては、リセッ
ト用のＴＦＴを制御するための走査線を信号書込み用の
ＴＦＴを制御するための走査線の前段の走査線と兼用す
る構造や、リセット用のＴＦＴを制御するための走査線
を信号書込み用のＴＦＴを制御するための走査線とは別
に設ける構造が考えられている（奥村ら、公開特許 特
開平９−２６５１１２など）。これらについて図面を用
いて説明する。
【００１０】図８は第一の従来例の構造を表す、第一の
基板上に形成された回路図である。この構造において
は、リセット用走査線を、信号書込み用走査線２の前段
の走査線７と兼用している。画素電極６は信号書込み用
ＴＦＴ４及びリセット用ＴＦＴ５と接続され、Ｃｓ線１
０との間に補助容量（Ｃｓ）９を形成している。
基板上に形成された回路図である。この構造において
は、リセット用走査線を、信号書込み用走査線２の前段
の走査線７と兼用している。画素電極６は信号書込み用
ＴＦＴ４及びリセット用ＴＦＴ５と接続され、Ｃｓ線１
０との間に補助容量（Ｃｓ）９を形成している。
【００１１】この構造における走査線の駆動波形は図９
に示す通りになる。ここで、１１は信号書込み用走査線
２の前に選択される走査線７の駆動波形を、１２は信号
書込み用走査線２の駆動波形を表す。ここにＴｆｒａｍ
ｅは１フレーム時間を表し、書き換えレートが６０Ｈｚ
の場合は１６．７ｍｓとなる。また、Ｔｇｏｎは１水平
時間を表し、信号書込み用走査線２の数で１フレーム時
間を割った時間となる。Ｖｇｏｎは信号線１に印加され
た電圧を画素電極６に書込むために信号書込み用のＴＦ
Ｔ４を選択する期間に信号書込み用走査線２に印加され
る電圧を、Ｖｇｏｆｆはその他の期間に信号書込み用走
査線２に印加される電圧を表す。また、Ｃｓ線１０に印
加されている電圧ＶＣｓは第二の基板上に形成された共
通電極に印加された電位Ｖｃｏｍとの差が１Ｖ以下であ
る。
に示す通りになる。ここで、１１は信号書込み用走査線
２の前に選択される走査線７の駆動波形を、１２は信号
書込み用走査線２の駆動波形を表す。ここにＴｆｒａｍ
ｅは１フレーム時間を表し、書き換えレートが６０Ｈｚ
の場合は１６．７ｍｓとなる。また、Ｔｇｏｎは１水平
時間を表し、信号書込み用走査線２の数で１フレーム時
間を割った時間となる。Ｖｇｏｎは信号線１に印加され
た電圧を画素電極６に書込むために信号書込み用のＴＦ
Ｔ４を選択する期間に信号書込み用走査線２に印加され
る電圧を、Ｖｇｏｆｆはその他の期間に信号書込み用走
査線２に印加される電圧を表す。また、Ｃｓ線１０に印
加されている電圧ＶＣｓは第二の基板上に形成された共
通電極に印加された電位Ｖｃｏｍとの差が１Ｖ以下であ
る。
【００１２】この構造ではリセット用走査線を信号書込
み用走査線２の前段の走査線７と兼用しており、走査線
２の前段の走査線７が選択されている期間にリセット用
のＴＦＴ５によりＣｓ線１０の電位ＶＣｓが画素電極６
に書込まれ、リセット動作が行われる。この場合、リセ
ットを行なう期間は１水平時間Ｔｇｏｎと等しくなる。
このため、高精細化で１水平時間が短くなった場合、リ
セット時間が十分に確保できず、不完全なリセットしか
行なえないため、ステップ応答を完全に解消することは
困難である。
み用走査線２の前段の走査線７と兼用しており、走査線
２の前段の走査線７が選択されている期間にリセット用
のＴＦＴ５によりＣｓ線１０の電位ＶＣｓが画素電極６
に書込まれ、リセット動作が行われる。この場合、リセ
ットを行なう期間は１水平時間Ｔｇｏｎと等しくなる。
このため、高精細化で１水平時間が短くなった場合、リ
セット時間が十分に確保できず、不完全なリセットしか
行なえないため、ステップ応答を完全に解消することは
困難である。
【００１３】図１０は第二の従来例の構造を表す回路図
である。この構造においては、リセット用走査線３は信
号書込み用走査線２とほぼ平行に形成されている。画素
電極６は信号書込み用ＴＦＴ４及びリセット用ＴＦＴ５
と接続され、Ｃｓ線１０との間に補助容量（Ｃｓ）９を
形成している。また、Ｃｓ線１０には第二の基板上に形
成された共通電極に印加された電位Ｖｃｏｍとほぼ同
じ、あるいは０．５〜１Ｖ程度高い電位ＶＣｓが印加さ
れている。
である。この構造においては、リセット用走査線３は信
号書込み用走査線２とほぼ平行に形成されている。画素
電極６は信号書込み用ＴＦＴ４及びリセット用ＴＦＴ５
と接続され、Ｃｓ線１０との間に補助容量（Ｃｓ）９を
形成している。また、Ｃｓ線１０には第二の基板上に形
成された共通電極に印加された電位Ｖｃｏｍとほぼ同
じ、あるいは０．５〜１Ｖ程度高い電位ＶＣｓが印加さ
れている。
【００１４】この構造における走査線の駆動波形は図１
１に示す通りになる。ここで、１１は信号書込み用走査
線２の前に選択される走査線７の駆動波形を、１２は信
号書込み用走査線２の駆動波形を、１３はリセット用走
査線３の駆動波形を表す。Ｖｒｏｎはリセット用ＴＦＴ
５を選択する期間Ｔｒｏｎにリセット用走査線３に印加
される電圧を、Ｖｒｏｆｆはその他の期間にリセット用
走査線３に印加される電圧を表す。リセット用ＴＦＴ５
が選択されている期間Ｔｒｏｎにリセット用のＴＦＴ５
によりＣｓ線１０の電位ＶＣｓが画素電極６に書込ま
れ、リセット動作が行われるが、リセット用ＴＦＴ５が
選択されている期間Ｔｒｏｎは１水平時間より長く取る
ことができるために、信号書込み用ＴＦＴ４により信号
を書込む前に画素電位をＣｓ線１０の電位ＶＣｓに等し
くすることができ、ステップ応答を無くすようにリセッ
トをできる。一方で、第一の従来例と比較して信号書込
み用走査線２、リセット用走査線３、Ｃｓ線１０が全て
独立であり、配線の数が増えるために光の透過できる面
積の割合である開口率が減少するため、輝度が低下し、
バックライトの消費電力が増大する、あるいは配線間の
ショートによる表示不良が生じやすくなる、などの問題
が生じる。
１に示す通りになる。ここで、１１は信号書込み用走査
線２の前に選択される走査線７の駆動波形を、１２は信
号書込み用走査線２の駆動波形を、１３はリセット用走
査線３の駆動波形を表す。Ｖｒｏｎはリセット用ＴＦＴ
５を選択する期間Ｔｒｏｎにリセット用走査線３に印加
される電圧を、Ｖｒｏｆｆはその他の期間にリセット用
走査線３に印加される電圧を表す。リセット用ＴＦＴ５
が選択されている期間Ｔｒｏｎにリセット用のＴＦＴ５
によりＣｓ線１０の電位ＶＣｓが画素電極６に書込ま
れ、リセット動作が行われるが、リセット用ＴＦＴ５が
選択されている期間Ｔｒｏｎは１水平時間より長く取る
ことができるために、信号書込み用ＴＦＴ４により信号
を書込む前に画素電位をＣｓ線１０の電位ＶＣｓに等し
くすることができ、ステップ応答を無くすようにリセッ
トをできる。一方で、第一の従来例と比較して信号書込
み用走査線２、リセット用走査線３、Ｃｓ線１０が全て
独立であり、配線の数が増えるために光の透過できる面
積の割合である開口率が減少するため、輝度が低下し、
バックライトの消費電力が増大する、あるいは配線間の
ショートによる表示不良が生じやすくなる、などの問題
が生じる。
【００１５】
【発明が解決しようとする課題】本発明の目的は、強誘
電性液晶や反強誘電性液晶を用いたアクティブマトリク
ス型液晶表示装置において、輝度低下や消費電力の増
大、配線間のショートによる表示不良の増大を伴うこと
なく、高コントラストが得られ、「ステップ応答」の見
られない高速応答・広視野角の液晶表示装置を提供する
ことである。
電性液晶や反強誘電性液晶を用いたアクティブマトリク
ス型液晶表示装置において、輝度低下や消費電力の増
大、配線間のショートによる表示不良の増大を伴うこと
なく、高コントラストが得られ、「ステップ応答」の見
られない高速応答・広視野角の液晶表示装置を提供する
ことである。
【００１６】
【課題を解決するための手段】本発明は、第一の基板
と、この第一の基板上に平行に配置された複数の第一の
走査線と、複数の第一の走査線の隣接する配線の間に配
置された複数の第二の走査線と、複数の第一の走査線及
び複数の第二の走査線と交わるように配置された複数の
信号線と、第一の基板と平行に配置された第二の基板
と、この第二の基板上に形成された共通電極と、第一の
基板と前記第二の基板の間に挟持された液晶層と、信号
書込み用ＴＦＴと、リセット用ＴＦＴとを有し、信号書
込み用ＴＦＴは、信号線と画素電極との間に接続され選
択された第一の走査線によって制御され、リセット用Ｔ
ＦＴは、第一の走査線の前段の第一の走査線と画素電極
との間に接続され選択された第二の走査線によって制御
され、第一の走査線には、１フレーム時間中に時間と共
に変化する画素電極に書込むための電圧Ｖｇｏｎと、共
通電極に印加される電位に対してその電位差が１Ｖ以下
の値に設定された電圧Ｖｒと、これら電圧Ｖｇｏｎ、Ｖ
ｒ期間の残りの期間の電圧Ｖｇｏｆｆとの３値を採る駆
動信号が供給され、第一の走査線が選択される期間の前
に第二の走査線が選択され、第二の走査線の次段の走査
線が選択される期間には第一の走査線には電圧Ｖｒが印
加されることを特徴とするアクティブマトリクス型液晶
表示装置を提供する。
と、この第一の基板上に平行に配置された複数の第一の
走査線と、複数の第一の走査線の隣接する配線の間に配
置された複数の第二の走査線と、複数の第一の走査線及
び複数の第二の走査線と交わるように配置された複数の
信号線と、第一の基板と平行に配置された第二の基板
と、この第二の基板上に形成された共通電極と、第一の
基板と前記第二の基板の間に挟持された液晶層と、信号
書込み用ＴＦＴと、リセット用ＴＦＴとを有し、信号書
込み用ＴＦＴは、信号線と画素電極との間に接続され選
択された第一の走査線によって制御され、リセット用Ｔ
ＦＴは、第一の走査線の前段の第一の走査線と画素電極
との間に接続され選択された第二の走査線によって制御
され、第一の走査線には、１フレーム時間中に時間と共
に変化する画素電極に書込むための電圧Ｖｇｏｎと、共
通電極に印加される電位に対してその電位差が１Ｖ以下
の値に設定された電圧Ｖｒと、これら電圧Ｖｇｏｎ、Ｖ
ｒ期間の残りの期間の電圧Ｖｇｏｆｆとの３値を採る駆
動信号が供給され、第一の走査線が選択される期間の前
に第二の走査線が選択され、第二の走査線の次段の走査
線が選択される期間には第一の走査線には電圧Ｖｒが印
加されることを特徴とするアクティブマトリクス型液晶
表示装置を提供する。
【００１７】
【００１８】本発明において、前記液晶層がカイラルス
メクティツクＣ相あるいはその副次相の液晶を含有する
場合に特に大きな効果を発揮する。
メクティツクＣ相あるいはその副次相の液晶を含有する
場合に特に大きな効果を発揮する。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００２０】本発明において、特定の走査線の選択中
（信号書込み時間中）に同時に以後に選択される走査線
のリセット動作を行うことにより、信号書込み時間をリ
セット時間に充てることなく充分に確保することができ
ると共に、ライン数を滅らすことなく維持することがで
きる。これにより、充分な書込時間の確保により、コン
トラストを向上させることができ、高精細化が可能とな
る。また、リセット時間を信号書込み時間と独立に長く
取ることができ、「ステップ応答」の問題も解消する。
（信号書込み時間中）に同時に以後に選択される走査線
のリセット動作を行うことにより、信号書込み時間をリ
セット時間に充てることなく充分に確保することができ
ると共に、ライン数を滅らすことなく維持することがで
きる。これにより、充分な書込時間の確保により、コン
トラストを向上させることができ、高精細化が可能とな
る。また、リセット時間を信号書込み時間と独立に長く
取ることができ、「ステップ応答」の問題も解消する。
【００２１】図１は第一の実施例の構造を表す回路図で
ある。この構造においては、リセット用走査線３は信号
書込み用走査線２とほぼ平行に形成されている。信号書
込み用ＴＦＴ４は信号書込み用走査線２と、信号線１と
画素電極６との間に接続され、信号書込み用走査線２に
よって制御され、リセット用ＴＦＴ５はリセット用走査
線３と、画素電極６と信号書込み用走査線２の前段の走
査線７との間に接続され、リセット用走査線３によって
制御される。画素電極６と信号書込み用走査線２の前段
の走査線７との間には補助容量（Ｃｓ）９が形成されて
いる。
ある。この構造においては、リセット用走査線３は信号
書込み用走査線２とほぼ平行に形成されている。信号書
込み用ＴＦＴ４は信号書込み用走査線２と、信号線１と
画素電極６との間に接続され、信号書込み用走査線２に
よって制御され、リセット用ＴＦＴ５はリセット用走査
線３と、画素電極６と信号書込み用走査線２の前段の走
査線７との間に接続され、リセット用走査線３によって
制御される。画素電極６と信号書込み用走査線２の前段
の走査線７との間には補助容量（Ｃｓ）９が形成されて
いる。
【００２２】この構造における走査線の駆動波形は図２
に示す通りになる。ここで、１１は信号書込み用走査線
２の前に選択される走査線７の駆動波形を、１２は信号
書込み用走査線２の駆動波形を、１３はリセット用走査
線３の駆動波形を、１４はリセット用走査線３の次に選
択される走査線８の駆動波形を表す。ここにＴｆｒａｍ
ｅは１フレーム時間を表し、書き換えレートが６０Ｈｚ
の場合は１６．７ｍｓとなる。また、Ｔｇｏｎは１水平
時間を表し、信号書込み用走査線２の数で１フレーム時
間を割った時間となる。Ｖｒｏｎはリセット用ＴＦＴ５
を選択する期間Ｔｒｏｎにリセット用走査線３に印加さ
れる電圧を、Ｖｒｏｆｆはその他の期間に走査線３に印
加される電圧を表す。また、Ｖｇｏｎは信号線１に印加
された電圧を画素電極６に書込むために信号書込み用の
ＴＦＴ４を選択する期間に信号書込み用走査線２に印加
される電圧を、Ｖｒはリセット用走査線３の次段の走査
線８が選択される期間に信号書込み用走査線２に印加さ
れる電圧を、Ｖｇｏｆｆはその他の期間に信号書込み用
走査線２に印加される電圧を表す。リセット用走査線３
の次段の走査線が選択される期間に信号書込み用走査線
２に印加される電圧Ｖｒと第二の基板上に形成された共
通電極に印加された電位Ｖｃｏｍとの差は１Ｖ以下であ
る。
に示す通りになる。ここで、１１は信号書込み用走査線
２の前に選択される走査線７の駆動波形を、１２は信号
書込み用走査線２の駆動波形を、１３はリセット用走査
線３の駆動波形を、１４はリセット用走査線３の次に選
択される走査線８の駆動波形を表す。ここにＴｆｒａｍ
ｅは１フレーム時間を表し、書き換えレートが６０Ｈｚ
の場合は１６．７ｍｓとなる。また、Ｔｇｏｎは１水平
時間を表し、信号書込み用走査線２の数で１フレーム時
間を割った時間となる。Ｖｒｏｎはリセット用ＴＦＴ５
を選択する期間Ｔｒｏｎにリセット用走査線３に印加さ
れる電圧を、Ｖｒｏｆｆはその他の期間に走査線３に印
加される電圧を表す。また、Ｖｇｏｎは信号線１に印加
された電圧を画素電極６に書込むために信号書込み用の
ＴＦＴ４を選択する期間に信号書込み用走査線２に印加
される電圧を、Ｖｒはリセット用走査線３の次段の走査
線８が選択される期間に信号書込み用走査線２に印加さ
れる電圧を、Ｖｇｏｆｆはその他の期間に信号書込み用
走査線２に印加される電圧を表す。リセット用走査線３
の次段の走査線が選択される期間に信号書込み用走査線
２に印加される電圧Ｖｒと第二の基板上に形成された共
通電極に印加された電位Ｖｃｏｍとの差は１Ｖ以下であ
る。
【００２３】リセット用ＴＦＴ５が選択されている期間
Ｔｒｏｎにリセット用のＴＦＴ５により信号書込み用走
査線２の前段の走査線７の電位Ｖｒが画素電極６に書込
まれ、リセット動作が行われるが、リセット用ＴＦＴ５
が選択されている期間Ｔｒｏｎは１水平期間より長く取
ることができるために、信号書込み用ＴＦＴ４により信
号を書込む前に画素電位を信号書込み用走査線２の前段
の走査線７の電位Ｖｒに等しくすることができる。リセ
ット用ＴＦＴ５が選択される期間が終了した直後に、リ
セット用ＴＦＴ５の寄生容量により画素電位は下がる
が、その大きさは通常１Ｖ以下である。下がった後の画
素電位が第二の基板上に形成された共通電極に印加され
た電位Ｖｃｏｍと等しくなるようにＶｒを選べば、ステ
ップ応答を無くすようにリセットをすることが可能であ
る。
Ｔｒｏｎにリセット用のＴＦＴ５により信号書込み用走
査線２の前段の走査線７の電位Ｖｒが画素電極６に書込
まれ、リセット動作が行われるが、リセット用ＴＦＴ５
が選択されている期間Ｔｒｏｎは１水平期間より長く取
ることができるために、信号書込み用ＴＦＴ４により信
号を書込む前に画素電位を信号書込み用走査線２の前段
の走査線７の電位Ｖｒに等しくすることができる。リセ
ット用ＴＦＴ５が選択される期間が終了した直後に、リ
セット用ＴＦＴ５の寄生容量により画素電位は下がる
が、その大きさは通常１Ｖ以下である。下がった後の画
素電位が第二の基板上に形成された共通電極に印加され
た電位Ｖｃｏｍと等しくなるようにＶｒを選べば、ステ
ップ応答を無くすようにリセットをすることが可能であ
る。
【００２４】本発明に対応するアレイ構成としては、図
３および図４に示すような構成が挙げられる。図３はア
レイ構成全体を示す概略図であり、図４は図３に示すア
レイ構成の画素部拡大図である。信号書込み用の走査線
とリセット用の走査線の引出し方向は向かい合う方向の
方が走査線の駆動素子との接続をする際に配線の交差部
が少なくなるために望ましいが、同じ方向に引出しても
構わない。
３および図４に示すような構成が挙げられる。図３はア
レイ構成全体を示す概略図であり、図４は図３に示すア
レイ構成の画素部拡大図である。信号書込み用の走査線
とリセット用の走査線の引出し方向は向かい合う方向の
方が走査線の駆動素子との接続をする際に配線の交差部
が少なくなるために望ましいが、同じ方向に引出しても
構わない。
【００２５】本発明においては、液晶材料としてカイラ
ルスメクティックＣ相あるいはその副次相の液晶（例え
ば、強誘電性液晶、反強誘電性液晶）を用いる場合に大
きな効果が得られる。これは、液晶の持つ自発分極の反
転に伴う反転電流が抑えられるからである。ただし、他
の表示方式の液晶表示素子にも適用することが可能であ
る。ここで、カイラルスメクティックＣ相の副次相と
は、強誘電相（Ｓｃ＊）、反強誘電相（ＳｃＡ＊）、フ
ェリ誘電相（Ｓｃγ＊）、その他の相（Ｓｃα＊、Ｓｃ
β＊、ＦＩＨ、ＦＩＬ、ＡＦ、ＳｃＩ等）を意味する。
ルスメクティックＣ相あるいはその副次相の液晶（例え
ば、強誘電性液晶、反強誘電性液晶）を用いる場合に大
きな効果が得られる。これは、液晶の持つ自発分極の反
転に伴う反転電流が抑えられるからである。ただし、他
の表示方式の液晶表示素子にも適用することが可能であ
る。ここで、カイラルスメクティックＣ相の副次相と
は、強誘電相（Ｓｃ＊）、反強誘電相（ＳｃＡ＊）、フ
ェリ誘電相（Ｓｃγ＊）、その他の相（Ｓｃα＊、Ｓｃ
β＊、ＦＩＨ、ＦＩＬ、ＡＦ、ＳｃＩ等）を意味する。
【００２６】本発明において、基板としては、ガラス基
板、プラスチック基板、樹脂フィルム等を用いることが
でき、配向膜、電極、スペーサ、シール材等の材料とし
ては通常液晶表示装置に用いられているものを用いるこ
とができる。
板、プラスチック基板、樹脂フィルム等を用いることが
でき、配向膜、電極、スペーサ、シール材等の材料とし
ては通常液晶表示装置に用いられているものを用いるこ
とができる。
【００２７】次に、本発明の効果を明確にするために行
った実施例について説明する。（実施例１）図１に示す
回路図で表され、図３及び図４で示されるアレイ構成を
有する液晶表示装置を作製した。アレイの信号線の本数
は１０２４×３本、信号書込み用走査線の本数は７６８
本のＸＧＡとした。このとき、液晶材料として、自発分
極１５０ｎＣ／ｃｍ２、応答時間１００μｓ、飽和電圧
５Ｖの無閾値型反強誘電性液晶Ａ（Ｆｕｋｕｄａ：Ａｓ
ｉａ Ｄｉｓｐｌａｙ，９５ ｄｉｇｅｓｔ：６１（１
９９５））を用い、能動素子としてはＴＦＴを用い、Ｔ
ＦＴの駆動系としては最大印加電圧±６Ｖ、信号書込み
用走査線の選択時間Ｔｇｏｎは２１μｓのＸＧＡのもの
を用いた。このアレイにおいて、画素部のうち光を透過
する部分の割合を表す開口率は６０％であり、セルの光
透過率は８％であった。
った実施例について説明する。（実施例１）図１に示す
回路図で表され、図３及び図４で示されるアレイ構成を
有する液晶表示装置を作製した。アレイの信号線の本数
は１０２４×３本、信号書込み用走査線の本数は７６８
本のＸＧＡとした。このとき、液晶材料として、自発分
極１５０ｎＣ／ｃｍ２、応答時間１００μｓ、飽和電圧
５Ｖの無閾値型反強誘電性液晶Ａ（Ｆｕｋｕｄａ：Ａｓ
ｉａ Ｄｉｓｐｌａｙ，９５ ｄｉｇｅｓｔ：６１（１
９９５））を用い、能動素子としてはＴＦＴを用い、Ｔ
ＦＴの駆動系としては最大印加電圧±６Ｖ、信号書込み
用走査線の選択時間Ｔｇｏｎは２１μｓのＸＧＡのもの
を用いた。このアレイにおいて、画素部のうち光を透過
する部分の割合を表す開口率は６０％であり、セルの光
透過率は８％であった。
【００２８】この液晶表示装置について、図２に示した
駆動波形で駆動を行い、リセット動作を含む駆動をおこ
なった。なお、リセット電圧はコモン電圧より０．５Ｖ
高い電圧とし、リセット用走査線を選択する時間Ｔｒｏ
ｎは信号書込み走査線の選択時間Ｔｇｏｎの５倍とな
る、１０５μｓとした。その結果、コントラスト比５
０：１が得られ、ステップ応答による残像は認められな
かった。 （比較例１） 図８に示す回路図で示されるアレイ構成
を有する液晶表示装置を作製した。なお、液晶材料、能
動素子、および駆動系は実施例１と同様とした。この液
晶表示装置について、図９に示すような、前ラインの選
択時と同時にリセット動作を含む駆動を行った。この結
果、コントラスト比１５：１と低く、ステップ応答によ
る残像が認められた。 （比較例２） 図１０に示す回路図で示されるアレイ構
成を有する液晶表示装置を作製した。なお、液晶材料、
能動素子、および駆動系は実施例１と同様とした。この
液晶表示装置について、図１１に示すような、前ライン
の選択時と同時にリセット動作を含む駆動を行った。
駆動波形で駆動を行い、リセット動作を含む駆動をおこ
なった。なお、リセット電圧はコモン電圧より０．５Ｖ
高い電圧とし、リセット用走査線を選択する時間Ｔｒｏ
ｎは信号書込み走査線の選択時間Ｔｇｏｎの５倍とな
る、１０５μｓとした。その結果、コントラスト比５
０：１が得られ、ステップ応答による残像は認められな
かった。 （比較例１） 図８に示す回路図で示されるアレイ構成
を有する液晶表示装置を作製した。なお、液晶材料、能
動素子、および駆動系は実施例１と同様とした。この液
晶表示装置について、図９に示すような、前ラインの選
択時と同時にリセット動作を含む駆動を行った。この結
果、コントラスト比１５：１と低く、ステップ応答によ
る残像が認められた。 （比較例２） 図１０に示す回路図で示されるアレイ構
成を有する液晶表示装置を作製した。なお、液晶材料、
能動素子、および駆動系は実施例１と同様とした。この
液晶表示装置について、図１１に示すような、前ライン
の選択時と同時にリセット動作を含む駆動を行った。
【００２９】この液晶表示装置について、図１１に示し
た駆動波形で駆動を行い、リセット動作を含む駆動をお
こなった。なお、リセット用走査線を選択する時間Ｔｒ
ｏｎは信号書込み用走査線の選択時間Ｔｇｏｎの５倍と
なり、１０５μｓとした。その結果、コントラスト比５
０：１が得られ、ステップ応答による残像は認められな
かった。一方で、このアレイにおいて、画素部のうち光
を透過する部分の割合を表す開口率は４５％であり、セ
ルの光透過率は６％であった。これにより、バックライ
トの消費電力が３０％以上増加した。 （実施例２） 図５に示す回路図で表され、図６で示さ
れるアレイ構成を有する液晶表示装置を作製した。な
お、液晶材料、能動素子、および駆動系は実施例１と同
様とした。このアレイにおいて、画素部のうち光を透過
する部分の割合を表す開口率は６８％であり、セルの光
透過率は９％であった。
た駆動波形で駆動を行い、リセット動作を含む駆動をお
こなった。なお、リセット用走査線を選択する時間Ｔｒ
ｏｎは信号書込み用走査線の選択時間Ｔｇｏｎの５倍と
なり、１０５μｓとした。その結果、コントラスト比５
０：１が得られ、ステップ応答による残像は認められな
かった。一方で、このアレイにおいて、画素部のうち光
を透過する部分の割合を表す開口率は４５％であり、セ
ルの光透過率は６％であった。これにより、バックライ
トの消費電力が３０％以上増加した。 （実施例２） 図５に示す回路図で表され、図６で示さ
れるアレイ構成を有する液晶表示装置を作製した。な
お、液晶材料、能動素子、および駆動系は実施例１と同
様とした。このアレイにおいて、画素部のうち光を透過
する部分の割合を表す開口率は６８％であり、セルの光
透過率は９％であった。
【００３０】この液晶表示装置について、図２に示した
駆動波形で駆動を行い、リセット動作を含む駆動をおこ
なった。なお、リセット電圧はコモン電圧より０．５Ｖ
高い電圧とし、リセット用走査線３を選択する時間Ｔｒ
ｏｎは信号書込み用走査線２の選択時間Ｔｇｏｎの５倍
となる、１０５μｓとした。その結果、コントラスト比
４０：１が得られ、ステップ応答による残像は認められ
なかった。
駆動波形で駆動を行い、リセット動作を含む駆動をおこ
なった。なお、リセット電圧はコモン電圧より０．５Ｖ
高い電圧とし、リセット用走査線３を選択する時間Ｔｒ
ｏｎは信号書込み用走査線２の選択時間Ｔｇｏｎの５倍
となる、１０５μｓとした。その結果、コントラスト比
４０：１が得られ、ステップ応答による残像は認められ
なかった。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
強誘電性液晶や反強誘電性液晶を用いたアクティブマト
リクス型液晶表示装置において、輝度低下や消費電力の
増大、配線間のショートによる表示不良の増大を伴うこ
となく、高コントラストが得られ、「ステップ応答」の
見られない高速応答・広視野角の液晶表示装置が得られ
る。
強誘電性液晶や反強誘電性液晶を用いたアクティブマト
リクス型液晶表示装置において、輝度低下や消費電力の
増大、配線間のショートによる表示不良の増大を伴うこ
となく、高コントラストが得られ、「ステップ応答」の
見られない高速応答・広視野角の液晶表示装置が得られ
る。
【図１】本発明の実施例１における液晶表示装置の画素
部回路図である。
部回路図である。
【図２】本発明の実施例１における液晶表示装置の駆動
方法を説明するための図である。
方法を説明するための図である。
【図３】本発明の実施例１のアレイ構成全体を示す概略
図である。
図である。
【図４】本発明の実施例１のアレイの画素部の図であ
る。
る。
【図５】本発明の実施例２における液晶表示装置の画素
部回路図である。
部回路図である。
【図６】本発明の実施例２のアレイの画素部の図であ
る。
る。
【図７】本発明の実施例２における液晶表示装置の駆動
方法を説明するための図である。
方法を説明するための図である。
【図８】第一の従来例を表す回路図である。
【図９】第一の従来例の駆動方法を説明するための図で
ある。
ある。
【図１０】第二の従来例を表す回路図である。
【図１１】第二の従来例の駆動方法を説明するための図
である。
である。
１…信号線
２…信号書込み用走査線
３…リセット用走査線
４…信号書込み用ＴＦＴ
５…リセット用ＴＦＴ
６…画素電極
７…信号書込み用走査線２の前に選択される走査線
８…リセット用走査線３の次に選択される走査線
９…補助容量（Ｃｓ）
１０…Ｃｓ線
１１…信号書込み用走査線２の前に選択される走査線７
の駆動波形 １２…信号書込み用走査線２の駆動波形 １３…リセット用走査線３の駆動波形 １４…リセット用走査線３の次に選択される走査線８の
駆動波形
の駆動波形 １２…信号書込み用走査線２の駆動波形 １３…リセット用走査線３の駆動波形 １４…リセット用走査線３の次に選択される走査線８の
駆動波形
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 奥村 治彦
神奈川県横浜市磯子区新磯子町33番地
株式会社東芝 生産技術研究所内
(56)参考文献 特開 平11−30789（ＪＰ，Ａ)
特開 平９−21997（ＪＰ，Ａ)
特開 平９−265112（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/133
G02F 1/1362
G02F 1/1343
G09G 3/36
Claims (2)
- 【請求項１】 第一の基板と、前記第一の基板上に平行
に配置された複数の第一の走査線と、前記複数の第一の
走査線の隣接する配線の間に配置された複数の第二の走
査線と、前記複数の第一の走査線及び複数の第二の走査
線と交わるように配置された複数の信号線と、前記第一
の基板と平行に配置された第二の基板と、前記第二の基
板上に形成された共通電極と、前記第一の基板と前記第
二の基板の間に挟持された液晶層と、信号書込み用ＴＦ
Ｔと、リセット用ＴＦＴとを有し、 前記信号書込み用ＴＦＴは、前記信号線と画素電極との
間に接続され選択された第一の走査線によって制御さ
れ、 前記リセット用ＴＦＴは、前記第一の走査線の前段の第
一の走査線と前記画素電極との間に接続され選択された
第二の走査線によって制御され、 前記第一の走査線には、１フレーム時間中に時間と共に
変化する前記画素電極に書込むための電圧Ｖｇｏｎと、
前記共通電極に印加される電位に対してその電位差が１
Ｖ以下の値に設定された電圧Ｖｒと、これら電圧Ｖｇｏ
ｎ、Ｖｒ期間の残りの期間の電圧Ｖｇｏｆｆとの３値を
採る駆動信号が供給され、 前記第一の走査線が選択される期間の前に前記第二の走
査線が選択され、前記第二の走査線の次段の走査線が選
択される期間には前記第一の走査線には電圧Ｖｒが印加
される ことを特徴とするアクティブマトリクス型液晶表
示装置。 - 【請求項２】 前記液晶層は、カイラルスメクティック
Ｃ相或いはその副次相の液晶を含有する請求項１記載の
アクティブマトリクス型液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4452499A JP3515410B2 (ja) | 1999-02-23 | 1999-02-23 | アクティブマトリクス型液晶表示装置およびその駆動方法（リセット駆動） |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4452499A JP3515410B2 (ja) | 1999-02-23 | 1999-02-23 | アクティブマトリクス型液晶表示装置およびその駆動方法（リセット駆動） |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000241798A JP2000241798A (ja) | 2000-09-08 |
| JP3515410B2 true JP3515410B2 (ja) | 2004-04-05 |
Family
ID=12693920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4452499A Expired - Fee Related JP3515410B2 (ja) | 1999-02-23 | 1999-02-23 | アクティブマトリクス型液晶表示装置およびその駆動方法（リセット駆動） |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3515410B2 (ja) |
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|---|---|---|---|---|
| JP4395612B2 (ja) * | 2001-09-26 | 2010-01-13 | カシオ計算機株式会社 | 液晶表示素子 |
| JP2007316453A (ja) * | 2006-05-29 | 2007-12-06 | Sony Corp | 画像表示装置 |
| TWI386740B (zh) * | 2007-06-01 | 2013-02-21 | Chimei Innolux Corp | 液晶顯示裝置及其影像顯示方法 |
| KR101480002B1 (ko) | 2008-02-20 | 2015-01-08 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
| US8471972B2 (en) | 2008-08-18 | 2013-06-25 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal panel, liquid crystal display device, liquid crystal display unit, television receiver |
| KR101542401B1 (ko) | 2009-03-05 | 2015-08-07 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 액정 표시 장치의 구동 방법 |
-
1999
- 1999-02-23 JP JP4452499A patent/JP3515410B2/ja not_active Expired - Fee Related
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| JP2000241798A (ja) | 2000-09-08 |
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