JP3361040B2

JP3361040B2 - 液晶表示素子

Info

Publication number: JP3361040B2
Application number: JP18402997A
Authority: JP
Inventors: 達夫最首; 雄二郎原; 久男藤原; 理恵子飯田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-09
Filing date: 1997-07-09
Publication date: 2003-01-07
Anticipated expiration: 2017-07-09
Also published as: JPH1130789A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電性液晶・反
強誘電性液晶を用いた液晶表示素子に関する。

【０００２】

【従来の技術】ＴＮ液晶を用いたＴＦＴ−ＬＣＤの応答
速度と視野角の改善のため、液晶材料として強誘電性液
晶や反強誘電性液晶を用いることがいくつか検討されて
いる。これらの自発分極を有する液晶材料、つまりカイ
ラルスメクティツクＣ相或いはその副次相の液晶材料を
アクティブマトリクス型液晶表示素子に適用すると、液
晶の応答時間が書込時間より大きい場合に、反電場によ
り保持電圧が低下する現象が起こることが知られている
（Hartmann:J.Appl.Phys.66,1132(1989)）。この保持率
の低下はいわゆる書込不足であり、実効印加電圧の低下
をもたらし、コントラスト比を低下させ実用上大きな問
題となる。

【０００３】また、印加電圧をフレームごとに極性反転
して正負対称のモードで駆動、すなわち交流駆動の場
合、あるフレームを境に信号電圧の絶対値が変化した際
に、数フレームにわたって明暗を繰り返しながら定常の
透過光量に落ち着く現象、いわゆるステップ応答が発生
する（Verhulst et al.:IDRC'94digest,377(1994) ）と
いう問題も知られている。ステップ応答では、ゴースト
が尾を引いたような形の残像として認められ実用上問題
となる。

【０００４】対称モードではなく非対称モード、すなわ
ち直流駆動の場合、ステップ応答は発生せず、コントラ
スト比も向上する（Tanaka et al.:SID'94digest,430(1
994)）。しかし、応答は累積応答的になることから、交
流駆動と比較すると画像の応答速度が低下する。この画
像の応答速度の低下も１回の書込では書込不足であるこ
と、すなわち保持電圧の低下が原因であり、書込時間が
短くなるほど応答速度は低下する。直流駆動に於いて
は、コントラスト比と画像の応答速度とはトレードオフ
の関係にあり、両者とも十分な値を得るには最適設計が
必要になるが、そのマージンは狭い。また、不純物によ
る焼き付きや、残存ヒステリシスによる残像の問題は駆
動上の工夫によっても解決しがたい。

【０００５】このように、対称モード（交流駆動）及び
非対称モード（直流駆動）のいずれのモードにおいて
も、保持率低下による書込不足が実用上大きな問題を引
き起こす原因となる。

【０００６】液晶材料の特性面での保持率低下対策とし
ては、応答速度の高速化と自発分極の低減の２つが考え
られる。低電圧駆動時や常温よりもやや低い温度範囲に
おいても十分高速で、応答時間が書込時間より短い液晶
材料を用いれば上記の問題は解決するが、現状ではその
条件を満たす液晶材料は存在しない。また、今後も特に
低温域での応答速度の高速化の実現は疑問視されてい
る。

【０００７】液晶表示素子は、今後さらなる大画面化・
高精細化が求められてくるが、それには必然的に１ライ
ン当たりの書込時間の短縮が伴う。したがって、液晶材
料の高速化の限界から上記の問題を解決するのは困難で
ある。

【０００８】また、自発分極の低減化は原理的に応答速
度の低下を招き、結局のところ上記の問題は解決されな
い。以上のように、液晶材料による特性改善は、保持電
圧低下の問題の対策としては不十分である。

【０００９】次に、駆動方法や回路構造の改善による対
策を考える。先ず、補助容量を増大させるという方法が
考えられる。通常のＴＮ液晶を用いたアクティブマトリ
クス型液晶表示素子の補助容量値は、液晶の充填された
画素電極−対向電極間の容量と同程度の値であるが、こ
れを１０倍或いはそれ以上に増大させることにより、保
持電圧の低下を解決することができる。しかし、液晶材
料の応答速度が現状程度に遅い限りステップ応答は解決
しない。また、補助容量の増大に伴い電流量もそれに対
応して増加するため、消費電力の増加を招き、駆動回路
の負担も大きくなる。従って、実用化に適しているとは
いえず、用途も限定されたものとなってしまう。

【００１０】また、別の解決策として、書込直前に０Ｖ
付近の電圧を書き込み、前に保持している電荷を消去或
いは相殺するリセット動作を行う方法が知られている。
ＴＦＴまたはＴＦＤを用いたアクティブマトリクス駆動
方法では、特開平７−６４０５６に提案がなされている
が、これらの方法は書込時間の一部をリセット動作に充
てている。このため、ステップ応答は解決するが、ライ
ン数を減らさない限り実質的な書込時間は短くなるた
め、コントラストの十分な向上は見られない。また、高
精細化で書込時間が短くなった場合、書込時間がリセッ
ト動作のためにさらに短くなることから、書込不足が深
刻になってくる。また、これらの方法では、リセット時
間が十分に確保できず、不完全なリセットしか行えない
ことから、ステップ応答も完全に解消することは不可能
である。特に暗状態から明状態に変化したときに、１フ
レーム目が輝度が高くなりすぎるという問題が残る。

【００１１】また、よりリセット時間を十分とり、完全
なリセット動作をするためにＴＦＤと信号線を各画素あ
たり２個有する回路構造も報告されている（Verhulst e
t al.:IDRC'94digest,377(1994) ）。この報告例では、
他のラインの書込中にリセット動作を行うことも可能で
ある。しかし、各画素あたりの素子数や配線数が多く、
また駆動波形も複雑であり、製造上の歩留まりやコスト
の点で問題がある。また、ＴＦＤでは表示素子全体の素
子特性のばらつきが抑えにくいという問題もあり、実用
化には不適当である。

【００１２】

【発明が解決しようとする課題】上述したように、強誘
電性液晶或いは反強誘電性液晶を用いたアクティブマト
リクス型液晶表示素子において、従来の液晶材料や駆動
方法では、保持電圧の低下により、コントラスト比の低
下、或いは画像応答速度低下による残像や表示ムラの発
生するという問題があった。

【００１３】本発明の目的は、液晶材料として強誘電性
液晶・反強誘電性液晶を用いながらも、高コントラスト
比で、残像や表示ムラが発生することのない液晶表示素
子を提供することにある。

【００１４】

【課題を解決するための手段】

［構成］本発明は、上記目的を達成するために以下のように構成
されている。（１）本発明（請求項１）は、強誘電性液晶材料又は
反強誘電性液晶材料と薄膜トランジスタを用いたアクテ
ィブマトリクス型の液晶表示素子であって、ｐチャネル
又はｎチャネル薄膜トランジスタからなり、信号線と画
素電極との間に接続された信号書込用ＴＦＴ素子と、こ
の信号書込用ＴＦＴ素子と異なるチャネルの薄膜トラン
ジスタからなり、前記画素電極と補助容量線との間に接
続されたリセット用ＴＦＴ素子とを具備してなることを
特徴とする。

【００１５】本発明の好ましい実施態様を以下に示す。 (1-1) 前記信号書込用ＴＦＴ素子がｎチャネル薄膜トラ
ンジスタであり、前記リセット用ＴＦＴ素子がｐチャネ
ル薄膜トランジスタである。

【００１６】また、本発明の液晶表示素子の好ましい駆
動方法を以下に示す。 (1-2) ある画素行の前記信号書込ＴＦＴ素子のみをオン
にするように走査線に電圧を印加して信号書込を行うと
同時に、前記画素行とは異なる複数の画素行の前記スイ
ッチング用ＴＦＴ素子のみをオンにするように走査線に
電圧を印加して複数の画素行のリセット動作を行う。（２）本発明（請求項２）は、強誘電性液晶材料又は
反強誘電性液晶材料を用いたアクティブマトリクス型の
液晶表示素子であって、第１の走査線と、信号線と画素
電極との間に接続され、選択された第１の走査線によっ
て制御される信号書込用スイッチング素子と、第２の走
査線と、前記画素電極と該補助容量との間に接続され、
選択された第２の走査線によって制御されるリセット用
スイッチング素子とを具備してなることを特徴とする。

【００１７】本発明の好ましい実施態様を以下に示す。 (2-1) 一つ或いは複数の画素行の第２の走査線は、異な
る一つ或いは複数の画素行の第１の走査線に接続されて
いる。

【００１８】なお、画素行とは、第１の走査線が選択さ
れることによって、同時に信号線から画像信号が書き込
まれる画素の集まりのことである。 (2-1.1) 第２の走査線は、ダイオードを介して第１の走
査線に接続されている。 (2-1.2) 第２の走査線は、基板上で第１の走査線に接続
されている。つまり、駆動ＩＣと接続する第１の走査線
の端子のみが基板上に設けられ、第２の走査線の端子は
形成されていない。 (2-2) 第１及び第２の走査線及び信号線駆動回路が、ア
レイ基板上に形成されていることを特徴とする。 (2-3) 第１の走査線と第２の走査線が、アレイ基板端あ
るいはアレイ基板周辺回路基板端の同じ側あるいは異な
る側に設けられた端子から、それぞれ異なる駆動ＩＣに
接続されている。

【００１９】また、本発明の液晶表示素子の好ましい駆
動方法を以下に示す。 (2-4) ある画素行の前記信号書込用スイッチング素子の
みをオンにするように前記第１の走査線に電圧を印加し
て信号書込を行うと同時に、前記画素行とは異なる一つ
或いは複数の画素行の前記リセット用スイッチング素子
のみをオンにするように第２の走査線に電圧を印加して
前記複数の画素行のリセット動作を行う。

【００２０】［作用］本発明は、上記構成によって以下
の作用・効果を有する。一つの画素電極には、信号書込
用スイッチング（ＴＦＴ）素子とリセット動作用スイッ
チング（ＴＦＴ）素子の一端が接続され、他端はそれぞ
れ信号線と補助容量線に接続されている。二つのスイッ
チング（ＴＦＴ）素子は、独立に制御を行うことが可能
なので、信号書込動作とリセット動作とを独立に行うこ
とが可能となる。

【００２１】従って、信号線と画素電極を接続する信号
書込用スイッチング（ＴＦＴ）によって信号書込を行
い、補助容量線と画素電極を接続するリセット用スイッ
チング（ＴＦＴ）によってリセット動作を行うことによ
って、各画素において信号書込前にリセット動作が行わ
れ、前述の解決すべき問題であったコントラスト低下と
ステップ応答を解消することが可能となる。

【００２２】さらに、ある１行の信号書込と同時に、他
の数行のリセット動作を行うことにより、さらにリセッ
ト効果は高まり、よりコントラストが向上し、ステップ
応答を完全に解消することが可能となる。

【００２３】なお、画素電極にリセット用スイッチング
（ＴＦＴ）素子を介して補助容量線（補助容量線）に接
続する際には、リセットする画素と同一の行あるいは隣
接する行のいずれかに属する補助容量線を接続する、あ
るいは走査線と交差する方向に配線された補助容量線に
接続するなどいくつかの方法が考えられる。

【００２４】リセット時に補助容量電位をほとんど動か
さずに対向電極電位と同電位にして、画素印加電圧を０
Ｖ付近の電圧にリセットする場合には、リセット用ＴＦ
Ｔをリセットする画素と隣接する行に属する補助容量線
に接続する、或いは走査線と交差する方向に配線された
補助容量線に接続することにより開口率を高くすること
が可能である場合がある。

【００２５】また、リセット時に補助容量電位を動かし
て、画素への印加電圧を０Ｖ以外の電圧、例えば飽和電
圧あるいは飽和電圧の１／２付近の電圧にリセットする
場合、リセット用ＴＦＴを、リセットする画素と同一行
に付属する補助容量線に接続することが好ましい。

【００２６】以下に、それぞれの発明に特有な作用・効
果を示す。［構成（１）］本構成によれば、開口率の低下は、ＴＦ
Ｔ素子１つ分の面積のみであり、従来のように配線を増
やす方法に比較し有利である。

【００２７】また、移動度の高いｎチャネルＴＦＴ素子
を信号書込用ＴＦＴ素子として用い、ｎチャネルＴＦＴ
素子よりも移動度の低いｐチャネルＴＦＴ素子をリセッ
ト動作用ＴＦＴ素子に用いるほうが、逆の場合よりも好
ましい。すなわち、リセット時間は十分にとることが可
能であるのに対し、信号書込時間はライン数により制限
される。従って、信号書込用ＴＦＴ素子は、より書込特
性の優れたものを使用した方が好ましい。

【００２８】［構成（２）］本構成によれば、従来の走
査線駆動ＩＣを使用することが可能となるので、コスト
上昇がない。

【００２９】また、第１の走査線と異なる１行あるいは
複数行の第２の走査線を接続することにより、走査線駆
動ＩＣに接続される端子数は、第２の走査線を有しない
従来の場合と同じとなり、各走査線端子に入力する駆動
波形も従来と同じとするだけで自動的にリセット動作を
行うことが可能となる。

【００３０】また、第２の走査線を連続的に選択される
複数行の第１の走査線に接続した場合、従来と同じ駆動
波形を印加すると、第１の走査線からの選択信号が連続
的に第２の走査線に印加され、自動的に複数ラインの同
時リセット動作すなわち十分なリセット時間の確保が可
能となる。

【００３１】また、第１の走査線と複数の第２の走査線
をそれぞれダイオードを介して接続することによって、
各信号書込みと同時に複数ラインのリセットを完全に独
立に行い、表示画像の質を保つことが可能となるさら
に、アレイ基板端の１端子から、第１の走査線及び１本
あるいは複数本の第２の走査線に分岐されるように回路
を構成すれば、周辺回路基板及び走査線駆動ＩＣの両者
とも、従来のものが流用可能となり、コスト上昇を全く
伴わない。

【００３２】さらに、ある１行の信号書込と同時に、他
の数行のリセット動作を行うことにより、さらにリセッ
ト効果は高まり、よりコントラストが向上し、ステップ
応答を完全に解消することが可能となる。

【００３３】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。なお、これらの実施形態は、本発
明の理解を容易にする目的で記載されるものであり、本
発明の主旨を変えない範囲で種々変更して用いることが
できる。

【００３４】先ず、ｎチャネルＴＦＴ素子とｐチャネル
ＴＦＴ素子との二つのＴＦＴ素子が画素電極に接続され
ている液晶表示素子の実施形態について説明する。［第１実施形態］液晶表示素子は、ＴＦＴ素子及び画素
電極等が形成されたＴＦＴアレイ基板上に、液晶材料を
介して、対向電極が形成されたＣＦ基板が配置されてい
る。

【００３５】ＴＦＴアレイ基板には、６４０×４８０
（ＶＧＡ）の画素がマトリクス状に配列されている。画
素は、それぞれ三原色に対応した３つのサブピクセルか
ら構成されている。

【００３６】図１はＴＦＴアレイ基板上のサブピクセル
の構成を示す平面図である。図２（ａ）はサブピクセル
群のうち４行２列部分の等価回路を示す回路図である。
走査線１１が行方向に形成され、信号線１２が列方向に
形成されている。また、補助容量線１３が行方向に形成
されている。

【００３７】走査線１１にはｎチャネルＴＦＴ素子１４
のゲート電極が接続されている。また、信号線１２がｎ
チャネルＴＦＴ素子１４を介して画素電極１５に接続さ
れている。

【００３８】画素電極１５が補助容量１６を介して補助
容量線１３に接続されている。また、画素電極１５は、
ｐチャネルＴＦＴ素子１７を介して同一行の補助容量線
１３に接続されている。同じ画素電極１５に接続される
ｎチャネルＴＦＴ素子１４と、ｐチャネルＴＦＴ素子１
７のゲート電極は、異なる行の走査線１１に接続されて
いる。

【００３９】なお、各ＴＦＴ素子の半導体層にはａ−Ｓ
ｉを使用した。ｎチャネル及びｐチャネルＴＦＴ素子１
４，１７は、ａ−Ｓｉの初期キャリア濃度と膜厚、或い
はゲート絶縁膜の膜厚を適宜調整することにより、両Ｔ
ＦＴ素子１４，１７のしきい電圧の差が駆動時の信号振
幅の２倍より大きくなるように形成した。後述するよう
に本実施形態の駆動系では、信号振幅が±３Ｖであるた
め、両ＴＦＴ素子のしきい電圧の差を６Ｖ以上にした。
また、ｐチャネルＴＦＴ素子１７のＷ／Ｌをｎチャネル
ＴＦＴ素子１４より大きくした。

【００４０】なお、液晶セルは以下の方法により製造し
た。ＣＦ基板はオーバーコート層を有し、対向配置され
るＴＦＴアレイ基板の信号線及びＴＦＴ素子に対向する
部分のＩＴＯ電極（対向電極）をエッチングによって除
去した。さらにＩＴＯ電極の上に膜厚３０ｎｍのＳｉＯ
₂ 膜をスパッタリング法によって成膜した。ＴＦＴアレ
イ基板のＩＴＯ電極（画素電極）及びＣＦ基板のＳｉＯ
₂ 層上に、それぞれ液晶配向膜として低プレチルト性の
ポリイミド膜を成膜した。各基板の配向膜は、セル長手
方向に注入方向と逆向きにラビングした。ただし両基板
のラビング軸を約１０゜ずらした。また、セルギャップ
は、樹脂コートを施したシリカスペーサをＴＦＴアレイ
基板とＣＦ基板との間に散布することにより２．０μｍ
とした。

【００４１】液晶材料として、自発分極２００ｎＣ／ｃ
ｍ² ，応答時間１００μｓ，飽和電圧４Ｖの無しきい反
強誘電性液晶Ａ（三井石油化学社製）を使用した。駆動
系は、最大印加電圧±３Ｖ，１ラインの選択時間６４μ
ｓのＶＧＡ対応（上下二分割駆動）のものを用いた。各
走査線１１に、図２（ｂ）に示した走査線駆動波形を入
力した。この波形において、リセット用のｐチャネルＴ
ＦＴ素子１７をオンするためのリセットパルス２１の
後、信号書込用のｎチャネルＴＦＴ素子１４をオンする
ための信号書込パルス２２が出力されている。リセット
パルス２１は、複数のラインで一部ずつオーバーラップ
させ、パルス幅を約３００μｓとして十分リセット時間
を確保した。

【００４２】走査線１１にリセットパルス２１が入力さ
れると、ｎチャネルＴＦＴ素子１４はオフのままで、１
行下の画素に接続されたｐチャネルＴＦＴ素子１７がオ
ンとなる。そして、ｐチャネルＴＦＴ素子１７のオンに
より画素電極１５が補助容量線１３に接続される。そし
て、補助容量線電位をほとんど動かさずに対向電極電位
と同電位にして、画素印加電圧を０Ｖ付近の電圧にする
ことによってリセット動作が行われる。

【００４３】次いで、信号書込パルス２２によって、ｎ
チャネルＴＦＴ素子１４がオン、ｐチャネルＴＦＴ素子
がオフとなり、信号線１２から画素電極１５に画像の階
調に応じた画像信号を入力することによって画像表示が
行われる。

【００４４】信号線１２から入力される画像信号は対向
電極電位を中心に交流とし、各フレームにおいて、各列
ごとに信号極性を反転させる信号線反転を行って駆動
し、画像表示を行った。

【００４５】画像表示の結果、コントラスト比は７０：
１、応答速度は１ｍｓ以下が得られ、ステップ応答によ
る残像は認められなかった。［第２実施形態］本実施形態の液晶表示素子は、アレイ
基板上に６４０×４８０（ＶＧＡ）の画素が形成された
ディスプレイである。

【００４６】図３はＴＦＴアレイ上のサブピクセルの構
成を示す平面図である。図４（ａ）はサブピクセル群の
うち４行２列部分の等価回路を示す回路図である。図
３，４において、図１，２と同一な部分には同一符号を
付し、その詳細な説明を省略する。

【００４７】本実施形態の特徴は、同じ画素電極１５に
接続されるｎチャネルＴＦＴ素子１４と、ｐチャネルＴ
ＦＴ素子１７のゲート電極が同一画素行の走査線１１に
接続され、画素電極１５がｐチャネルＴＦＴ素子１７を
介して同一画素行の補助容量線１３に接続されているこ
とである。

【００４８】各行の補助容量線１３は、通常のように最
端部で接続され同一の端子から取り出すのではなく、各
行で独立に走査線端子と反対側の基板端に設けた端子か
ら取り出される構造とし、各補助容量線１３の電位を独
立に駆動可能とした。なお、補助容量線１３の端子及び
走査線１１の端子を同じ側から、補助容量線１３の群と
走査線１１の群をそれぞれまとめて取り出し、それぞれ
別の駆動回路ＩＣ群によって駆動することも可能であ
る。

【００４９】なお、各ＴＦＴ素子，液晶材料及び液晶セ
ルの製造方法は第１実施形態と同じであるので、その説
明を省略する。駆動系は、最大印加電圧３Ｖ，１ライン
の選択時間６４μｓのＶＧＡ対応（上下二分割駆動）の
ものを用いた。各走査線１１に、図４（ｂ）に例示した
走査線駆動波形を入力した。リセットパルス２１は、複
数画素行で一部ずつオーバーラップさせ、そのパルス幅
を約３００μｓとして十分リセット時間を確保した。

【００５０】走査線１１にリセットパルス２１が入力さ
れると、ｎチャネルＴＦＴ素子１４はオフとなり、ｐチ
ャネルＴＦＴ素子１７がオンとなる。ｐチャネルＴＦＴ
素子１７のオンにより画素電極１５が補助容量線１３に
接続される。そして、画素印加電圧を前のフレームの信
号極性と逆の極性の飽和電圧の１／２付近の電圧にする
ことによって、リセット動作が行われる。この動作は、
補助容量線電位を液晶の飽和電圧の１／２の電圧にシフ
トさせることによって行われる。

【００５１】次いで、信号書込パルス２２によって、ｎ
チャネルＴＦＴ素子１４がオンとなり、信号線１２から
画素電極１５に画像の階調に応じた画像信号を入力され
て画像表示が行われる。

【００５２】画像信号は対向電極電位を中心に交流と
し、各フレームにおいて各行ごとに信号極性を反転させ
る行反転（Ｈ反転）を行って駆動し、画像表示を行っ
た。画像表示の結果、７０：１のコントラスト比，１ｍ
ｓ以下の応答速度が得られ、ステップ応答による残像は
認められなかった。

【００５３】［第３実施形態］本実施形態の液晶表示素
子は、アレイ基板上に６４０×４８０（ＶＧＡ）の画素
が形成されたディスプレイである。

【００５４】図５はＴＦＴアレイ上のサブピクセルの構
成を示す平面図である。図６（ａ）はサブピクセル群の
うち４行２列部分の等価回路を示す回路図である。な
お、図５及び６において、図１及び２と同一な部分には
同一符号を付し、その説明を省略する。

【００５５】本実施形態の特徴は、同じ画素電極１５に
接続されるｎチャネルＴＦＴ素子１４と、ｐチャネルＴ
ＦＴ１７のゲート電極は同一画素行の走査線に接続さ
れ、画素電極がｐチャネルＴＦＴ素子１７を介して異な
る画素行の補助容量線１３に接続されていることであ
る。

【００５６】なお、各ＴＦＴ素子の製造方法は第１実施
形態と同じであるので、その説明を省略する。なお、本
実施形態の液晶表示素子では、自発分極１００ｎＣ／ｃ
ｍ² ，応答時間９０μｓ及び飽和電圧３Ｖの歪らせん型
強誘電性液晶（ＤＨＦ液晶）Ｂを用いた。液晶セルは、
ＴＦＴアレイ基板とＣＦ基板から構成される通常の製法
によるものを用いた。ＣＦ基板は、ＩＴＯ電極（対向電
極）が全面に形成されたものを使用し、ＩＴＯ電極の上
に８０ｎｍの厚さにＳｉＯ₂ 膜をスパッタ法を用いて成
膜した。ＴＦＴアレイ基板のＩＴＯ電極層上及びＣＦ基
板のＳｉＯ₂ 層上に、それぞれ液晶配向膜として低プレ
チルト性のポリイミド膜を成膜した。ラビング処理，セ
ルギャップ条件等は第１実施形態と同じものとした。

【００５７】駆動系は、最大印加電圧±３Ｖ，１ライン
の選択時間６４μｓのＶＧＡ対応（上下二分割駆動）の
ものを用いた。各走査線１１に、図６（ｂ）に例示した
走査線駆動波形を入力した。リセットパルス２１は、複
数のラインで一部ずつオーバーラップさせパルス幅を約
２００μｓとして十分リセット時間を確保した。

【００５８】走査線１１にリセットパルス２１が入力さ
れると、ｎチャネルＴＦＴ素子１４はオフとなり、ｐチ
ャネルＴＦＴ素子１７がオンとなる。ｐチャネルＴＦＴ
素子１７のオンにより画素電極１５が補助容量線１３に
接続される。そして、画素印加電圧を０Ｖ付近の電圧に
することによりリセット動作が行われる。この動作は、
対向電極電位と同電位に固定することにより行われる。

【００５９】次いで、信号書込パルス２２によって、ｎ
チャネルＴＦＴ素子１４がオンとなり、信号線１２から
画素電極１５に画像の階調に応じた画像信号を入力され
て画像表示が行われる。

【００６０】画像信号は対向電極電位を中心に交流と
し、各フレームにおいて各信号線ごとに信号極性を反転
させる信号線反転を行って駆動し、画像表示を行った。
７０：１のコントラスト比及び１ｍｓ以下の応答速度が
得られ、ステップ応答による残像は認められなかった。

【００６１】［第４実施形態］図７はＴＦＴアレイ上の
サブピクセルの構成を示す平面図である。図８（ａ）は
サブピクセル群のうち４行２列部分の等価回路を示す回
路図である。

【００６２】本実施形態の特徴は、同じ画素電極１５に
接続されるｎチャネルＴＦＴ素子１４と、ｐチャネルＴ
ＦＴ素子１７のゲート電極は異なる画素行の走査線１１
に接続されており、画素電極１５がｐチャネルＴＦＴ素
子１７を介して異なる画素行の補助容量線１３に接続さ
れていることである。

【００６３】各ＴＦＴ素子の半導体層には、上記実施形
態で用いていたａ−Ｓｉではなく、ｐｏｌｙ−Ｓｉを使
用した。ｎチャネルＴＦＴ素子１４及びｐチャネルＴＦ
Ｔ素子１７は、ｐｏｌｙ−Ｓｉ層の初期キャリア濃度と
膜厚及びゲート絶縁膜の厚さの調整により、両ＴＦＴの
しきい電圧の差が、駆動時の信号振幅の２倍より大きく
なるように作成した。後述するように本実施形態の駆動
系では信号振幅が±３Ｖであるため、しきい電圧の差は
６Ｖ以上にした。液晶材料及びセルの製造方法は第１実
施形態と同じとした。

【００６４】駆動系は、最大印加電圧±３Ｖ、１ライン
の選択時間４２μｓのＸＧＡ対応（上下二分割駆動）の
ものを用いた。各走査線１１に、図８（ｂ）に例示した
走査線駆動波形を入力した。リセットパルス２１は、複
数のラインで一部ずつオーバーラップさせパルス幅を約
２５０μｓとして十分リセット時間を確保した。

【００６５】走査線１１にリセットパルス２１が入力さ
れると、ｎチャネルＴＦＴ素子１４はオフのままで、１
行上の画素に接続されたｐチャネルＴＦＴ素子１７がオ
ンとなる。そして、ｐチャネルＴＦＴ素子１７のオンに
より画素電極１５が補助容量線１３に接続される。

【００６６】そして、ｐチャネルＴＦＴ素子１７がオン
の時、補助容量線１３の電位をほとんど動かさずに対向
電極電位と同電位にし、画素印加電圧を０Ｖ付近の電圧
にすることによって、リセット動作が行われる。

【００６７】次いで、信号書込パルス２２によって、ｎ
チャネルＴＦＴ素子１４がオン、ｐチャネルＴＦＴ素子
がオフとなり、信号線１２から画素電極１５に画像の階
調に応じた画像信号を入力することによって行われる。

【００６８】画像信号は対向電極電位を中心に交流と
し、各フレームにおいて各画素ごとに信号極性を反転さ
せる画素反転（ドット反転）を行って駆動し、画像表示
を行った。

【００６９】画像表示の結果、７０：１のコントラスト
比及び１ｍｓ以下の応答速度が得られ、ステップ応答に
よる残像は認められなかった。［比較例１−１］１画素につき１つのＴＦＴ素子及び１
本ずつの走査線と信号線を備えた従来型のアレイ構造を
用いる他は、第１実施形態と同じ条件のセルを作成し
た。リセット動作を行わない通常の駆動を行ったとこ
ろ、コントラスト比は２０：１と低下し、ステップ応答
による残像が認められた。次に、１ラインの選択時間の
前半をリセット動作にあてる駆動を行った。ステップ応
答による残像は解消されたが、コントラスト比は２５：
１程度しか得られなかった。

【００７０】［比較例１−２］信号書込用ＴＦＴ素子と
してｐチャネルＴＦＴ素子を使用し、リセット用ＴＦＴ
素子としてｎチャネルＴＦＴ素子を使用し、ｐチャネル
ＴＦＴ素子のＷ／ＬをｎチャネルＴＦＴ素子より大きく
するほかは、第１実施形態と同じアレイ構造・セル構成
・回路構成を用いたセルを同じ条件で作成した。第１実
施形態と同様の駆動を行ったが、ステップ応答による残
像は解消されたものの、コントラスト比は５０：１程度
しか得られなかった。

【００７１】従って、信号書込用ＴＦＴ素子としてｎチ
ャネルＴＦＴ素子を使用し、リセット用ＴＦＴ素子とし
てｐチャネルＴＦＴ素子を使用することが好ましいこと
が分かる。

【００７２】次いで、信号書込用スイッチング素子とリ
セット用スイッチング素子との二つのスイッチング素子
を有し、それぞれのスイッチング素子が異なる走査線に
接続されている液晶表示素子の実施形態について説明す
る。

【００７３】［第５実施形態］本実施形態の液晶表示素
子は、１０２４×７６８の画素がマトリクス状に配列さ
れたものである（ＸＧＡ）。

【００７４】図９は、本発明の第５実施形態に係わる液
晶表示素子のＴＦＴアレイ基板の構成を示す平面図であ
る。また、図１０はサブピクセル群のうち３列の部分の
等価回路を示している。

【００７５】第１の走査線３１及び第２の走査線３２が
行方向に形成され、信号線１２が列方向に形成されてい
る。また、補助容量線１３が行方向に形成され、端部で
共通の補助容量線１３に接続されている。

【００７６】第１の走査線３１が信号書込用ＴＦＴ素子
３３のゲート電極に接続されている。また、信号線１２
が、信号書込用ＴＦＴ素子３３を介して画素電極１５に
接続されている。

【００７７】第２の走査線３２がリセット用ＴＦＴ素子
３４のゲート電極に接続されている。また、補助容量線
１３が、リセット用ＴＦＴ素子３４を介して画素電極１
５に接続されている。また、画素電極１５が補助容量１
６を介して補助容量線１３に接続されている。

【００７８】第１の走査線３１はＴＦＴアレイ基板端か
ら３つの束にまとめて第１の走査線駆動ＩＣ４１に接続
され、第２の走査線３２も同様にアレイ基板端から３つ
の束にまとめて第２の走査線駆動ＩＣ４２に接続されて
いる。

【００７９】信号書込用及びリセット用ＴＦＴ素子３
３，３４は、チャネルにａ−Ｓｉ層を用いて作成されて
いる。また、液晶セルは、ＴＦＴ素子及び画素電極が形
成されたＴＦＴアレイ基板と、対向電極が形成されたＣ
Ｆ基板とを対向配置し、両者の間に液晶材料を注入して
構成される。ＣＦ基板はオーバーコート層を有し、アレ
イ基板の信号線及びＴＦＴ素子に対向する部分のＩＴＯ
電極をエッチングによって除去した。さらにＩＴＯ電極
層の上に３０ｎｍの厚さにＳｉＯ₂ 膜がスパッタ成膜さ
れている。

【００８０】ＴＦＴ基板のＩＴＯ電極上及びＣＦ基板の
ＳｉＯ₂ 層上に、液晶配向膜として低プレチルト性のポ
リイミド膜をそれぞれ成膜した。各基板の配向膜は、セ
ル長手方向に、注入方向と逆向きにラビングした。ただ
し両基板のラビング軸は、約１０゜ずらした。そして、
樹脂コートを施したシリカスペーサを散布することによ
りセルギャップは２．０μｍとした。

【００８１】液晶材料として、自発分極２００ｎＣ／ｃ
ｍ² ，応答時間１００μｓ及び飽和電圧４Ｖの無しきい
反強誘電性液晶Ａ（三井石油化学社製）を使用した。駆
動系は、最大印加電圧±５Ｖ，１ラインの選択時間４２
μｓのＸＧＡ対応（上下二分割駆動）のものを用いた。
図１０に示す等価回路の各第１の走査線３１に図１１に
示した駆動波形を入力し、各第２の走査線３２に図１１
に例示した駆動波形を入力した。なお、図１１の駆動波
形に付記された符号は、図１０において符号が付された
第１及び第２の走査線３１，３２に対応している。

【００８２】この駆動波形は、リセット用ＴＦＴ素子３
４をオンするためのリセットパルス２１と、信号書込用
ＴＦＴ素子３３をオンするための信号書込パルス２２と
である。リセットパルス２１は、複数のラインで一部ず
つオーバーラップさせパルス幅を約３００μｓとして十
分リセット時間が確保されている。

【００８３】第２の走査線３２にリセットパルス２１が
入力されると、信号書込用ＴＦＴ素子３３はオフのまま
で、リセット用ＴＦＴ素子３４がオンとなる。そして、
リセット用ＴＦＴ素子３４のオンにより画素電極１５が
補助容量線１３に接続される。そして、補助容量線１３
の電位をほとんど動かさずに対向電極電位と同電位に
し、画素印加電圧を０Ｖ付近の電圧にすることによっ
て、リセット動作が行われる。

【００８４】次いで、第１の走査線３１に入力された信
号書込パルス２２によって、信号書込用ＴＦＴ素子３３
がオン、信号線１２から画素電極１５に画像の階調に応
じた画像信号を入力することによって、画像表示が行わ
れる。

【００８５】画像信号は、対向電極電位を中心に交流と
し、各フレームにおいて各列ごとに信号極性を反転させ
る信号線反転を行って駆動し画像表示を行った。補助容
量線の電位は、対向電極電位と同じとし一定にした。

【００８６】画像表示の結果、７０：１のコントラスト
比及び１ｍｓ以下の応答速度が得られ、ステップ応答に
よる残像は認められなかった。本実施形態の液晶表示素
子によれば、第１の走査線と第２の走査線が異なるＩＣ
によって駆動されるように、第１の走査線と第２の走査
線との端子をアレイ基板の同じ側に分離して２系統設け
ることによって、従来の走査線駆動ＩＣによる駆動が可
能になり、コストの上昇を抑えることが可能になる。つ
まり、表示領域内に第１及び第２の走査線が交互に配置
されているので、基板端の同じ側に駆動ＩＣを接続する
端子を設けると、端子数の増加による駆動ＩＣ数の増加
及び従来と異なる仕様の走査線駆動ＩＣが必要となり、
コストの上昇を招く。

【００８７】なお、二つの端子は、アレイ基板上の異な
る側に設置，或いは周辺回路によって各端子を２系統に
分離しても同様な効果がある。［第６実施形態］本実施形態の液晶表示素子は、６４０
×４８０の画素がマトリクス状に配列されたものである
（ＶＧＡ）。

【００８８】図１２は、本発明の第６実施形態に係わる
液晶表示素子の等価回路を示す回路図である。図１２に
おいて、図１１と同一な部分には同一符号を付しその説
明を省略する。なお、サブピクセルの構成は第５実施形
態と同様なので、その図示を省略する。

【００８９】本実施形態の特徴は、第２の走査線３２
が、バイパス線５１を介して３画素行隔てた第１の走査
線３１に画素領域外において接続されていることであ
る。ＴＦＴアレイ基板端には、第１及び第２の走査線３
１，３２に共通の端子が設けられている。すなわち画素
行と同数の走査線端子が設けられており、従来の走査線
が１系統の液晶表示素子と変わるところがない。

【００９０】また、最上部と最下部の画素のない領域に
は、書込み特性を中央部と同一にする目的で、第１及び
第２のダミー走査線３５，３６が設けられている。最下
部の第１の走査線３１と最上部の第２の走査線３２は、
バイパス線５１ａによって接続されている。また、図１
３に示す様に、最下部の第１の走査線３１と最上部の第
２の走査線３２を接続せず、最上層の第２の走査線３２
及び最下層の第１の走査線３１をそれぞれ第１及び第２
のダミー走査線３５，３６に接続してもよい。

【００９１】なお、アレイ基板端の端子を第１の走査線
３１と第２の走査線３２とで別個に設け、バイパス線５
１を周辺回路基板上に設けて、駆動ＩＣに接続するとい
う方法をとることも可能であり、表示特性上は上記の例
の場合と同じ効果がある。

【００９２】さらに、信号線１２を中央部において分離
した上下２分割駆動の場合には、上下の同じ位置に対応
する走査線の端子同士をアレイ基板上あるいは周辺回路
上において接続することにより、走査線駆動ＩＣ数を半
減させることが可能である。

【００９３】また、各ＴＦＴ素子及び液晶セルの製造方
法は第５実施形態と同じとした。液晶材料として、自発
分極１４０ｎＣ／ｃｍ² ，応答時間１２０μｓ及び飽和
電圧６Ｖの無しきい反強誘電性液晶Ｃを用いた。セル形
成後、周辺回路基板を介して走査線群をアレイ基板端か
ら走査線駆動ＩＣに接続した。

【００９４】走査線駆動ＩＣは、最大印加電圧±５Ｖ，
１ラインの選択時間６４μｓのＶＧＡ対応（上下二分割
駆動）のものを用いた。各走査線端子に、図１４に示す
駆動波形を入力して、リセット動作及び書込動作を行っ
た。この波形中のパルス３８は、第１の走査線３１に接
続された信号書込用ＴＦＴ素子３３をオンするためのパ
ルスであると同時に、３画素行隔てた行の第２の走査線
３２に接続されたリセット用ＴＦＴ素子３４をオンする
ためのパルスである。

【００９５】第２の走査線３２に入力されるパルス３８
は、３画素行隔てた画素の第１の走査線３１の書込みパ
ルスと同一であり、そのリセット時間は約６４μｓであ
る。補助容量線１３の電位をほとんど動かさずに対向電
極電位と同電位にし、画素印加電圧を０Ｖ付近の電圧に
することによって、リセット動作を行った。リセット動
作と書込動作との間のの約１９２μｓ間にも液晶は応答
を続け、これによってほぼリセットされる。

【００９６】また、信号線から入力される画像信号は対
向電極電位を中心に交流とし、各フレームにおいて各列
ごとに信号極性を反転させる信号線反転を行って駆動し
画像表示を行った。

【００９７】画像表示の結果、８０：１のコントラスト
比及び１ｍｓ以下の応答速度が得られ、ステップ応答に
よる残像は認められなかった。また、各行の補助容量線
を基板上ですべて接続せずに独立とし、別の端子から取
り出して各補助容量線１３を独立に駆動できるようにし
たアレイ構造を作成した。これ以外の作成条件は上記と
同じとし、同様の駆動を行った。ただし、リセット動作
は、画素印加電圧を前のフレームの信号極性と逆の極性
の液晶の飽和電圧の１／２の電圧にすることによって行
った。このリセット動作は、補助容量線の電位を液晶の
飽和電圧の１／２の電圧にシフトさせることにより行っ
た。

【００９８】画像信号は対向電極電位を中心に交流と
し、各フレームにおいて各行ごとに信号極性を反転させ
る行反転（Ｈ反転）を行って駆動し画像表示を行った。
画像表示の結果、８０：１のコントラスト比及び１ｍｓ
以下の応答速度が得られ、ステップ応答による残像は認
められなかった。

【００９９】本実施形態によれば、第２の走査線が異な
る画素行の第１の走査線に接続することによって、従来
の駆動ＩＣを用いてリセット動作を行うことができ、コ
ストの上昇を抑えることができる。

【０１００】［第７実施形態］本実施形態の液晶表示素
子は、６４０×４８０の画素がマトリクス状に配列され
たものである（ＶＧＡ）。

【０１０１】図１５は、本発明の第７実施形態に係わる
液晶表示素子の等価回路を示す回路図である。図１５に
おいて、図１２と同一な部分には同一符号を付し、その
説明を省略する。なお、サブピクセルの構造は第５実施
形態と同様なので、その図示を省略する。

【０１０２】本実施形態の特徴は、４本の第２の走査線
３２が画素領域外でバイパス線５２に続されており、さ
らにバイパス線５２がそれぞれにダイオード３９が介挿
された４本のバイパス線５３に接続されていることであ
る。そして、同一のバイパス線５２に接続する４本のバ
イパス線５３は、連続して信号書込パルスが印加される
第１の走査線３１に接続されている。

【０１０３】そして、ＴＦＴアレイ基板端には、第１及
び第２の走査線３１，３２の共通の端子が設けられてい
る。すなわち画素行と同数の走査線端子が設けられてい
る点で、従来の走査線が１系統の液晶表示素子と変わる
ところがない。

【０１０４】なお、アレイ基板端の端子を第１の走査線
３１と第２の走査線３２で別個に設け、ダイオード３９
が介挿されたバイパス線５２は周辺回路基板上に設け
て、駆動ＩＣに接続するという方法をとることも可能で
あり、表示特性上は上記の例の場合と同じ効果がある。

【０１０５】また、最上部の第２の走査線３２は、バイ
パス線５２ａを介して最下部の第１の走査線３１に接続
されている。また、図１６に示すように、最下部の第１
の走査線３１と、最上部の第２の走査線３２を接続せ
ず、最上部の第２の走査線３２及び最下部の第１の走査
線３１をそれぞれ第１及び第２のダミー走査線３５，３
６に接続してもよい。

【０１０６】各ＴＦＴ素子の製造方法は第１実施形態と
同じとした。液晶材料として、自発分極１００ｎＣ／ｃ
ｍ² ，応答時間９０μｓ及び飽和電圧３Ｖの歪らせん型
強誘電性液晶（ＤＨＦ液晶）Ｂを用いた。液晶セルは、
ＴＦＴアレイ基板とＣＦ基板から構成される通常の製法
によるものを用いた。ＣＦ基板はＩＴＯベタ電極を有す
るものを使用し、ＩＴＯ電極層の上に８０ｎｍの厚さに
ＳｉＯ₂ 膜をスパッタ成膜した。ＴＦＴ基板のＩＴＯ電
極層の上及びＣＦ基板のＳｉＯ₂ 層の上に、それぞれ液
晶配向膜として低プレチルト性のポリイミド膜を成膜し
た。ラビング・セルギャップ条件等は第５実施形態と同
じとした。

【０１０７】駆動系は、最大印加電圧±５Ｖ，１ライン
の選択時間６４μｓのＶＧＡ対応（上下二分割駆動）の
ものを用いた。各走査線端子に、図１７に示す駆動波形
を入力して、リセット動作及び書込動作を行った。

【０１０８】同一のバイパス線５２に接続する４本の第
２の走査線３２は、バイパス線５３を介して、連続して
パルス３８が入力される４本の第１の走査線３１に接続
されている。従って、同一のバイパス線５２に接続する
第２の走査線３２には、４つのパルス３８が連続して入
力される。つまり、４本の第２の走査線３２には約２５
６μｓのリセットパルスが入力され、４画素行同時にリ
セット動作が行われる。

【０１０９】リセット動作は、補助容量線１３の電位を
ほとんど動かさずに対向電極電位と同電位にし、画素印
加電圧を０Ｖ付近にすることによって行った。リセット
動作と書込み動作の間にも液晶は応答を続け、これによ
ってほほリセットされる。

【０１１０】画像信号は対向電極電位を中心に交流と
し、各フレームにおいて各列ごとに信号極性を反転させ
る信号線反転を行って駆動し、画像表示を行った。表示
の結果、７０：１のコントラスト比及び１ｍｓ以下の応
答速度が得られ、ステップ応答による残像は認められな
かった。

【０１１１】本実施形態によれば、第２の走査線が連続
して選択され、リセット時間を十分長くとることがで
き、さらに複数の第２の走査線が異なる画素行の複数の
第１の走査線に接続することによって、従来の駆動ＩＣ
を用いることができる。

【０１１２】［第８実施形態］本実施形態の液晶表示素
子は、６４０×４８０の画素がマトリクス状に配列され
たものである（ＶＧＡ）。

【０１１３】図１８は、本発明の第８実施形態に係わる
液晶表示素子の等価回路を示す回路図である。図１８に
おいて、図１２と同一な部分には同一符号を付し、その
説明を省略する。なお、サブピクセルの構成は第５実施
形態と同様なので、その図示を省略する。

【０１１４】本実施形態の特徴は、第１の走査線３１
が、ダイオード３９が介挿されたバイパス線５４を介し
て、異なる画素行の４本の第２の走査線３２に画素領域
外で接続されていることである。従って、第２の走査線
３２には、異なる画素行に属する第１の走査線３１が４
本接続されている。なお、第２の走査線３２に接続され
ている４本の第１の走査線３１は、画像表示の際、連続
して選択される。

【０１１５】アレイ基板端には、第１及び第２の走査線
３１，３２の共通の端子が設けられている。すなわち、
ＴＦＴアレイ基板上には画素行×２行の走査線が形成さ
れているが、画素行と同数の走査線素子が設けられてい
る点で、従来の走査線が１系統の液晶表示素子と変わる
ところがない。

【０１１６】なお、アレイ基板端の端子を第１の走査線
３１と第２の走査線３２で別個に設け、ダイオードが介
挿されたバイパス線は周辺回路基板上に設けて駆動ＩＣ
に接続するという方法をとることも可能であり、表示特
性上は上記の例の場合と同じ効果がある。

【０１１７】また、最下部の第１の走査線３１と、最上
部の第２の走査線３２は、それぞれ第１のダミー走査線
３５と第２のダミー走査線３６に接続されている。名Ｔ
ＦＴ素子、液晶材料及びセルの製造方法は第５実施形態
と同じとした。

【０１１８】駆動系は、最大印加電圧±５Ｖ，１ライン
の選択時間６４μｓのＶＧＡ対応〈上下二分割駆動）の
ものを用いた。各第１の走査線３１に図１９に示した走
査線駆動波形を入力した。

【０１１９】第１の走査線３１にパルス（パルス幅６４
μｓ）３８が入力されると、バイパス線５４を介して接
続された４本の第２の走査線３２にもパルス３８が入力
される。従って、第２の走査線３２には、バイパス線５
４を介して接続された４本の第１の走査線３１から連続
してパルス３８が入力されるので、パルス幅２５６（＝
６４μｓ×４）μｓのパルスが入力され、リセット動作
が行われる。また、リセットパルスと書込みパルスが入
力される間にも液晶は応答を続けることよってほほリセ
ットされる。

【０１２０】リセット動作は、補助容量線１３の電位を
ほとんど動かさずに対向電極電位と同電位にし、画素印
加電位を０Ｖ付近にすることによって行った。書込動作
の際、画像信号は対向電極電位を中心に交流とし、各フ
レームにおいて名画素ごとに信号特性を反転させる画素
反転（ドット反転）を行って駆動し、画像表示を行っ
た。補助容量線１３の電位は、対向電極電位と同じとし
一定にした。

【０１２１】画像表示の結果、８０：１のコントラスト
比及び１ｍｓ以下の応答速度が得られ、ステップ応答に
よる残像は認められなかった。次に、画素数を１０２４
×７６８（ＸＧＡ）に変更し、スイッチング用及び信号
書込用ＴＦＴ素子をｐｏｌｙ−Ｓｉ層を使用したものに
変更した。回路構成は上記の実施例と同じとしたが、上
記の実施例における周辺回路及び駆動ＩＣはすべてアレ
イ基板上に設置した。液晶材料及びセル作成方法等、そ
の他の点は上記実施形態と同じとした。

【０１２２】駆動系は、最大印加電圧±５Ｖ、１ライン
の選択時間４２μｓのＸＧＡ対応（上下二分割駆動）の
ものを用いた。等価回路の各走査線３１に、図１９に例
示した走査線駆動波形を入カし、書込及びリセット動作
を行った。

【０１２３】ＸＧＡの場合、リセットパルス幅約１６８
μｓとなりＶＧＡの場合に比べてリセット時間が短くな
るが、リセットと書込みの間にも液晶は応答を続けるこ
とよってほほリセットされた。

【０１２４】画像表示の結果、コントラスト比は７０：
１、応答速度は１ｍｓ以下が得られステップ応答による
残像は認められなかった。本実施形態によれば、リセッ
ト動作と信号書込動作との間隔が同一であり、画素によ
らずリセット動作後の液晶の応答が均一になる。また、
周辺回路基板を使用せず、アレイ基板上に回路を設けた
ことによって駆動回路部分を簡略化することが可能とな
る。

【０１２５】［比較例２−１］１画素につき１つのＴＦ
Ｔ素子及び１本ずつの走査線と信号線を備えた従来型の
アレイ構造を用いる他は、第５実施形態と同じ条件でセ
ルを作成した。リセット動作を行わない通常の駆動を行
ったところ、コントラスト比が２０：１に低下し、ステ
ップ応答による残像が認められた。

【０１２６】次いで、１ラインの選択時間の前半をリセ
ット動作にあてる駆動を行った。ステップ応答による残
像は解消されたが、コントラスト比は２５：１程度しか
得られなかった。

【０１２７】［比較例２―２］第１の走査線と第２の走
査線のアレイ基板端の端子を同一とせず別個に設け、周
辺回路基板上でも両走査線を接続することなく、そのま
ま駆動ＩＣに接続するほかは、第６実施形態と同じアレ
イ構造・セル構成・回路構成を用い、同じ条件でセルを
作成した。第６実施形態と同様の駆動を行ったところ、
ステップ応答による残像は解消され、７０：１のコント
ラスト比が得られた。同様に第７及び第８実施形態につ
いても上記と同じ変更をおこなう以外は同じ条件で画像
表示を行ったところ、同様の結果が得られた。

【０１２８】しかし、騒動ＩＣの仕様が従来と異なり従
来ＩＣを利用できず、駆動波形も異なるなど、専用の駆
動回路系・ＩＣを開発する必要が生じ、さらに必要ＩＣ
数も増加することにより、コストが増加することが判明
した。

【０１２９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、補助容量線の電位を対向電極
電位と同電位、且つ一定にしてリセット動作を行う場合
には、従来と同じように走査線と並列に配線すること
も、走査線と交差するよう配線することも可能である。

【０１３０】また、第５〜第８実施形態では、ＴＦＴ素
子以外にも、ＴＦＤ，ＭＩＭ等のスイッチング素子を用
いることも可能である。その他、本発明は、その要旨を
逸脱しない範囲で、種々変形して実施することが可能で
ある。

【０１３１】

【発明の効果】以上説明したように本発明によれば、リ
セット用と信号書込用の二つのスイッチング（ＴＦＴ）
素子を具備し、リセット動作と信号書込動作を同時に行
うことによって、実効印加電圧の低下を防止し、「ステ
ップ応答」による残像が解消され、より低電圧で高コン
トラストが得られる。

【図面の簡単な説明】

【図１】第１実施形態に係わる液晶表示素子のアレイ基
板を示す平面図。

【図２】第１実施形態に係わる液晶表示素子の等価回路
及び入力波形を示す図。

【図３】第２実施形態に係わる液晶表示素子のアレイ基
板を示す平面図。

【図４】第２実施形態に係わる液晶表示素子の等価回路
及び入力波形を示す図。

【図５】第３実施形態に係わる液晶表示素子のアレイ基
板を示す平面図。

【図６】第３実施形態に係わる液晶表示素子の等価回路
及び入力波形を示す図。

【図７】第４実施形態に係わる液晶表示素子のアレイ基
板を示す平面図。

【図８】第４実施形態に係わる液晶表示素子の等価回路
及び入力波形を示す図。

【図９】第５実施形態に係わる液晶表示素子のアレイ基
板を示す平面図。

【図１０】第５実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１１】第５実施形態に係わる液晶表示素子への入力
波形を示す図。

【図１２】第６実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１３】第６実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１４】第６実施形態に係わる液晶表示素子への入力
波形を示す図。

【図１５】第７実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１６】第７実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１７】第７実施形態に係わる液晶表示素子への入力
波形を示す図。

【図１８】第８実施形態に係わる液晶表示素子の等価回
路を示す図。

【図１９】第８実施形態に係わる液晶表示素子への入力
波形を示す図。

【符号の説明】

１１…走査線１２…信号線１３…補助容量線１４…信号書込用ｎチャネルＴＦＴ素子１５…ＩＴＯ画素電極１６…補助容量１７…リセット用ｐチャネルＴＦＴ素子２１…リセットパルス２２…信号書込パルス３１…第１の走査線３２…第２の走査線３３…信号書込用ＴＦＴ素子３４…リセット用ＴＦＴ素子３５…第１のダミー走査線３６…第２のダミー走査線３７…バイパス線３８…選択パルス３９…ダイオード４０…バイパス線４１…第１の走査線駆動ＩＣ４２…第２の走査線駆動ＩＣ

───────────────────────────────────────────────────── フロントページの続き (72)発明者飯田理恵子神奈川県横浜市磯子区新磯子町33番地株式会社東芝生産技術研究所内 (56)参考文献特開平９−114421（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/141

Claims

(57)【特許請求の範囲】

【請求項１】強誘電性液晶材料又は反強誘電性液晶材料
と薄膜トランジスタを用いたアクティブマトリクス型の
液晶表示素子であって、ｐチャネル又はｎチャネル薄膜トランジスタからなり、
信号線と画素電極との間に接続された信号書込用ＴＦＴ
素子と、この信号書込用ＴＦＴ素子と異なるチャネルの薄膜トラ
ンジスタからなり、前記画素電極と補助容量線との間に
接続されたリセット用ＴＦＴ素子とを具備してなること
を特徴とする液晶表示素子。
【請求項２】強誘電性液晶材料又は反強誘電性液晶材料
を用いたアクティブマトリクス型の液晶表示素子であっ
て、第１の走査線と、信号線と画素電極との間に接続され、
選択された第１の走査線によって制御される信号書込用
スイッチング素子と、第２の走査線と、前記画素電極と該補助容量との間に接
続され、選択された第２の走査線によって制御されるリ
セット用スイッチング素子とを具備してなることを特徴
とする液晶表示素子。
【請求項３】一つ或いは複数の画素行の第２の走査線
は、異なる一つ或いは複数の画素行の第１の走査線に直
接或いはダイオードを介して接続されていることを特徴
とする請求項２に記載の液晶表示素子。