JP3243582B2 - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数の画素を縦横に配
置し、各画素毎にスイッチング素子を設けてアクティブ
マトリクス駆動する液晶表示装置に関する発明である。
置し、各画素毎にスイッチング素子を設けてアクティブ
マトリクス駆動する液晶表示装置に関する発明である。
【０００２】
【従来の技術】近年高精細な画像表示を目的とし、膨大
な数の画素を高周波数で駆動する手段としてアクティブ
マトリクス型の駆動方法が知られている。この方式は、
各画素毎にスイッチング素子、例えばトランジスタを配
し、ドレイン電極を各画素の画素電極に接続し、各列毎
にソース電極を共通に走査信号線に接続し、各行毎にゲ
ート電極を共通に表示信号線に接続し、１走査信号線ず
つ選択して順次ゲート電極をオンし、同時に各表示信号
線に映像信号を入力し、選択された走査線に接続された
トランジスタを介して画素電極に映像信号を入力して表
示を行なう方式である。
な数の画素を高周波数で駆動する手段としてアクティブ
マトリクス型の駆動方法が知られている。この方式は、
各画素毎にスイッチング素子、例えばトランジスタを配
し、ドレイン電極を各画素の画素電極に接続し、各列毎
にソース電極を共通に走査信号線に接続し、各行毎にゲ
ート電極を共通に表示信号線に接続し、１走査信号線ず
つ選択して順次ゲート電極をオンし、同時に各表示信号
線に映像信号を入力し、選択された走査線に接続された
トランジスタを介して画素電極に映像信号を入力して表
示を行なう方式である。
【０００３】 図３にアクティブマトリクス型の液晶表
示装置の駆動回路の一例、及び図４にそのタイミングチ
ャートを示す。
示装置の駆動回路の一例、及び図４にそのタイミングチ
ャートを示す。
【０００４】 図中１は走査信号線、２は表示信号線、
３は薄膜トランジスタ（以下「ＴＦＴ」と記す）、４は
液晶、５は垂直シフトレジスタ、６は水平シフトレジス
タ、７はラインバッファである。この型の液晶表示装置
においては、映像信号は水平シフトレジスタ６の信号に
応じてゲートオンした第１トランジスタを介してライン
バッファ７に蓄積される。各ラインバッファ７に順次映
像信号が蓄積された後、ラインバッファ７が接続されて
いる画素側の第２トランジスタをオンして全表示信号線
２に一斉に各ラインバッファ７に蓄積された映像信号を
入力し画素に転送する。同時に、ある走査信号線１が選
択され当該走査信号線１に接続されたＴＦＴ３のゲート
がオンし、ラインバッファ７から転送された映像信号が
ＴＦＴ３を介して画素電極に入力され、次の信号が入力
されるまで、液晶容量ＣＬＣとして保持される。この１
水平走査を順次走査信号線毎に行ない、１画面の表示を
行なう。
３は薄膜トランジスタ（以下「ＴＦＴ」と記す）、４は
液晶、５は垂直シフトレジスタ、６は水平シフトレジス
タ、７はラインバッファである。この型の液晶表示装置
においては、映像信号は水平シフトレジスタ６の信号に
応じてゲートオンした第１トランジスタを介してライン
バッファ７に蓄積される。各ラインバッファ７に順次映
像信号が蓄積された後、ラインバッファ７が接続されて
いる画素側の第２トランジスタをオンして全表示信号線
２に一斉に各ラインバッファ７に蓄積された映像信号を
入力し画素に転送する。同時に、ある走査信号線１が選
択され当該走査信号線１に接続されたＴＦＴ３のゲート
がオンし、ラインバッファ７から転送された映像信号が
ＴＦＴ３を介して画素電極に入力され、次の信号が入力
されるまで、液晶容量ＣＬＣとして保持される。この１
水平走査を順次走査信号線毎に行ない、１画面の表示を
行なう。
【０００５】
【発明が解決しようとする課題】本発明の目的は、より
高精細な画像表示を実現するべく、より高周波数で駆動
するために、最適の条件で機能し得る液晶表示装置を提
供することにある。
高精細な画像表示を実現するべく、より高周波数で駆動
するために、最適の条件で機能し得る液晶表示装置を提
供することにある。
【０００６】表示部の画素数は、垂直走査線４５０本×
水平走査線（表示信号線）６００本である。この水平画
素数を持った表示パネルをＮＴＳＣ信号で走査した場
合、１水平画素（実際には各表示信号線毎に設けたライ
ンバッファ）への充電にかけられる時間は、約９０［ｎ
ｓｅｃ．］しかない。この時間内にビデオ信号電荷をラ
インバッファに蓄積する必要がある。蓄積すべき信号電
荷は、パネルとしての表示性能、とりわけ、階調数をど
の程度要求されるかによって決まってくる。すなわち、
表示すべき階調数の１階調分に相当する信号電圧以上の
信号電圧の転送とりこぼしがあると、そのパネルの階調
特性はもはや維持できなくなる。今後液晶表示パネルの
分野においても、ますます高階調性が要求されてくるも
のと思われる。液晶の駆動電圧振幅自体は、大きく変化
しないと思われるので、その場合、１階調を識別するた
めの信号電圧は、ますます小さくなる。例えば、液晶の
駆動電圧振幅を±５［Ｖ］とした場合、その液晶の電圧
−透過率曲線の変化を考慮した場合、表示階調数を６４
階調程度実現するためには、２０〜３０［ｍＶ］前後の
信号電圧の差を読み取らなければならない。
水平走査線（表示信号線）６００本である。この水平画
素数を持った表示パネルをＮＴＳＣ信号で走査した場
合、１水平画素（実際には各表示信号線毎に設けたライ
ンバッファ）への充電にかけられる時間は、約９０［ｎ
ｓｅｃ．］しかない。この時間内にビデオ信号電荷をラ
インバッファに蓄積する必要がある。蓄積すべき信号電
荷は、パネルとしての表示性能、とりわけ、階調数をど
の程度要求されるかによって決まってくる。すなわち、
表示すべき階調数の１階調分に相当する信号電圧以上の
信号電圧の転送とりこぼしがあると、そのパネルの階調
特性はもはや維持できなくなる。今後液晶表示パネルの
分野においても、ますます高階調性が要求されてくるも
のと思われる。液晶の駆動電圧振幅自体は、大きく変化
しないと思われるので、その場合、１階調を識別するた
めの信号電圧は、ますます小さくなる。例えば、液晶の
駆動電圧振幅を±５［Ｖ］とした場合、その液晶の電圧
−透過率曲線の変化を考慮した場合、表示階調数を６４
階調程度実現するためには、２０〜３０［ｍＶ］前後の
信号電圧の差を読み取らなければならない。
【０００７】例えば、スイッチングするトランジスタを
全てＰ型ＭＯＳのみで構成した場合について考える。入
力される信号の振幅は、３〜１３［Ｖ］である。この場
合、液晶セルの対向電極の電位は、ほぼ８［Ｖ］に設定
した。信号を転送するスイッチングトランジスタを駆動
するゲートパルスの駆動振幅は、０〜１５［Ｖ］とし
た。
全てＰ型ＭＯＳのみで構成した場合について考える。入
力される信号の振幅は、３〜１３［Ｖ］である。この場
合、液晶セルの対向電極の電位は、ほぼ８［Ｖ］に設定
した。信号を転送するスイッチングトランジスタを駆動
するゲートパルスの駆動振幅は、０〜１５［Ｖ］とし
た。
【０００８】ここで、ラインバッファ容量のリセット電
圧を、３［Ｖ」、及び８［Ｖ］に設定したところ、図５
に示したように、特に、入力信号が小さい場合、リセッ
ト電圧によってラインバッファ容量への充電率に差が生
じた。これは先述したように、リセット電圧の違いによ
り、ラインバッファ容量側が、トランジスタのドレイン
として作用するか、ソースとして作用するかによると考
えられる。
圧を、３［Ｖ」、及び８［Ｖ］に設定したところ、図５
に示したように、特に、入力信号が小さい場合、リセッ
ト電圧によってラインバッファ容量への充電率に差が生
じた。これは先述したように、リセット電圧の違いによ
り、ラインバッファ容量側が、トランジスタのドレイン
として作用するか、ソースとして作用するかによると考
えられる。
【０００９】以上の検討の結果、本発明者等は、高階調
の液晶表示パネルを実現するための手段として、本発明
を得るに至ったのである。
の液晶表示パネルを実現するための手段として、本発明
を得るに至ったのである。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
し、より高速で機能し得る液晶表示装置を提供するもの
であり、複数の行及び複数の列に沿って配置した画素毎
にスイッチング素子として薄膜トランジスタを備え、該
薄膜トランジスタを行毎に共通に接続した走査信号線、
及び、列毎に共通に接続した表示信号線を有するアクテ
ィブマトリクス型液晶表示素子と、ビデオ入力線と、上
記走査信号線に走査信号を印加する垂直シフトレジスタ
と、水平シフトレジスタと、を有し、該ビデオ入力線が
各表示信号線と直列に配置した第１及び第２トランジス
タを介して接続され、各第１トランジスタのゲート電極
が水平シフトレジスタの出力によって制御され、第１ト
ランジスタの出力側且つ第２トランジスタの入力側には
ラインバッファが接続され、該ラインバッファには第３
トランジスタが接続され、上記ビデオ入力線に入力され
た映像信号を、一水平走査期間中の走査期間において水
平シフトレジスタの出力によって制御された第１トラン
ジスタを介してラインバッファに蓄積し、蓄積された映
像信号を第２トランジスタを介して各表示信号線に転送
し、該転送終了後、第３トランジスタを介してラインバ
ッファの電位を一定にリセットすることを特徴とする。
し、より高速で機能し得る液晶表示装置を提供するもの
であり、複数の行及び複数の列に沿って配置した画素毎
にスイッチング素子として薄膜トランジスタを備え、該
薄膜トランジスタを行毎に共通に接続した走査信号線、
及び、列毎に共通に接続した表示信号線を有するアクテ
ィブマトリクス型液晶表示素子と、ビデオ入力線と、上
記走査信号線に走査信号を印加する垂直シフトレジスタ
と、水平シフトレジスタと、を有し、該ビデオ入力線が
各表示信号線と直列に配置した第１及び第２トランジス
タを介して接続され、各第１トランジスタのゲート電極
が水平シフトレジスタの出力によって制御され、第１ト
ランジスタの出力側且つ第２トランジスタの入力側には
ラインバッファが接続され、該ラインバッファには第３
トランジスタが接続され、上記ビデオ入力線に入力され
た映像信号を、一水平走査期間中の走査期間において水
平シフトレジスタの出力によって制御された第１トラン
ジスタを介してラインバッファに蓄積し、蓄積された映
像信号を第２トランジスタを介して各表示信号線に転送
し、該転送終了後、第３トランジスタを介してラインバ
ッファの電位を一定にリセットすることを特徴とする。
【００１１】 本発明において好ましくは、上記ライン
バッファに蓄積された映像信号の表示信号線への転送
が、一水平走査期間中のブランキング期間の一部で実行
し、該ブランキング期間の残りの期間において、ライン
バッファのリセットを行う。
バッファに蓄積された映像信号の表示信号線への転送
が、一水平走査期間中のブランキング期間の一部で実行
し、該ブランキング期間の残りの期間において、ライン
バッファのリセットを行う。
【００１２】 本発明において、上記リセット後のライ
ンバッファの電位は映像信号の振幅内の最高電位に設定
されるのが望ましい。
ンバッファの電位は映像信号の振幅内の最高電位に設定
されるのが望ましい。
【００１３】
【実施例及び作用】（実施例１） 図１に本発明の一実施例である液晶表示装置の回路図、
及び図２にそのタイミングチャートを示す。
及び図２にそのタイミングチャートを示す。
【００１４】 図中の符号は前記図３と同じであるが、
本発明においては、ラインバッファ７に、表示信号線２
とは別に第３トランジスタを介してリセット信号入力手
段が設けてある。
本発明においては、ラインバッファ７に、表示信号線２
とは別に第３トランジスタを介してリセット信号入力手
段が設けてある。
【００１５】 本発明においては、第１トランジスタを
介して各ラインバッファ７に映像信号を蓄積し、各表示
信号線２に第２トランジスタを介して該映像信号を転送
するところまでは同じであるが、次の走査期間前の残さ
れたブランキング期間に、ラインバッファ７に設けたリ
セット信号入力手段、即ち本発明においては第３トラン
ジスタをオンしこれを介して所望の電位を入力し、全ラ
インバッファ７を一定電位にリセットする。その結果、
次の映像信号はいずれのラインバッファ７であっても、
一定電位に保持された状態で入力されることになる。
介して各ラインバッファ７に映像信号を蓄積し、各表示
信号線２に第２トランジスタを介して該映像信号を転送
するところまでは同じであるが、次の走査期間前の残さ
れたブランキング期間に、ラインバッファ７に設けたリ
セット信号入力手段、即ち本発明においては第３トラン
ジスタをオンしこれを介して所望の電位を入力し、全ラ
インバッファ７を一定電位にリセットする。その結果、
次の映像信号はいずれのラインバッファ７であっても、
一定電位に保持された状態で入力されることになる。
【００１６】一般に、ある容量に接続したトランジスタ
の特性は該容量に蓄積された電荷量に依存し、容量側を
ドレインとして作用する場合、即ち映像信号入力時に容
量に蓄積した電荷をＶｉｄｅｏ信号線に放電する場合に
は、９０％→１０％放電には２．７４τ、逆に１０％→
９０％充電には容量側がソースとして作用する場合には
１０％→９０％充電には７τ必要と成る。但しτ＝Ｃ／
Ｇｍ（τは時定数、Ｃは負荷容量、Ｇｍはトランジスタ
のコンダクタンス）である。
の特性は該容量に蓄積された電荷量に依存し、容量側を
ドレインとして作用する場合、即ち映像信号入力時に容
量に蓄積した電荷をＶｉｄｅｏ信号線に放電する場合に
は、９０％→１０％放電には２．７４τ、逆に１０％→
９０％充電には容量側がソースとして作用する場合には
１０％→９０％充電には７τ必要と成る。但しτ＝Ｃ／
Ｇｍ（τは時定数、Ｃは負荷容量、Ｇｍはトランジスタ
のコンダクタンス）である。
【００１７】また、上記の容量側をソースとした場合に
は、ゲートとドレイン間の電位にも左右される。従っ
て、本発明においては、ソースとゲート間の電位に影響
されない、容量側がドレインとして作用する場合が最も
望ましく、しかも最高電位、即ち映像信号振幅の中心を
０として、Ｐ型ＭＯＳを用いた場合には負極性、Ｎ型Ｍ
ＯＳを用いた場合には正極性の最高電位に容量を制御す
れば良い。
は、ゲートとドレイン間の電位にも左右される。従っ
て、本発明においては、ソースとゲート間の電位に影響
されない、容量側がドレインとして作用する場合が最も
望ましく、しかも最高電位、即ち映像信号振幅の中心を
０として、Ｐ型ＭＯＳを用いた場合には負極性、Ｎ型Ｍ
ＯＳを用いた場合には正極性の最高電位に容量を制御す
れば良い。
【００１８】本発明においては、各ラインバッファにそ
れぞれ表示信号線とは独立して機能する、ラインバッフ
ァ電位制御手段を有しておりこの制御手段を介してライ
ンバッファの電荷量を制御し、映像信号入力を最適な条
件で行なうことができる。
れぞれ表示信号線とは独立して機能する、ラインバッフ
ァ電位制御手段を有しておりこの制御手段を介してライ
ンバッファの電荷量を制御し、映像信号入力を最適な条
件で行なうことができる。
【００１９】このようにして、本発明では常に映像信号
を入力するラインバッファが一定電位に制御されている
ため、常に最適なしかも均一な条件で入力できる。
を入力するラインバッファが一定電位に制御されている
ため、常に最適なしかも均一な条件で入力できる。
【００２０】次に本実施例を具体的に示す。本実施例に
おいては、スイッチングするトランジスタは、全てＮＭ
ＯＳ構成とした。
おいては、スイッチングするトランジスタは、全てＮＭ
ＯＳ構成とした。
【００２１】映像信号を各ラインバッファに転送するト
ランジスタのサイズは、Ｗ／Ｌ＝９０／２［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
ランジスタのサイズは、Ｗ／Ｌ＝９０／２［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
【００２２】本実施例では、トランジスタを形成する活
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
【００２３】入力するビデオ信号振幅は、３〜１３
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
【００２４】また、ラインバッファ容量のリセット電圧
は１３［Ｖ］に設定した。
は１３［Ｖ］に設定した。
【００２５】また、液晶の表示は、ノーマリーホワイト
（入力信号がないスタンバイ状態で白表示）表示とし
た。
（入力信号がないスタンバイ状態で白表示）表示とし
た。
【００２６】この結果、特に、入力ビデオ信号が高い場
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、６０階調
の液晶表示パネルが実現できた。
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、６０階調
の液晶表示パネルが実現できた。
【００２７】これは、入力ビデオ信号が高い場合におい
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
【００２８】また、特に液晶材料として、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
【００２９】本実施例による液晶表示パネルにおいて
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
【００３０】これは、対向電極の中心電圧に対して、特
に、正側の（入力信号の高いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。 （実施例２）本発明の第２の実施例として、図２に示す
駆動タイミングチャートでＰＭＯＳ構成とした例を示
す。
に、正側の（入力信号の高いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。 （実施例２）本発明の第２の実施例として、図２に示す
駆動タイミングチャートでＰＭＯＳ構成とした例を示
す。
【００３１】映像信号を各ラインバッファに転送するト
ランジスタのサイズは、Ｗ／Ｌ＝１８０／２［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
ランジスタのサイズは、Ｗ／Ｌ＝１８０／２［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
【００３２】本実施例では、トランジスタを形成する活
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
【００３３】入力するビデオ信号振幅は、３〜１３
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１５［Ｖ］とした。
【００３４】また、ラインバッファ容量のリセット電圧
は１３［Ｖ］に設定した。
は１３［Ｖ］に設定した。
【００３５】また、液晶の表示は、ノーマリーホワイト
（入力信号がないスタンバイ状態で白表示）表示とし
た。
（入力信号がないスタンバイ状態で白表示）表示とし
た。
【００３６】この結果、特に、入力ビデオ信号が低い場
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、６０階調
の液晶表示パネルが実現できた。
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、６０階調
の液晶表示パネルが実現できた。
【００３７】これは、入力ビデオ信号が低い場合におい
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
【００３８】また、特に液晶材料として、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
【００３９】本実施例による液晶表示パネルにおいて
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
【００４０】これは、対向電極の中心電圧に対して、特
に、負側の（入力信号の低いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。 （実施例３）本発明の第３の実施例として、図２に示す
駆動タイミングチャートでＮＭＯＳ構成とした、実施例
１とは異なる例を示す。
に、負側の（入力信号の低いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。 （実施例３）本発明の第３の実施例として、図２に示す
駆動タイミングチャートでＮＭＯＳ構成とした、実施例
１とは異なる例を示す。
【００４１】映像信号を各ラインバッファに転送するト
ランジスタのサイズは、Ｗ／Ｌ＝４００／３［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
ランジスタのサイズは、Ｗ／Ｌ＝４００／３［μｍ］
（Ｗ；ゲート幅、Ｌ；ゲート長）、ラインバッファ容量
値は、１２ｐ［Ｆ］である。
【００４２】本実施例では、トランジスタを形成する活
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
性層として、絶縁層上の単結晶シリコン層（ＳＯＩ層）
を用いた。このような基板の製法としては、ガラス基板
上に堆積した非晶質シリコンや多結晶シリコン膜をエネ
ルギービームにより再結晶化したものや、絶縁膜上に単
結晶シリコンウェハーを貼りあわせた基板などを用いる
ことができる。特に後者は、良質の単結晶ＳＯＩ層を得
る手段として有効であり、本実施例においても、この方
法で作成した基板を用いた。
【００４３】入力するビデオ信号振幅は、３〜１３
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１６［Ｖ］とした。
［Ｖ］、液晶の対向電極の電圧は、８［Ｖ］、スイッチ
ングトランジスタを駆動するためのシフトレジスタの駆
動電圧振幅は０〜１６［Ｖ］とした。
【００４４】また、ラインバッファ容量のリセット電圧
は１３［Ｖ］に設定した。
は１３［Ｖ］に設定した。
【００４５】また、液晶の表示は、ノーマリーホワイト
（入力信号がないスタンバイ状態で白表示）表示とし
た。
（入力信号がないスタンバイ状態で白表示）表示とし
た。
【００４６】この結果、特に、入力ビデオ信号が高い場
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、４５階調
の液晶表示パネルが実現できた。
合、すなわち、表示としては、黒表示に近いところでの
階調性が向上し、入力ビデオ信号全体として、４５階調
の液晶表示パネルが実現できた。
【００４７】これは、入力ビデオ信号が低い場合におい
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
て、ラインバッファ容量への充電が充分行われたためと
考えられる。
【００４８】また、特に液晶材料として、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
ｓｔｅｄ Ｎｅｍａｔｉｃ）液晶を用いた場合は、その
駆動方法は、中心電圧に対して、正負の信号を入力する
いわゆる交流駆動をするが、その場合、正負の信号のバ
ランスが崩れたままに表示を続けると、液晶分子にＤＣ
成分が印加されることになり、液晶中の不純物イオンの
再配列による液晶分子の焼きつきが徐々に生じ、フリッ
カが目立ち始め、最後には完全に動作しなくなってしま
う現象が生じる。
【００４９】本実施例による液晶表示パネルにおいて
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
は、フリッカが著しく減少し、液晶の焼きつきの無い長
寿命のパネルが実現することができた。
【００５０】これは、対向電極の中心電圧に対して、特
に、正側の（入力信号の高いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。
に、正側の（入力信号の高いレベル）のビデオ信号の転
送能力が向上し、正負の信号のバランスがよりとれるよ
うになったためであると考えられる。
【００５１】
【発明の効果】上記の様に、本発明においては各ライン
バッファに接続したトランジスタを最適な条件で作動さ
せることができるため、更なる画素の増加、或いは周波
数の増加を図り、より高精細、高品質な画像表示を実現
することができる。
バッファに接続したトランジスタを最適な条件で作動さ
せることができるため、更なる画素の増加、或いは周波
数の増加を図り、より高精細、高品質な画像表示を実現
することができる。
【図１】本発明の液晶表示装置の一実施例の回路図であ
る。
る。
【図２】図１に示した液晶表示装置のタイミングチャー
トである。
トである。
【図３】従来の液晶表示装置の一例の回路図である。
【図４】図３に示した液晶表示装置のタイミングチャー
トである。
トである。
【図５】本発明に係る、リセット電圧とラインバッファ
容量の充電率との関係を示した図である。
容量の充電率との関係を示した図である。
１ 走査信号線 ２ 表示信号線 ３ ＴＦＴ ４ 液晶 ５ 垂直シフトレジスタ ６ 水平シフトレジスタ ７ ラインバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−43623（ＪＰ，Ａ) 特開 平３−293642（ＪＰ，Ａ) 欧州特許出願公開477100（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 550 G02F 1/1368 G09G 3/36
Claims (3)
- 【請求項１】 複数の行及び複数の列に沿って配置した
画素毎にスイッチング素子として薄膜トランジスタを備
え、該薄膜トランジスタを行毎に共通に接続した走査信
号線、及び、列毎に共通に接続した表示信号線を有する
アクティブマトリクス型液晶表示素子と、 ビデオ入力線と、 上記走査信号線に走査信号を印加する垂直シフトレジス
タと、 水平シフトレジスタと、を有し、 該ビデオ入力線が各表示信号線と直列に配置した第１及
び第２トランジスタを介して接続され、各第１トランジ
スタのゲート電極が水平シフトレジスタの出力によって
制御され、第１トランジスタの出力側且つ第２トランジ
スタの入力側にはラインバッファが接続され、該ライン
バッファには第３トランジスタが接続され、 上記ビデオ入力線に入力された映像信号を、一水平走査
期間中の走査期間において水平シフトレジスタの出力に
よって制御された第１トランジスタを介してラインバッ
ファに蓄積し、蓄積された映像信号を第２トランジスタ
を介して各表示信号線に転送し、該転送終了後、第３ト
ランジスタを介してラインバッファの電位を一定にリセ
ットすること を特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項２】 上記ラインバッファに蓄積された映像信
号の表示信号線への転送が、一水平走査期間中のブラン
キング期間の一部で実行し、該ブランキング期間の残り
の期間において、ラインバッファのリセットを行う請求
項１に記載のアクティブマトリクス型液晶表示装置。 - 【請求項３】 上記リセット後のラインバッファの電位
が、上記映像信号の振幅内の最高電位である請求項また
は２に記載のアクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36100892A JP3243582B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36100892A JP3243582B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202075A JPH06202075A (ja) | 1994-07-22 |
| JP3243582B2 true JP3243582B2 (ja) | 2002-01-07 |
Family
ID=18471804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36100892A Expired - Fee Related JP3243582B2 (ja) | 1992-12-29 | 1992-12-29 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243582B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674939B2 (ja) * | 1999-08-18 | 2011-04-20 | 株式会社半導体エネルギー研究所 | 駆動回路、表示装置、電子機器 |
-
1992
- 1992-12-29 JP JP36100892A patent/JP3243582B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06202075A (ja) | 1994-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
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