JP4722562B2 - 液晶表示パネル - Google Patents

Description

本発明は、液晶表示パネルに関し、詳しくは強誘電液晶を用いたアクティブマトリクスタイプの液晶表示パネルに関する。

液晶表示パネルは、従来、アモルファスシリコン薄膜トランジスタ（ａ−ＳｉＴＦＴ）を用いたものが主流であったが、最近はポリシリコン薄膜トランジスタ（ｐ−ＳｉＴＦＴ）を用いたものが実用化されつつある。ポリシリコンは、アモルファスシリコンと比較して、約１００倍の電子移動度がある。アモルファスシリコンを用いた構成では、電子移動度が小さいことを補うためにＴＦＴサイズを大きくする必要があり、高精細化する場合に開口率（液晶の１画素領域全体に対する表示に有効な領域の面積比率）が低下してしまうという問題がある。ポリシリコンを用いた構成では、アモルファスシリコンの約100倍の電子移動度があるために、ＴＦＴサイズを小さくして開口率を高くすることができる。またデータドライバや走査ドライバ等の駆動用ＩＣも、ガラス基板上に内蔵することができるという利点がある。

ａ−Ｓｉアクティブマトリクス液晶表示パネルでは、駆動用ＩＣをＴＡＢ（Tape Automated Bonding）方式により実装して、液晶表示パネルの周囲に別部品として接続している。この駆動用ＩＣと液晶表示パネルとの接続線のピッチに制限があるために、画素ピッチを小さくすることに限界が生じ、高精細化の妨げになっている。それに対してｐ−Ｓｉアクティブマトリクス液晶表示パネルでは、走査ドライバＩＣとデータドライバＩＣの一部とを、液晶表示パネルのガラス基板上に内蔵することができる。これにより、画素ピッチを細かくして高精細な画像表示をすることが可能となる。

また最近は、強誘電性液晶を利用した液晶ディスプレイの開発が進められている。強誘電性液晶は、電圧印加がない状態において自発的に分極しているという特性を有し、電圧印加によりトルクが働いたときの液晶分子の変位量がネマティック液晶よりも小さく、極めて高速な応答が可能となる。

このような強誘電性液晶を用いた液晶表示パネルの場合、液晶分子群を一定方向に配列させるために初期配向処理を行う必要がある。初期配向処理を行うためには、相転移点以上の高い温度に液晶表示パネルを維持しておいて、所定の電圧を所定時間印加する必要がある。ａ−Ｓｉアクティブマトリクス液晶表示パネルの場合には、ドライバが内蔵されていないことと、画素ＴＦＴがノーマリーオフ特性でないために初期配向処理を容易に実行することができる。

図１は、ａ−Ｓｉアクティブマトリクス液晶表示パネルにおいて初期配向処理を実行する際の電源接続を示す図である。図１に示すように、液晶表示パネル１０の走査側電極１１とデータ側電極１２とを一本の線に束ねて、その線とコモン電極１３の間に配向電源１４を配置する。この構成により、全ての走査側電極１１及びデータ側電極１２とコモン電極１３との間に所定の電圧を印加することで、所望の配向電圧を全ての画素に印加することが可能である。

しかしながらｐ−Ｓｉアクティブマトリク液晶表示パネルの場合は、画素ＴＦＴがノーマリーオフ特性であり、また更には上述のようにデータドライバ及び走査ドライバが内蔵されている構成である。従って、液晶表示パネルの入力端子から直接に各画素に電圧を印加することができず、初期配向処理を実行できないという問題がある。
特開２０００−３３００９２号公報

以上を鑑みて本発明は、初期配向処理のための電圧を各画素に印加することができるノーマリーオフ特性ＴＦＴの強誘電液晶表示パネルを提供することを目的とする。

本発明による液晶表示パネルは、データラインにドレイン端が結合される第１の薄膜トランジスタと、走査ラインにドレイン端が結合される第２の薄膜トランジスタと、該走査ラインにゲート端が結合され該データラインにドレイン端が結合される第３の薄膜トランジスタと、該第３の薄膜トランジスタのソース端に結合される画素電極と、液晶を挟んで該画素電極に対向するコモン電極と、該第１の薄膜トランジスタのソース端に結合され外部から電圧印加可能な外部端子と、該第２の薄膜トランジスタのソース端に結合されるグラウンド端子と、該第１の薄膜トランジスタのゲート端及び該第２の薄膜トランジスタのゲート端に一端が結合され他端が前記グラウンド端子に結合される抵抗素子と、該コモン電極に結合され外部から電圧印加可能な外部端子を含み、ノーマリーオフ特性薄膜トランジスタ及び強誘電性液晶を用いたことを特徴とする。

本発明の少なくとも１つの実施例によれば、第１の薄膜トランジスタのゲート端子及び第２の薄膜トランジスタのゲート端子に、配向制御電圧として正の電圧を外部から印加することで、第１の薄膜トランジスタ及び第２の薄膜トランジスタを導通させる。第１の薄膜トランジスタ及び第２の薄膜トランジスタを導通させることで、データラインと走査ラインとを所定の電圧に設定することができる。これにより、画素トランジスタである第３の薄膜トランジスタを介して電流を流す経路を提供すると共に、コモン電極に所望の電圧を外部から供給することで、液晶素子に十分な配向電圧を印加することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図２は、本発明による液晶表示パネルにおいて初期配向処理に関連する部分の構成を示す図である。図２の回路構成には、画素２０、ＴＦＴ２１、ＴＦＴ２２、抵抗２３、配向制御電圧源２４、Ｃｓ電圧源２５、コモン電圧源２６、走査ドライバ４０、及びデータドライバ４１が示される。画素２０は、ＴＦＴ３１、容量Ｃｌｃの液晶素子３２、及び容量Ｃｓの保持容量３３を含む。なお配向制御電圧源２４及びコモン電圧源２６は、液晶表示パネルの外部から電圧供給する電圧源を示すものであり、液晶表示パネルの一部を構成するものではない。

画像を表示する通常動作時において、走査ドライバ４０は、走査ラインＳＬを駆動することにより、走査ラインＳＬに接続される各画素のＴＦＴ３１を導通状態にする。データドライバ４１は、データラインＤＬを駆動することにより、データラインＤＬに接続される各画素のＴＦＴ３１を介して、液晶素子３２及び保持容量３３に画素データを書き込む。液晶素子３２及び保持容量３３に画素データに応じた電圧が保持されることにより、画素データに応じた輝度の画素表示をすることができる。図２では、便宜上、一本のデータラインＤＬ、一本の走査ラインＳＬ、及び１つの画素２０を示してあるが、実際には液晶表示パネル内に複数のデータラインＤＬと複数の走査ラインＳＬとを縦横に配置し、ラインの各交点部分に画素を配置することで、マトリクス状の画素配置を実現している。

図２に示されるように、本発明においては、データラインＤＬにおいて、データドライバ４１が接続される側とは反対側の端にＴＦＴ２１が接続されている。また走査ラインＳＬにおいて、走査ドライバ４０が接続される側とは反対側の端にＴＦＴ２２が接続されている。ＴＦＴ２１のゲート端子及びＴＦＴ２２のゲート端子は、双方共に配向制御電圧源２４に結合され、配向制御電圧Ｖａｌｔを受け取る。通常状態でＴＦＴ２１及びＴＦＴ２２が非導通状態にあることを確実にするために、ＴＦＴ２１のゲート端子及びＴＦＴ２２のゲート端子は、抵抗２３を介してグラウンドに接地される。

なお図２には、便宜上１つのＴＦＴ２１及び１つのＴＦＴ２２が示されるが、実際には液晶表示パネル内において複数のデータラインＤＬに一対一に対応して複数のＴＦＴ２１が設けられ、複数の走査ラインＳＬに一対一に対応して複数のＴＦＴ２２が設けられる。

ＴＦＴ２１のソース端子はＣｓ電圧源２５に接続され、電圧ＶＣｓに設定される。この電圧ＶＣｓは通常動作時には０Ｖであり、初期配向処理時には好ましくは負の電圧（ＶＣｓ＜０）に設定される。またＴＦＴ２２のソース端子はグラウンドに接地される。

また液晶素子３２の一端（コモン電極）はコモン電圧源２６に接続され、コモン電圧Ｖｃｏｍに設定される。通常動作時にはＶｃｏｍは０Ｖであり、初期配向処理時には所定の高電圧（例えば２０Ｖ）に設定される。

初期配向処理時には配向制御電圧源２４により配向制御電圧Ｖａｌｔを所定の電圧、例えば０．５Ｖに設定する。また更にＣｓ電圧源２５により電圧Ｖｃｓを所定の負の電圧、例えば−０．５Ｖに設定する。これらの電圧設定状態では、ＴＦＴ２１及びＴＦＴ２２が導通し、更に画素２０のＴＦＴ３１が導通する。従って、コモン電圧源２６によりコモン電圧Ｖｃｏｍを例えば２０Ｖに設定すると、液晶素子３２の両端子間には略２０Ｖの電圧が印加されることになる。

このようにして所定の電圧を液晶素子３２に所定時間印加し、その間、相転移点以上の高い温度に液晶表示パネルを維持しておけば、初期配向処理を実行することができる。このように本発明においては、データラインＤＬと走査ラインＳＬとにスイッチ素子としてＴＦＴを設け、初期配向処理時にはこのスイッチ素子を導通させてデータラインＤＬと走査ラインＳＬとの電圧を制御することにより、画素ＴＦＴを導通状態とする。この状態において、コモン電極に所定の電圧を印加することで、通常の画像表示電圧とは異なる電圧を液晶素子に印加することが可能となる。

図３は、図２の回路の動作を示す電圧波形図である。図３の電圧波形は、Ｃｓ電圧源２５が生成するＶＣｓを０Ｖに維持した状態で、配向制御電圧源２４が生成する配向制御電圧Ｖａｌｔを変化させた場合の様子を示す。図３において、横軸は時間（秒）であり縦軸は電圧（Ｖ）である。

図３（ａ）乃至（ｃ）の全ての場合において、時間０．００３秒から時間０．００９秒までの間、コモン電圧Ｖｃｏｍを印加し、時間０．００４秒から時間０．００８秒までの約０．００４秒の間、コモン電圧Ｖｃｏｍを２０Ｖに維持している。図３（ａ）は配向制御電圧Ｖａｌｔが０Ｖの場合を示す。この場合には、ＴＦＴ２１及びＴＦＴ２２は非導通状態であり、画素トランジスタであるＴＦＴ３１も非導通状態である。従って、図２から分かるように、Ｖｃｏｍ＝２０ＶとＶｃｓ＝０Ｖとの間に、液晶容量Ｃｌｃ及び保持容量Ｃｓが直列に接続されることになり、２０Ｖの電圧が１／Ｃｌｃと１／Ｃｓとの比率に応じて案分されて、液晶素子３２の電圧及び保持容量３３の電圧に分配される。

この場合、図３（ａ）に示すように、コモン電圧Ｖｃｏｍが２０Ｖの状態において、液晶素子３２と保持容量３３との間のノードの電圧Ｖｐｘｌが、約６．６Ｖ程度に設定される。従って、液晶素子３２に印加される電圧は約１３．４Ｖ程度となり、初期配向処理に十分な電圧を印加できない。なおこの電圧波形は、液晶容量Ｃｌｃを１００ｐＦ及び保持容量Ｃｓを２００ｐＦとして計算したものである。

図３（ｂ）は配向制御電圧Ｖａｌｔが０．３Ｖの場合を示す。この場合、ＴＦＴ２１及びＴＦＴ２２は完全に導通状態ではなく、若干電流を通すことが可能な状態となっている。また図３（ｃ）は配向制御電圧Ｖａｌｔが０．５Ｖの場合を示す。この場合には、ＴＦＴ２１及びＴＦＴ２２は、（ｂ）の場合と比較して更に完全な導通状態に近づいている。このようにＴＦＴ２１及びＴＦＴ２２が導通状態に近づくと、データラインＤＬがＴＦＴ２１を介して電圧ＶＣｓ（＝０）に接続され、走査ラインＳＬがＴＦＴ２２を介してグラウンドに接続される状態に近づく。

このとき、コモン電圧Ｖｃｏｍが印加されて２０Ｖに設定されると、液晶素子３２と保持容量３３との間のノードの電圧Ｖｐｘｌは、２０Ｖの電圧を１／Ｃｌｃと１／Ｃｓとの比率に応じて案分した電圧に上昇しようとする。電圧Ｖｐｘｌが上昇すると、ソース端子及びゲート端子が略０Ｖである画素ＴＦＴ３１を介してリーク電流が流れる。この結果、例えば図３（ｂ）の場合には、電圧Ｖｐｘｌは４Ｖ程度まで上昇した後に０Ｖまで引き下げられる。また図３（ｃ）の場合には、電圧Ｖｐｘｌは僅かに上昇しただけで０Ｖまで引き下げられる。

従って、図３（ｂ）又は（ｃ）に示すように、コモン電圧Ｖｃｏｍが２０Ｖの状態において、液晶素子３２と保持容量３３との間のノードの電圧Ｖｐｘｌは略０Ｖに抑えられる。従って、液晶素子３２に印加される電圧は約２０Ｖ程度となり、初期配向処理に十分な電圧を印加することができる。

このようにして配向制御電圧Ｖａｌｔとして正の電圧をＴＦＴ２１及びＴＦＴ２２のゲート端子に印加することで、ＴＦＴ２１及びＴＦＴ２２を導通させる。ＴＦＴ２１及びＴＦＴ２２を導通させることで、データラインＤＬと走査ラインＳＬとを所定の電圧（この場合は０Ｖ）に設定することができる。これにより、画素ＴＦＴ３１を介して電流を流す経路を提供して、電圧Ｖｐｘｌを略０Ｖに抑え、液晶素子３２に十分な配向電圧を印加することができる。

上記説明では、データラインＤＬと走査ラインＳＬとを０Ｖに設定すれば、ＴＦＴ３１を介した電流経路が形成されるとしたが、ＴＦＴ３１の条件によっては、十分に電流が流れない可能性がある。従って、ＴＦＴ３１のバラツキ等に影響されることなく確実にＴＦＴ３１を導通状態にするためには、ＴＦＴ３１に接続されるデータラインＤＬの電圧を負に設定することが望ましい。

図４は、Ｃｓ電圧源２５が生成するＶＣｓを負の電圧に設定した状態での図２の回路の動作を示す電圧波形図である。図３において、横軸は時間（秒）であり縦軸は電圧（Ｖ）である。

図４の全ての場合において、時間０．００３秒から時間０．００９秒までの間、コモン電圧Ｖｃｏｍを印加し、時間０．００４秒から時間０．００８秒までの約０．００４秒の間、コモン電圧Ｖｃｏｍを２０Ｖに維持している。また配向制御電圧源２４により供給する配向制御電圧Ｖａｌｔは１．０Ｖに設定される。また更にＣｓ電圧源２５が供給する電圧ＶＣｓは−０．５Ｖに設定される。

この場合、ＴＦＴ２１及びＴＦＴ２２のゲート端子には１．０Ｖの配向制御電圧Ｖａｌｔが印加され、ＴＦＴ２１及びＴＦＴ２２は双方共に略完全に導通状態にある。またＴＦＴ２１のソース端子は、Ｃｓ電圧源２５により生成される−０．５Ｖの電圧ＶＣｓに結合されている。従って、ＴＦＴ２１のドレイン端子側であるデータラインＤＬにも略−０．５Ｖの電圧が現れる。

データラインＤＬが略−０．５Ｖに設定されることで、画素ＴＦＴ３１のソース端子側（この場合はデータラインＤＬ側）が略−０．５Ｖとなる。また画素ＴＦＴ３１のゲート端子は、走査ラインＳＬ及びＴＦＴ２２を介してグラウンド（０Ｖ）に接続されている。従って、ＴＦＴ３１は導通状態となり、液晶素子３２と保持容量３３との間のノードの電圧Ｖｐｘｌは、略０Ｖから更に若干マイナス側に引き下げられた電圧に保持される。

従って、図４に示すように、コモン電圧Ｖｃｏｍが２０Ｖの状態において、液晶素子３２と保持容量３３との間のノードの電圧Ｖｐｘｌは略０Ｖに維持される。従って、液晶素子３２に印加される電圧は約２０Ｖ程度となり、初期配向処理に十分な電圧を印加することができる。

このようにして配向制御電圧Ｖａｌｔとして正の電圧をＴＦＴ２１及びＴＦＴ２２のゲート端子に印加することで、ＴＦＴ２１及びＴＦＴ２２を導通させる。ＴＦＴ２１及びＴＦＴ２２を導通させることで、データラインＤＬと走査ラインＳＬとを所定の電圧（この場合はそれぞれ−０．５Ｖと０Ｖ）に設定することができる。これにより、画素ＴＦＴ３１を導通させて十分な電流経路を提供し、電圧Ｖｐｘｌを略０Ｖに維持して、液晶素子３２に十分な配向電圧を印加することができる。

図５は、本発明による液晶表示パネルの全体の構成を示す図である。図５に示す液晶表示パネルは、走査ドライバ４０、データドライバ４１、液晶表示部５０、初期配向電圧選択スイッチ５１、走査側初期配向電圧選択スイッチ５２、パネル入力端子５３、配向制御電圧入力端子５４、コモン電圧入力端子５５、グラウンド電圧入力端子５６、Ｃｓ電圧入力端子５７を含む。

液晶表示部５０には、走査ドライバ４０から図面横方向に延びる複数の走査ラインとデータドライバ４１から図面縦方向に延びる複数のデータラインとが設けられ、ラインの各交点部分に画素を配置することで、マトリクス状の画素配置を実現している。横方向に延びる走査ラインが各画素のトランジスタのゲートに接続され、縦方向に延びるデータラインがトランジスタを介して各画素の画素電極に接続される。画素電極は、液晶層を介してコモン電極（対抗電極）と向き合っており、各画素に対応したコンデンサを形成する。液晶パネルにデータ表示する際には、ゲートドライバによりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバから各画素に横１ライン分のデータを一斉に書き込む。

上記のような構成の液晶表示部５０に適正なタイミングで表示データを書き込んで所望の画像を表示するために、液晶表示パネルには所定の表示データ信号とタイミング信号とを供給する。タイミング信号は、クロック信号や表示位置のタイミングを示す表示イネーブル信号等を含む。これら表示データ信号とタイミング信号とを入力する端子がパネル入力端子５３である。パネル入力端子５３から入力された表示データ信号とタイミング信号とに基づいて、走査ドライバ４０が走査ラインを駆動し、データドライバ４１がデータラインを駆動する。

液晶表示部５０をまたいだデータドライバ４１の反対側には、初期配向電圧選択スイッチ５１が設けられる。初期配向電圧選択スイッチ５１は、複数のデータラインに一対一に対応して設けられたＴＦＴ２１（図２参照）により構成される。また液晶表示部５０をまたいだ走査ドライバ４０の反対側には、走査側初期配向電圧選択スイッチ５２が設けられる。走査側初期配向電圧選択スイッチ５２は、複数の走査ラインに一対一に対応して設けられたＴＦＴ２２（図２参照）により構成される。

図５の液晶表示パネルには、配向制御電圧入力端子５４、コモン電圧入力端子５５、グラウンド電圧入力端子５６、Ｃｓ電圧入力端子５７が設けられている。配向制御電圧入力端子５４は、配向制御電圧Ｖａｌｔを入力するための端子である。コモン電圧入力端子５５はコモン電圧Ｖｃｏｍを入力するための端子である。グラウンド電圧入力端子５６はグラウンドに接続する。またＣｓ電圧入力端子５７はＣｓ電圧ＶＣｓを入力するための端子である。初期配向処理時には、これらの端子に対して図２乃至図４を参照して説明したような所定の電圧を印加することで、初期配向処理を実行することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明は強誘電液晶パネルについて説明したが、本発明の実現手段は電源投入のつど配向初期化が必要なＯＣＢ或いはホモジニアス液晶パネルに対しても電源投入時のシーケンスの一環として適用できる変形が可能なことはいうまでもない。

ａ−Ｓｉアクティブマトリクス液晶表示パネルにおいて初期配向処理を実行する際の電源接続を示す図である。 本発明による液晶表示パネルにおいて初期配向処理に関連する部分の構成を示す図である。 図２の回路の動作を示す電圧波形図である。 ＶＣｓを負の電圧に設定した状態での図２の回路の動作を示す電圧波形図である。 本発明による液晶表示パネルの全体の構成を示す図である。

符号の説明

２０ 画素
２１ ＴＦＴ
２２ ＴＦＴ
２３ 抵抗
２４ 配向制御電圧源
２５ Ｃｓ電圧源
２６ コモン電圧源
４０ 走査ドライバ
４１ データドライバ
５０ 液晶表示部
５１ 初期配向電圧選択スイッチ
５２ 走査側初期配向電圧選択スイッチ
５３ パネル入力端子
５４ 配向制御電圧入力端子
５５ コモン電圧入力端子
５６ グラウンド電圧入力端子
５７ Ｃｓ電圧入力端子５７

Claims (4)

1. データラインにドレイン端が結合される第１の薄膜トランジスタと、
   走査ラインにドレイン端が結合される第２の薄膜トランジスタと、
   該走査ラインにゲート端が結合され該データラインにドレイン端が結合される第３の薄膜トランジスタと、
   該第３の薄膜トランジスタのソース端に結合される画素電極と、
   液晶を挟んで該画素電極に対向するコモン電極と、
   該第１の薄膜トランジスタのソース端に結合され外部から電圧印加可能な外部端子と、
   該第２の薄膜トランジスタのソース端に結合されるグラウンド端子と、
   該第１の薄膜トランジスタのゲート端及び該第２の薄膜トランジスタのゲート端に一端が結合され他端が前記グラウンド端子に結合される抵抗素子と、
   該コモン電極に結合され外部から電圧印加可能な外部端子
   を含み、ノーマリーオフ特性薄膜トランジスタ及び強誘電性液晶を用いたことを特徴とする液晶表示パネル。
2. 該第３の薄膜トランジスタのソース端に一端が結合される保持容量を更に含み、該保持容量の他端は該第１の薄膜トランジスタのソース端に結合されることを特徴とする請求項１記載の液晶表示パネル。
3. 該走査ラインを駆動する走査ドライバと、
   該データラインを駆動するデータドライバ
   を更に含むことを特徴とする請求項１又は２記載の液晶表示パネル。
4. 該第１の薄膜トランジスタは該データドライバが接続される該データラインの一端とは反対側の一端において該データラインに接続され、該第２の薄膜トランジスタは該走査ドライバが接続される該走査ラインの一端とは反対側の一端において該走査ラインに接続されることを特徴とする請求項３記載の液晶表示パネル。

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