KR100823647B1

KR100823647B1 - 표시장치

Info

Publication number: KR100823647B1
Application number: KR1020060097011A
Authority: KR
Inventors: 유이치 도비타
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2005-10-04
Filing date: 2006-10-02
Publication date: 2008-04-21
Also published as: US20070075959A1; TW200721081A; KR20070038011A; JP2007128029A

Abstract

범용적인 구동제어회로를 사용하여, 게이트 드라이버의 a-Si TFT의 임계값 전압의 변동을 방지하는 것이 가능한 표시장치를 제공한다. 표시장치는, 화소PX를 구동하는 게이트 드라이버와, 게이트 드라이버로 소정의 제어신호를 출력하는 구동제어회로와, 분주회로를 구비한다. 화소, 게이트 드라이버 및 분주 회로는, 절연 기판 위에 형성된 비정질 실리콘 박막 트랜지스터(a-Si TFT)를 사용하여 구성되어 있다. 구동제어회로가 출력하는 제어신호는, 화상신호의 프레임 기간의 개시에 대응한 스타트 신호를 포함하고, 분주 회로는, 스타트 신호를 분주한 주기를 가지는 분주 신호를 생성한다.

게이트 드라이버, 임계값 표시장치, 분주 회로, 구동제어회로

Description

표시장치{DISPLAY DEVICE}

도 1은 종래의 표시장치의 개략적인 구성을 나타내는 블럭도,

도 2는 표시장치의 화소의 구성예를 나타내는 회로도,

도 3은 종래의 게이트 드라이버(홀수 게이트 드라이버 및 짝수 게이트 드라이버)의 동작을 나타내는 타이밍 도,

도 4는 본 발명에 따른 표시장치의 개략적인 구성을 나타내는 블럭도,

도 5는 본 발명에 따른 분주 회로의 기본적 구성을 나타내는 회로도,

도 6은 본 발명에 따른 분주 회로의 기본적 동작을 나타내는 타이밍 도,

도 7은 실시예 1에 따른 분주 회로의 회로도,

도 8은 실시예 1에 따른 분주 회로의 동작을 나타내는 타이밍 도,

도 9는 실시예 1에 따른 분주 회로의 동작을 나타내는 타이밍 도,

도 10은 본 발명에 따른 표시장치의 변형예를 나타내는 블럭도,

도 11은 본 발명에 따른 표시장치의 변형예에 있어서의 동작을 나타내는 타이밍 도,

도 12는 실시예 2에 따른 분주 회로의 회로 구성 나타내는 도면,

도 13은 실시예 2에 따른 분주 회로의 동작을 나타내는 타이밍 도,

도 14는 실시예 3에 따른 분주 회로의 회로 구성 나타내는 도면,

도 15는 실시예 4에 따른 분주 회로의 회로 구성 나타내는 도면,

도 16은 종래의 단위 쉬프트 레지스터의 회로도,

도 17은 종래의 게이트 드라이버의 구성을 나타내는 도면,

도 18은 종래의 게이트 드라이버의 동작을 나타내는 타이밍 도,

도 19는 실시예 5에 따른 단위 쉬프트 레지스터의 회로도,

도 20은 실시예 6에 따른 표시장치의 개략적인 구성을 나타내는 블럭도,

도 21은 실시예 6에 따른 분주 회로의 동작을 나타내는 타이밍 도,

도 22는 실시예 7에 따른 분주 회로의 회로 구성 나타내는 도면,

도 23은 실시예 7에 따른 분주 회로의 동작을 나타내는 타이밍 도,

도 24는 실시예 8에 따른 표시장치의 개략적인 구성을 나타내는 블럭도,

도 25는 실시예 8에 따른 분주 회로의 동작을 나타내는 타이밍 도이다.

[도면의 주요부분에 대한 부호의 설명]

11, 12, 13 : 게이트 드라이버 20, 20a, 20b : 분주 회로

C1, C2 : 승압용량 21, 23, 23a : 래치·인버터

22, 22a, 24, 26, 29 : 버퍼 25, 30 : 인버터

27, 28 : 출력 버퍼 110 : 구동제어회로

STYO, STYE, STY : 스타트 신호

CLKYO, /CLKYO, CLKYE, /CLKYE, CLKY : 클록 신호

VFR, /VFR : 분주 신호

본 발명은 박막 트랜지스터(TFT)에 의해 구성된 게이트 드라이버를 구비하는 표시장치에 관한 것이다.

액정 디스플레이나 유기 EL디스플레이 등의 표시장치는, 유리 등의 절연 기판 위에 매트릭스 모양으로 배열된 화소와, 그 화소행(화소라인) 마다 배치되는 게이트 선(주사선)과, 그들 게이트 선과 순차 선택하여 구동하는 게이트 드라이버를 구비하고 있다. 게이트 드라이버는 쉬프트 레지스트에 의해 구성할 수 있지만, 게이트 드라이버에 사용되는 쉬프트 레지스터는, 제조 프로세서의 간략화를 위해 동일 도전형의 전계효과 트랜지스터만으로 구성된 쉬프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되고 있다.

또한 게이트 드라이버를 구성하는 전계효과 트랜지스터로서 비정질 실리콘 박막 트랜지스터(a-Si TFT)를 사용한 표시장치는, 대면적화가 용이하고 또한 생산성이 높으며, 예를 들면 노트형 PC의 화면이나, 대화면 디스플레이장치 등에 널리 채용되고 있다.

a-Si TFT는, 게이트 전극이 계속적(직류적)으로 바이어스 되었을 경우에, 임계값 전압이 크게 쉬프트하는 현상이 발생하는 것을 알 수 있다. 그 현상은, a-Si TFT를 사용한 게이트 드라이버의 오동작을 일으키는 요인이 되어 문제가 된다. 또한 a-Si TFT뿐만아니라, 유기TFT에 있어서도 동일한 문제가 생기는 것을 알수 있 다.

그 대책으로서 게이트 드라이버의 출력단에 출력 풀다운용의 a-Si TFT를 병렬로 2개 배치하고, 양자를 프레임마다 번갈아 동작/휴지시킴으로써, 하나의 출력 풀다운용 a-Si TFT의 게이트 전극이 계속적으로 바이어스 되지 않도록 한 게이트 드라이버 회로가 제안되고 있다(예를들면 비특허문헌 1).

[비특허문헌 1] Soon Young Yoon 외「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID O5 DIGEST p.348

그러나, 종래부터 사용되어 온 범용적인 구동제어회로의 LSI에서는, 그러한 2개의 출력 풀 다운용의 a-Si TFT의 동작/휴지를 프레임마다 전환하기 위한 제어신호(전환신호)는 출력되지 않는다. 따라서, 비특허문헌 1의 기술을 채용하기 위해서는, 구동제어회로에, 전환신호를 생성하기 위한 회로를 새롭게 설치할 필요가 있다. 그러나 그러한 회로를 설치했을 경우, 종래의 구동제어회로와는 다른 특수한 사양이 되어, 구동제어회로의 제조 비용이 상승하고, 그것에 의해 표시장치의 비용 상승을 초래하게 된다.

본 발명은 이상의 문제를 해결하기 위한 것으로서, 범용적인 구동제어회로를 사용하여, 게이트 드라이버의 TFT의 임계값 전압의 변동을 방지하는 것이 가능한 표시장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 표시장치는, 절연 기판과, 상기 절연 기판위에 배치된 복수의 화소와, 상기 화소를 구동하는 게이트 드라이버와, 상기 게이트 드라이버에 소정의 제어신호를 출력하는 구동제어회로와, 신호의 주파수를 분주하는 분주 회로를 구비하는 표시장치이며, 상기 화소, 상기 게이트 드라이버 및 상기 분주 회로는, 상기 절연 기판위에 형성된 박막 트랜지스터(TFT)를 사용하여 구성되고 있으며, 상기 구동제어회로가 출력하는 상기 제어신호는 화상신호의 프레임 기간의 개시에 대응한 스타트 신호를 포함하여, 상기 분주 회로는, 상기 스타트 신호를 분주한 주기를 가지는 분주 신호를 생성하는 것이다.

이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복하여 장황하게 되는 것을 피하기 위해서, 각 도에 있어서 동일 또는 해당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.

<실시예 1>

이하, 본 발명의 구체적인 실시예에 관하여 설명하지만, 본 발명의 이해를 쉽게 하기 위해서, 우선은 종래의 범용적인 구동제어회로 및 게이트 드라이버에 관하여 설명한다. 도 1은, 종래의 표시장치의 구성예를 나타내는 블럭도이다.

도 1의 표시장치에서는, 유리 등의 절연 기판위에 형성된 a-Si TFT를 사용하여 구성된 화소PX가 매트릭스 모양으로 배치되어 있다. 화소PX로서는 예를 들면 액정소자를 사용한 것이나, 유기EL(Electro-Luminescent)등의 전계발광소자를 사용 한 것 등을 들 수 있다.

도 2(a)는 a-Si TFT를 사용한 액정 화소의 구성예이다. 게이트 선에는 액트브 소자(121)(a-Si TFT)의 게이트가 접속되고, 데이터 선에는 액티브 소자(121)의 드레인이 접속된다. 또 액티브 소자(121)의 소스에는, 저장 용량(122) 및 액정소자(123)가 접속된다. 따라서 게이트 선이 액티브(H(High)레벨)이 되면 액티브 소자(121)는 온이 되고, 그 때의 데이터선의 데이터(전위)가 저장 용량(122)에 유지된다. 이 저장 용량(122)에 유지된 데이터에 따라 액정소자(123)안의 액정의 배향성이 변화되고, 이 화소의 표시 휘도가 변화된다.

또 도 2(b)는 a-Si TFT가 사용된 유기EL화소의 구성예이다. 게이트 선에는, 능동 소자(125)(a-Si TFT)의 게이트가 접속되고, 데이터 선에는 능동 소자(125)의 드레인이 접속한다. 능동 소자(125)의 소스에는, 저장 용량(126)과, 구동용TFT(127)(a-Si TFT)의 게이트가 접속된다. 구동용 TFT(127)의 드레인에는, EL소자(128)가 접속된다. 저장 용량(126)의 타단 및 구동용 TFT(127)의 소스는 소정의 전원 라인에 접속하고, EL소자(128)의 타단은 캐소드 전원에 접속된다. 따라서 게이트 선이 액티브(H레벨)이 되면 액티브 소자(125)가 온이 되고, 그 때의 데이터 선의 데이터(전위)가 저장 용량(126)에 유지된다. 그리고 이 저장 용량(126)에 유지된 데이터에 따라 구동용 TFT(127)의 온/오프가 전환하여, 구동용 TFT(127)가 온인 경우에 EL소자(128)에 전류가 흐르고 이 화소가 발광한다.

화소PX의 각각은, 이하에 설명하는 게이트 드라이버(101, 102)와, 구동제어회로(110)에 의하여 구동된다. 도 1에 나타내는 종래예에서는, 화소PX의 매트릭 스(화소 매트릭스)의 양측에, 이 화소PX와 마찬가지로 절연 기판위에 형성된 a-Si TFT를 사용하여 구성된 2개의 게이트 드라이버(101, 102)가 배치되어 있다. 화소 매트릭스의 좌측의 게이트 드라이버(101)는, 홀수번째의 화소행에 대응하는 게이트 선 G1, G3, G5 ,·‥를 구동하는 것이며, 우측의 게이트 드라이버(102)는, 짝수번째의 화소행에 대응하는 게이트 선 G2, G4, G6 ·,‥·을 구동하는 것이다. 이 방식에 의하면, 화소PX의 주사 방향의 피치를 작게 한 경우에도 대응할 수 있고, 화소PX의 고밀도화 즉 화면의 고해상도화를 도모하는 것이 가능하다. 이하의 설명에서는, 게이트 드라이버(101)를 「홀수 게이트 드라이버(101)」, 게이트 드라이버(102)를 「짝수 게이트 드라이버(102)」라고 칭한다.

구동제어회로(110)는, 단결정 실리콘을 사용하여 형성된 범용적인 LSI이다. 구동제어회로(110)는, 화소PX에 기록하는 표시 데이터를 데이터 선(DR1, DG1, DB1, DR2, DG2, DB2, ‥·)에 출력하는 소스 드라이버 회로, 게이트 드라이버(101, 102)를 구동시키는 데 필요한 구동제어신호(스타트 신호 및 클록 신호)의 생성회로, 전원전압을 생성하는 전원회로 등으로 구성되어 있다.

구동제어회로(110)가 출력하는 구동제어신호에는, 게이트 드라이버(101,102)에 화상 신호의 1프레임의 개시에 대응한 스타트 펄스와, 그 동작 타이밍을 규정하는 클록 신호가 포함되어 있다. 화소 매트릭스를 2개의 게이트 드라이버(101,102)로 구동할 경우, 구동제어회로(110)는 홀수 게이트 드라이버(101)에, 홀수 게이트 선의 주사를 개시시키는 스타트 신호 STYO와, 홀수 게이트 드라이버(101)의 동작 타이밍을 규정하는 클록 신호 CLKYO 및 그 역상의 클록 신호/CLKYO를 출력한다.

또 구동제어회로(110)는, 짝수 게이트 드라이버(102)에, 짝수 게이트 선의 스타트 신호 STYE와, 짝수 게이트 드라이버(102)의 동작 타이밍을 규정하는 클록 신호 CLKYE 및 그 역상의 클록 신호/CLXYE가 출력된다.

이들의 구동제어신호의 파형을 도 3에 나타낸다. 도 3과 같이, 클록 신호 CLKYO, /CLKYO는, 표시장치의 4수평기간(4H)의 주기의 펄스 신호이며, 양자는 서로 2수평기간(2H)만큼 위상이 벗어나 있다. 마찬가지로, 클록 신호 CLKYE, /CLKYE도, 표시장치의 4수평기간(4H)의 주기의 펄스 신호이며, 양자는 서로 2수평기간(2H)만큼 위상이 벗어나 있다. 또 클록 신호 CLKYO와 클록 신호 CLKYE는, 1수평기간(1H)만큼 위상이 벗어나 있다. 즉, 이 4개의 클록 신호 CLKYO, CLXYE, /CLKYO, /CLXYE는, 1수평기간씩 위상이 벗어난 4상 클록을 구성하고 있다.

구동제어회로(110)는, 프레임 기간의 개시에 대응한 시간 tO에, 홀수 게이트 드라이버(101)로 스타트 신호 STYO를 출력한다. 그 후 홀수 게이트 드라이버(101)에는, 시간 tO으로부터 1수평기간(1H) 지연된 시간 t1에 클록 신호 CLKYO가 입력되고, 또한 시간 t1에서 2수평기간(2H) 지연된 시간 t3에 클록 신호/CLKYO가 입력된다.

홀수 게이트 드라이버(101)를 구성하는 쉬프트 레지스터는, 클록 신호 CLKYO, /CLKYO에 동기하여, 스타트 신호 STYO를 홀수번째의 게이트 선 G1, G3, G5,…로 순서대로 쉬프트시킨다. 그것에 의해 도 3과 같이, 홀수번째의 게이트 선 G1, G3, G5, ‥·은, 클록 신호 CLKYO, /CLXYO에 동기하여, 2수평 기간 마다 순차 액티브(H레벨)가 된다.

한편, 짝수 게이트 드라이버(102)에는, 시간 tO에서 1수평기간(1H) 지연된 시간 t1에, 스타트 신호 STYE가 입력된다. 그리고 시간 t1으로부터 1수평기간(1H) 지연된 시간 t2에 클록 신호 CLKYE가 입력됨과 동시에, 시간 t2에서 2수평기간(2H) 지연된 시간 t4에 클록 신호/CLKYE가 입력된다.

짝수 게이트 드라이버(102)를 구성하는 쉬프트 레지스터는, 클록 신호 CLKYE,/CLKYE에 동기하여, 스타트 신호 STYE를 짝수번째의 게이트 선 G2, G4, G6,···으로 순서대로 쉬프트시킨다. 그것에 의해 도 3과 같이, 짝수번째의 게이트 선 G2, G4, G6, ‥·은, 클록 신호 CLKYE, /CLKYE에 동기하여, 2수평 기간 마다 순차 액티브(H레벨)이 된다.

홀수 게이트 드라이버(101)에 입력되는 클록 신호 CLKYO, /CLKYO와, 짝수 게이트 드라이버(102)에 입력되는 클록 신호 CLKYE, /CLKYE는, 서로 1수평기간 만큼 위상이 벗어나 있으므로, 홀수번째의 게이트 선과 짝수번째의 게이트 선은 교대로 활성화된다.

이상의 동작의 결과, 도 3과 같이, 모든 게이트 선 G1, G2, G3, G4 ,·‥이, 1수평기간 마다 그 순서로 선택되게 된다.

또한, 여기에서의 도시는 생략하지만, 화소PX의 밀도가 낮을 경우에는, 게이트 드라이버가 화소 매트릭스의 한 쪽에만 배치되고, 그 하나의 게이트 드라이버로 화소 매트릭스를 구동하는 경우도 있다. 그 경우는 짝수와 홀수의 게이트 선을 구별할 필요가 없기 때문에, 구동제어회로는, 2상의 클록 신호와, 1프레임 기간마다 하나의 스타트 신호를 출력하여, 그것들의 신호에 따라, 하나의 게이트 드라이버가 모든 게이트 선을 순서대로 선택하도록 동작한다.

또한 범용의 구동제어회로(LSI)는, 게이트 드라이버가 하나인 경우와 2개의 경우 어느 것에도 대응할 수 있도록, 양쪽의 경우의 구동제어신호를 출력 가능하도록 구성되어 있는 경우도 있다. 즉, 그러한 범용의 구동제어회로는, 2개의 게이트 드라이버를 구동하기 위한 4상의 클록 신호 및 2상의 스타트 신호와, 하나의 게이트 드라이버를 구동하기 위한 2상의 클록 신호 및 1상의 스타트 신호와의 양쪽을 출력 가능하도록 구성되고 있다.

여기에서, 본 발명에 따른 표시장치에 관하여 설명한다. 도 4는 본 발명에 따른 표시장치의 개략적인 구성을 나타내는 블럭도이다.

동 도면과 같이 본 실시예에서는, 절연 기판위에 형성된 a-Si TFT를 사용하여 구성된 화소PX의 매트릭스(화소 매트릭스)의 양측에, 마찬가지로 절연 기판위에 형성된 a-Si TFT를 사용하여 구성된 2개의 게이트 드라이버(11, 12)가 설치되어 있다. 화소 매트릭스의 좌측의 홀수 게이트 드라이버(11)는, 홀수번째의 화소행에 대응하는 게이트 선 G1, G3, G5, ‥·을 구동하는 것이며, 우측의 짝수 게이트 드라이버(12)는, 짝수번째의 화소행에 대응하는 게이트 선 G2, G4, G6, ‥·을 구동하는 것이다.

게이트 드라이버(11,12)의 기본적인 동작은, 도 1에 나타낸 종래의 게이트 드라이버(101, 102)와 동일하다. 단, 본 실시예에 따른 게이트 드라이버(11, 12)는, a-Si TFT의 임계값 전압의 쉬프트를 방지하기 위해, 2개의 출력 풀 다운용의 a-Si TFT를 프레임 마다 교대로 바꾸는 방식(예를 들면 상기의 비특허문헌 1의 방 식)이 채용된 것이다. 다시 말해, 이 게이트 드라이버(11, 12)를 정상적으로 동작시키기 위해서는, 2개의 출력 풀 다운용의 a-Si TFT를 전환하기 위한 제어신호(전환신호)가 필요하게 된다.

또 도 4에 나타내는 구동제어회로(110)는, 도 1에 나타낸 것과 마찬가지로, 단결정 실리콘을 사용하여 형성된 범용적인 LSI이다. 다시 말해, 구동제어회로(110)는, 홀수 게이트 드라이버(101)에, 상기한 스타트 신호 STYO 및 클록 신호 CLKYO, /CLKYO를 구동제어신호로서 출력한다. 또 짝수 게이트 드라이버(102)에는, 상기한 스타트 신호 STYE 및 클록 신호 CLXYE, /CLKYE를 구동제어신호로서 출력한다.

본 실시예에 따른 표시장치는, 절연 기판위에 형성된 a-Si TFT를 사용하여 구성된 신호의 주파수를 분주하는 분주 회로(20)를 가지고 있다. 분주 회로(20)에는, 도 4와 같이 2개의 스타트 신호 STYO, STYE와, 2개의 클록 신호 CLKYE, /CLKYO가 입력된다. 이 분주 회로(20)는, 그것들의 4개의 신호에 의해 구동되고, 스타트 신호 STYO, STYE의 주기를 2배로 했다(즉, 주파수를 1/2분주한)주기를 가지는 분주 신호 VFR 및 그 역상의 분주 신호/VFR를 출력한다.

스타트 신호 STYO, STYE는, 화상신호의 각 프레임 기간의 개시 타이밍에 대응한 신호이므로, 그것을 2배 주기한 분주 신호 VFR,/VFR는, 화상신호의 1프레임 기간마다 반전하는 신호가 된다. 이 분주 신호 VFR,/VFR는, 모두 게이트 드라이버(11, 12)에 입력되고, 거기에서 2개의 출력 풀 다운용의 a-Si TFT를 전환하기 위한 전환신호로서 사용된다.

본 실시예에 의하면, 종래의 범용적인 구동제어회로(110)를 사용하여, 게이트 드라이버(11, 12) 각각의 2개의 출력 풀 다운용의 a-Si TFT를 전환하기 위한 전환신호를 얻을 수 있다. 즉, 범용적인 구동제어회로를 사용하여, 게이트 드라이버(11, 12)의 a-Si TFT의 임계값 전압의 변동을 억제하고, 오동작을 방지할 수 있다는 효과를 얻을 수 있다.

다음에 본 실시예에 따른 분주 회로(20)에 관하여 설명한다. 도 5는, 분주 회로(20)의 기본적 구성을 나타내는 회로도이며, 도 6은 그 동작을 나타내는 타이밍 도이다. 우선, 이들의 도면에 의거하여 분주 회로(20)의 동작 원리를 설명한다.

도 5와 같이, 분주 회로(20)는, 스위치 SW1, SW2와, 인버터 IV1, IV2, IV3(제1, 제 2 및 제 3인버터) 및 유지회로로서의 저장 용량 CH1,CH2로 구성된다. 저장 용량 CH1은 인버터 IV1의 입력 노드 NA에 접속하고, 저장 용량 CH2은 인버터 IV2의 입력 노드 NB에 접속하고 있다. 또한, 저장 용량 CH1, CH2은, 기생 용량이어도 된다.

또 도 5에 있어서, 입력 신호 IN1, IN2는 서로 주기가 같으며, 위상이 다른 신호이다. 스위치 SW1, SW2는, 각각 입력 신호 IN1, IN2가 H(High)레벨이 되는 동안 온 하도록 동작한다.

도 6을 참조하여, 시간 tO의 시점에서 노드 NE가 H레벨이었다고 하자. 이 때 시간 to에서 입력 신호 IN1가 H레벨이 되어 스위치 SW1가 온이 되면, 노드 NA가 H레벨이 되고, 인버터 IV1의 출력 노드 NB는 L(Low)레벨이 된다. 다시 말해, 인버 터 IV1는, 입력 신호 IN1에 동기하여, 인버터 IV3의 출력을 반전시키도록 동작한다. 그 후 시간 t1에서 입력 신호 IN1는 L레벨로 되돌아오면 스위치 SW1는 오프하지만, 저장 용량 CH1에 의해 노드 NA는 H레벨로 유지되므로, 노드 NB는 L레벨로 유지된다.

그리고 시간 t2에서 입력 신호 IN2가 H레벨이 되면, 스위치 SW2가 온이 되고, 노드 NC의 레벨이 노드 NB와 같은 L레벨이 된다. 이 결과, 인버터 IV2의 출력 노드 ND는 H레벨이 되고, 인버터 IV3의 출력 노드 NE은 L레벨이 된다. 다시 말해, 인버터 IV2는, 입력 신호 IN2에 동기하여, 인버터 IV1의 출력을 반전시키도록 동작한다. 그 후 시간 t3에서 입력 신호 IN2는 L레벨로 되돌아오면 스위치 SW2는 오프하지만, 저장 용량 CH2에 의해 노드 NC는 L레벨로 유지되므로, 노드 ND는 H레벨, 노드 NE은 L레벨로 유지된다.

그 후는, 각 노드의 레벨의 관계는 반대가 되지만, 상기의 시간 tO∼t3과 동일한 동작이 행해진다. 다시 말해, 시간 t4에서 입력 신호 IN1가 다시 H레벨이 되어 스위치 SW1이 온이 되면, 노드 NA가 L레벨이 되고, 노드 NB가 H레벨이 된다. 그리고 시간 t5에서 입력 신호 IN1가 L레벨로 되돌아와 스위치 SW1가 오프해도, 저장 용량 CH1이 노드 NA의 L레벨을 유지하므로, 노드 NB도 H레벨로 유지된다.

그리고 시간 t6에서 입력 신호 IN2가 H레벨이 되면, 스위치 SW2가 온 해서 노드 NC가 H레벨, 노드 ND는 L레벨, 노드 NE은 H레벨이 된다. 그리고 시간 t7에서 입력 신호 IN2가 L레벨로 되돌아와 스위치 SW2는 오프해도, 저장 용량 CH2이 노드 NC를 H레벨로 유지하므로, 노드 ND, NE도 각각 L레벨, H레벨을 유지한다.

시간 t7이후는, 상기의 시간 t O∼t7과 같은 동작이 반복된다.

이와 같이 도 5의 회로에 의하면, 노드 NA, NB의 레벨은, 각각 입력 신호 IN1의 레벨이 H레벨이 될 때마다 반전하고, 노드 ND, NE의 레벨은, 각각 입력 신호 IN2의 레벨이 H레벨이 될 때마다 반전한다. 다시 말해, 노드 NA∼NE에는, 각각 입력 신호 IN1, IN2c의 2배 주기의 신호가 나타난다. 특히, 노드 NA, NB에 나타나는 신호는, 위상이 입력 신호 IN1와 나란히, 노드 NC∼NE에 나타나는 신호는, 위상이 입력 신호 IN2와 일치하게 된다.

도 7은, 분주 회로(20)의 구체적인 회로 구성의 예를 나타내는 도면이다. 동 도면과 같이, 분주 회로(20)는 단일의 도전형(여기에서는 n채널형)의 a-Si TFT를 사용하여 구성된다.

분주 회로(20)를 구성하는 a-Si TFT(이하 「트랜지스터」라고 칭한다) 각각의 기능에 관하여 설명한다. 트랜지스터 Q1은, 도 5의 스위치 SW1에 대응하고 있어, 구동제어회로(110)로부터 입력되는 스타트 신호 STYO(제1의 스타트 신호)에 의거하여 노드 N8의 레벨을 노드 N1에 전달하는 것이다.

트랜지스터 Q2∼Q6는, 노드 N1의 레벨을 반전하여 노드 N2에 출력하는 인버터와, 노드 N1, N2의 레벨을 유지하는 래치를 포함하는 래치·인버터(21)를 구성하고 있다. 더 상세하게는, 트랜지스터 Q5, Q6가 인버터로서 작용하고, 트랜지스터 Q2∼Q5가 래치로서 작용한다. 트랜지스터 Q5, Q6로 이루어지는 인버터는, 도 5의 인버터 IV1(제1의 인버터)에 대응하고 있으며, 트랜지스터 Q2∼Q6로 이루어지는 래치는, 도 5의 저장 용량 CH1과 마찬가지로 유지 회로로서 기능한다. 도 7의 분주 회로(20)에 있어서, 유지 회로가 용량소자가 아닌 래치인 것은, 분주 회로(20)의 동작 주기가 긴 경우에도 노드 N1, N2의 레벨을 안정되게 유지할 수 있도록 하기 위함이다. 트랜지스터 Q7, Q8는, 트랜지스터 Q5, Q6로 이루어지는 인버터의 출력 단에 설치되고, 이 인버터의 구동 능력(전류를 흐르게 하는 능력)을 높이기 위한 버퍼(22)를 구성하고 있다.

트랜지스터 Q9는, 도 5의 스위치 SW2에 대응하고 있rhh, 구동제어회로(110)로부터의 스타트 신호 STYE(제2의 스타트 신호)에 의거하여 노드 N3의 레벨을 노드 N4에 전달하는 것이다.

트랜지스터 Q1O∼Q13는, 노드 N4의 레벨을 반전하여 노드 N5에 출력하는 인버터와, 노드 N4, N5의 레벨을 유지하는 래치를 포함하는 래치·인버터(23)를 구성하고 있다. 더 상세하게는, 트랜지스터 Q12, Q13가 인버터로서 작용하고, 트랜지스터 Q1O∼Q13가 래치로서 작용한다. 트랜지스터 Q12, Q13로 이루어지는 인버터는, 도 5의 인버터 IV2(제2의 인버터)에 대응하고 있으며, 트랜지스터 Q1O∼Q13로 이루어지는 래치는, 도 5의 저장 용량 CH2과 마찬가지로 유지 회로로서 기능한다. 여기에서도, 유지 회로가 용량소자가 아닌 래치인 것은, 분주 회로(20)의 동작 주기가 긴 경우에도 노드 N4, N5의 레벨을 안정되게 유지할 수 있도록 하기 위함이다. 또한 트랜지스터 Q14, Q15는, 트랜지스터 Q12, Q13로 이루어지는 인버터의 출력단에 설치된 버퍼(24)를 구성하고 있다. 이 버퍼(24)는 트랜지스터 Q12, Q13로 이루어지는 인버터의 구동능력을 높이도록 기능한다.

한편, 트랜지스터 Q22, Q23도 또한 트랜지스터 Q12, Q13로 이루어지는 인버 터의 구동능력을 높이기 위해 그 출력단에 설치된 버퍼(28)를 구성하고 있지만, 특히 이것은, 분주 회로(20)로부터 분주 신호 VFR를 출력하기 위한 출력 버퍼로서 기능하는 것이다(이하, 버퍼(28)를 「출력 버퍼(28)」라고 칭한다).

트랜지스터 Q16, Q17는, 노드 N6의 레벨을 반전하여 노드 N7에 출력하는 인버터(25)로서 기능하고 있다. 인버터(25)는, 도 5의 인버터 IV3(제3의 인버터)로서 작용한다. 또 트랜지스터 Q18, Q19는, 인버터(25)의 구동능력을 높이기 위해 그 출력단에 설치된 버퍼(26)를 구성하고 있다.

한편, 트랜지스터 Q20, Q21도 또한 인버터(25)의 구동능력을 상승시키기 위해서, 그 출력단에 설치된 버퍼(27)를 구성하고 있지만, 특히 이것은, 분주 회로(20)로부터 분주 신호/VFR를 출력하기 위한 출력 버퍼로서 기능하는 것이다(이하, 버퍼(27)를 「출력 버퍼(27)」라고 칭한다).

클록 신호/CLKYO의 입력 단자와 노드 N7(트랜지스터 Q18, Q20의 게이트) 사이에 접속하는 용량소자 C1는, 클록 신호/CLKYO를 받아, 각각 트랜지스터 Q18, Q20의 게이트(인버터(25)의 출력 노드)의 전압을 승압하기 위한 것이다. 마찬가지로, 클록 신호/CLKYO의 입력 단자와 노드 N5(트랜지스터 Q14, Q22의 게이트) 사이에 접속하는 용량소자 C2는, 클록 신호/CLKYO를 받아, 각각 트랜지스터 Q14, Q22의 게이트(래치·인버터(23)의 출력 노드)의 전압을 승압하기 위한 것이다(이하, 용량소자 C1, C2를 각각 「승압용량」이라고 칭한다).

또 트랜지스터 Q24, Q25는, 승압용량 C1, C2에 의해 승압된 노드 N5,N7의 레벨을, 각각 VDD + Vth(VDD : 전원전압, Vth : a-Si TFT의 임계값 전압)에 고정하는 클램프 소자이다. 트랜지스터 Q14, Q18, Q20, Q22의 게이트 전압이 VDD+Vth를 초과하지 않도록 함으로써, 그것들의 트랜지스터의 임계값 전압의 쉬프트를 억제하고 있다.

도 8 및 도 9는, 도 7의 분주 회로(20)의 동작을 나타내는 타이밍 도이다. 이하, 이들의 도면에 의거하여 분주 회로(20)의 동작을 설명한다. 설명의 편의상, 기준전위가 되는 저전위측 전원의 전위(VSS)를 0으로 하고, 고전위측 전원의 전위를 VDD로 가정한다. 또한 스타트 신호 STYO, STYE 및 클록 신호 CLKYO, /CLKYO, CLKYE, /CLXYE각각의 L레벨, H레벨의 전위도, 각각 0, VDD로 하고 있다. 또한, 실제의 이용에 있어서는, 화소에 기록되는 데이터의 레벨에 따라 기준전위가 설정되므로, 저전위측 전원 및 고전위측 전원의 전위는, 예를 들면 각각 -12V, +17V등으로 설정된다.

우선 도 8을 참조하여, 시간 t10의 직전에, 분주 신호 VFR가 L레벨, 분주 신호 VFR가 H레벨이었다고 한다. 이 때 노드 N8는 H레벨(VDD-Vth), 노드 N1이 L레벨(0)이다. 시간 t10에서 스타트 신호 STYO가 H레벨(VDD)이 되면 트랜지스터 Q1가 온 하고, 노드 N1에 노드 N8의 레벨이 전달된다. 트랜지스터 Q3의 온 저항은 트랜지스터 Q1, Q18의 온 저항보다도 충분히 높게 설정되어 있으므로, 노드 N1는 H레벨(VDD-Vth)로 변화된다. 그것에 의해 트랜지스터 Q5가 온 하지만, 트랜지스터 Q5의 온 저항은 트랜지스터 Q4, Q6의 온 저항보다도 충분히 낮게 설정되어 있으므로, 노드 N2는 H레벨(VDD-Vth)로부터 L레벨로 변화된다. 이 결과, 트랜지스터 Q7가 오프, 트랜지스터 Q8가 온이 되고, 버퍼(22)의 출력 노드 N3는 L레벨(0)이 된다.

시간 t11에서, 스타트 신호 STYO가 L레벨(0)이 되면 트랜지스터 Q1는 오프로 되지만, 트랜지스터 Q2∼Q5로 이루어지는 래치의 작용에 의해, 노드 N1, N2, N3의 각 레벨은 그대로 유지된다.

시간 t12에서, 스타트 신호 STYE가 H레벨(VDD)이 되면, 트랜지스터 Q9가 온 하여 노드 N4에 노드 N3의 레벨이 전달된다. 트랜지스터 Q1O의 온 저항은, 트랜지스터 Q8, Q9의 온 저항보다도 충분히 높게 설정되어 있으므로, 노드 N4는 H레벨(VDD-Vth)로부터 L레벨에 변화되고, 트랜지스터 Q13는 오프가 된다. 단 이 시점에서는, 클록 신호 CLKYE는 L레벨(0)이므로, 트랜지스터 Q12, Q13로 이루어지는 인버터의 출력 노드 N5는 L레벨(0) 상태이다.

그래서 시간 t13에서 스타트 신호 STYE가 L레벨(0)이 되면, 트랜지스터 Q9가 오프하지만, 상기한 바와 같이 트랜지스터 Q1O의 온 저항은 충분히 높고, 구동능력이 낮으므로, 노드 N4의 레벨은 천천히만 상승하고, 다음에 클록 신호 CLKYE가 H레벨이 되는 시간 t14까지 노드 N4의 L레벨은 유지된다.

시간 t14에서 클록 신호 CLKYE가 H레벨(VDD)이 되면, 트랜지스터 Q12이 온 하고, 트랜지스터 Q12, Q13로 이루어지는 인버터의 출력 노드 N5이 H레벨(VDD-Vth)이 된다. 그와 함께 트랜지스터 Q11가 온이 되므로, 트랜지스터 Q1O∼Q13로 이루어지는 래치의 작용에 의해, 노드 N4의 L레벨, 노드 N5의 H레벨이 각각 유지된다. 그 결과, 트랜지스터 Q14는 온, 트랜지스터 Q15는 오프 상태가 되므로, 버퍼(24)의 출력 노드 N6는 H레벨(VDD －2×Vth)이 된다.

노드 N6가 H레벨이 되는 히 트랜지스터 Q17, Q19, Q21는 온이 된다. 이 때 클록 신호 CLKYE는 H레벨이기 때문에, 트랜지스터 Q16도 온 하고 있지만, 트랜지스터 Q17의 온 저항은, 트랜지스터 Q16의 온 저항에 비해 충분히 낮게 설정되고 있ㅇ으며, 인버터(25)의 출력 노드 N7는 L레벨（≒0)이 된다.

노드 N7가 L레벨이 되면, 트랜지스터 Q18가 오프, 트랜지스터 Q19가 온 상태가 되므로, 버퍼(26)의 출력 노드 N8는 L레벨(0)이 된다. 그와 함께, 트랜지스터 Q20가 오프, 트랜지스터 Q21가 온 상태가 되므로, 출력 버퍼(27)의 출력 노드 N9의 레벨, 즉 분주 신호/VFR의 레벨이, L레벨(0)이 된다.

또 노드 N8가 L레벨이 되면, 트랜지스터 Q22가 온, 트랜지스터 Q23가 오프 상태가 되므로, 출력 버퍼(28)의 출력 노드 N1O의 레벨, 즉 분주 신호 VFR의 레벨이, H레벨(VDD-2×Vth)이 된다.

분주 신호 VFR는 트랜지스터 Q2의 게이트에 입력된다. 따라서, 분주 신호 VFR이 H레벨의 기간은 트랜지스터 Q2는 온이 되고, 노드 N1의 레벨이 리크전류에 의해 저하하게 되는 것을 방지할 수 있다. 또 시간 t15에서 클록 신호 CLXYE가 L레벨(0)이 되면, 트랜지스터 Q12, Q16가 오프가 된다. 트랜지스터 Q16가 오프가 되면, 노드 N7로의 트랜지스터 Q16로부터의 전류공급이 없어지고, 노드 N7의 레벨은 0이 된다.

또한 도 7의 분주 회로(20)에서는, 시간 t16에서, 클록 신호/CLKYO가 H레벨(VDD)이 되면, 승압용량 C2에 의한 용량결합에 의해 노드 N5(트랜지스터 Q14, Q22의 게이트)가 승압된다. 그것에 의해 노드 N5의 레벨이 VDD+Vth가 되면, 트랜지스터 Q22의 임계값 전압분의 손실이 없어지고, 분주 신호 VFR(노드 N1O)의 레벨 은 VDD까지 상승한다.

이 때 노드 N5와 고전위측 전원(VDD)과의 사이에 접속하는 트랜지스터 Q25는, 노드 N5의 레벨이 과도하게 높아지지 않도록 하여, 트랜지스터 Q14, Q22의 임계값 전압의 쉬프트를 억제하고 있다. 트랜지스터 Q25는 다이오드 접속되어, 캐소드를 고전위측 전원(VDD)에 접속하고 있으며, 도 8에 나타나 있는 바와 같이 노드 N5의 레벨이 VDD+Vth를 넘지 않도록 하고 있다. 마찬가지로, 노드 N7와 고전위측 전원(VDD) 사이에 접속하고 있는 트랜지스터 Q24는, 노드 N7의 레벨이 VDD+Vth를 넘지 않도록 작용한다(도 9참조). 또한, 시간 t16에서는, 승압용량 C1에 의한 용량결합에 의해 노드 N7의 레벨도 상승하고자 하지만, 트랜지스터 Q17가 온이 되고 있기 때문에 L레벨로 유지된다.

그 후에 시간 t17에서 클록 신호/CLKYO가 L레벨(0)이 되면, 승압용량 C2에 의한 용량결합에 의해 노드 N5의 레벨이 소정의 전압△V만큼 저하하지만, 통상, 분주 신호 VFR의 부하는 용량성이기 때문에, 트랜지스터 Q22의 게이트 전압이 저하해도 노드 N1O의 레벨은 이 부하에 의해 유지되어, 분주 신호 VFR의 레벨은 변화되지 않는다.

또 시간 t17에서 노드 N5에 전압△V의 레벨 저하가 생겨도, 노드 N5는, 클록 신호 CLKYE가 H레벨(VDD)이 될 때마다, 트랜지스터 Q12에 의해 도 8과 같이 VDD-Vth의 레벨로 충전된다. 또한 노드 N5는, 클록 신호/CLKYO가 H레벨이 될 때마다, 승압용량 C2에 의한 용량결합에 의해 VDD+Vth로 승압되어, 분주 신호 VFR(노드 N1O)의 레벨은 VDD로 유지된다.

또한, 클록 신호 CLKYE가 H레벨이 되었을 때에는, 트랜지스터 Q16도 온이 되어 노드 N7에도 전류가 공급되지만, 이 때 트랜지스터 Q17가 온이 되고 있기 때문에, 노드 N7는 L레벨（≒0)로 유지되고, 분주 신호/VFR(노드 N9)의 레벨은 0으로 유지된다.

그 후에 분주 신호 VFR가 H레벨, 분주 신호/VFR가 L레벨의 상태는, 스타트 신호 STYO, STYE가 다음에 H레벨로 변화될 때까지 유지된다.

다음에 분주 신호 VFR가 H레벨, 분주 신호/VFR가 L레벨의 상태(노드 N8는 L레벨, 노드 N1는 H레벨)에서, 다시 스타트 신호 STYO가 H레벨이 되었을 때의 동작에서 설명한다.

도 9를 참조하여, 시간 t20에서 스타트 신호 STYO가 H레벨(VDD)이 되면, 트랜지스터 Q1가 온 하고, 노드 N1에 노드 N8의 레벨이 전달되어, 노드 N1는 L레벨(0)이 된다. 그것에 의해 트랜지스터 Q5는 오프하고, 또한 이 때 트랜지스터 Q6가 온이 되고 있기 때문에, 노드 N2는 H레벨(VDD-Vth)이 된다. 이 결과, 트랜지스터 Q7가 온, 트랜지스터 Q8가 오프 상태가 되며, 버퍼(22)의 출력 노드 N3는 H레벨(VDD-2×Vth)이 된다.

시간 t21에서, 스타트 신호 STYO가 L레벨(0)이 되면 트랜지스터 Q1, Q6는 오프가 되지만, 트랜지스터 Q2∼Q5로 이루어지는 래치의 작용에 의해, 노드 N1, N2, N3의 각 레벨은 그대로 유지된다.

시간 t22에서, 스타트 신호 STYE가 H레벨(VDD)이 되면, 트랜지스터 Q9가 온 하여 노드 N4에 노드 N3의 레벨이 전달된다. 다시 말해, 노드 N4가 H레벨이 되어 트랜지스터 Q13가 온 한다. 이 때 클록 신호 CLKYE는 L레벨이므로 트랜지스터 Q12는 오프하고 있고, 노드 N5는 L레벨(0)로 변화된다. 그것에 의해, 트랜지스터 Q11가 오프가 되어서 노드 N4의 레벨은 VDD-Vth가 된다.

이와 같이 노드 N4가 H레벨, 노드 N5가 L레벨이 되면, 트랜지스터 Q14가 오프, 트랜지스터 Q15가 온의 상태가 되고, 노드 N6가 L레벨(0)이 된다. 또한, 노드 N5가 L레벨이 도면 트랜지스터 Q22도 오프가 되지만, 상기한 바와 같이 분주 신호 VFR의 부하는 용량성이기 때문에, 노드 N1O의 레벨은 이 부하로 유지되로, 이 시점에서는 분주 신호 VFR의 레벨은 변화되지 않는다. 또한 노드 N6가 L레벨이 되면, 트랜지스터 Q17, Q19, Q21가 오프가 되지만, 이 시점에서는 클록 신호 CLKYE, /CLKYO가 L레벨이므로, 노드 N7, N8, N9의 레벨도 변화되지 않는다.

그리고 시간 t23에서 스타트 신호 STYE가 L레벨(0)이 되지만, 트랜지스터 Q1O∼Q13로 이루어지는 래치의 작용에 의해, 노드 N4, N5, N6의 각 레벨은 유지된다.

시간 t24에서 클록 신호 CLKYE가 H레벨(VDD)이 되면, 트랜지스터 Q16가 온이 되고, 노드 N7가 H레벨(VDD-Vth)이 된다. 그것에 의해, 트랜지스터 Q18가 온, 트랜지스터 Q19가 오프 상태가 되므로, 노드 N8는 H레벨(VDD-2×Vth)이 된다. 그와 함께, 트랜지스터 Q20가 온, 트랜지스터 Q21가 오프 상태가 되므로, 분주 신호/VFR(노드 N9)의 레벨도 H레벨(VDD-2×Vth)이 된다.

분주 신호/VFR는 트랜지스터 Q4, Q10의 게이트에 입력된다.따라서, 분국신호/VFR가 H레벨의 기간은 트랜지스터 Q4, Q10는 온이 되고, 노드 N2, N4의 리크 전류 에 의한 레벨 저하가 방지된다.

한편, 노드 N8가 H레벨이 되면, 트랜지스터 Q22가 오프, 트랜지스터 Q23가 온 상태가 되므로, 분주 신호 VFR(노드 N1O)의 레벨이, L레벨(0)이 된다.

또한, 시간 t24에서 클록 신호 CLKYE가 H레벨이 되었을 때에는, 트랜지스터 Q12가 온 하므로 노드 N5에 전류가 공급되고, 레벨이 약간 상승하지만, 이 때 트랜지스터 Q13가 온으로 되고 있기 때문에, 노드 N5는 L레벨（≒0)으로 유지된다. 또 시간 t25에서 클록 신호 CLKYE가 L레벨(0)이 되면, 트랜지스터 Q12, Q16는 오프가 되므로 노드 N5의 레벨은 0이 된다.

또한 도 7의 분주 회로(20)에서는, 시간 t26에서 클록 신호/CLKYO가 H레벨(VDD)이 되면, 승압용량 C1에 의한 용량결합에 의해 노드 N7(트랜지스터 Q14, Q20의 게이트)가 승압된다. 그것에 의해 노드 N7의 레벨이 VDD+Vth가 되면, 트랜지스터 Q20의 임계값 전압분의 손실이 없어지고, 분주 신호/VFR(노드 N8의 레벨)은 VDD까지 상승한다.

이 때, 노드 N7와 고전위측 전원(VDD) 사이에 접속하고 있는 트랜지스터 Q24의 작용에 의해, 노드 N7의 레벨이 도 9와 같이 VDD+Vth를 넘지 않도록 되어 있다. 또한, 시간 t26에서는, 승압용량 C2에 의한 용량결합에 의해 노드 N5의 레벨도 상승하고자 하지만, 트랜지스터 Q13가 온으로 되어 있기 때문에 L레벨로 유지된다.

그 후 시간 t27에서 클록 신호/CLKYO가 L레벨(0)이 되면, 승압용량 C1에 의한 용량결합에 의해 노드 N7의 레벨이 소정의 전압△Ⅴ만큼 저하하지만, 분주 신호/VAR의 전위는 용량성의 부하로 유지되어, 분주 신호/VFR의 레벨은 변화되지 않는 다.

또 시간 t27에서 노드 N7에 전압△Ⅴ의 레벨 저하가 일어나도, 노드 N7는 클록 신호 CLXYE가 H레벨(VDD)이 될 때마다, 트랜지스터 Q16에 의해 도 9와 같이 VDD-Vth의 레벨로 충전된다. 또한 노드 N7는, 클록 신호/CLKYO가 H레벨이 될 때마다, 승압용량 C1에 의한 용량결합에 의해 VDD+Vth로 승압되어, 분주 신호/VFR(노드 N9)의 레벨은 VDD로 유지된다.

이 분주 신호 VFR가 L레벨, 분주 신호/VFR가 H레벨의 상태는, 스타트 신호 STYO, STYE가 다음에 H레벨로 변화될 때까지 유지된다.

도 8, 도 9의 동작으로부터 알 수 있는 바와 같이, 분주 신호 VFR, /VFR는, 스타트 신호 STYO, STYE의 주기마다(즉, 화상신호의 1프레임 기간 마다) 반전한다. 즉, 분주 신호 VFR, /VFR는, 스타트 신호 STYO, STYE의 2배 주기의 신호이다. 따라서, 이 분주 신호 VFR, /VFR를, 게이트 드라이버(11, 12)의 각 쉬프트 레지스터가 가지는 2개의 출력 풀 다운용의 a-Si TFT를 프레임 마다 바꾸기 위한 전환신호로서 사용하는 것이 가능하다.

위에서 설명한 동작으로부터 알 수 있는 바와 같이, 그 전환신호(분주 신호 VFR, /VFR)는, 범용적인 구동제어회로가 출력하는 구동제어신호(스타트 신호, 클록 신호)만을 사용하여 생성된다. 따라서, 범용적인 구동제어회로를 사용하여, 2개의 출력 풀 다운용의 a－Si TFT를 프레임 마다 교대로 바꾸는 방식(예를 들면 비특허문헌 1의 방식)의 게이트 드라이버(11, 12)를 동작시킬 수 있다. 즉, 표시장치의 비용 상승을 억제하면서, 게이트 드라이버의 a-Si TFT의 임계값 전압의 변동에 기 인하는 오동작을 방지하는 것이 가능하게 된다.

또한, 도 7에 나타나 있는 바와 같이, 분주 회로(20)는, 동일 도전형의 a-Si TFT만으로 구성되고 있기 때문에, 화소 매트릭스나 게이트 드라이버(11,12)와 동일한 제조 프로세스로, 유리 기판 위에 형성하는 것이 가능하다. 따라서, 제조 프로세스의 복잡화 및 제조 비용의 증대도 억제할 수 있다.

또 위에서의 설명에서 알 수 있는 바와 같이, 도 7의 분주 회로(20)에서는, 분주 신호 VFR, /VFR를 반전시킬 때마다, 모든 a-Si TFT의 게이트의 레벨 반전한다. 즉, 각 a-Si TFT의 게이트는 1프레임 기간의 주기로 반전하여, 계속적으로 바이어스 되지 않는다. 따라서, 분주 회로(20)내의 a-Si TFT에 있어서의 임계값 전압의 쉬프트도 억제되고 있다.

또한, 도 7의 분주 회로(20)에 있어서, 승압용량 C1, C2의 용량값을 적절히 선택하여, 노드 N5, N7의 승압 레벨을 적절히 설정할 수 있으면, 트랜지스터 Q24, Q25는 없어도 된다. 또한 제어신호 VFR, /VFR의 H레벨이 VDD-2×Vth 상태로 괜챦으면, 승압용량 C1, C2 및 클록 신호/CLKYO의 입력은 없어도 된다. 다시 말해, 도 7의 분주 회로(20)는, 구동제어회로로부터 출력되는 2상의 스타트 신호와, 적어도 1상의 클록 신호로 구동하는 것이 가능하다.

또, 도 7의 분주 회로(20)에서는, 클록 신호 CLKYE는 노드 N5, N7를재충전(리프레쉬)할 목적으로 이용되고 있지만, 반복하여 H레벨이 되는 신호이면 다른 클록 신호라도 된다. 또한 리크 전류가 크고, 1상의 클록 신호에 근거하는 리프레쉬를 행해도 노드 N5, N7의 레벨이 저하할 우려가 있을 경우에는, 2상 이상의 클록 신호를 사용해서 노드 N5, N7를 리프레쉬하도록 구성해도 좋다. 예를 들면 노드 N5를 2상의 클록으로 리프레쉬할 경우에는, 트랜지스터 Q12에 병렬로 별도의 트랜지스터를 설치하여, 양자를 서로 다른 위상의 클록 신호로 구동하면 된다. 마찬가지로, 노드 N7를 2상의 클록으로 리프레쉬할 경우에는, 트랜지스터 Q16에 병렬로 별도의 트랜지스터를 설치하고, 양자를 서로 다른 위상의 클록 신호로 구동하면 된다.

도 4에 있어서는, 화소 매트릭스의 게이트 선을, 홀수 게이트 드라이버(11)과 짝수 게이트 드라이버(12)의 2개를 사용하여 구동하는 방식의 것을 나타냈지만, 본 발명은 하나의 게이트 드라이버로 구동하는 방식의 표시장치에도 적용가능하다. 그 예를 도 10에 나타낸다.

도 10과 같이 , 게이트 선 G1, G2 ,···을 하나의 게이트 드라이버(13)로 구동시킬 경우, 구동제어회로(110)로부터 게이트 드라이버(13)에는, 1상의 스타트 신호 STY와, 2상의 클록 신호 CLKY, /CLKY가 입력된다.

상기한 바와 같이, 범용의 구동제어회로(LSI)은, 게이트 드라이버가 하나의 경우와 2개의 경우의 어느 쪽에도 대응할 수 있도록, 양쪽의 경우의 구동제어신호를 출력 가능하도록 구성되어 있는 것이 있다. 도 10의 구동제어회로(110)는 그 타입의 것이고, 상기의 스타트 신호 STY, 클록 신호 CLKY, /CLKY뿐만아니라, 도 4의 구성에서 사용한 2상의 스타트 신호 STYO, STYE 및, 도 10에서는 도시하지 않지만, 4상의 클록 신호 CLKYO, /CLKYO, CLKYE, CLKYO도 출력가능하다.

따라서 도 10과 같이 , 분주 회로(20)를 2상의 스타트 신호 STYO, STYE와, 2 상의 클록 신호 CLKY, /CLKY를 사용하여 구동하면, 도 4의 구성과 같은 동작에 의해, 도 11에 나타나 있는 바와 같은 1프레임 기간마다 반전하는 분주 신호 VFR, /VFR를 얻을 수 있다. 다시 말해, 화소 매트릭스의 게이트 선을 하나의 게이트 드라이버(13)로 구동할 경우에 있어서도, 상기와 동일한 효과를 얻을 수 있다.

또 도 10에 있어서는, 분주 회로(20)를 2상의 스타트 신호 STYO, STYE와, 2상의 클록 신호 CLKY, /CLKY를 사용해서 구동했지만, 클록 신호 CLKY, /CLKY대신에, 다른 조합에 의한 2상 클록 신호라도 된다. 예를 들면 클록 신호 CLKYE, /CLXYO를 사용해도 된다. 물론, 도 4의 구성에 있어서도, 클록 신호 CLKYE, /CLKYO대신에, 클록 신호 CLKY, /CLKY를 사용해도 된다.

또 도 11에서 알 수 있는 바와 같이, 스타트 신호 STYO와, 스타트 신호 STY는 동일한 신호이므로, 도 10에 있어서 스타트 신호 STYO대신에 스타트 신호 STY를 사용해도 된다.

또한, 본 실시예에 있어서는, 본 발명의 표시장치가 구비하는 화소, 게이트 드라이버 및 분주 회로를 구성하는 박막 트랜지스터가 형성되는 반도체층은 비정질 실리콘(a-Si)이며, 그것들의 박막 트랜지스터가 a-Si TFT라고 설명을 행했지만, 본 발명의 적용은 그것에 한정되는 것은 아니다. 예를 들면 유기TFT등을 사용했을 경우에 대해서도 적용가능하다. 먼저 설명한 바와 같이, 유기TFT는, a-Si TFT와 같이 임계값 전압의 쉬프트의 문제를 가지고 있으므로, a-Si TFT의 경우와 동일한 효과를 얻을 수 있어 유효하다. 또한 이것은 이하에 나타내는 실시예에 있어서도 같다.

<실시예 2>

실시예 2에서는, 도 7과는 다른 분주 회로(20)의 회로 구성예를 도시한다. 도 12는, 실시예 2에 따른 분주 회로(20a)의 회로 구성 나타내는 도면이다.

분주 회로(20a)에 있어서는, 스타트 신호 STYE의 입력 단자와 노드 N5 사이에, 트랜지스터 Q26가 설치되는 점에서, 도 7의 분주 회로(20)와는 다르다. 다시 말해, 분주 회로(20a)는, 노드 N1와 노드 N5 사이에, 도 7의 래치·인버터(23)대신에, 트랜지스터 Q1O∼Q13, Q26에 의해 구성되는 래치·인버터(23a)를 구비하고 있다.

도 13은, 분주 회로(20a)의 동작을 나타내는 타이밍 도이며, 분주 신호 VFR가 H레벨, 분주 신호/VFR가 L레벨의 상태로부터, 분주 신호 VFR가 L레벨, 분주 신호/VFR가 H레벨의 상태로 천이하는 동작을 나타내고 있다(즉 도 13은, 위에서 나타낸 도 8에 대응하고 있다).

도 8에서 설명한 바와 같이 도 7의 분주 회로(20)에서는, 노드 N5는 클록 신호 CLKYE가 H레벨이 되는 시간 t14에서, L레벨로부터 H레벨로 천이하도록 동작하고 있었다. 그것에 대해 도 13의 분주 회로(20a)에서는, 시간 t12에서 스타트 신호 STYE가 H레벨이 되면 트랜지스터 Q26가 온이 되므로, 그 시점에서 노드 N5는 H레벨로 천이한다. 또한 그에 따라, 노드 N6∼N1O의 레벨도 시간 t12로 바뀐다. 이 노드 N5∼N1O의 레벨의 전환 타이밍 이외는, 도 7의 분주 회로(20)의 동작과 같으므로, 여기에서의 상세한 설명은 생략한다.

<실시예 3>

실시예 3에서도, 도 7과는 다른 분주 회로(20)의 회로 구성예를 도시한다. 도 14는, 실시예 3에 따른 분주 회로(20b)의 회로 구성 나타내는 도면이다. 도 14의 분주 회로(20b)에 있어서는, 도 7의 트랜지스터 Q1대신에 버퍼(29)가 설치되고, 또한 도 7의 버퍼(22) 및 트랜지스터 Q9대신에 버퍼(22a)가 설치된다. 그 이외의 구성은, 도 7과 같다.

버퍼(29)는, 트랜지스터 Q18a, Q19a로 구성되는 버퍼 회로와, 이 버퍼회로와 스타트 신호 STYO의 입력 단자 사이에 접속하는 트랜지스터 Q1a와, 이 버퍼 회로와 저전위측 전원과의 사이에 접속하는 트랜지스터 Q1b로 구성되어 있다. 트랜지스터 Q18a의 게이트에는, 트랜지스터 Q18의 게이트(노드 N7)와 접속하고, 트랜지스터 Q19a의 게이트는 트랜지스터 Q19의 게이트(노드 N6)와 접속하고 있다. 또 트랜지스터 Q1a, Q1b의 게이트는, 모두 스타트 신호 STYO의 입력 단자에 접속되고 있다.

따라서, 스타트 신호 STYO가 H레벨이 되는 기간은, 트랜지스터 Q1a, Q1b가 온이므로, 버퍼(29)는, 버퍼(26)의 출력 레벨(노드 N8의 레벨)과 같은 것을 노드 N1에 출력한다. 또 스타트 신호 STYO가 L레벨의 기간은, 트랜지스터 Q1a, Q1b가 오프이므로, 노드 N1는, 노드 N6 및 노드 N7로부터 전기적으로 분리된다. 즉 버퍼(29)는, 도 7의 트랜지스터 Q1와 같은 동작을 행하게 된다.

또 버퍼(22a)는, 트랜지스터 Q7a, Q8a로 구성되는 버퍼 회로와, 이 버퍼 회로와 스타트 신호 STYE의 입력 단자 사이에 접속하는 트랜지스터 Q9a와, 이 버퍼 회로와 저전위측 전원 사이에 접속하는 트랜지스터 Q9b로 구성되어 있다. 트랜지스터 Q7a는, 도 7의 트랜지스터 Q7와 마찬가지로 게이트가 노드 N2에 접속하고 있 으며, 트랜지스터 Q8a는, 도 7의 트랜지스터 Q8와 마찬가지로 게이트가 노드 N1와 접속하고 있다. 또 트랜지스터 Q9a, Q9b의 게이트는, 모두 스타트 신호 STYE의 입력 단자에 접속되어 있다.

따라서, 스타트 신호 STYE가 H레벨이 되는 기간은 트랜지스터 Q9a, Q9b가 온이므로, 버퍼(22a)는 노드 N2의 레벨을 노드 N4에 출력한다. 또 스타트 신호 STYO가 L레벨의 기간은, 트랜지스터 Q9a, Q9b가 오프이므로, 노드 N4는, 노드 N1 및 노드 N2로부터 전기적으로 분리된다. 즉 이 버퍼(29)는, 도 7의 회로의 버퍼(22) 및 트랜지스터 Q9와 같은 동작을 행하게 된다.

이상에서, 도 14의 분주 회로(20b)는, 도 7의 분주 회로(20)와 같은 동작을 행하는 것을 알 수 있다. 또한 분주 회로(20b)전체의 동작에 대해서는, 실시예 1에서 설명한 바와 같으므로, 여기에서의 설명은 생략한다.

<실시예 4>

먼저 도시한 도 7의 분주 회로(20)에 있어서, 예를 들면 노드 N5는, 분주 회로(20)의 동작 주기의 절반의 기간은 L레벨이다. 트랜지스터 Q12의 게이트에는 클록 신호 CLKYE가 입력되지만, 노드 N5가 L레벨인 기간에 트랜지스터 Q12의 게이트가 H레벨이 되면, 이 게이트는 소스(노드 N5)에 대하여 양으로 바이어스 된다. 반대로, 노드 N5가 H레벨인 기간에는, 트랜지스터 Q12의 게이트가 L레벨이 되면, 이 게이트는 소스에 대하여 음으로 바이어스 된다. 또한 동작 주기의 전체에 걸쳐, 트랜지스터 Q12의 게이트가 L레벨이 되었을 때에는, 이 게이트는 드레인(VDD)에 대하여 음으로 바이어스 된다.

상기한 바와 같은 게이트의 양/음의 바이어스에 의해, 트랜지스터 Q12의 임계값 전압은 쉬프트하지만, 통상, 양의 바이어스에 의한 쉬프트쪽이 발생하기 쉽기 때문에, 트랜지스터 Q12의 임계값 전압은 양측으로 쉬프트(상승)할 우려가 있다. 트랜지스터 Q12의 임계값 전압(V7h)이 상승하면, 노드 N5의 H레벨의 전위(VDD-Vth)가 저하하고, 그 결과, 분주 신호 VFR(노드 N1O)의 H레벨의 전위가 저하한다는 문제가 생긴다.

마찬가지로, 트랜지스터 Q16의 임계값 전압(Vth)도 양의 측으로 쉬프트할 우려가 있다. 그 경우에는 노드 N7의 H레벨의 전위(VDD-Vth)가 저하하고, 분주 신호/VFR(노드 N9)의 H레벨의 전위가 저하하게 된다는 문제가 발생한다.

상기한 바와 같이 도 7의 분주 회로(20)에서는, 승압용량 C1, C2에 의해, 각각 노드 N7, N5의 레벨 저하를 보상하고 있다. 승압용량 C1, C2의 용량을 크게 하면 그 보상 능력은 향상하지만, 그 반면, 그 용량에 의해 노드 N7, N5의 레벨의 상승에 지연이 발생하므로 한계가 있다.

도 15는, 실시예 4에 따른 분주 회로(20c)의 회로도이며, 상기의 문제를 해결하는 것을 가능하게 하고 있다. 도 15의 분주 회로(20c)에 있어서는, 도 7의 트랜지스터 Q20대신에 저항소자 R1가 설치되고, 또한 도 7의 트랜지스터 Q22대신에 저항소자 R2가 설치된다. 다시 말해, 저항소자 R1는, 고전위측 전원(VDD)과 노드 N9 사이에 접속하고, 트랜지스터 Q21와 함께 출력 버퍼(27)를 구성하고 있으며, 저항소자 R2는, 고전위측 전원과 노드 N1O 사이에 접속하고, 트랜지스터 Q23와 함께 출력 버퍼(28)를 구성하고 있다. 또한, 분주 회로(20c)의 동작 자체는, 실시예 1 에서 설명한 도 7의 분주 회로(20)의 동작과 거의 동일하므로, 여기에서의 상세한 설명은 생략한다.

도 15의 분주 회로(20c)에 있어서는, 분주 신호 VFR의 H레벨은 저항소자 R2를 통해 설정되므로, 트랜지스터 Q23가 오프가 되면 분주 신호 VFR(노드 N1O)는 VD가 된다. 즉 도 7의 분주 회로(20)의 경우와 달리, 분주 신호 VFR의 레벨은 노드 N5의 레벨의 영향을 받지 않으므로, 트랜지스터 Q12의 임계값 전압의 상승이 일어나도, 상기와 같은 문제는 생기지 않는다.

마찬가지로, 분주 신호/VFR의 H레벨은 저항소자 R1를 통해 설정되므로, 트랜지스터 Q21가 오프가 되면 분주 신호/VFR(노드 N9)의 레벨은 VDD가 된다. 즉 도 7의 분주 회로(20)의 경우와 달리, 분주 신호/VFR의 레벨은 노드 N7의 레벨의 영향을 받지 않으므로, 트랜지스터 Q16의 임계값 전압의 상승이 생겨도, 상기와 같은 문제는 생기지 않는다.

또 결과적으로, 노드 N5, N7의 레벨을 보상하는 승압용량 C1, C2, 및 클램프 소자인 트랜지스터 Q24, Q25는 설치할 필요도 없어진다.

또한, 트랜지스터 Q12의 임계값 전압의 상승은, 노드 N6의 H레벨의 전위의 저하도 초래하고, 마찬가지로 트랜지스터 Q16의 임계값 전압의 상승은, 노드 N8의 H레벨의 전위의 저하도 초래하므로, 각각 트랜지스터 Q21, Q23의 온 동작에도 영향을 줄 수 있다. 이 대책으로서는, 트랜지스터 Q21, Q23가 비포화 영역에서 동작하도록, 저항소자 R1, R2의 저항값과 트랜지스터 Q21, Q23의 온 저항의 값을 적절히 설정하면 된다. 그렇게 함으로써, 분주 신호/VFR(노드 N9) 및 분주 신호 VFR(노드 N1O)의 L레벨의 전위의 상승은, 무시할 수 있을 정도로 작은 것이 된다.

통상, a-Si TFT의 제조 공정과 병행하여, 특정한 저항값을 가지는 저항소자를 형성하는 것은 곤란하기 때문에, 저항소자 R1, R2로서는 디스크리트의 저항소자를 사용하면 좋다. 또한 일반적으로, 디스크리트의 저항소자는 저렴하기 때문에, 도 15의 분주 회로(20c)을 채용하는 것에 따르는 장치의 비용 상승은 문제가 되지 않을 정도로 작은 것으로 생각된다.

또한, 본 실시예에 있어서는, 도 7의 분주 회로(20)의 트랜지스터 Q20, Q22대신에 저항소자 R1, R2를 설치한 구성에 관하여 설명했지만, 도 12의 분주 회로(20a) 및 도 14의 분주 회로(20b)에 있어서, 트랜지스터 Q20, Q22대신에 저항소자 R1, R2를 설치한 구성으로 해도 되며, 상기와 동일한 효과를 얻을 수 있는 것은 명백하다.

<실시예 5>

실시예 5에서는, 본 발명에 따른 표시장치에 적용되는 게이트 드라이버(상기의 게이트 드라이버(11, 12, 13)를 구성하는 쉬프트 레지스터의 구체적인 예를 나타낸다. 게이트 드라이버는, 종속 접속(캐스케이드 접속)한 복수의 쉬프트 레지스터 회로에 의해 구성되지만(도 17참조), 이하, 그 개개의 쉬프트 레지스터 회로를 「단위 쉬프트 레지스터」라고 칭한다.

설명의 편의상, 본 실시예의 설명에 앞서, 종래의 게이트 드라이버에 사용되고 있었던 쉬프트 레지스터에 대해서 간단하게 설명한다. 도 16은, 종래의 게이트 드라이버에 이용되고 있었던 단위 쉬프트 레지스터 SRA의 회로도이다.

이 단위 쉬프트 레지스터 SRA는, 모두 n채널형의 a-Si TFT(이하 「트랜지스터」)에 의해 구성되고 있으며, 입력 단자 IN, 출력 단자 OUT, 제1클록 단자 A, 제2클록 단자 B를 가지고 있다. 출력 단자 OUT는, 게이트 드라이버의 출력 단자에 해당한다.

단위 쉬프트 레지스터 SRA에 있어서, 게이트 선 Gn에 구동신호를 출력하기 위한 출력단은, 출력 단자 OUT와 제1클록 단자 A 사이에 접속하는 트랜지스터 T1와, 출력 단자 OUT와 저전위측 전원(0) 사이에 접속하는 출력 풀 다운용의 트랜지스터 T2로 구성되어 있다. 트랜지스터 T1의 게이트 노드를 노드 ND1, 트랜지스터 T2의 게이트 노드를 노드 ND2로 정의한다.

노드 ND1와 고전위측 전원(VDD)과의 사이에는, 트랜지스터 T3가 접속하고, 노드 ND1와 저전위측 전원 사이에는, 트랜지스터 T4가 접속한다. 트랜지스터 T3의 게이트는 입력 단자 IN에 접속하고, 트랜지스터 T4의 게이트는 노드 ND2에 접속한다. 노드 ND2와 고전위측 전원(VDD) 사이에는, 다이오드 접속된 트랜지스터 T5가 접속하고, 노드 ND2와 저전위측 전원 사이에는 트랜지스터 T6가 접속한다. 트랜지스터 T6의 게이트는 노드 ND1에 접속한다. 트랜지스터 T7는, 노드 ND1와 저전위측 전원 사이에 접속하고, 그 게이트는 제2클록 단자 B에 접속된다.

또 도 17에 나타나 있는 바와 같이 게이트 드라이버 GD는, 복수의 단위 쉬프트 레지스터 SRA가 캐스케이드 접속하여 구성된다. 도 17에 나타내는 단위 쉬프트 레지스터 SRA1, SRA2 ,·‥는, 모두 도 16의 단위 쉬프트 레지스터 SRA와 같은 것이다. 도 17과 같이, 각 단위 쉬프트 레지스터 SRA의 입력 단자 IN에는, 그 전단 의 단위 쉬프트 레지스터 SRA의 출력 단자 OUT가 접속된다. 단, 제1단째의 단위 쉬프트 레지스터 SRA의 입력 단자 IN는, 구동제어장치 CTL에 접속하고, 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 신호 ST가 입력된다.

도 17의 구성에서는, 게이트 드라이버 GD는, 구동제어장치 CTL가 출력하는 1상의 스타트 신호 ST 및, 2상의 클록 신호 CLK, /CLK를 사용하여서 구동된다. 그 경우, 각각의 단위 쉬프트 레지스터 SRA의 제1클록 단자 A에는, 인접하는 단위 쉬프트 레지스터 SRA에 서로 역상의 클록 신호가 입력되도록, 클록 신호 CLK, /CLK 중 한쪽이 입력된다. 또한 각 단위 쉬프트 레지스터 SRA의 제2클록 단자 B는, 그 다음 단의 단위 쉬프트 레지스터 SRA의 출력 단자 OUT(다음 단의 게이트 선 Gn ＋1)에 접속한다.

도 16의 단위 쉬프트 레지스터의 동작을 설명한다. 설명을 간단히 하기 위해, 단위 쉬프트 레지스터 SRA의 제1클록 단자 A에 클록 신호 CLK가 입력되는 것으로 하여 설명을 행한다.

우선, 게이트 선 Gn의 비선택시에 있어서는, 노드 ND1는 L레벨, 노드 ND2는 H레벨이며, 그것에 의해 트랜지스터 T1는 오프, 트랜지스터 T2는 온으로 되어 있기 때문에, 출력 단자 OUT(게이트 선 Gn)는 L레벨로 고정되어 있다.

그 상태로부터, 전단의 단위 쉬프트 레지스터 SRA의 출력 단자 OUT(전단의 게이트 선 Gn-1)가 H레벨이 되면, 그것이 입력 단자 IN에 입력되어, 트랜지스터 T3가 온이 된다. 이 때 노드 ND2는 L레벨이므로 트랜지스터 T4도 온 하고 있지만, 트랜지스터 T3의 온 저항은 트랜지스터 T4의 온 저항에 비해 충분히 낮게 설정되고 있으며, 노드 ND1는 H레벨로 변화된다. 그 결과 트랜지스터 T1이 온이 된다.

노드 ND1가 H레벨이 되면 트랜지스터 T6가 온이 된다. 트랜지스터 T6의 온 저항은 트랜지스터 T5의 온 저항에 비해 충분히 낮게 설정되고 있으며 노드 ND2는 L레벨로 변화된다. 그 결과 트랜지스터 T2가 오프가 된다.

이와 같이 트랜지스터 T1가 온, 트랜지스터 T2가 오프가 된 상태에서는, 출력 단자 OUT의 레벨은 클록 신호 CLK의 레벨에 따라 변화된다. 따라서, 클록 신호 CLK가 H레벨이 되는 기간, 출력 단자 OUT(게이트 선 Gn)도 H레벨이 되고, 게이트 선 Gn이 선택된다.

게이트 선 Gn이 H레벨이 되면, 다음 단의 단위 쉬프트 레지스터 SRA의 입력 단자 IN가 H레벨이 되므로, 상기와 동일한 동작에 의해 다음 단의 단위 쉬프트 레지스터 SRA의 트랜지스터 T1가 온, 트랜지스터 T2가 오프 상태가 된다. 그리고 클록 신호/CLK가 H레벨이 되면 다음 단의 게이트 선 Gn+1이 H레벨이 된다.

제2클록 단자 B는 다음 단의 게이트 선 Gn+1에 접속하고 있으므로, 다음 단의 게이트 선 Gn+1이 H레벨이 되면 트랜지스터 T7는 온이 되어, 노드 ND1가 L레벨, 노드 ND2는 H레벨의 상태, 즉 게이트 선 Gn의 비선택 상태로 되돌아간다.

이상의 동작을, 도 17과 같이 캐스케이드 접속된 단위 쉬프트 레지스터 SRA1.,SRA2, ‥·가 순서대로 행한다. 그것에 의하여, 제1단째의 단위 쉬프트 레지스터 SRA1의 입력 단자 IN에 입력된 스타트 신호 ST가, 클록 신호 CLK, /CLK에 동기하여 쉬프트되면서, 단위 쉬프트 레지스터 SRA2, SRA3, ‥·으로 순서대로 전달된다. 그 결과, 게이트 드라이버 GD는 도 18에 나타내는 타이밍도와 같이, 클록 신호 CLK, /CLK에 동기하여, 게이트 선 GL1, GL2, GL3, ‥·을 순차적으로 H레벨로 한다.

여기에서, 도 18의 타이밍 도의 최하단에, 제1단째의 단위 쉬프트 레지스터 SRA1에 있어서의 노드 ND2의 전압파형을 나타낸다. 게이트 선의 각각은, 1프레임 기간에 한번만 선택되므로, 각 단위 쉬프트 레지스터 SRA의 노드 ND2는, 그 기간 이외는 계속적으로 H레벨로 유지된다. 다시 말해, 트랜지스터 T2 및 트랜지스터 T4의 게이트는, 대부분의 기간 계속적으로 바이어스 된다. 그것에 의하여, 전술한a-Si TFT의 임계값 전압의 쉬프트의 문제가 생기는 것이다.

이하, 실시예 5에 따른 단위 쉬프트 레지스터에 관하여 설명한다. 도 19는, 실시예 5에 따른 단위 쉬프트 레지스터 SRB의 회로도이며, 본 발명의 표시장치에 적용되는 게이트 드라이버를 구성하는 것이다. 동 도면과 같이, 이 단위 쉬프트 레지스터 SRB도, 모두 n채널형의 a-Si TFT(이하 「트랜지스터」)에 의해 구성되고 있다. 단, 입력 단자 IN, 출력 단자 OUT, 제1클록 단자 A, 제2클록 단자 B에 더하여, 분주 신호 VFR의 입력 단자 S1(이하 「VFR단자S1」), 분주 신호/VFR의 입력단자 S2(이하 「/VFR단자S2」)를 가지고 있다. 출력 단자 OUT는, 게이트 드라이버의 출력 단자에 해당한다.

단위 쉬프트 레지스터 SRB에 있어서, 게이트 선 Gn에 구동신호를 출력하기 위한 출력단은, 출력 단자 OUT와 제1클록 단자 A 사이에 접속하는 트랜지스터 T1와, 함께 출력 단자 OUT와 저전위측 전원 사이에 접속하는 2개의 출력 풀 다운용의 트랜지스터 T2a, T2b에 의해 구성되어 있다. 트랜지스터 T2a, T2b는 서로 병렬로 접속하고 있다. 여기에서, 트랜지스터 T1의 게이트 노드를 노드 ND1, 트랜지스터 T2a의 게이트 노드를 노드 ND2a, 트랜지스터 T2b의 게이트를 노드 ND2b로 정의한다.

노드 ND1와 고전위측 전원(VDD) 사이에는, 트랜지스터 T3가 접속하고 있다. 또 노드 ND1와 저전위측 전원 사이에는, 게이트가 노드 ND2a에 접속한 트랜지스터 T4a와, 게이트가 노드 ND2b에 접속한 트랜지스터 T4b가 접속한다.

노드 ND2a와 VFR단자 S1 사이에는, 다이오드 접속된 트랜지스터 T5a가 접속하고, 노드 ND2a와 저전위측 전원 사이에는 트랜지스터 T6a가 접속한다. 노드 ND2b와 /VFR단자 S2 사이에는, 다이오드 접속된 트랜지스터 T5b가 접속하고, 노드 ND2b와 저전위측 전원 사이에는 트랜지스터 T6b이 접속한다. 트랜지스터 T6a, T6b의 게이트는 모두 노드 ND1에 접속한다.

트랜지스터 T7는, 노드 ND1와 저전위측 전원 사이에 접속하고, 그 게이트는 제2클록 단자 B에 접속된다.

노드 ND2a와 VFR단자 S1사이에는, 게이트가 노드 ND2b에 접속하는 트랜지스터 T8a가 접속하고 있다. 또 노드 ND2b과 /VFR단자 S2 사이에는, 게이트가 노드 ND2a에 접속하는 트랜지스터 T8b가 접속하고 있다.

이하, 이 단위 쉬프트 레지스터 SRB의 동작에 관하여 설명한다. 노드 ND1가 트랜지스터 T7에 의해 L레벨로 리셋트된 상태(즉 게이트 선 Gn의 비선택 상태)를 생각한다.

이 때 분주 신호 VFR가 H레벨, 분주 신호/VFR가 L레벨이라고 하면, 노드 ND2a가 H레벨이 되어, 트랜지스터 T8b가 온이 된다. 또한 트랜지스터 T5b를 통해 노드 ND2b에 전류가 흘러들어 오는 경우도 없기 때문에, 노드 ND2b는 L레벨(0)이 된다. 따라서, 트랜지스터 T2b 및 트랜지스터 T4b는, 게이트가 바이어스 되지 않고 휴지 상태가 된다. 또 트랜지스터 T5b, T6b도, 전원이 공급되지 않기 때문에 동작하지 않는다. 즉, 분주 신호 VFR가 H레벨, 분주 신호/VFR가 L레벨의 기간에서는, 이 단위 쉬프트 레지스터 SRB는, 트랜지스터 T1, T2a, T3, T4a, T5a, T6a, T7의 조합에 의해, 도 16에 나타낸 단위 쉬프트 레지스터 SRA와 등가인 회로가 구성된다.

반대로, 분주 신호 VFR가 L레벨, 분주 신호/VFR가 H레벨이었을 경우에는, 노드 ND2b가 H레벨이 되어, 트랜지스터 T8a가 온이 된다. 또한 트랜지스터 T5a를 통해 노드 ND2a에 전류가 흘러들어 오는 경우도 없기 때문에, 노드 ND2a가 L레벨(0)이 된다. 따라서 이 경우에는, 트랜지스터 T2a 및 트랜지스터 T4a가, 게이트가 바이어스되지 않고 휴지 상태가 된다. 또한 트랜지스터 T5a, T6a도 동작하지 않는다. 즉, 분주 신호 VFR가 L레벨, 분주 신호/VFR가 H레벨의 기간에서는, 이 단위 쉬프트 레지스터 SRB는, 트랜지스터 T1, T2b, T3, T4b, T5b, T6b, T7의 조합에 의해, 도 16에 나타낸 단위 쉬프트 레지스터 SRA와 등가인 회로가 구성된다.

따라서, 복수의 단위 쉬프트 레지스터 SRB를, 도 17과 마찬가지로, 캐스케이드 접속하여 게이트 드라이버 GD를 구성함으로써, 도 18과 같은 동작을 행할 수 있다. 또한, 분주 신호 VFR, /VFR가 반전할 때마다(즉 1프레임 기간마다), 트랜지스터 T2a, T4a의 페어와 트랜지스터 T2b, T4b의 페어를, 번갈아 휴지 상태로 하여, 그것들의 게이트가 계속적으로 바이어스되는 것을 방지할 수 있다. 즉, 단위 쉬프트 레지스터 SRB로 구성되는 게이트 드라이버 GD에 의하면, a-Si TFT의 임계값 쉬프트에 의한 오동작을 방지할 수 있고, 표시장치의 신뢰성이 향상한다.

<실시예 6>

이상의 실시예에서는, 게이트 드라이버가 하나인 경우와 2개인 경우 어디에도 대응가능한 구동제어회로(110)가 사용되는 것을 전제로 하고 있었다. 그러나, 범용의 구동제어회로 안에는 게이트 드라이버가 하나인 경우에만 대응할 수 있는 것(1상의 스타트 신호 STY 및 2상의 클록 신호 CLXY, /CLKY밖에 출력할 수 없는 것)도 많이 존재하고 있다. 양자를 비교하면, 게이트 드라이버가 하나인 경우에만 대응할 수 있는 것이, 제어신호의 출력 회로가 적어도 되므로 당연히 원가는 내려간다. 그래서 본 실시예에서는, 그러한 구동제어회로(110)를 사용하여 분주 회로(20)를 구동시키는 방법을 제안한다.

도 20은, 실시예 6에 따른 표시장치의 개략적인 구성을 나타내는 블럭도이다. 도 20에 나타나 있는 바와 같이 본 실시예에 따른 표시장치는, m개의 게이트 선 G1, G2, ‥·Gm을 구비하고 있고, 그것들 전부를 하나의 게이트 드라이버(13)로 구동한다. 구동제어회로(110)로부터 게이트 드라이버(13)에는, 1상의 스타트 신호 STY와, 2상의 클록 신호 CLKY, /CLKY가 입력된다. 또한 그것들의 신호는, 분주 회로(20)에도 입력되고 있다.

게이트 드라이버(13)는, 종속 접속한 복수의 단위 쉬프트 레지스터에 의해 구성된다. 상기의 실시예와 마찬가지로, 그것들의 단위 쉬프트 레지스터는, 분주 신호 VFR, /VFR에 의거하여 2개의 출력 풀 다운용의 a-Si TFT를 교대로 전환하는 방식의 것(예를 들면 도 19의 단위 쉬프트 레지스터 SRB)이다. 게이트 드라이버(13)가 구동하는 게이트 선은 m개이지만, 본 실시예의 게이트 드라이버(13)는, 그것들 m개의 게이트 선을 구동하는 m개의 단위 쉬프트 레지스터에 더해서, 그 최종단(제 m단째)의 또한 다음 단에, 단위 쉬프트 레지스터 SRm+1를 가지고 있다. 이 단위 쉬프트 레지스터 SRm+1도, 도 19와 같이 2개의 출력 풀 다운용의 a-Si TFT를 가지는 것으로 좋지만, 도 16과 같은 종래의 단위 쉬프트 레지스터를 사용할 수도 있다. 단위 쉬프트 레지스터 SRm+1는 최종단의 단위 쉬프트 레지스터에 계속해서 신호를 출력한다. 그 신호는 게이트 선을 구동하는 것은 아니지만, 이하에서는 설명의 편의상 「구동신호 GSm+1」라고 칭한다.

또한 게이트 드라이버(13)는 또한, 단위 쉬프트 레지스터 SRm+1의 다음 단에 더미의 단위 쉬프트 레지스터 SRD를 가지고 있다. 단위 쉬프트 레지스터 SRD는 단위 쉬프트 레지스터 SRm+1에 계속해서 신호를 출력하고, 그 신호는 단위 쉬프트 레지스터 SRm+1를 리셋트(도 19의 예이면, 트랜지스터 T7를 온으로 하여 노드 ND1를 L레벨로 한다)하기 위해 사용되는 것이다.

또한, 도 20의 단위 쉬프트 레지스터 SRD에 해당하는, 종속 접속의 최종단의 단위 쉬프트 레지스터를 리셋트하는 더미의 단위 쉬프트 레지스터는, 도 1, 도 4 및 도 10에 나타낸 게이트 드라이버(101, 102, 11, 12, 13)등에도 통상 구비되는 것이지만, 그것들의 도면에 있어서는 생략했다.

본 실시예에 있어서도 분주 회로(20)로서는, 도 7, 도 12, 도 14 및 도 15에 나타낸 것을 사용할 수 있다. 즉, 그것들 각 도면의 분주 회로(20)에 대하여, 스타트 신호 STYO대신에 스타트 신호 STY를 입력하고, 스타트 신호 STYE대신에 구동신호 GSm+1를 입력하고, 클록 신호 CLKYE대신에 클록 신호 CLKY를 입력하고, 클록 신호/CLKYO대신에 클록 신호/CLKY를 입력하면 된다. 그 경우의 분주 회로(20)의 동작 파형을 도 21에 나타낸다. 구동신호 GSm+1 및 구동신호 GSm+2는, 모두 1프레임 기간의 주기를 가지고, 또한, 서로 위상이 다른 신호의 쌍이므로, 도 5를 사용하여 설명한 이론에 의거하여 분주 회로(20)가 출력하는 분주 신호 VFR, /VFR는, 각각 구동신호 GSm+1가 활성화될 때마다(H레벨이 된다) 레벨의 반전을 반복한다. 즉 도 20의 구성에 의해서도, 분주 신호 VFR, /VFR는, 1프레임 기간의 주기(즉, 스타트 신호 STY를 1/2분주한 주기)를 가진다.

따라서, 이 분주 신호 VFR, /VFR를, 게이트 드라이버(13)의 각 단위 쉬프트 레지스터가 가지는 2개의 출력 풀 다운용의 a-Si TFT를 프레임마다 전환하기 위한 전환신호로서 사용하는 것이 가능하다.

이와 같이 본 실시예에 의하면, 구동제어회로(110)는, 게이트 드라이버가 하나인 경우에 사용되는 1상의 스타트 신호 STY와 2상의 클록 신호 CLKY, /CLKY밖에 출력할 수 없는 경우라도, 전환 신호(분주 신호 VFR, /VFR)를 생성할 수 있다. 따라서, 본 발명에 있어서의 더욱 비용 삭감을 도모할 수 있다.

본 실시예에서는, 게이트 드라이버(13)를 구성하는 복수의 단위 쉬프트 레지스터 중, 화소를 구동하는 것과는 별도로 설치된 단위 쉬프트 레지스터 SRm+1의 출력 신호(구동신호 GSm+1)를 분주 회로(20)의 구동에 사용했다. 그러나, 그 구동 신호 GSm+1대신에, 스타트 신호 STY와 위상이 다른 임의의 신호를 사용해도, 분주 회로(20)를 구동할 수 있기 때문에, 예를 들면 게이트 선을 구동하는 소정의 단위 쉬프트 레지스터의 출력 신호를, 분주 회로(20)의 구동에도 겸용시켜도 좋다. 그렇게 하면, 단위 쉬프트 레지스터 SRm+1을 설치할 필요가 없어진다고 하는 이점을 얻을 수 있다. 그러나, 분주 회로(20)의 구동을 행하는 단위 쉬프트 레지스터의 부하가 증대하므로, 그것이 구동하는 게이트 선의 구동속도가 늦어진다는 결점을 동반하는 것에 유의해야 한다.

<실시예 7>

앞에서 설명한 바와 같이, 실시예 6의 분주 회로(20)로서는, 도 7, 도 12, 도 14 및 도 15에 나타낸 것을 이용할 수 있다. 그러나 그 경우에는 다음과 같은 문제를 동반한다.

예를 들면 도 7의 분주 회로(20)를 실시예 6에 적용했을 경우를 생각한다. 이 때 분주 회로(20)의 트랜지스터 Q1의 게이트에는 스타트 신호 STY가 입력되고, 트랜지스터 Q9의 게이트에는 구동신호 GSm+1가 입력된다. 스타트 신호 STY는 화상신호의 각 프레임 기간의 선두에 대응하는 것이며, 한편, 구동신호 GSm+1가 활성화하는 것은 제 m개째의 게이트 선 Gm이 활성화한 후이므로, 스타트 신호 STY가 활성화하는 타이밍과 구동신호 GSm+1가 활성화하는 타이밍 사이에는 1프레임 기간의 간격이 빈다. 따라서, 트랜지스터 Q1가 온 하는 타이밍과 트랜지스터 Q9가 온 하는 타이밍과의 간격, 즉 도 7의 노드 N1∼N3의 레벨이 변화되는 타이밍과 노드 N4∼N1O의 레벨이 변화되는 타이밍 사이의 시간은, 1프레임 기간의 길이가 된다.

따라서, 예를 들면 스타트 신호 STY에 의해 트랜지스터 Q1가 온 하여 노드 N1가 H레벨에서 L레벨로 변화되어도, 분주 신호 VFR(노드 N1O)는 바로는 L레벨로 변화되지 않고, 그 후 1프레임 기간 동안은 H레벨 상태이다. 따라서 그 사이는 트랜지스터 Q2, Q3가 양쪽 모두 온이 되므로 관통 전류가 흐르고, 소비 전력이 증대하게 된다. 또한 그 사이는 분주 신호/VFR(노드 N9)는 L레벨이므로, 트랜지스터 Q4, Q5는 양쪽 모두 오프이며, H레벨이어야 할 노드 N2의 전위가 트랜지스터 Q5의 리크 전류에 의해 저하하여 오동작이 생길 염려가 있다.

역으로, 스타트 신호 STY에 의해 노드 N1가 L레벨에서 H레벨로 변화되었을 경우에는, 그 후 1프레임 기간, 분주 신호 VFR(노드 N1O)는 L레벨 상태이며, 그 사이 트랜지스터 Q2, Q3는 양쪽 모두 오프가 되므로, 트랜지스터 Q3의 리크 전류에 의한 노드 N1의 전위의 저하가 우려된다. 또한 그 동안, 분주 신호/VFR(노드 N9)는 H레벨이므로 트랜지스터 Q4, Q5가 양쪽 모두 온이 되어 관통 전류가 흐르게 된다. 이 문제는, 도 12, 도 14 및 도 15의 회로에 있어서도 마찬가지로 발생한다.

이와 같이, 실시예 6(도 20)의 분주 회로(20)로서 도 7, 도 12, 도 14 및 도 15의 것을 사용할 경우에는, 소비 전력의 증대 및 리크 전류에 기인하는 오동작의 문제를 동반한다. 그래서 실시예 7에 있어서는, 실시예 6에 따른 표시장치로의 사용에 적합한 분주 회로(20)를 제안한다.

도 22는 실시예 7에 따른 분주 회로(20d)의 회로 구성을 나타내는 도면이다. 동 도면에 있어서는, 도 7에 나타낸 것과 동일 기능을 가지는 요소에는 동일 부호를 붙이고 있기 때문에, 주로 이하에서는 도 7과 다른 구성의 부분을 설명한다.

도 22에 나타나 있는 바와 같이, 트랜지스터 Q1의 게이트에는 스타 트 신호 STY가 입력되고, 트랜지스터 Q9의 게이트에는 구동신호 GSm+1가 입력된다. 또한 본 실시예에 있어서는, 스타트 신호 STY는 클록 신호/CLKY에 동기하는 타이밍으로 활성화되고(즉 게이트 선 G1은 클록 신호 CLKY에 동기하여 활성화 된다), 구동신호 GSm+1는 클록 신호 CLKY에 동기하여 활성화되는(즉 게이트 선 Gm은 클록 신호/CLKY에 동기하여 활성화된다) 것으로 한다.

이 분주 회로(20d)에 있어서 특징적인 것은, 버퍼(22)의 출력 노드에 접속한 인버터(30)를 가지고 있는 점이다. 이 인버터(30)는, 도 5에 나타낸 분주 회로의 기본구성에는 포함되어 있지 않은 요소이며, 분주 회로(20d)의 논리동작에 직접 영향을 주는 것은 아니다. 인버터(30)는, 트랜지스터 Q27 및 트랜지스터 Q28로 이루어지고, 버퍼(22)의 출력을 반전한 신호를 노드 N11에 출력한다. 도 7에 있어서는 트랜지스터 Q2의 게이트는 분주 신호 VFR의 출력 단자인 노드 N1O에 접속하고 있었지만, 본 실시예에서는 이 노드 N11에 접속한다.

래치·인버터(21)의 트랜지스터 Q4의 게이트 및 인버터(30)의 트랜지스터 Q27의 게이트는, 클록 신호/CLK의 입력 단자에 접속된다. 또 래치·인버터(23)의 트랜지스터 Q12의 게이트 및 인버터(25)의 트랜지스터 Q16의 게이트는, 클록 신호 CLKY의 입력 단자에 접속된다. 또한, 래치·인버터(23)의 트랜지스터 Q1O의 게이트는, 인버터(25)의 출력 노드(노드 N7)에 접속된다.

클록 신호 CLKY의 입력 단자와 노드 N2(래치·인버터(21)의 출력 노드) 사이에는 승압용량 C3이 접속되고, 클록 신호 CLKY의 입력 단자와 노드 N11(인버터(30) 의 출력 노드) 사이에는 승압용량 C4이 접속된다. 또 노드 N2(승압용량 C3의 일단)와 고전위측 전원(VDD) 사이에는 다이오드 접속된 트랜지스터 Q29가 접속하고, 마찬가지로 노드 N11(승압용량 C4의 일단)와 고전위측 전원VDD) 사이에는 다이오드 접속된 트랜지스터 Q30가 접속한다. 이들 트랜지스터 Q29, Q30는, 승압용량 C3, C4에 의해 승압된 노드 N2, N11의 레벨을 각각 VDD+Vth(VDD:전원전압, Vth:a-Si TFT의 임계값 전압)으로 고정하는 클램프 소자이다. 트랜지스터 Q29, Q30는, 트랜지스터 Q2, Q3, Q7의 게이트 전압이 VDD+Vth를 초과하지 않도록 함으로써, 각 트랜지스터의 임계값 전압의 쉬프트를 억제하고 있다.

도 23은, 실시예 7에 따른 분주 회로(20d)의 동작을 설명하기 위한 타이밍 도이다. 이하, 동 도면을 참조하여 분주 회로(20d)의 동작을 상세하게 설명한다. 여기에서, 시간 t30의 직전에 있어서, 분주 신호 VFR(노드 N1O)가 L레벨, 분주 신호/VFR(노드 N9)가 H레벨이었다고 하자. 이 때 노드 N8는 H레벨(VDD), 노드 N1가 L레벨(0)이다.

설명의 편의상, 우선은 노드 N1∼N3, N11의 레벨 변화 에 관하여 설명한다.시간 t30에서 클록 신호/CLKY가 H레벨이 되는 것임과 동시에, 스타트 신호 STY가 H레벨(VDD)이 되면, 트랜지스터 Q1이 온 해서 노드 N8의 H레벨이 노드 N1에 전달된다.그것에 의해 노드 N1의 레벨은, 노드 N8의 레벨로부터 트랜지스터 Q1의 임계값 전압(Ⅴ7b)분만 저하한 VDD-Vth가 된다. 노드 N1이 H레벨이 되면 트랜지스터 Q.5 이 온 한다.이 때 클록 신호/CLXY가 H레벨에 되어있기 위해서 트랜지스터 Q4는 온 하고 있지만, 해당 트랜지스터 Q4의 온 저항은 트랜지스터 Q5의 온 저항에 대하여 충분 크게 설정되어 있기 때문에, 노드 N2는 L레벨이 된다.즉 노드 N2는, 트랜지스터 Q4과 트랜지스터 Q5과의 온 저항비로 결정되는 전압△Vl(도 23참조)만 저전위측 전원전위(0)보다도 높은 전위의 L레벨이 된다.

이와 같이 노드 N1가 H레벨, 노드 N2가 L레벨이 되면, 트랜지스터 Q7, Q3가 오프하고, 트랜지스터 Q8가 온 한다. 따라서 노드 N3는 L레벨(0)이 되고, 따라서 트랜지스터 Q28가 오프가 된다. 이 때 클록 신호/CLKY가 H레벨이기 때문에 트랜지스터 Q27는 온 하고 있고, 노드 N11가 H레벨(VDD-Vth)이 되어, 트랜지스터 Q2가 온이 된다. 이 결과, 플립플롭(래치)을 구성하고 있는 트랜지스터 Q2∼Q4에 의해 노드 N1, N2는 각각 H레벨과 L레벨로 유지된다.

그리고 시간 t31에서 스타트 신호 STY 및 클록 신호/CLKY가 L레벨로 되돌아오면, 트랜지스터 Q1가 오프하여 노드 N8와 노드 N1가 분리된다. 그러나 트랜지스터 Q3는 오프이기 때문에 노드 N1의 레벨은 VDD-Vth로부터 변화되지 않는다. 또 트랜지스터 Q4가 오프하므로, 노드 N2는, 전압△Vl분의 상승이 없어져 OV의 전위가 된다. 노드 N3의 레벨은 변화되지 않고, L레벨을 유지한다. 또 트랜지스터 Q27가 오프하지만, 트랜지스터 Q28도 오프하고 있기 때문에, 노드 N11는 그 기생 용량에 의해 유지되고, 플로팅 상태의 H레벨(VDD-Vth)이 된다.

시간 t32에서 클록 신호 CLKY가 H레벨이 되면, 노드 N11는, 승압용량 C4을 통하는 용량결합에 의해 승압된다. 단, 클램프 소자로서의 트랜지스터 Q30의 동작에 의해, 노드 N11의 레벨은 VDD+Vth로 고정된다. 그 결과 트랜지스터 Q2는 비포화 영역에서 동작하고(비포화 동작), 노드 N1의 H레벨의 전위는 VDD로까지 상승한 다.

마찬가지로 노드 N2는 승압용량 C3을 통하는 용량결합에 의해 승압되지만, 트랜지스터 Q5가 온 하고 있기 때문에, 그 상승은 불과 (도 23에 나타낸다 △V2)이며, 또 클록 신호 CLXY가 완전하게 상승하면 0V로 되돌아온다. 즉 노드 N2는 L레벨로 유지되므로, 노드 N3는 L레벨(0)을 유지한다.

시간 t33에서 클록 신호 CLKY가 L레벨이 되면, 승압용량 C4을 통하는 용량결합에 의해 노드 N11가 특정한 전압△V3만큼 저하하여 트랜지스터 Q2가 오프가 된다. 그러나 노드 N1의 레벨은, 이 노드 N1에 부수되는 기생 용량에 의해 유지되므로, VDD를 유지한다. 노드 N2도 승압용량 C3을 통하는 용량결합에 의해 특정한 전압△V4만큼 저하하지만, 여기에서도 트랜지스터 Q5가 온 하고 있기 때문에, 클록 신호 CLKY가 완전히 유지되어 하강하면 0V로 되돌아온다. 즉 노드 N2는 L레벨로 유지되므로, 노드 N3는 L레벨(0)을 유지한다.

계속해서 시간 t34에서 다시 클록 신호/CLKY가 H레벨이 되면, 트랜지스터 Q4가 온 하므로, 노드 N2는 전압△V1만큼 저전위측 전원전위(0)보다도 높은 상태로는 되지만, L레벨을 유지한다. 또 트랜지스터 Q27도 온 하고, 노드 N11의 레벨은 VDD-Vth가 된다.

그리고 시간 t35에서 클록 신호/CLKY가 L레벨로 되돌아오면, 트랜지스터 Q4가 오프하므로 노드 N2는 전압△V1분의 상승이 없어져 0V의 전위가 된다. 또 트랜지스터 Q27도 오프하고, 노드 N11는 플로팅 상태의 H레벨(VDD-Vth)이 된다.

이후, 다시 스타트 신호 STY가 활성화될 때 까지의 사이는, 노드 N1∼N3, N11에 있어서는, 클록 신호 CLKY,/CLKY가 입력될 때마다 상기의 시간 t32∼t35의 동작이 반복하여 행해진다. 즉, 그 사이 노드 N1∼N3, N11의 논리값(H레벨 또는 L레벨)은 유지된다.

한편, 노드 N4∼N1O에 있어서는, 시간 t30∼t35 사이의 논리값(H레벨 또는 L레벨)의 변화는 없다. 상기한 바와 같이 시간 t30의 직전에서는 노드 N1O는 L레벨, 노드 N8, N9는 H레벨이지만, 도 23에 나타나 있는 바와 같이 그 때 노드 N4, N7는 H레벨, 노드 N5, N6는 L레벨이다.

클록 신호/CLKY가 H레벨이 되는 시간 t30에 있어서는, 플로팅의 H레벨이 되고 있는 노드 N7가, 승압용량 C1을 통하는 용량결합에 의해 승압되고(클램프 소자로서의 트랜지스터 Q24의 작용에 의해 VDD+Vth의 레벨이 된다), 트랜지스터 Q1O가 비포화 동작하여 노드 N4는 H레벨(VDI))로 유지된다. 또 L레벨(0)의 노드 N5는, 승압용량 C2을 통하는 용량결합에 의해 승압되지만, 트랜지스터 Q13가 온 하고 있기 때문에 그 상승은 불과 (도 23에 나타낸다 △V5)이며, 클록 신호/CLKY가 완전히 상승하면 OV로 되돌아온다. 따라서 트랜지스터 Q14가 오프, 트랜지스터 Q15가 온으로 유지되므로, 노드 N6는 L레벨(0)을 유지한다. 따라서, 트랜지스터 Q19, Q21는 오프로 유지되고, 또 노드 N7의 레벨이 VDD+Vth로 되어있기 때문에, 트랜지스터 Q18, Q20가 온 하여 노드 N8, N9는 H레벨(VDD)로 유지된다. 또 이 때 트랜지스터 Q22는 오프, 트랜지스터 Q23는 온이므로, 노드 N1O도 L레벨(0)로 유지된다.

또 클록 신호/CLKY가 L레벨로 되돌아오는 시간 t31에서는, 승압용량 C1을 통하는 용량결합에 의해 노드 N7의 레벨이 VDD+Vth로부터 소정의 전압△V6만큼 저하 하여 트랜지스터 Q1O가 오프로 되지만, 노드 N4의 레벨(VDD)은 이 노드 N4에 부수되는 기생 용량에 의해 유지된다. 마찬가지로, 트랜지스터 Q18, Q20도 오프가 되지만, 노드 N8, N9의 레벨은 그것들에 부수되는 기생 용량에 의해 각각 VDD로 유지된다. 또 노드 N5의 레벨은 승압용량 C2을 통하는 용량결합에 의해 음측에 소정의 전압△V7만큼 변화되지만, 트랜지스터 Q13가 온 하고 있기 때문에, 클록 신호/CL KY가 완전히 하강하면 OV로 되돌아온다. 이와 같이 노드 N5가 L레벨, 노드 N8가 H레벨을 유지하므로, 노드 N1O는 L레벨(0)로 유지된다.

클록 신호 CLKY가 H레벨이 되는 시간 t32에서는, 트랜지스터 Q12가 온 하므로, 노드 N5는 트랜지스터 Q12와 트랜지스터 Q13의 온 저항비에 의해 결정되는 전압△V8만큼 저전위측 전원전위(0)보다도 높은 상태가 되지만, L레벨로 유지된다. 또 트랜지스터 Q16도 온 하고, 노드 N7의 레벨은 VDD-Vth로 되돌아온다. 이 노드 N5, N7의 동작은, 노드 N4, N8∼N1O의 레벨에 변화를 일으키지 않는다.

그리고 클록 신호 CLKY가 L레벨에 되돌아오는 시간 t33에서는, 트랜지스터 Q12가 오프하므로 노드 N5는 전압△V8분의 상승이 없어져 OV의 전위가 된다. 또 트랜지스터 Q16도 오프하고, 노드 N7는 플로팅 상태의 H레벨(VDD-Vth)이 된다. 이 노드 N5, N7의 동작에 의해서도, 노드 N4, N8∼N1O의 레벨에 변화는 일어나지 않는다.

시간 t34이후, 구동신호 GSm+1가 활성화될 때까지 동안은, 노드 N4∼N1O에 있어서, 클록 신호 CLKY, /CLKY가 입력될 때마다 상기의 시간 t30∼t33의 동작이 반복하여 행해진다. 다시 말해, 그 동안 노드 N4∼N1O의 논리값(H레벨 또는 L레 벨)은 유지된다.

그리고, 상기의 시간 t30으로부터 1프레임 기간이 경과한 후의 시간 t40에 있어서, 구동신호 GSm+1가 H레벨(VDD)이 된다. 이하, 이 때의 분주 회로(20d)의 동작을 설명한다. 전술한 바와 같이, 노드 N1∼N3, N11는, 다음에 스타트 신호 STY가 활성화될 때까지는 시간 t32∼t35의 동작이 반복되므로, 노드 N1∼N3, N11의 논리값(H레벨 또는L레벨)은 유지된다. 한편, 노드 N4∼N1O에 있어서는, 시간 t40이후, 이하의 동작이 행해진다.

시간 t40에서 구동신호 GSm+1가 H레벨이 되면, 트랜지스터 Q9가 온 하여 노드 N3의 L레벨이 노드 N4에 전달되어, 트랜지스터 Q13, Q15가 오프가 된다. 이 때 클록 신호 CLKY가 H레벨이 되고 있기 때문에, 트랜지스터 Q12, Q16는 온이 된다. 따라서 노드 N5는 H레벨(VDD-Vth)이 되고, 트랜지스터 Q11가 온이 된다. 동시에 트랜지스터 Q14가 온 하여 노드 N6가 H레벨(VDD-2×Vth)이 된다. 이 때 트랜지스터 Q16, Q17가 모두 온 한 상태가 되지만, 트랜지스터 Q16의 온 저항은 트랜지스터 Q17의 온 저항에 대하여 충분 크게 설정되고 있어, 노드 N7는 L레벨이 된다. 즉, 이 때의 노드 N7는, 트랜지스터 Q16, Q17의 온 저항비로 결정되는 소정의 전압△V9만큼 저압측 전원전위 VSS(0)보다도 높은 상태의 L레벨이 된다.

그 결과, 트랜지스터 Q1O는 오프가 되므로, 플립플롭(래치)을 구성하고 있는 트랜지스터 Q1O∼Q13에 의해, 노드 N4, N5는 각각 L레벨(0)과 H레벨(VDD-Vth)로 유지된다.

또한, 노드 N6가 H레벨, 노드 N7가 L레벨이므로, 트랜지스터 Q19는 온, 트랜 지스터 Q18는 오프가 되어, 노드 N8는 L레벨이 된다. 마찬가지로, 트랜지스터 Q21가 온, 트랜지스터 Q20가 오프가 되므로, 노드 N9(/VFR)도 L레벨이 된다. 또 노드 N5가 H레벨, 노드 N8가 L레벨이므로, 트랜지스터 Q22가 온, 트랜지스터 Q23가 오프가 되어, 노드 N1O(VFR)는 H레벨(VDD-2×Vth)이 된다.

그리고 시간 t41에서, 구동신호 GSm+1 및 클록 신호 CLKY가 각각 L레벨(0)이 되면, 트랜지스터 Q16가 오프가 되므로, 노드 N7는 전압△V9분의 상승이 없어져 OV의 전위가 된다. 또한, 이 때 노드 N4∼N6, N8∼N1O의 레벨의 변동은 없다.

계속해서 시간 t42에서 클록 신호/CLKY가 H레벨이 되면, 승압용량 C2을 통한 용량결합에 의해 노드 N5의 레벨은 VDD-Vth로부터 상승한다. 이 때 클램프 소자로서의 트랜지스터 Q25의 동작에 의해, 노드 N5의 레벨은 VDD+Vth로 고정된다. 그 결과 트랜지스터 Q14, Q22가 비포화 동작하고, 노드 N6 및 노드 N1O(VFR)의 레벨이 각각 VDD가 된다. 마찬가지로 노드 N7는 승압용량 C1을 통하는 용량결합에 의해 승압되지만, 트랜지스터 Q17가 온 하고 있기 때문에, 그 상승은 불과 (도 23에 나타낸다 △V1O)이며, 또 클록 신호/CLKY가 완전히 상승하면 0V로 되돌아온다. 이와 같이 노드 N7가 L레벨로 유지되므로, 트랜지스터 Q1O, Q18, Q20는 오프를 유지하고, 노드 N4, N8, N9의 L레벨(0)은 유지된다.

시간 t43에서 클록 신호/CLKY가 L레벨이 되면, 승압용량 C2을 통한 용량결합에 의해 노드 N5의 레벨이 VDD+Vth로부터 소정의 전압△V11만큼 저하한다. 그것에 의해 트랜지스터 Q14, Q22는 오프가 되지만, 노드 N6, N1O의 레벨(VDD)은 그 각각의 노드에 부수되는 기생 용량에 의해 유지되어, 모두 H레벨로 유지된다. 한편, 승압용량 C1을 통하는 용량결합에 의해, 노드 N7의 레벨은 소정의 전압△V12만큼 음측으로 변화되지만, 클록 신호/C1ⅨY가 완전히 하강하면 OV로 되돌아온다. 이와 같이 노드 N6가 H레벨로 유지되고, 노드 N7가 L레벨로 유지되므로, 노드 N9는 L레벨(0)로 유지된다.

그리고 시간 t44에서 다시 클록 신호 CLKY가 H레벨이 되면, 트랜지스터 Q12가 온 하고, 노드 N5의 레벨은 VDD-Vth로 되돌아온다. 또 트랜지스터 Q16도 온 하고, 노드 N7는 전압△V9만큼 저전위측 전원전위(0)보다도 높은 상태가 되지만, L 레벨로 유지된다. 이 때 노드 N4, N8∼N1O의 레벨에는 변화는 일어나지 않는다.

그리고 시간 t45에서 클록 신호 CLKY가 L레벨로 되돌아오면, 트랜지스터 Q12가 오프하므로 노드 N5는 플로팅 상태의 H레벨(VDD-Vth)이 된다. 또 트랜지스터 Q16도 오프하고, 노드 N7는 전압△V9분의 상승이 없어져 0V의 전위가 된다. 이 때도 노드 N4, N8∼N1O의 레벨에는 변화는 일어나지 않는다.

이후, 다시 구동신호 GSm+1가 활성화될 때까지, 노드 N4∼N1O에 있어서는, 클록 신호 CLKY, /CLKY가 입력될 때마다 상기의 시간 t42∼t45의 동작이 반복하여 행해진다. 즉, 그 사이 노드 N4∼N1O의 논리값(H레벨 또는 L레벨)은 유지된다.

그리고 다음에 스타트 신호 STY가 H레벨이 되면, 노드 N8의 레벨이 L레벨(0)이 되고 있으므로, 버퍼(22d)는, 도 23에 있어서의 시간 t30∼t35에 나타낸 파형과 레벨이 반전한 동작이 된다. 따라서, 또한 그 1프레임 기간 후에 구동신호 GSm+1이 H레벨이 되었을 때에는, 도 23에 있어서의 시간 t40∼t45에 나타낸 파형과 레벨이 반전한 동작이 된다. 즉 분주 회로(20d)는, 구동신호 GSm+1가 활성화될 때마 다, 분주 신호 VFR, /VFR를 각각 반전시키도록 동작한다. 따라서, 분주 신호 VFR, /VFR는 1프레임 기간의 주기를 가지게 된다.

이상의 동작에서 알 수 있는 바와 같이, 본 실시예에 따른 분주 회로(20d)에 있어서는, 예를 들면 노드 N1가 L레벨에서 H레벨로 변화되었을 경우에는, 그것과 거의 동시에 트랜지스터 Q2가 온, 트랜지스터 Q4가 오프가 된다. 반대로, 노드 N1가 H레벨에서 L레벨로 변화되었을 경우에는, 그것과 거의 동시에 트랜지스터 Q2가 오프, 트랜지스터 Q4가 온이 된다. 따라서, 실시예 6(도 20)의 분주 회로(20)로서 도 7, 도 12, 도 14 및 도 15의 회로를 사용할 경우에 발생하는, 소비 전력의 증대 및 리크 전류에 기인하는 오동작의 문제를 수반하지 않는다.

또한 본 실시예에 따른 분주 회로(20d)의 기본적인 동작은 도 5에 의해 설명한 것과 동일하므로, 이 분주 회로(20d)는, 도 4 및 도 10의 표시장치에 적용하는 것도 가능하다.

또한, 도 22의 분주 회로(20d)는, 클록 신호 CLKY에 따라 노드 N2, N11를 각각 승압하기 위한 승압용량 C3, C4을 가지고 있으므로, 노드 N1, N3 각각의 충전시에 트랜지스터 Q2, Q7를 비포화 동작시킬 수 있고, 그것들 노드 N1, N3의 H레벨을 VDD로까지 상승시킬 수 있다. 특히, 트랜지스터 Q2, Q4의 게이트는, 클록 신호/CLKY가 입력되어 반복 H레벨이 되므로, 그 임계값 전압은 쉬프트하기 쉽다. 그 때문에 트랜지스터 Q2, Q4의 구동능력이 저하하여 노드 N1, N2의 H레벨의 전위가 떨어지는 것이 염려된다. 그러나 상기의 승압용량 C3, C4의 작용에 의해, 이 문제는 해결된다.

또한 승압용량 C3, C4이 노드 N2, N11를 승압할 때는, 클램프 소자인 트랜지스터 Q29, Q30의 작용에 의해, 이 노드 N2, N11의 레벨은 VDD+Vth를 넘는 것이 방지되고 있다. 따라서, 이 승압동작에 의해 트랜지스터 Q2, Q4의 임계값 전압의 쉬프트가 증대하는 것이 방지되고 있다.

또한 본 실시예에 있어서도, 분주 회로(20d)의 구동에는, 화소를 구동하는 것과는 별도로 설치된 단위 쉬프트 레지스터 SRm+1의 출력 신호(구동신호 GSm+1)를 분주 회로(20)의 구동에 사용했지만, 게이트 선을 구동하는 소정의 단위 쉬프트 레지스터의 출력 신호를, 분주 회로(20)의 구동에도 겸용시켜도 좋다. 그렇게 하면, 단위 쉬프트 레지스터 SRm+1를 설치할 필요가 없어진다는 이점을 얻을 수 있다. 단, 분주 회로(20)의 구동을 행하는 단위 쉬프트 레지스터의 부하가 증대하므로, 그것이 구동하는 게이트 선의 구동속도가 늦어진다는 결점을 수반하는 것에 유의해야 한다.

<실시예 8>

도 24는 실시예 8에 따른 표시장치의 개략적인 구성을 나타내는 블럭도이다. 실시예 6(도 20)과 마찬가지로, 본 실시예의 표시장치도 m개의 게이트 선 G1, G2, ‥·Gm을 구비하고 있고, 그것들 전부를 하나의 게이트 드라이버(13)로 구동시킨다. 단, 본 실시예에서는, 최종단(제m단째)에 계속해서 또한 2단의 단위 쉬프트 레지스터 SRm+1, SRm+2를 설치한다. 그 양자의 신호는 게이트 선을 구동하는 것은 아니지만, 설명의 편의상 각각 「구동신호 GSm+1」 및 「구동신호 GSm+2」라고 칭한다. 또한 단위 쉬프트 레지스터 SRm+2의 다음 단에는, 이 단위 쉬프트 레지스터 SRm+2을 리셋트하기 위한 더미의 단위 쉬프트 레지스터 SRD가 설치된다.

본 실시예에 있어서는, 이들 구동신호 GSm+1 및 구동신호 GSm+2를 사용하여 분주 회로(20)를 구동한다. 즉, 실시예 6에 대하여, 분주 회로(20)에 입력되는 스타트 신호 STY를 구동신호 GSm+2로 치환한 것이다. 구동신호 GSm+1 및 구동신호 GSm+2는, 모두 1프레임 기간의 주기를 가지고, 또한, 서로 위상이 다른 신호의 쌍이다. 따라서 본 실시예에 있어서도, 도 5를 사용하여 설명한 이론에 의해, 분주 회로(20)는 1프레임 기간을 주기에 가지는 분주 신호 VFR, /VFR를 생성할 수 있다. 그 동작 파형을 도 25에 나타낸다. 분주 회로(20)가 출력하는 분주 신호 VFR, /V FR는, 각각 구동신호 GSm+1가 활성화될 때마다 레벨의 반전을 반복한다.

또한 도 24의 구성에서는, 예를 들면 분주 회로(20)로서 도 7의 회로를 사용했을 경우, 트랜지스터 Q1의 게이트에 구동신호 GSm+2가 입력되고, 트랜지스터 Q9의 게이트에 구동신호 GSm+1가 입력된다. 구동신호 GSm+2는 구동신호 GSm+1의 다음에 활성화하는 신호이므로, 바꿔 말하면, 구동신호 GSm+2가 활성화하여 그 후에 구동신호 GSm+1가 활성화할 때까지 1프레임 기간의 간격이 비게 된다. 따라서, 실시예 7의 첫머리에서 설명한 소비 전력의 증대 및 리크 전류에 기인하는 오동작의 문제가 생기게 된다. 따라서, 본 실시예에 있어서도, 실시예 7(도 22)의 분주 회로(20d)를 사용하는 것이 바람직하다.

단, 본 실시예에 있어서는, 구동신호 GSm+1와 구동신호 GSm+2를 교체하여 분주 회로(20)에 입력해도 좋다. 즉, 예를 들면 도 7의 분주 회로(20)에 있어서, 트랜지스터 Q1의 게이트에 구동신호 GSm+1이 입력되고, 트랜지스터 Q9의 게이트에 구 동신호 GSm+2가 입력되도록 해도 된다. 그 경우에는, 트랜지스터 Q1가 온이 된 직후에 트랜지스터 Q9가 온이 되므로, 상기의 문제는 수반하지 않는다. 따라서, 도 7, 도 12, 도 14, 도 15 및 도 22의 어느 쪽의 분주 회로를 사용해도 된다.

또 본 실시예에 있어서는, 구동 신호 GSm+1, 구동신호 GSm+2의 쌍을 대신하여, 게이트 선을 구동하는 소정의 2개의 단위 쉬프트 레지스터의 출력 신호를, 분주 회로(20)의 구동에도 겸용시켜도 좋다. 그렇게 하면, 단위 쉬프트 레지스터 SRm+1, SRm+2를 설치할 필요가 없어진다는 이점을 얻을 수 있다. 그러나, 분주 회로(20)의 구동을 행하는 단위 쉬프트 레지스터의 부하가 커지므로, 그것이 구동하는 게이트 선의 구동속도가 늦어진다는 결점을 동반한다는 점에 유의해야 한다.

본 발명에 따른 표시장치에 의하면, 게이트 드라이버가 구비하는 2개의 출력 풀 다운용의 TFT의 프레임 마다 전환을, 분주 신호에 근거하여 행할 수 있다. 분주 신호는, 범용적인 구동제어회로가 출력하는 2개의 스타트 신호를 분주해서 얻은 것이다. 즉, 범용적인 구동제어회로를 사용하여, 2개의 출력 풀 다운용의 TFT를 프레임마다 번갈아 전환하는 방식의 게이트 드라이버를 동작시킬 수 있다. 따라서, 표시장치의 비용 상승을 억제하면서, 게이트 드라이버의 TFT의 임계값 전압의 변동에 기인하는 오동작을 방지하는 것이 가능하게 된다. 또한 분주 회로는, 화소 및 게이트 드라이버와 같이 절연 기판위에 형성된 TFT를 사용하여 구성되므로, 표시장치에 분주 회로를 설치하는 것에 따르는 제조 프로세스의 복잡화는 억제할 수 있다.

Claims

절연 기판과,

상기 절연 기판위에 배치된 복수의 화소와,

상기 화소를 구동하는 게이트 드라이버와,

상기 게이트 드라이버로 소정의 제어신호를 출력하는 구동제어회로와,

신호의 주파수를 분주하는 분주 회로를 구비하는 표시장치로서,

상기 화소, 상기 게이트 드라이버 및 상기 분주 회로는, 상기 절연 기판위에 형성된 박막 트랜지스터(TFT)를 사용하여 구성되고 있고,

상기 구동제어회로가 출력하는 상기 제어신호는, 화상신호의 프레임 기간의 개시에 대응한 스타트 신호를 포함하고,

상기 분주 회로는, 상기 스타트 신호를 분주한 주기를 가지는 분주 신호를 생성하며,

상기 분주 신호는 상기 게이트 드라이버에 입력되는 것을 특징으로 하는 표시장치.
제 1항에 있어서,

상기 화소, 상기 게이트 드라이버 및 상기 분주 회로에 이용되는 TFT는, 모두 동일 도전형의 것임을 특징으로 하는 표시장치.
제 1항에 있어서,

상기 스타트 신호는, 주기가 동일하여 위상이 서로 다른 제1 및 제2의 스타트 신호를 포함하고,

상기 분주 회로는, 제1, 제2 및 제3의 인버터를 구비하고,

상기 제1의 인버터는,

상기 제3의 인버터의 출력을 받아, 상기 제1의 스타트 신호에 동기하여 상기 제3의 인버터의 출력을 반전시키고,

상기 제2의 인버터는,

상기 제1의 인버터의 출력을 받아, 상기 제2의 스타트 신호에 동기하여 상기 제1의 인버터의 출력을 반전시키고,

상기 제3의 인버터는,

상기 제2의 인버터의 출력을 받아, 상기 제2의 인버터의 출력을 반전시키는 것을 특징으로 하는 표시장치.
제 1항에 있어서,

상기 게이트 드라이버는,

종속 접속한 복수의 쉬프트 레지스터에 의해 구성되고,

상기 분주 회로는,

제1, 제2 및 제3의 인버터를 구비하고,

상기 제1의 인버터는,

상기 제3의 인버터의 출력을 받아, 상기 스타트 신호에 동기하여 상기 제3의 인버터의 출력을 반전시키고,

상기 제2의 인버터는,

상기 제1의 인버터의 출력을 받아, 상기 복수의 쉬프트 레지스터 중 소정의 하나의 쉬프트 레지스터의 출력 신호에 동기하여 상기 제1의 인버터의 출력을 반전시키고,

상기 제3의 인버터는,

상기 제2의 인버터의 출력을 받고, 상기 제2의 인버터의 출력을 반전시키는 것을 특징으로 하는 표시장치.
제 4항에 있어서,

상기 소정의 하나의 쉬프트 레지스터는,

상기 복수의 쉬프트 레지스터 중, 상기 화소의 구동에 사용되지 않는 것을 특징으로 하는 표시장치.
제 1항에 있어서,

상기 게이트 드라이버는,

종속 접속한 복수의 쉬프트 레지스터에 의해 구성되고,

상기 분주 회로는,

제1, 제2 및 제3의 인버터를 구비하고,

상기 제1의 인버터는,

상기 제3의 인버터의 출력을 받아, 상기 복수의 쉬프트 레지스터 중 제1의 쉬프트 레지스터의 출력 신호에 동기하여 상기 제3의 인버터의 출력을 반전시키고,

상기 제2의 인버터는,

상기 제1의 인버터의 출력을 받아, 상기 복수의 쉬프트 레지스터 중의 제2의 쉬프트 레지스터의 출력 신호에 동기하여 상기 제1의 인버터의 출력을 반전시키고,

상기 제3의 인버터는,

상기 제2의 인버터의 출력을 받아, 상기 제2의 인버터의 출력을 반전시키는 것을 특징으로 하는 표시장치.
제 6항에 있어서,

상기 제1 및 제2의 쉬프트 레지스터는,

상기 복수의 쉬프트 레지스터 중, 상기 화소의 구동에 사용되지 않는 것을 특징으로 하는 표시장치.
제 3 내지 제 7항 중 어느 한 항에 있어서,

상기 분주 회로는,

상기 제1 및 제2의 인버터에 그 출력 레벨을 유지시키는 제1 및 제2의 유지 회로를 구비하는 것을 특징으로 하는 표시장치.
제 8항에 있어서,

상기 구동제어회로가 출력하는 상기 제어신호는,

상기 화상신호의 프레임 기간보다도 짧은 주기의 클록 신호를 포함하고,

상기 제1 및 제2의 유지 회로는,

각각 상기 제1 및 제2의 인버터의 입력 레벨을 유지함으로써 그 출력 레벨을 유지시키는 제1 및 제2의 래치회로이며,

상기 제1 및 제2의 래치회로의 적어도 한 쪽은,

대응하는 인버터의 입력 노드와 고전위측 전원 사이에 접속한 TFT인 제1의 TFT를 부하로서 구비하고,

상기 분주 회로는,

일단이 상기 제1의 TFT의 게이트에 접속하고, 타단에 상기 클록 신호가 입력되는 제1의 용량소자를 더 구비하는 것을 특징으로 하는 표시장치.
제 9항에 있어서,

상기 분주 회로는,

상기 제1의 TFT의 게이트의 전위가, 특정한 값을 넘지 않도록 하는 제1의 클램프 소자를 더 구비하는 것을 특징으로 하는 표시장치.
제 10항에 있어서,

상기 제1의 클램프 소자는,

상기 제1의 TFT의 게이트와 상기 고전위측 전원 사이에 접속하고, 다이오드 접속된 TFT인 것을 특징으로 하는 표시장치.
제 3 내지 제 7항 중 어느 한 항에 있어서,

상기 구동제어회로가 출력하는 상기 제어신호는,

상기 화상신호의 프레임 기간보다도 짧은 주기의 클록 신호를 포함하고,

상기 분주 회로는,

상기 제1내지 제3의 인버터 중 어느 하나의 출력 노드에 일단이 접속하고, 그 타단에 상기 클록 신호가 입력되는 제2의 용량소자를 더 구비하는 것을 특징으로 하는 표시장치.
제 12항에 있어서,

상기 분주 회로는,

상기 제2의 용량소자의 상기 일단의 전위가, 특정한 값을 넘지 않도록 하는 제2의 클램프 소자를 더 구비하는 것을 특징으로 하는 표시장치.
제 13항에 있어서,

상기 제2의 클램프 소자는,

상기 제2의 용량소자의 상기 일단과 상기 고전위측 전원 사이에 접속하고, 다이오드 접속된 TFT인 것을 특징으로 하는 표시장치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 분주 회로는,

상기 분주 신호의 레벨을 반전시킬 때마다, 이 분주 회로내의 모든 TFT의 게이트의 레벨이 반전하도록 구성되는 것을 특징으로 하는 표시장치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 구동제어회로가 출력하는 상기 제어신호는,

상기 화상신호의 프레임 기간보다도 짧은 주기의 클록 신호를 포함하고,

상기 분주 회로는,

상기 분주 신호의 출력 노드와 고전위측 전원과의 사이에 접속한 TFT인 제2의 TFT와,

일단이 상기 제2의 TFT의 게이트에 접속하고, 타단에 상기 클록 신호가 입력되는 제3의 용량소자를 구비하는 것을 특징으로 하는 표시장치.
제 16항에 있어서,

상기 분주 회로는,

상기 제2의 TFT의 게이트의 전위가, 특정한 값을 넘지 않도록 하는 제3의 클램프 소자를 더 구비하는 것을 특징으로 하는 표시장치.
제 17항에 있어서,

상기 제3의 클램프 소자는,

상기 제2의 TFT의 게이트와 상기 고전위측 전원 사이에 접속하고, 다이오드 접속된 TFT인 것을 특징으로 하는 표시장치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 구동제어회로가 출력하는 상기 제어신호는,

상기 화상신호의 프레임 기간보다도 짧은 주기의 클록 신호를 포함하고,

상기 분주 회로는,

상기 분주 신호의 출력 노드와 고전위측 전원 사이에 접속한 저항소자를 구비하는 것을 특징으로 하는 표시장치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 게이트 드라이버는,

이 게이트 드라이버의 출력 단자와 저전위측 전원 사이에, 서로 병렬로 접속한 2개의 TFT인 제3 및 제4의 TFT를 구비하고,

상기 제3 및 제4의 TFT는,

상기 분주 회로가 출력하는 상기 분주 신호에 의거하여 교대로 휴지 상태가 되는 것을 특징으로 하는 표시장치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 화소를 구성하는 표시 소자는 액정소자인 것을 특징으로 하는 표시장 치.
제 1항 내지 제 7항 중 어느 한 항에 있어서,

상기 화소를 구성하는 표시 소자는 전계발광소자인 것을 특징으로 하는 표시장치.